CN107408404B - 用于存储器装置的设备及方法以作为程序指令的存储 - Google Patents

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Abstract

本发明包含关于存储器装置的设备及方法以作为程序指令的存储。实例设备包括存储器装置，所述存储器装置具有存储器单元阵列及耦合到所述阵列的感测电路。所述感测电路包含感测放大器及经配置以实施逻辑运算的计算组件。耦合到所述阵列及所述感测电路的存储器控制器经配置以接收包含多个程序指令的指令块。所述存储器控制器经配置以将所述指令块存储在所述阵列中，且检索程序指令以在所述计算组件上执行逻辑运算。

Description

用于存储器装置的设备及方法以作为程序指令的存储
技术领域
本发明大体上涉及半导体存储器及方法，且更特定来说涉及用于存储器装置的设备及方法以作为程序指令的存储。
背景技术
存储器装置通常提供为计算系统中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性存储器及非易失性存储器。易失性存储器可需要电力来维持其数据(例如，主机数据、错误数据等)，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及晶闸管随机存取存储器(TRAM)等。非易失性存储器可在未供电时通过保持存储数据而提供永久性数据，且可包含NAND闪存、NOR闪存及电阻可变存储器(例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)及磁阻式随机存取存储器(MRAM)，例如自旋力矩转移随机存取存储器(STTRAM))等。
计算系统通常包含若干处理资源(例如，一或多个处理器)，其可检索并执行指令且将所执行指令的结果存储到适合位置。处理器可包括若干功能单元，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及/或组合逻辑块，例如，所述功能单元可用以通过对数据(例如，一或多个操作数)执行例如AND、OR、NOT、NAND、NOR及XOR以及反相(例如，反转)逻辑运算的逻辑运算而执行指令。举例来说，功能单元电路可用以经由若干逻辑运算而对操作数执行例如加法、减法、乘法及/或除法的算术运算。
在提供指令到功能单元电路以供执行时可涉及计算系统中的若干组件。可例如通过处理资源(例如控制器及/或主机处理器)执行所述指令。可将数据(例如，将对其执行指令的操作数)存储在可由功能单元电路存取的存储器阵列中。可从所述存储器阵列检索指令及/或数据，且可在功能单元电路开始对数据执行指令之前串行化及/或缓冲指令及/或数据。此外，因为可通过功能单元电路以一或多个时钟周期执行不同类型的运算，所以还可串行化及/或缓冲所述指令及/或数据的中间结果。
在许多例子中，处理资源(例如，处理器及/或相关联功能单元电路)可在存储器阵列外部，且可经由处理资源与存储器阵列之间的总线存取数据以执行指令集。处理性能在存储器中处理器(processor-in-memory)装置中可得以改进，其中可在存储器内部及/或附近(例如，直接在与存储器阵列相同的芯片上)实施处理资源。存储器中处理(processing-in-memory)装置可通过减少及/或消除外部通信而节省时间，且还可节约电力。
附图说明
图1A是根据本发明的若干实施例的呈包含存储器装置的计算系统的形式的设备的框图。
图1B是根据本发明的若干实施例的呈包含存储器装置的计算系统的形式的设备的另一框图。
图1C是根据本发明的若干实施例的存储器装置的库的框图。
图1D是根据本发明的若干实施例的存储器装置的库的另一框图。
图2是说明根据本发明的若干实施例的存储器装置的感测电路的示意图。
图3是说明根据本发明的若干实施例的存储器装置的感测电路的示意图。
图4是说明根据本发明的若干实施例的由图3中所示的感测电路实施的可选择逻辑运算结果的逻辑表。
具体实施方式
本发明包含关于具有存储器装置的设备及方法以作为程序指令(例如，具备存储器中处理(PIM)能力的装置的PIM命令)的存储。在一个实施例中，设备包括存储器装置。设备可经由数据总线及控制总线耦合到主机。存储器装置包含存储器单元阵列及经由多个感测线耦合到所述阵列的感测电路。所述感测电路包含感测放大器及经配置以实施逻辑运算的计算组件。
存储器控制器耦合到所述阵列及感测电路。存储器控制器经配置以接收具有多个程序指令的指令块。举例来说，可从主机接收所述指令块。在各种实施例中，程序指令通过主机预解析。如本文中所使用，术语“预解析”希望意味着通过程序设计师针对特定装置(例如，具备PIM能力的装置)以软件及/或固件(例如，机器指令)(也称为“微代码”)设计(例如，写入)程序指令。另外，如本文中所使用，术语“预解析”希望指示已例如通过主机处理资源确定用于存储指令的地址翻译。
在各种实施例中，指令块包含与存储器中处理(PIM)命令(在本文中也称为“程序指令”)相关联的多个指令。如本文中所使用，PIM命令经执行以引起具备PIM能力的装置在存储器上或在存储器附近执行逻辑运算。逻辑运算的实例包含逻辑布尔运算(Booleanoperation)，例如AND、NOR、XOR等。存储器控制器经配置以将指令块存储在阵列中，且检索程序指令以在计算组件上执行逻辑运算。
如下文将更详细解释，存储器装置的库可为一万六千列或更多(16K+)列宽。阵列内可存在库的多个库区段。每一库区段可具有特定数目个行，例如，512个行。跨16K+列宽库区段可定义多个块。库区段中的块可具有1K+列宽。因此，如本文中所使用，指令块希望意味着如适于存储在具备PIM能力的装置中的具有大约1K个位的位长度的指令块。在各种实施例中，块可包含进一步定义成多个块(chunk)，例如，四(4)个256位块。然而，实施例不限于位的此实例数目。
如在本发明中的下文将进一步显而易见，此精细(granular)定义可用于其中需要对准向量以执行逻辑运算的具备存储器中处理(PIM)能力的存储器装置。举例来说，可将256位块视为四(4)个64位值(例如，数值)的向量。每一64位值可为逻辑运算中的向量的元素。另外，具有与PIM命令相关联的多个指令的指令块可包含64位PIM命令。举例来说，用以执行逻辑运算的个别PIM命令(例如，“程序指令”)的长度可为64个位。因此，PIM命令可呈长度为64个位的微码指令的形式。
进一步应注意，具备PIM能力的装置运算可使用基于位向量的运算来执行逻辑运算。如本文中所使用，术语“位向量”希望意味着位向量存储器装置(例如，PIM装置)上的物理邻接(在存储器单元阵列中的行(例如，水平定向)或列(例如，垂直定向)中物理邻接)数目个位。因此，如本文中所使用，“位向量运算”希望意味着对位向量执行的运算，所述位向量是例如由PIM装置使用的虚拟地址空间的邻接部分(也称为“块”)。举例来说，虚拟地址空间的块可具有256个位的位长度。块可或可不与所述虚拟地址空间中的其它块物理邻接。
任何处理资源的重要特征是存取足够程序指令以保持忙碌而具有最小延迟或中断的能力。在本发明以前，存储器中处理(PIM)装置期望扩充动态随机存取存储器(DRAM)地址/控制总线以针对DRAM装置上的每一库而将PIM命令传递到存储器控制器。针对那个方案，接着DRAM中的每一库将提供专用于指令的小存储器。来自此方法的设计复杂性是双重的。
首先，需要将地址/控制(A/C)总线制成更大且以较高速度操作增加对DRAM零件的输入/输出(I/O)设计的显著风险。增加I/O的质量及速度显著影响芯片面积且涉及谨慎设计工作以避免干扰实际DRAM操作。
其次，芯片上可用指令带宽将显著受限于每一库中所包含的指令存储器的小的大小。无“后备存储”(例如，在库本地的存储)的所述指令存储器的有限大小意味着一旦指令串流运行超出所述小存储器的大小，DRAM便将等待主机系统提供下一指令集。增加专用指令存储器(例如，在库本地的“高速缓存”)的大小将改进PIM系统提供足够指令以使DRAM保持忙于PIM运算的能力。然而，增加存储器的量影响整体芯片面积且还增加干扰实际DRAM操作的可能性。
本发明的实施例提供一种将具有自变量的大量程序指令提供到DRAM且接着以低延时将所述指令投送到DRAM的嵌入式处理引擎(例如，存储器控制器)同时保留DRAM的协议、逻辑及电接口的有效方法。因此，本文中描述的实施例可有利于使A/C总线保持在标准宽度及数据速率，从而减少PIM DRAM的任何“特殊”设计量，且还使PIM DRAM与多种计算装置中的现有存储器接口更兼容。
另外，本文中描述的实施例可允许主机系统在操作开始时提供大指令块到DRAM，从而显著减少或完全消除指令执行的中断，以将更多指令传送到具备PIM能力的DRAM装置。具备PIM能力的装置设计及嵌入式处理引擎(例如，存储器控制器)的控制流与DRAM的先前折衷包含DRAM上所使用的I/O的显著增加，这将增加零件上的非生产性空间的分率，且增加平面规划(floor planning)及噪声抑制(noise containment)复杂性，且增加零件上的电力消耗而未增加额外计算性能。还如上文所述，其它先前折衷包含在DRAM中使用相对较大、专用存储器区域来存储程序指令而仍未足够大以保持大量程序指令，因此增加对整体芯片上的I/O资源的竞争且减小存储器控制器的有效速度。
如下文更详细描述，实施例可允许主机系统分配多个DRAM库中的若干位置(例如，子阵列或子阵列的部分)以保持指令块。主机系统将对整个指令块执行地址解析且将其写入到目标库中的所分配位置(例如，子阵列)中。根据各种实施例，指令块可包含与存储器中处理(PIM)命令(在本文中还称为“程序指令”)相关联的一或多个相异指令。如本文中所使用，PIM命令经执行以引起具备PIM能力的装置在存储器上或在存储器附近执行逻辑运算。举例来说，在各种实施例中，可在与具备PIM能力的装置的存储器阵列的间距上执行逻辑运算。
将指令块写入到所分配位置利用DRAM装置的正常DRAM写入路径。在将指令块写入到所分配位置(例如，子阵列)中之后，主机系统可引导存储器控制器(例如，DRAM库控制器)开始执行所述指令块。存储器控制器根据需要将从所分配位置拉取(pull)指令块以处置所述指令块所含有的分支、循环、逻辑及数据运算，根据需要高速缓存程序指令且再填充指令高速缓存。
此外，在存储器控制器执行指令块时，主机系统可将后续指令块写入(例如，预写入)到所分配指令子阵列中，以有利于具备PIM能力的装置中的未来计算的开始。如读者将了解，虽然本文中用实例论述DRAM式具备PIM能力的装置，但实施例不限于DRAM存储器中处理器(PIM)实施方案(PIMRAM)。
为了解经改进程序指令技术，用于实施此类技术的设备、具有PIM能力的存储器装置及相关联主机的论述如下。根据各种实施例，涉及具有PIM能力的存储器装置的程序指令(例如，PIM命令)可将PIM命令的实施分布在多个感测电路上方，所述感测电路可实施逻辑运算且可将PIM命令存储在存储器阵列内，例如不必用主机经由存储器装置的A/C总线来回传送所述PIM命令。因此，涉及具有PIM能力的存储器装置的PIM命令可以较少时间且使用较少电力完成。通过减少在计算系统周围移动以处理所请求的存储器阵列操作(例如，读取、写入等)的数据量，可实现某一时间及电力优点。
与先前系统(例如先前PIM系统)及具有外部处理器的系统(例如，定位在存储器阵列外部(例如在单独集成电路芯片上)的处理资源)相比，本发明的若干实施例可提供与执行计算功能相关联的经改进平行性及/或降低的电力消耗。举例来说，若干实施例可提供执行完整的计算功能，例如整数加法、减法、乘法、除法及CAM(内容可寻址存储器)功能，而例如不经由总线(例如，数据总线、地址总线、控制总线)将数据传送出存储器阵列及感测电路。此类计算功能可涉及执行若干逻辑运算(例如，例如AND、OR、NOT、NOR、NAND、XOR等的逻辑函数)。然而，实施例不限于这些实例。举例来说，执行逻辑运算可包含执行若干非布尔逻辑运算，例如复制、比较、破坏等。
在先前方法中，可(例如，经由包括输入/输出(I/O)线的总线)将数据从阵列及感测电路传送到例如处理器、微处理器及/或计算引擎的处理资源，所述处理资源可包括经配置以执行适当逻辑运算的ALU电路及/或其它功能单元电路。然而，将数据从存储器阵列及感测电路传送到此处理资源可涉及大量电力消耗。即使处理资源定位在与存储器阵列相同的芯片上，在将数据移出阵列而到计算电路(此可涉及执行感测线(在本文中可称为数字线或数据线)地址存取(例如，列解码信号的触发(firing))以将数据从感测线传送到I/O线(例如，本地I/O线)上；将数据移动到阵列外围；及将数据提供到计算功能)时仍可消耗大量电力。
此外，处理资源(例如，计算引擎)的电路可不符合与存储器阵列相关联的间距规则。举例来说，存储器阵列的单元可具有4F2或6F2单元大小，其中“F”是对应于单元的特征大小。因而，与先前PIM系统的ALU电路相关联的装置(例如，逻辑门)可无法形成在与存储器单元的间距上，这可影响例如芯片大小及/或存储器密度。本发明的若干实施例包含形成在与存储器单元阵列的间距上且能够在存储器单元阵列本地执行例如集中及分散操作的计算功能的感测电路。
在本发明的以下详细描述中，参考形成本发明的部分的附图，且在附图中通过说明展示可如何实践本发明的一或多个实施例。足够详细地描述这些实施例以使所属领域的一般技术人员能够实践本发明的实施例，且应了解，在不脱离本发明的范围的情况下，可利用其它实施例且可进行过程、电气及/或结构改变。如本文中所使用，例如“N”、“M”等的标示符(尤其关于图式中的元件符号)指示：可包含如此指定的若干特定特征。如本文中所使用，“若干”特定事物可指代此类事物中的一或多个(例如，若干存储器阵列可指代一或多个存储器阵列)。“多个”希望指代多于一个此类事物。
本文中的图遵循编号惯例，其中首位或前几位数字对应于图式图号且剩余数字识别图式中的元件或组件。可通过使用类似数字识别不同图之间的类似元件或组件。举例来说，206可参考图2中的元件“06”，且类似元件在图3中可称为306。如将了解，可添加、交换及/或消除在本文中的各种实施例中展示的元件以提供本发明的若干额外实施例。另外，如将了解，图中所提供的元件的比例及相对尺度希望说明本发明的某些实施例，且不应被视为限制意义。
图1A是根据本发明的若干实施例的呈包含存储器装置120的计算系统100的形式的设备的框图。如本文中所使用，设备希望意味着可经耦合以实现特定功能的一或多个组件、装置及/或系统。如本文中所使用，系统希望意味着以有线或无线方式耦合在一起以形成较大网络(例如，如在分布式计算网络中)的装置集合。因此，图1A到1D中所展示且论述的存储器装置120、存储器控制器140、通道控制器143、库仲裁器145、高速接口(HSI)141、存储器阵列130、感测电路150及/或逻辑电路170还可单独视为“设备”。
系统100包含主机110，所述主机110耦合(例如，连接)到包含存储器阵列130的存储器装置120。主机110可为主机系统，例如个人膝上型计算机、桌上型计算机、数码相机、智能电话或存储器卡读取器，以及各种其它类型的主机。主机110可包含系统主板及/或背板，且可包含若干处理资源(例如，一或多个处理器、微处理器或某一其它类型的控制电路)。系统100可包含单独集成电路，或主机110及存储器装置120两者可在相同集成电路上。系统100可为例如服务器系统及/或高性能计算(HPC)系统及/或其部分。尽管图1A及1B中所示的实例说明具有范纽曼(Von Neumann)架构的系统，但本发明的实施例可以非范纽曼架构实施，其可不包含通常与范纽曼架构相关联的一或多个组件(例如，CPU、ALU等)。
为明确起见，系统100已经简化以集中在与本发明特定相关的特征。存储器阵列130可为例如DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪阵列及/或NOR快闪阵列。阵列130可包括布置成由存取线(本文中可称为字线或选择线)耦合的行及由感测线(本文中可称为数据线或数字线)耦合的列的存储器单元。尽管图1中展示单一阵列130，但实施例不限于此。举例来说，存储器装置120可包含若干阵列130(例如，若干DRAM单元库、NAND快闪单元库等)。
存储器装置120包含用以锁存经由数据总线156(例如，I/O总线)通过I/O电路144提供的地址信号的地址电路142。状态及/或例外信息可从存储器装置120上的存储器控制器140提供到通道控制器143(包含带外总线157)，其又可从存储器装置120提供到主机110。通过地址电路142接收地址信号，且通过行解码器146及列解码器152解码地址信号以存取存储器阵列130。可通过使用感测电路150感测数据线上的电压及/或电流变化而从存储器阵列130读取数据。感测电路150可从存储器阵列130读取并锁存页(例如，行)数据。I/O电路144可用于经由数据总线156与主机110进行双向数据通信。写入电路148用以将数据写入到存储器阵列130。
存储器控制器140(例如，库控制逻辑及/或序列发生器)解码由控制总线154从主机110提供的信号。这些信号可包含用以控制对存储器阵列130执行的操作(包含数据读取、数据写入及数据擦除操作)的芯片启用信号、写入启用信号及地址锁存信号。在各种实施例中，存储器控制器140负责执行来自主机110的指令。存储器控制器140可包含控制逻辑、序列发生器、状态机或某一其它类型的逻辑电路。控制器140可控制阵列(例如，存储器阵列130)中的移位数据(例如，右或左)。
下文进一步描述感测电路150的实例。举例来说，在若干实施例中，感测电路150可包括若干感测放大器及若干计算组件，其可用作且在本文中称为累加器且可用以(例如，对与互补数据线相关联的数据)执行逻辑运算。
在若干实施例中，感测电路150可用以使用存储在阵列130中的数据作为输入而执行逻辑运算，且将逻辑运算的结果存储回到阵列130而不经由感测线地址存取传送数据(例如，不触发列解码信号)。因而，各种计算功能可使用感测电路150且在感测电路150内执行，而非(或结合)通过感测电路外部的处理资源(例如，通过与主机110相关联的处理器及/或定位在装置120上(例如，在控制器140上或别处)的其它处理电路，例如ALU电路)执行。
在各种先前方法中，例如与操作数相关联的数据将经由感测电路从存储器读取且经由I/O线(例如，经由本地I/O线及/或全局I/O线)提供到外部ALU电路。外部ALU电路可包含若干缓存器且将使用操作数执行计算功能，且结果将经由I/O线传送回到阵列。相比之下，在本发明的若干实施例中，感测电路150经配置以对存储在存储器阵列130中的数据执行逻辑运算且将结果存储回到存储器阵列130，而不启用耦合到感测电路150的I/O线(例如，本地I/O线)。感测电路150可形成在与阵列的存储器单元的间距上。额外外围感测放大器、缓存器、高速缓存及/或数据缓冲(例如，逻辑电路170)可耦合到感测电路150且可用以存储(例如，高速缓存及/或缓冲)本文中描述的运算的结果。
因而，在若干实施例中，阵列130及感测电路150外部的电路不必执行计算功能，这是因为感测电路150可执行适当逻辑运算以执行此类计算功能，而无需使用外部处理资源。因此，感测电路150可用以至少在某种程度上补充及/或取代此外部处理资源(或至少此外部处理资源的带宽消耗)。
然而，在若干实施例中，感测电路150可用以执行除由外部处理资源(例如，主机110)执行的逻辑运算外的逻辑运算(例如，以执行指令)。举例来说，主机110及/或感测电路150可限于仅执行特定逻辑运算及/或特定数目个逻辑运算。
启用I/O线可包含启用(例如，接通)具有耦合到解码信号(例如，列解码信号)的栅极及耦合到所述I/O线的源极/漏极的晶体管。然而，实施例不限于不启用I/O线。举例来说，在若干实施例中，感测电路(例如，150)可用以执行逻辑运算而不启用阵列的列解码线；然而，除传送回到阵列130之外，可启用本地I/O线以将结果传送到适合位置(例如，到外部缓存器)。
图1B是根据本发明的若干实施例的呈包含经由通道控制器143耦合到主机110的多个存储器装置120-1、…、120-N的计算系统100的形式的另一设备架构的框图。在至少一个实施例中，通道控制器143可按集成方式以模块118的形式耦合到多个存储器装置120-1、…、120-N，例如，形成在与多个存储器装置120-1、…、120-N的芯片上。在替代实施例中，通道控制器143可与主机110集成(如由虚线111说明)，例如形成在与多个存储器装置120-1、…、120-N的芯片分开的芯片上。如图1A中所描述，通道控制器143可经由地址及控制(A/C)总线154耦合到多个存储器装置120-1、…、120-N中的每一个，其又可耦合到主机110。如图1A中所描述，通道控制器143还可经由数据总线156耦合到多个存储器装置120-1、…、120-N中的每一个，其又可耦合到主机110。另外，通道控制器143可经由与高速接口(HSI)141相关联的带外(OOB)总线157耦合到多个存储器装置120-1、…、120-N中的每一个，所述高速界面(HSI)141经配置以将状态、例外及其它数据信息报告到通道控制器143以与主机110交换。
如图1B中所示，通道控制器143可从与多个存储器装置120-1、…、120-N中的每一个中的库仲裁器145相关联的高速接口(HSI)141接收状态及例外信息。在图1B的实例中，多个存储器装置120-1、…、120-N中的每一个可包含用以定序关于多个库(例如，Bank零(0)、Bank一(1)、…、Bank六(6)、Bank七(7)等)的控制及数据的库仲裁器145。多个库Bank 0、…、Bank 7中的每一个可包含控制器140-0、…、140-7(统称为140)及其它组件，包含存储器单元阵列130及感测电路150、逻辑电路170等，如结合图1A描述。
举例来说，多个存储器装置120-1、…、120-N中的多个库(例如，Bank 0、…、Bank7)中的每一个可包含用以锁存经由数据总线156(例如，I/O总线)通过I/O电路144提供的地址信号的地址电路142。状态及/或例外信息可使用OOB总线157从存储器装置120上的控制器140提供到通道控制器143，又可从多个存储器装置120-1、…、120-N提供到主机110。对于多个库(例如，Bank 0、…、Bank 7)中的每一个，可通过地址电路142接收地址信号，且通过行解码器146及列解码器152解码地址信号以存取存储器阵列130。可通过使用感测电路150感测数据线上的电压及/或电流变化而从存储器阵列130读取数据。感测电路150可从存储器阵列130读取并锁存页(例如，行)数据。I/O电路144可用于经由数据总线156与主机110进行双向数据通信。写入电路148用以将数据写入到存储器阵列130，且OOB总线157可用以将状态、例外及其它数据信息报告到通道控制器143。
通道控制器143可包含一或多个局部缓冲器161以接收程序指令，且可包含逻辑160以分配每一相应库的阵列中的多个位置(例如，子阵列或子阵列的部分)以存储与多个存储器装置120-1、…、120-N中的每一个的操作相关联的各个库的程序指令，例如，库命令及自变量(PIM命令)。通道控制器143可将程序指令(例如，PIM命令)发送到多个存储器装置120-1、…、120-N且将所述程序指令存储在存储器装置120-1、…、120-N的给定库内。
如结合图1A所描述，存储器阵列130可为例如DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪阵列及/或NOR快闪阵列。阵列130可包括布置成由存取线(本文中可称为字线或选择线)耦合的行及由感测线(本文中可称为数据线或数字线)耦合的列的存储器单元。
如图1A中，与给定存储器装置120-1、…、120-N中的特定库Bank 0、…、Bank 7相关联的控制器140(例如，库控制逻辑及/或序列发生器)可解码由控制总线154从主机110提供的信号。这些信号可包含用以控制对存储器阵列130执行的操作(包含数据读取、数据写入及数据擦除操作)的芯片启用信号、写入启用信号及地址锁存信号。在各种实施例中，控制器140负责执行来自主机110的程序指令。且如上述，控制器140可包含控制逻辑、序列发生器、状态机等，以控制使用感测电路(在图1A中展示为150)执行逻辑运算。举例来说，控制器140可控制阵列(例如，图1A中的存储器阵列130)中的移位数据(例如，右或左)。
图1C是根据本发明的若干实施例的存储器装置的库121-1的框图。即，库121-1可表示存储器装置的实例库，例如图1B中所示的Bank 0、…、Bank 7(121-0、…、121-7)。如图1C中所示，库架构可包含多个主存储器列(水平展示为X)，例如在实例DRAM库中16,384个列。另外，库121-1可分成由用于数据路径的放大区域分离的区段123-1、123-2、…、123-N。库区段123-1、…、123-N中的每一个可包含多个行(垂直展示为Y)，例如，在实例DRAM库中每一区段可包含16,384个行。实例实施例不限于此处描述的列及行的实例水平及/或垂直定向或其实例数目。
如图1C中所示，库架构可包含耦合到库区段123-1、…、123-N的感测电路及额外逻辑电路150/170，包含感测放大器、缓存器、高速缓存及数据缓冲。感测电路及额外逻辑电路150/170可表示与图1A中所示的阵列130相关联的感测电路150及额外逻辑电路，且可提供与图1A中的存储器控制器140相关联的对高速缓存171的额外高速缓存。此外，如图1C中所示，库架构可包含库控制140，其可表示图1A中所示的存储器控制器140。在实例中，图1C中所示的库控制可表示由图1A中所示的存储器控制器140具体实施且包含于所述存储器控制器140中的功能性。
图1D是根据本发明的若干实施例的存储器装置的库121的另一框图。举例来说，库121可表示存储器装置的实例库，例如图1B中所示的Bank 0、…、Bank 7(121-0、…、121-7)。如图1D中所示，库架构可包含耦合存储器控制器(例如，库控制/序列发生器140)的地址/控制(A/C)路径(例如，总线153)。再次，在实例中，图1D中所示的库控制/序列发生器140可表示由图1A及1B中所示的存储器控制器/序列发生器140具体实施且包含于所述存储器控制器/序列发生器140中的功能性的至少一部分。也如图1D中所示，库架构可包含数据路径(例如，总线155)，其耦合到指令(例如，程序指令(PIM命令))读取路径中的多个控制/数据缓存器且耦合到特定库121中的多个库区段(例如，库区段123)。
如图1D中所示，库区段123进一步可细分成多个子阵列125-1、…、125-N，其再次由如图1B中所示且结合图2到4进一步描述的多个感测电路及额外逻辑电路150/170分离。在一个实例中，库区段123可分成十六(16)个子阵列。然而，实施例不限于此实例数目。
图1D说明程序指令高速缓存171，其与库的控制器140相关联且耦合到写入路径149及库区段123中的子阵列125-1、…、125-N中的每一个。替代地或额外地，图1A中所示的逻辑电路170可用作例如用以在特定库本地(“在间距上”)高速缓存及/或重新高速缓存所检索的指令的指令高速缓存。在至少一个实施例中，多个子阵列125-1、…、125-N及/或多个子阵列的部分可称为用于将程序指令(例如，PIM命令)及/或常数数据存储到存储器装置中的库区段123的多个位置。
根据本发明的实施例，图1D中所示的控制器140(例如，存储器控制器)经配置以从主机(例如，图1A中的主机110)接收指令块及/或常数数据。或者，可在控制器140处从与主机110集成或与主机分离(例如，以模块118的形式与多个存储器装置120-1、…、120-N集成，如图1B中所示)的通道控制器143接收指令块及/或常数数据。
指令块及/或数据可包含多个程序指令(例如，PIM命令)及/或常数数据(例如，经设定用于PIM计算的数据)。根据实施例，存储器控制器140经配置以将来自主机110及/或通道控制器143的指令块及/或常数数据存储在阵列(例如，图1A中所示的阵列130)及/或库(例如，图1B、1C及1D中所示的库121-0、…、121-7)的库区段(例如，图1D中所示的库区段123)中。存储器控制器140进一步经配置以例如包含呈硬件电路及/或特定应用集成电路(ASIC)的形式的逻辑，以接收程序指令且执行所述程序指令以使用感测电路(包含计算组件(例如在图1A中展示为150的感测电路及图2及3中的计算组件231及331)执行逻辑运算。
在图1D的实例实施例中，控制器140经配置以使用DRAM协议及DRAM逻辑及电接口以从主机110及/或通道控制器143接收程序指令及/或常数数据，且执行程序指令及/或使用常数数据以用感测电路150、250及/或350的计算组件执行逻辑运算。在控制器140处接收且由控制器140执行的程序指令及/或常数数据可由程序设计师预解析(例如，预定义)及/或提供到主机110及/或通道控制器143。
在一些实施例中，如图1B中所见，存储器单元阵列(图1A中的130)包含存储器单元120-1、…、120-N的多个库，且存储器装置120包含耦合到所述多个库120-0、…、120-N中的每一个的库仲裁器145。在此类实施例中，每一库仲裁器经配置以从库仲裁器145接收与特定库相关的指令块及/或常数数据。接着，控制器140可将所接收的指令块及/或常数数据存储到如由主机110及/或通道控制器143分配的特定库的多个位置。举例来说，主机110及/或通道控制器143经配置以对库仲裁器145的多个位置进行地址翻译以指派给存储器装置120的库。在至少一个实施例中，如图1D中所示，多个位置包含DRAN库121-1、…、121-7中的若干子阵列125-1、…、125-N及/或所述若干子阵列的部分。
根据实施例，每一存储器控制器140可经配置以(例如在A/C总线154上)从主机110及/或通道控制器143接收指令，以开始执行接收到给定库121-1、…、121-7的指令块。存储器控制器140经配置以(例如，在控制及数据缓存器151的读取数据路径155上)从特定库的多个位置检索指令，且执行程序指令以使用感测电路150的计算组件执行逻辑运算。控制器140可在特定库本地(例如，在指令高速缓存171及/或逻辑电路170中)高速缓存所检索的程序指令，以处置指令块执行内所含有的分支、循环、逻辑及数据操作。且控制器140可重新高速缓存所检索的指令以重复使用。因此，DRAM装置上的专用程序指令存储器(高速缓存)的大小不必增加以将经预解析程序指令存储在具备PIM能力的DRAM装置(PIMRAM)上。
在一些实施例中，多个存储器装置120-1、…、120-N耦合到主机110及/或通道控制器143。此处，主机110及/或通道控制器143可例如经由数据总线156将指令块发送到多个存储器装置120-1、…、120-N的适当库仲裁器145-1、…、145-N。
此外，根据实施例，存储器控制器140经配置使得在存储器控制器140(例如，并行)执行先前接收的指令块时，库121可接收与所述特定库相关的程序指令的后续指令块且将所接收的指令块中的指令存储到所述特定库的多个位置。因此，本文中描述的实施例无需等待将从主机110及/或通道控制器143接收的未来或下一程序指令集(例如，PIM命令)。代替性地，本文中描述的设备及方法装置有利于具备PIM能力的DRAM装置中针对程序指令(例如，PIM命令)的后备存储，且可有利于在执行先前接收的指令块时将后续指令块预写入到所分配位置中，以有利于开始具备PIM能力的DRAM装置中的未来计算。
如读者将了解，且如图2到4的实例中更详细描述，存储器控制器140经配置以通过控制感测电路150(包含计算组件251及/或351)实施例如AND、OR、NOT、NAND、NOR及XOR逻辑函数的逻辑运算而控制程序指令(例如，PIM命令)的执行。另外，存储器控制器140经配置以控制感测电路150以执行非布尔逻辑运算(包含复制、比较及擦除操作)作为执行程序指令(例如，PIM命令)的部分。
图2是说明根据本发明的若干实施例的感测电路250的示意图。感测电路250可对应于图1A及1B中所示的感测电路150。感测电路250的感测放大器206可对应于图2中所示的感测放大器206，且感测电路250的计算组件231可对应于例如图1A中所示的感测电路(包含计算组件)150。
存储器单元包括存储元件(例如，电容器)及存取装置(例如，晶体管)。举例来说，第一存储器单元包括晶体管202-1及电容器203-1，且第二存储器单元包括晶体管202-2及电容器203-2，等等。在此实例中，存储器阵列230是1T1C(一个晶体管一个电容器)存储器单元的DRAM阵列。在若干实施例中，存储器单元可为破坏性读取存储器单元(例如，读取存储在单元中的数据破坏所述数据使得最初存储在单元中的数据在读取之后被刷新)。
存储器阵列230的单元可布置成由字线204-X(行X)、204-Y(行Y)等耦合的行及由互补感测线对(例如，数据线DIGIT(n-1)/DIGIT(n-1)_、DIGIT(n)/DIGIT(n)_、DIGIT(n+1)/DIGIT(n+1)_)耦合的列。对应于每一对互补感测线的个别感测线还可分别称为数据线205-1(D)及205-2(D_)。尽管图2中仅展示一对互补数据线，但本发明的实施例不限于此，且存储器单元阵列可包含存储器单元及/或数据线的额外列(例如，4,096个、8,192个、16,384个等)。
存储器单元可耦合到不同数据线及/或字线。举例来说，晶体管202-1的第一源极/漏极区域可耦合到数据线205-1(D)，晶体管202-1的第二源极/漏极区域可耦合到电容器203-1，且晶体管202-1的栅极可耦合到字线204-X。晶体管202-2的第一源极/漏极区域可耦合到数据线205-2(D_)，晶体管202-2的第二源极/漏极区域可耦合到电容器203-2，且晶体管202-2的栅极可耦合到字线204-Y。单元板(如图2中所示)可耦合到电容器203-1及203-2中的每一个。单元板可为在各种存储器阵列配置中可施加参考电压(例如，接地)的共同节点。
根据本发明的若干实施例，存储器阵列230耦合到感测电路250。在此实例中，感测电路250包括对应于存储器单元的相应列(例如，耦合到相应互补数据线对)的感测放大器206及计算组件231。感测放大器206可耦合到互补感测线对205-1及205-2。计算组件231可经由传递门207-1及207-2耦合到感测放大器206。传递门207-1及207-2的栅极可耦合到逻辑运算选择逻辑213。
逻辑运算选择逻辑213可经配置以包含：传递门逻辑，其用于控制传递门以将未转置的互补感测线对耦合在感测放大器206与计算组件231之间(如图2中所示)；及/或交换门逻辑，其用于控制交换门以将经转置的互补感测线对耦合在感测放大器206与计算组件231之间。逻辑运算选择逻辑213还可耦合到互补感测线对205-1及205-2。逻辑运算选择逻辑213可经配置以基于选定逻辑运算而控制传递门207-1及207-2的连续性，如下文针对逻辑运算选择逻辑413的各种配置所详细描述。
感测放大器206可经操作以确定存储在选定存储器单元中的数据值(例如，逻辑状态)。感测放大器206可包括交叉耦合锁存器，其在本文中可称为主要锁存器。在图2中说明的实例中，对应于感测放大器206的电路包括锁存器215，所述锁存器215包含耦合到一对互补数据线D 205-1及D_205-2的四个晶体管。然而，实施例不限于此类实例。锁存器215可为交叉耦合锁存器(例如，例如n沟道晶体管(例如，NMOS晶体管)227-1及227-2的一对晶体管的栅极与例如p沟道晶体管(例如，PMOS晶体管)229-1及229-2的另一对晶体管的栅极交叉耦合)。包括晶体管227-1、227-2、229-1及229-2的交叉耦合锁存器215可称为主要锁存器。
在操作中，当感测(例如，读取)存储器单元时，数据线205-1(D)或205-2(D_)中的一个上的电压将略大于数据线205-1(D)或205-2(D_)中的另一个上的电压。可驱使ACT信号及RNL*信号降低以启用(例如，触发)感测放大器206。与PMOS晶体管229-1或229-2中的一个相比，具有较低电压的数据线205-1(D)或205-2(D_)将在更大程度上接通PMOS晶体管229-1或229-2中的另一个，借此驱使具有较高电压的数据线205-1(D)或205-2(D_)升高到大于另一数据线205-1(D)或205-2(D_)经驱使而升高的程度。
类似地，与NMOS晶体管227-1或227-2中的一个相比，具有较高电压的数据线205-1(D)或205-2(D_)将在更大程度上接通NMOS晶体管227-1或227-2中的另一个，借此驱使具有较低电压的数据线205-1(D)或205-2(D_)降低到大于另一数据线205-1(D)或205-2(D_)经驱使而降低的程度。因此，在短暂延迟之后，具有略大电压的数据线205-1(D)或205-2(D_)通过流出晶体管(source transistor)211驱动到供应电压的电压VDD，且另一数据线205-1(D)或205-2(D_)通过汲入晶体管(sink transistor)213驱动到参考电压的电压(例如，接地)。因此，交叉耦合NMOS晶体管227-1及227-2以及PMOS晶体管229-1及229-2用作感测放大器对，其放大数据线205-1(D)及205-2(D_)上的差分电压且操作以锁存从选定存储器单元感测的数据值。如本文中所使用，感测放大器206的交叉耦合锁存器可称为主要锁存器215。
实施例不限于图2中说明的感测放大器206配置。作为实例，感测放大器206可为电流模式感测放大器及/或单端感测放大器(例如，耦合到一个数据线的感测放大器)。此外，本发明的实施例不限于例如图2中所示的架构的折叠数据线架构。
感测放大器206可连同计算组件231一起操作以使用来自阵列的数据作为输入而执行各种逻辑运算。在若干实施例中，可将逻辑运算的结果存储回到阵列而不经由数据线地址存取传送数据(例如，不触发列解码信号使得数据经由本地I/O线传送到阵列及感测电路外部的电路)。因而，与各种先前方法相比，本发明的若干实施例可能够使用较少电力执行逻辑运算及其相关联的计算功能。另外，由于若干实施例无需跨I/O线传送数据以执行计算功能(例如，在存储器与离散处理器之间)，因此与先前方法相比，若干实施例可实现增加的并行处理能力。
感测放大器206进一步可包含平衡电路214，其可经配置以平衡数据线205-1(D)及205-2(D_)。在此实例中，平衡电路214包括耦合在数据线205-1(D)与205-2(D_)之间的晶体管224。平衡电路214还包括晶体管225-1及225-2，其各自具有耦合到平衡电压(例如，VDD/2)的第一源极/漏极区域，其中VDD是与阵列相关联的供应电压。晶体管225-1的第二源极/漏极区域可耦合数据线205-1(D)，且晶体管225-2的第二源极/漏极区域可耦合数据线205-2(D_)。晶体管224、225-1及225-2的栅极可耦合在一起且耦合到平衡(EQ)控制信号线226。因而，启动EQ启用晶体管224、225-1及225-2，这将数据线205-1(D)及205-2(D_)有效地短接在一起且短接到平衡电压(例如，VDD/2)。
尽管图2展示包括平衡电路214的感测放大器206，但实施例不限于此，且平衡电路214可与感测放大器206离散地实施、以与图2中所示的配置不同的配置实施或完全不实施。
如下文进一步描述，在若干实施例中，感测电路(例如，感测放大器206及计算组件231)可经操作以执行选定逻辑运算且最初将结果存储在感测放大器206或计算组件231中的一个中，而不经由I/O线从感测电路传送数据(例如，不经由例如列解码信号的启动执行数据线地址存取)。
逻辑运算(例如，涉及数据值的布尔逻辑函数)的执行是基本及常用的。在许多较高阶函数中使用布尔逻辑函数。因此，用改进的逻辑运算实现的速度及/或功率效率可翻译成较高阶功能性的速度及/或功率效率。
如图2中所示，计算组件231还可包括锁存器，其在本文中可称为次要锁存器264。次要锁存器264可以类似于上文关于主要锁存器215描述的方式的方式配置及操作，只是包括次要锁存器的交叉耦合p沟道晶体管(例如，PMOS晶体管)对可使其相应源极耦合到供应电压(例如，VDD)，且次要锁存器的交叉耦合n沟道晶体管(例如，NMOS晶体管)对可使其相应源极选择性地耦合到参考电压(例如，接地)，使得连续启用次要锁存器除外。计算组件的配置不限于图2中在231处展示的配置，且下文进一步描述各种其它实施例。
图3是说明根据本发明的若干实施例的能够实施XOR逻辑运算的感测电路的示意图。图3展示耦合到一对互补感测线305-1及305-2的感测放大器306，及经由传递门307-1及307-2耦合到感测放大器306的计算组件331。图3中所示的感测放大器306可对应于图2中所示的感测放大器206。图3中所示的计算组件331可对应于例如图1A中所示的感测电路(包含计算组件)150。图3中所示的逻辑运算选择逻辑313可对应于例如图4中所示的逻辑运算选择逻辑413。
传递门307-1及307-2的栅极可受控于逻辑运算选择逻辑信号Pass。举例来说，逻辑运算选择逻辑的输出可耦合到传递门307-1及307-2的栅极。计算组件331可包括经配置以使数据值左移位及右移位的可加载移位寄存器。
根据图3中说明的实施例，计算组件331可包括经配置以使数据值左移位及右移位的可加载移位寄存器的相应级(例如，移位单元)。举例来说，如图3中所说明，移位寄存器的各计算组件331(例如，级)包括一对右移位晶体管381及386、一对左移位晶体管389及390以及一对反相器387及388。可将信号PHASE 1R、PHASE 2R、PHASE 1L及PHASE 2L施加到相应控制线382、383、391及392，以启用/停用对应计算组件331的锁存器上与根据本文中描述的实施例执行逻辑运算及/或移位数据相关联的反馈。
图3中所示的感测电路还展示耦合到若干逻辑选择控制输入控制线(包含ISO、TF、TT、FT及FF)的逻辑运算选择逻辑313。从逻辑选择控制输入控制线上的逻辑选择控制信号的条件以及在经由确证ISO控制信号启用隔离晶体管时存在于互补感测线对305-1及305-2上的数据值而确定从多个逻辑运算的逻辑运算选择。
根据各种实施例，逻辑运算选择逻辑313可包含四个逻辑选择晶体管：逻辑选择晶体管362，其耦合在交换晶体管342的栅极与TF信号控制线之间；逻辑选择晶体管352，其耦合在传递门307-1及307-2的栅极与TT信号控制线之间；逻辑选择晶体管354，其耦合在传递门307-1及307-2的栅极与FT信号控制线之间；及逻辑选择晶体管364，其耦合在交换晶体管342的栅极与FF信号控制线之间。逻辑选择晶体管362及352的栅极通过隔离晶体管350-1(具有耦合到ISO信号控制线的栅极)耦合到真感测线。逻辑选择晶体管364及354的栅极通过隔离晶体管350-2(还具有耦合到ISO信号控制线的栅极)耦合到互补感测线。
存在于互补感测线对305-1及305-2上的数据值可经由传递门307-1及307-2加载到计算组件331中。计算组件331可包括可加载移位寄存器。当传递门307-1及307-2开启时，互补感测线对305-1及305-2上的数据值被传递到计算组件331且借此被载入到可载入移位寄存器中。互补感测线对305-1及305-2上的数据值可为在触发感测放大器时存储在感测放大器306中的数据值。逻辑运算选择逻辑信号Pass为高以开启传递门307-1及307-2。
ISO、TF、TT、FT及FF控制信号可操作以基于感测放大器306中的数据值(“B”)及计算组件331中的数据值(“A”)选择逻辑函数进行实施。特定来说，ISO、TF、TT、FT及FF控制信号经配置以独立于存在于互补感测线对305-1及305-2上的数据值而选择逻辑函数进行实施(然而所实施逻辑运算的结果可取决于存在于互补感测线对305-1及305-2上的数据值)。举例来说，ISO、TF、TT、FT及FF控制信号直接选择逻辑运算进行实施，这是因为存在于互补感测线对305-1及305-2上的数据值并未传递通过用以操作传递门307-1及307-2的栅极的逻辑。
另外，图3展示经配置以在感测放大器306与计算组件331之间交换互补感测线对305-1及305-2的定向的交换晶体管342。当交换晶体管342开启时，交换晶体管342的感测放大器306侧上的互补感测线对305-1及305-2上的数据值相反耦合(oppositely-couple)到交换晶体管342的计算组件331侧上的互补感测线对305-1及305-2，且借此加载到计算组件331的可加载移位寄存器中。
当ISO控制信号线被启动且TT控制信号在真感测线上的数据值为“1”的情况下被启动(例如，为高)或FT控制信号在互补感测线上的数据值为“1”的情况下被启动(例如，为高)时，逻辑运算选择逻辑信号Pass可经启动(例如，为高)以开启传递门307-1及307-2(例如，传导)。
真感测线上的数据值是“1”开启逻辑选择晶体管352及362。互补感测线上的数据值是“1”开启逻辑选择晶体管354及364。如果ISO控制信号或对应感测线(例如，特定逻辑选择晶体管的栅极耦合到的感测线)上的相应TT/FT控制信号或数据值并非为高，那么传递门307-1及307-2将不会由特定逻辑选择晶体管开启。
当ISO控制信号线经启动且TF控制信号在真感测线上的数据值为“1”的情况下经启动(例如，为高)或FF控制信号在互补感测线上的数据值为“1”的情况下经启动(例如，为高)时，逻辑运算选择逻辑信号Pass*可经启动(例如，为高)以开启交换晶体管342(例如，传导)。如果对应感测线(例如，特定逻辑选择晶体管的栅极耦合到的感测线)上的相应控制信号或数据值并非为高，那么交换晶体管342将不会由特定逻辑选择晶体管开启。
Pass*控制信号不一定与Pass控制信号互补。可同时启动或撤销启动Pass及Pass*控制信号两者。然而，Pass及Pass*控制信号两者的同时启动使互补感测线对短接在一起，其可为应避免的破坏性配置。
图3中说明的感测电路经配置以从四个逻辑选择控制信号直接选择多个逻辑运算中的一个进行实施(例如，逻辑运算选择并不取决于存在于互补感测线对上的数据值)。逻辑选择控制信号的一些组合可引起传递门307-1及307-2以及交换晶体管342两者同时开启，这使互补感测线对305-1及305-2短接在一起。根据本发明的若干实施例，可由图3中说明的感测电路实施的逻辑运算可为图4中所示的逻辑表中所概述的逻辑运算。
图4是说明根据本发明的若干实施例的由图3中所示的感测电路实施的可选择逻辑运算结果的逻辑表。四个逻辑选择控制信号(例如，TF、TT、FT及FF)连同存在于互补感测线上的特定数据值一起可用以选择多个逻辑运算中的一个进行实施，这涉及存储在感测放大器306及计算组件331中的开始数据值。四个控制信号连同存在于互补感测线上的特定数据值一起控制传递门307-1及307-2以及交换晶体管342的连续性，这又影响在触发之前/之后计算组件331及/或感测放大器306中的数据值。可选择地控制交换晶体管342的连续性的能力有利于实施涉及反相数据值(例如，反相操作数及/或反相结果)等的逻辑运算。
图4中说明的逻辑表4-1在444处展示栏A中所示的存储在计算组件331中的开始数据值，且在445处展示栏B中所示的存储在感测放大器306中的开始数据值。逻辑表4-1中的其它3栏标头指代传递门307-1及307-2以及交换晶体管342的连续性，其可取决于四个逻辑选择控制信号(例如，TF、TT、FT及FF)的状态以及存在于互补感测线对305-1及305-2上的特定数据值而分别控制为开启或关闭。“未开启”栏对应于传递门307-1及307-2以及交换晶体管342都处于非传导条件，“开启真”对应于传递门307-1及307-2处于传导条件，且“开启反相”对应于交换晶体管342处于传导条件。逻辑表4-1中未反映对应于传递门307-1及307-2以及交换晶体管342都处于传导条件的配置，这是因为此导致感测线短接在一起。
经由对传递门307-1及307-2以及交换晶体管342的连续性的选择性控制，逻辑表4-1的上部分的三个栏中的每一个可与逻辑表4-1的下部分的三个栏中的每一个组合，以提供对应于九个不同逻辑运算的3x 3＝9种不同结果组合，如由475处所示的各种连接路径所指示。图4中说明的逻辑表4-2中概述可由如图1中所示的感测电路150实施的九种不同可选择逻辑运算，包含XOR逻辑运算。
图4中说明的逻辑表4-2的栏展示包含逻辑选择控制信号的状态的标头480。举例来说，在行476中提供第一逻辑选择控制信号的状态，在行477中提供第二逻辑选择控制信号的状态，在行478中提供第三逻辑选择控制信号的状态，且在行479中提供第四逻辑选择控制信号的状态。在行447中概述对应于结果的特定逻辑运算。
虽然实例实施例包含本文中已说明且描述的感测电路、感测放大器、计算组件、动态锁存器、隔离装置及/或移位电路的各种组合及配置，但本发明的实施例不限于本文中所明确陈述的所述组合。本文中公开的感测电路、感测放大器、计算组件、动态锁存器、隔离装置及/或移位电路的其它组合及配置明确包含于本发明的范围内。
尽管本文中已说明及描述特定实施例，但所属领域的一般技术人员将了解，经计算以实现相同结果的布置可取代所示的特定实施例。本发明希望涵盖本发明的一或多个实施例的调适或变动。应了解，已以说明性方式而非限制性方式进行上述描述。所属领域的技术人员在检阅上述描述之后将了解上述实施例与本文中未具体描述的其它实施例的组合。本发明的一或多个实施例的范围包含其中使用上述结构及方法的其它应用。因此，应参考所附权利要求书连同此类权利要求书所授权的等效物的全范围而确定本发明的一或多个实施例的范围。
在前述具体实施方式中，为简化本发明的目的将一些特征集合在单一实施例中。本发明的此方法不应解释为反映以下意图：本发明的所公开实施例必须使用多于每一权利要求中所明确陈述的特征。而是，如以下权利要求书反映，本发明目标在于少于单一公开实施例的全部特征。因此，以下权利要求书特此并入到具体实施方式中，其中每一权利要求自身独立作为单独实施例。

Claims (23)

1.一种用于存储器装置的设备以作为程序指令的存储，所述设备包括：
存储器装置(120)，其中所述存储器装置包括：
库仲裁器(145-1、…、145-N)；
多个库(121-1、…、121-7)，其中所述多个库中的每一个库都耦合至所述库仲裁器且包括：
存储器单元阵列(130；230)；
感测电路(150；250)，其经由多个感测线(205-1、205-2；305-1、305-2)耦合到所述阵列，所述感测电路包含感测放大器(206；306)及经配置以执行逻辑运算的计算组件(231；331)；及
存储器控制器(140)，其耦合到所述阵列及感测电路，所述存储器控制器经配置以：
从所述库仲裁器接收指令块，所述指令块包含与所述库相关的多个程序指令；
将所述阵列中的所述指令块存储到如由主机(110)解析的所述库上的多个位置，其中每一存储器控制器进一步经配置以：
接收指令以开始执行程序指令；
从所述库的所述多个位置检索个别程序指令以重复使用，以处置所述指令块内所含有的分支、循环、逻辑及数据运算；
在所述库本地高速缓存所检索的个别程序指令；
重新高速缓存所检索的个别程序指令以重复使用；及
检索程序指令以使用所述计算组件(231；331)执行逻辑运算。
2.根据权利要求1所述的设备，其中所述存储器单元阵列(130；230)是动态随机存取存储器DRAM单元。
3.根据权利要求1所述的设备，其中所述多个程序指令包括与存储器中处理PIM命令相关联的多个程序指令。
4.根据权利要求3所述的设备，其中所述存储器控制器(140)经配置以使用DRAM协议及DRAM逻辑及电接口来接收所述指令块，且检索个别程序指令以使用所述计算组件(231；331)执行逻辑运算。
5.根据权利要求1所述的设备，其中在所述存储器控制器(140)处接收的所述指令块通过主机(110)预解析。
6.根据权利要求1所述的设备，其中：
所述设备进一步包含耦合到所述感测电路(150；250)的逻辑电路(170)，所述逻辑电路包含呈感测放大器形式的锁存器；且
其中所述存储器控制器(140)经配置以将所检索的程序指令高速缓存且重新高速缓存到所述逻辑电路。
7.根据权利要求1到6中任一权利要求所述的设备，其中
所述设备包括经配置以经由通道控制器(143)耦合到主机(110)的多个存储器装置(120)；且
其中所述通道控制器(143)经配置以将所述指令块发送到所述多个存储器装置(120)中的每一个的库仲裁器(145-1、…、145-N)。
8.根据权利要求1到6中任一权利要求所述的设备，其中所述设备经配置以：
经由库仲裁器(145-1、…、145-N)接收后续指令块到所述存储器装置(120)的库(121-1、…、121-7)；以及
在所述存储器控制器(140)执行先前接收的指令块时将所述后续指令块存储到所述库(121-1、…、121-7)的多个位置，以有利于使用所述计算组件(231；331)开始未来逻辑运算。
9.一种用于存储器装置的设备以作为程序指令的存储，所述设备包括：
通道控制器(143)，其经配置以：
接收包含多个程序指令的指令块；
分配存储器装置(120)中的多个位置以存储所述指令块；以及
将所述指令块发送到所述存储器装置；及
库仲裁器(145-1、…、145-N)，其与所述存储器装置相关联并耦合到所述通道控制器(143)，所述库仲裁器接收所述指令块并将所述指令块发送到所述存储器装置(120)中的多个库(121-1、…、121-7)当中的适当库，其中每一库包括：
存储器单元阵列(130；230)；
感测电路(150；250)，其经由多个感测线(205-1、205-2；305-1、305-2)耦合到所述阵列，所述感测电路包含感测放大器(206；306)及经配置以实施逻辑运算的计算组件(231；331)；及
存储器控制器(140)，其耦合到所述阵列及所述感测电路，其中所述存储器控制器(140)经配置以：
从所述库仲裁器(145-1、…、145-N)接收到所述库的所述指令块；以及
将所述接收的指令块存储到由所述通道控制器(143)分配的所述阵列中的多个位置，并存储到如由主机(110)解析的所述库上的多个位置，其中所述存储器控制器进一步经配置以：
接收指令以开始执行程序指令；
从所述库的所述多个位置检索个别程序指令以重复使用，以处置所述指令块内所含有的分支、循环、逻辑及数据运算；
在所述库本地高速缓存所检索的个别程序指令；以及
重新高速缓存所检索的个别程序指令以重复使用。
10.根据权利要求9所述的设备，其中：
所述存储器单元阵列(130；230)为动态随机存取存储器DRAM单元；且
所述存储器控制器(140)经配置以使用DRAM协议及DRAM逻辑及电接口以：
经由所述库仲裁器(145-1、…、145-N)从所述通道控制器(143)接收所述指令块；以及
执行所述指令块中的程序指令以在所述计算组件(231；331)上执行逻辑运算。
11.根据权利要求10所述的设备，其中存储器控制器经配置以
经由所述库仲裁器(145-1、…、145-N)从所述通道控制器(143)接收指令以开始执行程序指令；以及
检索来自所述阵列(130；230)中的所述多个位置的程序指令以执行以引起所述计算组件(231；331)执行逻辑运算。
12.根据权利要求11所述的设备，其中所述存储器控制器(140)经配置以：
在所述库(121-1、…、121-7)本地高速缓存所检索的程序指令；以及
重新高速缓存所检索的程序指令用于重复使用以处置所述指令块内所含有的分支、循环、逻辑及数据运算。
13.根据权利要求12所述的设备，其中
所述设备进一步包含耦合到所述感测电路(150；250)的逻辑电路(170)，所述逻辑电路包括呈感测放大器形式的锁存器；且
所述存储器控制器(140)经配置以高速缓存及重新高速缓存在与所述阵列(130；230)的间距上的所检索的程序指令。
14.根据权利要求9到13中任一权利要求所述的设备，其中所述设备包括耦合到所述通道控制器(143)的多个存储器装置(120)，且其中所述通道控制器将所述指令块发送到所述多个存储器装置(120)当中的适当库仲裁器(145-1、…、145-N)。
15.根据权利要求9到13中任一权利要求所述的设备，其中所述存储器控制器(140)经配置以：
在所述存储器控制器(140)执行先前接收的指令块时接收后续指令块到所述库(121-1、…、121-7)；以及
将后续指令块存储到如由所述通道控制器(143)分配的所述阵列(130；230)中的多个位置，以有利于未来执行以引起所述计算组件(231；331)执行逻辑运算。
16.根据权利要求9到13中任一权利要求所述的设备，其中所述阵列中的所述多个位置是多个子阵列(125-1、…、125-N)的部分。
17.一种用于存储器装置的设备以作为程序指令的存储，所述设备包括：
通道控制器(143)，其耦合到多个存储器装置(120)，所述通道控制器经配置以：
接收包含多个程序指令的指令块；以及
分配所述多个存储器装置中的多个位置以存储所述指令块；以及
库仲裁器(145-1、…、145-N)，其耦合到每一存储器装置的所述通道控制器(143)，所述库仲裁器耦合到每一存储器装置中的多个库(121-1、…、121-7)，所述库仲裁器用以接收所述指令块，其中每一库包括：
存储器单元阵列(130；230)；
感测电路(150；250)，其经由多个感测线(205-1、205-2；305-1、305-2)耦合到所述阵列，所述感测电路包含感测放大器(206；306)及经配置以实施逻辑运算的计算组件(231；331)；及
存储器控制器(140)，其耦合到所述阵列及所述感测电路，其中所述存储器控制器(140)经配置以：
从所述库仲裁器(145-1、…、145-N)接收与所述库相关的所述指令块；以及
将所述指令块存储到如由所述通道控制器(143)分配的所述阵列中的多个位置，存储到如由主机(110)解析的所述库上的多个位置，且其中每一存储器控制器进一步经配置以：
接收指令以开始执行程序指令；
从所述库的所述多个位置检索个别程序指令以重复使用，以处置所述指令块内所含有的分支、循环、逻辑及数据运算；
在所述库本地高速缓存所检索的个别程序指令；
重新高速缓存所检索的个别程序指令以重复使用；以及
检索程序指令以执行以引起所述计算组件(231；331)执行逻辑运算。
18.一种用于操作存储器装置以作为经预解析指令的存储的方法，其包括：
接收包含多个程序指令的指令块到所述存储器装置(120)中的库(121-1、…、121-7)，其中所述库包括：
存储器单元阵列(130；230)；
感测电路(150；250)，其耦合到所述阵列，所述感测电路包含感测放大器(206；306)及经配置以实施逻辑运算的计算组件(231；331)；及
存储器控制器(140)，其耦合到所述阵列及所述感测电路；
将所述阵列中的所述指令块存储到如由主机(110)解析的所述库上的多个位置，且其中所述存储器控制器进一步经配置以：
接收指令以开始执行程序指令；
从所述库的所述多个位置检索个别程序指令以重复使用，以处置所述指令块内所含有的分支、循环、逻辑及数据运算；
在所述库本地高速缓存所检索的个别程序指令；
重新高速缓存所检索的个别程序指令以重复使用；及
从所述阵列接收程序指令以引起所述计算组件(231；331)执行逻辑运算。
19.根据权利要求18所述的方法，其中接收包含所述多个程序指令的所述指令块包括：接收包含与存储器中处理PIM命令相关联的多个经预解析程序指令的指令块。
20.根据权利要求18所述的方法，其中所述阵列(130；230)是动态随机存取存储器阵列DRAM，且存储所述指令块包括将所述指令块存储在所述DRAM的多个子阵列(125-1、…、125-N)中。
21.根据权利要求18到20中任一权利要求所述的方法，其中所述方法包括：
在所述存储器控制器(140)处接收指令以开始执行所述指令块中的程序指令；
从所述阵列(130；230)检索所述程序指令以使用所述计算组件(231；331)执行逻辑运算；
在到所述库的间距上高速缓存所述所检索程序指令；以及
在到所述库的间距上重新高速缓存所述所检索程序指令以重复使用，以处置分支、循环、逻辑及数据运算。
22.根据权利要求21所述的方法，其中在到所述库的间距上高速缓存及重新高速缓存所述程序指令包括：在耦合到所述感测电路(150；250)的额外逻辑电路(170)中且在与所述阵列(130；230)的间距上高速缓存及重新高速缓存。
23.根据权利要求21所述的方法，其中所述方法包括：
在所述存储器控制器(140)执行来自先前接收的指令块的程序指令时接收包含多个程序指令的后续指令块到所述库；及
与执行来自所述先前接收的指令块的程序指令并行地将所述后续指令块存储到所述阵列(130；230)。
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