WO2007069295A1

WO2007069295A1 - 半導体装置およびその制御方法

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Publication number: WO2007069295A1
Application number: PCT/JP2005/022827
Authority: WO
Inventors: Mototada Sakashita; Masaru Yano; Akira Ogawa; Tsutomu Nakai
Original assignee: Spansion Llc; Spansion Japan Limited
Priority date: 2005-12-13
Filing date: 2005-12-13
Publication date: 2007-06-21
Also published as: US7450419B2; JPWO2007069295A1; JP4804479B2; TWI345789B; US20070180184A1; TW200731284A

Abstract

本発明は、メモリセルアレイにプログラムすべきデータを分割した分割データの書き込むビットの総数を検出し（Ｓ１０、Ｓ２０）、前記ビットの総数を所定のビットの数と比較する（Ｓ１２、Ｓ２２）。比較結果に応じ分割データを反転（Ｓ１４、Ｓ２４）または非反転（Ｓ１５、Ｓ２５）する。反転または非反転したデータである反転データをメモリセルアレイにプログラムする（Ｓ１８）。そして、反転データをメモリセルアレイにプログラムする（Ｓ１８）間に、次の分割データの書き込むビットの総数を検出し（Ｓ２０）、前記ビットの総数を所定のビットの数と比較する（Ｓ２２）半導体装置およびその制御方法である。

Description

明細書

半導体装置およびその制御方法

技術分野

[0001] 本発明は半導体装置およびその制御方法に関し、特に不揮発性メモリセルを有する半導体装置およびその制御方法に関する。背景技術

[0002] 近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートまたは絶縁膜を有している。そして、電荷蓄積層に電荷を蓄積させることにより、データを記憶する。

[0003] NAND型フラッシュメモリは、ページ単位（例えば 2kByte)でプログラムと読み出しを一括で行う。そのため、 1ページ分のデータを保持するラッチ回路を有しており、ラツチ回路力らメモリセルアレイに 1ページ分のデータを同時にプログラムする。 NAN D型フラッシュメモリは、フローティングゲートを電荷蓄積層とするメモリセルが一般的である。メモリセルの書き込みは、フローティングゲート上のコントロールゲートと基板間に電圧を印加することにより行う。これにより、電荷蓄積層とチャネル層との間のトンネル酸化膜を FNトンネル電流が流れ、電荷蓄積層に電荷（電子）が蓄積される。

[0004] 一方、高記憶容量ィ匕のため窒化シリコン層からなるトラップ層に電荷を蓄積させる S ONOS (Silicon Oxide Nitride Oxide Silicon)型フラッシュメモリがある。さらに、その中に、 1つのトランジスタの電荷蓄積層内に 2つの電荷蓄積領域を有するフラッシュメモリが開発されている。例えば、特許文献 1には、ゲート電極と半導体基板の間に 2 つの電荷蓄積領域を有するメモリセル（トランジスタ）が開示されている。このメモリセルはソースとドレインを入れ替えて対称的に動作させる仮想接地型メモリセルである。そして、 1つのメモリセルに 2ビットを記憶することができる。このフラッシュメモリは、外部とのインターフェースは NOR型フラッシュメモリと同じである。メモリセルの書き込みは、ドレインとコントロールゲートに高電圧を印加することにより行う。これにより、ホットエレクトロンが電荷蓄積層に注入され、電荷 (電子）が電荷蓄積層に蓄積される。 [0005] また、高速プログラムのため、入力データの内、データ" 0" (書き込み状態）のビット数が所定数よりも多い場合、その入力データを反転させたデータと、それを示すフラグデータをメモリセルにプログラムするという技術力、特許文献 2および特許文献 3に提案されている。

[0006] 特許文献 1 :米国特許第 6011725号明細書

特許文献 2：特開平 5— 298894号公報

特許文献 3 :特開昭 62— 162299号公報

発明の開示

発明が解決しょうとする課題

[0007] 不揮発性メモリにおレ、ては、メモリセルへの書き込みは電荷蓄積層に電荷を注入し蓄積させることにより行う。そのため、メモリセルアレイへのデータのプログラム時間が長くなつてしまう。例えば、近年仮想接地型のフラッシュメモリにおいて、 NAND型のインターフェースを有するフラッシュメモリが検討されている。本来の NAND型フラッシュメモリは FNトンネル現象を用いるため一度に 1ページ分の多数のデータをプログラムすることができる。一方、仮想接地型のフラッシュメモリはホットエレクトロン現象を用いデータ書き込みを行うため、書き込みに必要な電流が大きく同時に書き込めるデータ数が少ない。このため、仮想接地型フラッシュメモリを NAND型のインターフエースで動作させる場合、 1ページ分のデータのプログラムを短時間で行うことが難しレ、。また、フラッシュメモリにおいて、データの読み出しを短時間で行うことが求められている。

[0008] 本発明は、上記課題に鑑み、メモリセルアレイへのプログラム時間の短縮または読み出し時間の短縮が可能な半導体装置およびその制御方法を提供することを目的とする。

課題を解決するための手段

[0009] 本発明は、不揮発性メモリセルを複数配置したメモリセルアレイと、前記メモリセルアレイにプログラムすべきデータを分割した分割データの書き込むビットの総数を検出し、前記ビットの総数を所定のビットの数と比較する検出回路と、前記ビットの総数を前記所定のビットの数と比較した結果に応じ前記分割データを反転または非反転したデータである反転データを保持するラッチ回路と、前記ラッチ回路と接続し、前記反転データを前記メモリセルアレイにプログラムするライト回路と、前記検出回路、前記ラッチ回路および前記ライト回路と接続し、前記ライト回路に前記反転データを前記メモリセルアレイにプログラムさせる間に、前記検出回路に次の分割データの書き込むビットの総数を検出し、前記ビットの総数を前記所定のビットの数と比較させる制御回路と、を具備する半導体装置である。本発明によれば、プログラム時間の長い書き込むビットの総数により分割データを反転し分割データをプログラムするため、プログラム時間を短縮させることができる。また、ライト回路が、反転データをラッチ回路からメモリセルアレイにプログラムする間に、検出回路に次の分割データの書き込むビットの総数を検出させ、総数を所定のビットの数と比較するため、メモリセルアレイへのデータのプログラム時間をさらに短縮させることができる。

[0010] 上記構成において、前記反転データが反転または非反転かを示す指標データを保持する指標ラッチ回路を具備し、前記検出回路は、前記ビットの総数を前記所定のビットの数と比較した結果に応じ、前記指標データを前記指標ラッチ回路に出力し、前記ライト回路は、前記反転データを前記メモリセルアレイにプログラムする際に、前記指標データを前記指標ラッチ回路から前記メモリセルアレイにプログラムする構成とすることができる。この構成によれば、データをメモリセルアレイに書き込む際に指標データがメモリセルアレイにプログラムされることにより、例えばメモリセルアレイ力データを読み出す際、指標データを用い分割データが反転または非反転力を判断すること力 Sできる。

[0011] 上記構成において、前記分割データを前記ラッチ回路に転送するためのスィッチ回路を有し、前記検出回路が前記分割データの書き込むビットの総数を検出し、前記ビットの総数を所定のビットの数と比較する間は、前記スィッチ回路はオフし、前記ラッチ回路に前記反転データを転送する間は、前記スィッチ回路はオンする構成とすること力 sできる。この構成によれば、ラッチ回路の反転データをラッチ回路からメモリセルアレイにプログラムする間はスィッチ回路がオフするため、検出回路に次の分割データの書き込むビットの総数を所定のビットの数と比較させることができる。

[0012] 上記構成において、外部回路より入力された前記プログラムすべきデータを記憶し、前記検知回路および前記ラッチ回路に前記分割データを出力する記憶装置を具備する構成とすることができる。この構成によれば、外部回路からの入力はプログラムすべきデータの単位で行レ、、メモリセルアレイへのプログラムは分割データ単位で行うことができる。

[0013] 上記構成において、前記ライト回路は、前記反転データを前記メモリセルアレイにプログラムする前に、前記メモリセルアレイ内の前記反転データをプログラムするメモリセルに接続するビットラインをプリチャージし、前記制御回路は、前記ライト回路が前記プリチャージしている間に前記検出回路に次の分割データの書き込むビットの総数を検出させ、前記ビットの総数を前記所定のビットの数と比較させる構成とすることができる。この構成によれば、ライト回路が、プリチャージしている間に、検出回路に次の分割データの書き込むビットの総数を検出させ、総数を所定のビットの数と比較するため、メモリセルアレイへのデータのプログラム時間をさらに短縮させることができる。

[0014] 本発明は、不揮発性メモリセルを複数配置したメモリセルアレイと、前記メモリセルアレイにプログラムすべきデータを分割した分割データの書き込むビットの総数を検出し、前記ビットの総数を所定のビットの数と比較する検出回路と、前記ビットの総数を前記所定のビットの数と比較した結果に応じ前記分割データを反転または非反転したデータである反転データを保持するラッチ回路と、前記ラッチ回路と接続し、前記反転データを前記メモリセルアレイにプログラムするライト回路と、を具備し、前記ラッチ回路は、相補的な 2つのノードを有し、前記検出回路の前記ビットの総数と前記所定のビットの数との比較結果に応じ、前記 2つのノードのいずれかに前記分割データが入力されることにより、前記分割データを反転または非反転した前記反転データを保持する半導体装置である。本発明によれば、相補的な 2つのノードにデータを入力することにより、分割データを反転するための回路が不要となり、回路面積を縮小すること力 Sできる。

[0015] 上記構成にぉレ、て、前記ラッチ回路は、インバータを 2つ環状に接続した回路を有し、前記 2つのノードは前記インバータの間の異なるノードである構成とすることができる。この構成によれば、簡単な構成により、分割データを反転または非反転した反転データをラッチ回路に保持することがきる。

[0016] 本発明は、不揮発性メモリセルを複数配置したメモリセルアレイと、前記メモリセルアレイから読み出すべきデータを分割した分割データを前記メモリセルから読み出すリード回路と、前記分割データがプログラムされた際に反転または非反転されたかを示す指標データが反転または非反転を示すかを判断する制御回路と、前記リード回路が読み出した分割データを保持し、前記制御回路の反転または非反転の判断結果に応じ、前記分割データを反転または非反転したデータである反転データを出力するラッチ回路と、を具備し、前記制御回路が、前記指標データが反転または非反転を示す力を判断する間に、リード回路は次の分割データを前記メモリセルアレイから読み出す半導体装置である。本発明によれば、分割データをプログラムする際、分割データが反転または非反転されているかを判断し、反転している場合は、元に戻し出力することができる。また、制御回路が分割データがプログラムされた際に反転または非反転されたかを判断する間に、リード回路が次の分割データをメモリセルァレィから読み出すため、メモリセルアレイからのデータの読み出し時間を短縮させることができる。

[0017] 上記構成において、前記ラッチ回路が前記分割データを保持する際に前記指標データを保持する指標ラッチ回路を具備し、前記リード回路は、前記分割データを前記メモリセルアレイから読み出す際に前記指標データを読み出し、前記制御回路は、前記指標ラッチ回路から前記指標データを読み出し、前記指標データを用い、前記分割データが書き込みの際反転または非反転された力を判断する構成とすることができる。この構成によれば、指標データにより、分割データが反転または非反転しているかを判断することができる。また、指標データを分割データと別に読み出す必要がなぐ読み出し時間を短縮できる。

[0018] 上記構成において、前記分割データを前記ラッチ回路に転送するためのスィッチ回路を有し、前記制御回路が、前記分割データが書き込みの際反転または非反転されたカ ^判断する間は、前記スィッチ回路はオフし、前記リード回路から前記ラッチ回路に前記分割データを転送する間は、前記スィッチ回路はオンする構成とすることができる。この構成によれば、制御回路が分割データがプログラムされた際に反転または非反転されたかを判断する間は、スィッチ回路がオフするため、リード回路は次の分割データをメモリセルアレイから読み出すことができる。

[0019] 上記構成において、前記ラッチ回路の出力した前記反転データを記憶し、前記メモリセルアレイから前記反転データを含む前記読み出すべきデータを外部回路に出力する記憶装置を具備する構成とすることができる。この構成によれば、外部回路への出力は読み出すべきデータ単位で行レ、、メモリセルアレイからの読み出しは分割データ単位で行うことができる。

[0020] 本発明は、不揮発性メモリセルを複数配置したメモリセルアレイと、前記メモリセルアレイから読み出すべきデータを分割した分割データを前記メモリセルから読み出すリード回路と、前記分割データがプログラムされた際に反転または非反転されたかを示す指標データが反転または非反転を示すかを判断する制御回路と、前記リード回路が読み出した分割データを保持し、前記制御回路の反転または非反転の判断結果に応じ、前記分割データを反転または非反転したデータである反転データを出力するラッチ回路と、を具備し、前記ラッチ回路は、相補的な 2つのノードを有し、前記指標データに応じ、前記 2つのノードのいずれかから前記分割データを出力することにより、前記分割データを反転または非反転した前記反転データを出力する半導体装置である。この構成によれば、相補的な 2つのノードから分割データを出力することにより、分割データを反転するための回路が不要となり、回路面積を縮小することができる。

[0021] 上記構成にぉレ、て、前記ラッチ回路は、インバータを 2つ環状に接続した回路を有し、前記 2つのノードは前記インバータの間の異なるノードである構成とすることができる。この構成によれば、簡単な構成により、分割データを反転または非反転した反転データをラッチ回路から出力することができる。

[0022] 本発明は、不揮発性メモリセルを複数配置したメモリセルアレイを具備する半導体装置の制御方法において、前記メモリセルアレイにプログラムすべきデータを分割した分割データの書き込むビットの総数を検出するステップと、前記ビットの総数を所定のビットの数と比較するステップと、前記ビットの総数を前記所定のビットの数との比較結果に応じ前記分割データを反転または非反転し反転データとするステップと、前記反転データを前記メモリセルアレイにプログラムするステップと、を有し、前記反転データをプログラムするステップを行う間に、次の分割データの書き込むビットの総数を検出するステップと前記ビットの総数を所定のビットの数と比較するステップとを行う半導体装置の制御方法である。本発明によれば、メモリセルアレイへのデータのプログラム時間を短縮させることができる。

[0023] 本発明は、不揮発性メモリセルを複数配置したメモリセルアレイを具備する半導体装置において、前記メモリセルアレイから読み出すべきデータを分割した分割データを前記メモリセルから読み出すステップと、前記分割データがプログラムされた際に反転または非反転されたかを判断するステップと、前記反転または非反転の判断結果に応じ、前記分割データを反転または非反転するステップと、を有し、前記反転または非反転を示す力 ^判断するステップを行う間に、次の分割データを前記メモリセルアレイから読み出すステップを行う半導体装置の制御方法である。本発明によれば、メモリセルアレイからのデータの読み出し時間を短縮させることができる。

発明の効果

[0024] 本発明によれば、メモリセルアレイへのプログラム時間を短縮することが可能な半導体装置およびその制御方法を提供することができる。

図面の簡単な説明

[0025] [図 1]図 1は実施例 1に係るフラッシュメモリのメモリセルアレイ周辺のブロック図である

[図 2]図 2はメモリセルの接続を説明するための回路図である。

[図 3]図 3はビットディテクタのブロック図である。

[図 4]図 4は WRラッチ回路図である。

[図 5]図 5はメモリセルアレイにデータを書き込む際のフローチャートである。

[図 6]図 6はメモリセルアレイにデータを書き込む際のタイミングチャートである。

[図 7]図 7はメモリセルアレイからデータを読み出す際のフローチャートである。

[図 8]図 8はメモリセルアレイからデータを読み出す際のタイミングチャートである。発明を実施するための最良の形態

[0026] 以下、図面を用い本発明に係る実施例について説明する。実施例 1

[0027] 実施例 1は、 NAND型のインターフェースを有する仮想接地型のフラッシュメモリの例である。メモリセルは仮想設置型の不揮発性メモリセルである。すなわち、窒化シリコン膜を電荷蓄積層とする SONOS型フラッシュメモリセルである。そして、電荷蓄積層内の異なる電荷蓄積領域に、 2ビットを書き込むことができる。以下、メモリセルの電荷蓄積領域に電荷 (電子)を蓄積した状態を" 0"、蓄積していない状態を' T'と表す。メモリセルを" 0"とすることを書き込みといい、メモリセルを" 0"または" 1 "とすることをプログラムという。

[0028] 実施例 1に係るフラッシュメモリは、外部との入出力は NAND型のインターフェースであり、データのプログラム、読み出しは 1ページ単位で行う。実施例 1では、 1ぺージ分のデータは 2kByteである。し力し、メモリセルアレイへのプログラム、読み出しを行う際は、 1ページのデータを 32に分割した分割データ単位で行う。プログラムおよび読み出しに必要な電流が大きく同時に書き込み読み出しできるデータ数が少ないためである。さらにメモリセルアレイへのデータのプログラムは、プログラム時の消費電流を削減するため、さらに分割データを分割した書き込み分割データ単位で行う。なお、プログラム時の消費電流を削減しなくとも良い場合は、メモリセルアレイ 10にデータを書き込む際に分割データを書き込み分割データに分割しなくとも良い。

[0029] 以下の説明では、外部回路からメモリセルアレイ 10に書き込むべきデータを通常データ、後述するデータを反転してプログラムしたか否力、を示すフラグを指標データという。分割データは 1ページの通常データを分割したデータであり、分割データと同時にプログラムまたは読み出される指標データを対応する指標データという。実施例 1では、分割データのサイズは 512bitであり、対応する指標データは 4bit、書き込み分割データのサイズは 128bitで、対応する指標データは lbitである。なお、これらのデータサイズはこの長さに限られるものではない。

[0030] 図 1は実施例 1に係るフラッシュメモリのメモリセルアレイ 10周辺のブロック図であり、図 2はメモリセルの接続を説明するための図である。図 1を参照に、メモリセルアレイ 10には、横方向に伸びる複数のワードライン（図示せず）および縦方向に伸びる複数のビットライン（図示せず）に沿ってメモリセル（図示せず）がマトリックス状に複数配置されている。図 2のように、メモリセル 12を構成するトランジスタのコントロールゲートにワードライン WL力ソース'ドレインにビットライン BLが接続している。同じワードライン (実際は後述するように 2つのワードライン）に接続した領域が、 1ページ分のデータを記憶するページに相当する。

[0031] 図 1に戻り、縦方向に複数のページ分の領域が配置されている。このように、メモリセルアレイ 10は複数のページを含む。 1ページ分の領域として、通常メモリ領域、指標データ領域を有している。通常メモリ領域は、通常データを記憶する領域である。指標データ領域は、指標データを記憶する領域である。 1ページ分の領域には、データ読み出し時のレファレンスとして使用するセルを有するレファレンスセル領域、フアイル管理データなどを格納するセルを有するスペア領域も含まれるが、以下の説明では省略する。

[0032] X_dec_cl8は、 Xデコーダであり、メモリセルアレイ 10のワードライン WLを選択する回路である。 Y— sel— cl6は、ビットライン BLを介してメモリセルアレイ 10に接続され、ページデータのうち分割データ（512bit)および対応する指標データ (4bit)単位のメモリセル 12を選択する回路である。 Y— dec— cl 7は Yデコーダであり、 Y—se 1—cl 6にビットラインを選択するように制御する。アドレスシーケンサ 62は X— dec— cl8、Y— dec— cl7および制御回路 60にアドレスを指示する回路である。

[0033] ライト回路リード回路 20は Y—sel— cl6とデータ線 DATABで接続され、 WRラッチ回路 30に保持されたデータをメモリセルアレイ 10にプログラムし、メモリセルアレイ 10に記憶されたデータのうち分割データおよび対応する指標データを WRラッチ回路 30に出力する回路である。ライト回路リード回路 20は、分割データ用の通常メモリ領域 20aおよび対応する指標データ用の指標データ領域 20bを有する。 WRラッチ回路 30は、メモリセルアレイ 10にプログラムまたは読み出す分割データおよび対応する指標データを一時保持する回路である。また、指標データに対応し、分割データを反転させる回路である。 WRラッチ回路 30は、分割データを保持する通常メモリ領域 30aおよび対応する指標データを保持する指標ビット領域 30bを有する。ライト回路リード回路 20および WRラッチ回路 30は 1つの分割データ（512bit)および対応する指標データ (4bit)分の回路を有する。 [0034] SRAMアレイ 50は、揮発性メモリセルアレイであり、 WRラッチ回路 30と RAMDA Tで接続され、 Y—sel— s56を介し IO— SA (15 : 0) 52と接続している。 SRAMァレィ 50は、 SRAMセルがアレイ状に配置されている。同じワードラインに接続された（同じ行の） SRAMセルは分割データおよび対応する指標データ分に相当する。すなわち、 1行に通常データ 512ビット分の SRAMセルと指標データ 4bit分の SRAMセルが配置され、図中縦方向に 32行分配置されている。これにより、 SRAMアレイ 50 に 1ページ分 2kByteの SRAMセルが配置されている。 SRAMアレイ 50には、メモリセルアレイ 10に対応して通常メモリ領域 50a、指標データ領域 50bを有する。 X-de c_s58は SRAMアレイ 50の Xデコーダであり、 SRAMアレイ 50のワードライン WL0 _s〜WL31_sを選択する。 Y_sel_s56は Y_dec_s54の指示により、 SRAM アレイ 50のビットラインを選択し、 IO_SA (15 : 0) 52にデータを転送する。 SRAM アレイアドレスシーケンサ 64は SRAMアレイのアドレスを X_dec_s58および Y_d ec— s54に指示する回路である。

[0035] ビットディテクタ 40は RAMDATに接続しており、 SRAMアレイ 50から出力された RAMDAT上の分割データの" 0"の総数を検出し (すなわち計数し）、ビッド 0"の総数を所定ビットの数と比較し、比較結果を対応する指標データとして WRラッチ回路 3 0に出力する回路である。制御回路 60はビットディテクタ 40、 WRラッチ回路 30、ライト回路リード回路 20および SRAMアレイアドレスシーケンサ 64を制御する回路である。

[0036] 図 2を参照に、メモリセル 12は 8セルで最小デコード単位であるセルブロックを構成する。 1セルには左右 2ビットのデータを記憶することができる。セルブロック 0内のメモリセル 12には、それぞれ左側のビットには 0〜7、右側のビットには 8〜： 15のァドレスが割り当てられる。隣接するセルブロック 1内のメモリセル 12には、それぞれ右側のビットに 0〜7、左側のビットに 8〜： 15のアドレスが割り当てられる。このように、隣接するセルブロックでアドレスを対称にしているのは、隣接するセルブロック間のリーク電流を抑えるためである。 1つのワードライン WLに接続されるセルブロックは 516個（つまり分割データおよび対応する指標データ分）である。 2つのワードライン WLに接続されるセルブロック 1032個 X 16bitが 1ページ分約 2KByteに相当する。各セルブロックの同じアドレス、例えばアドレス 2のデータ 516個が 516bitの分割データおよび対応する指標データを構成する。各セルブロック内のアドレスは Y— sel— cl6により選択され DATABを介しライト回路リード回路 20であるライト回路 22およびリード回路 24に接続される。

[0037] リード回路 24はカスコード回路 26およびセンスアンプ 28を有している。カスコード回路 26は、メモリセル 12からデータを読み出す際、メモリセル 12を流れる電流を電圧に変換する回路である。センスアンプ 28はメモリセル 12の電流に対応する電圧とレファレンスセルの電圧を比較し" 0"、 "1 "を出力する回路である。センスアンプ 28の出力は WRラッチ回路 30に保持され、 RAMDATを介し SRAMアレイ 50に出力される。メモリセル 12にデータをプログラムする際、 SRAMアレイ 50から出力された RAM DAT上のデータは WRラッチ回路 30に保持される。 WRラッチ回路 30に保持されたデータはライト回路 22に出力される。ライト回路 22はメモリセル 12にデータをプロダラムする回路であり、 WRラッチ回路 30の出力を DATABを介しメモリセル 12にプログラムする。 DATAB、ライト回路 22、リード回路 24、 WRラッチ回路 30、 RAMDATは各セルブロックに対し 1個配置されている。すなわち、それぞれ 516個配置されている。

[0038] 図 3はビットディテクタ 40のブロック図である。ビットディテクタ 40は、 RAMDAT上のデータ (分割データ)のうち、電荷をメモリセルの電荷蓄積層に書き込むデータ" 0" のビット総数を計数する回路であり、その結果をもとに WRラッチ回路 30を制御する。図 3を参照に、ビットディテクタ 40は、分割データを書き込み分割データに分割する MUX42、書き込み分割データのうち電荷蓄積層に電荷を書き込むデータ" 0"を検出する加算器 44、加算器 44が検出したビットの総数を所定のビットの数と比較する比較部 46および比較部 46の比較結果に応じて、データを反転するかどうかを示すフラグを出力する出力部 48を有する。データを反転する場合、指標データ INDは書き込まれて" 0"に設定される。

[0039] メモリセルアレイ 10にデータをプログラムする際、書き込み分割データ 128bitのうち" 0"の数が 64biはり多い場合、その書き込み分割データ 128bitを反転する。例えば、 RAMDAT上の書き込み分割データの 128bitのうち "0"が 70bit分あるとする。この場合、 "0"の数を力卩算器 44が計数し、比較部 46において 64biはり多いかを比較する。この例では 64biはり多いため、出力部 48の出力である指標データ INDは" 0"となる。 RAMDAT上の 70個のデータ" 0"は後述するように反転されて WRラッチ回路 30に保持される。これにより、これらのビットはメモリセル内の電荷蓄積層に電荷が書き込まれないこととなる。

[0040] 一方、残りの 58個のデータ' T'は同様に反転され WRラッチ回路 30に保持される。

これらのビットはメモリセル内の電荷蓄積層に電荷を書き込むこととなる。また、指標データ INDは" 0"が出力される。この結果、メモリセルの電荷蓄積層に電荷を書き込む" 0"のビット数は、 59bit = 58bit (通常データ） + lbit (指標データ）である。仮に、上記反転処理を行わなかった場合、メモリセルの電荷蓄積層に電荷を書き込む" 0" のビット数は、 70bit = 70bit + Obitとなる。このように、データの反転処理を行うことにより、データをプログラムする際、書き込みを行う" 0"のビット数を減らし、のプロダラム時間、書き込み電流が削減できる。なお、実施例 1ではデータを反転処理するかの判定基準を、書き込み分割データの半分 64bitとしたが、データをプログラムする際のプログラム時間、書き込み電流を考慮して決めることができる。

[0041] 図 4は WRラッチ回路 30の回路図である。センスアンプ 28からの出力はノード Aに接続され、 N— FET31を介しラッチ 35のノード Cに入力する。 FET31はセンスアンプ 28の出力をラッチ 35に接続し、分割データをラッチ 35に転送するスィッチである。ラッチ 35は P— FET70と N— FET71からなるインバータ 32と、 P— FET72と N— F ET73からなるインバータ 34とからなる。ラッチ 35のノード Bとノード Cは相補性を有する。すなわち、ノード Bがハイレベルのときはノード Cはローレベルであり、ノード B力 S ローレベルのときはノード Cはハイレベルである。ノード Bはライト回路 22に接続される。ラッチ 35の面積を縮小させるためインバータ 32および 34を構成する P— FET70および 72と N— FET71および 73とはトランジスタの幅 Wを同程度としている。 N— FET と P— FETの電荷移動度の違いから P— FETの電流は小さくなる。そのため、ラッチ 35のノード Cにデータを入力したときに、ノード Cをローレベルからハイレベルにセットすることが難しい。また同様に、ラッチ 35のノード Bにデータを入力したときに、ノード Bをローレべルカ、らハイレベルにセットすることが難しレ、。そこで、事前に N— FET38 のゲートに接続されるノード Gまたは N— FET39のゲートに接続されるノード Hをハイレベルにしノード Cまたは Bをハイレベルにしたのちラッチ 35にデータを入力する。

[0042] ノード Bは N— FET74と P— FET75からなるトランスファーゲート 36を介し RAMD ATに接続される。ノード Cは N— FET76と P— FET78力もなるトランスファーゲート 3 7を介し RAMDATに接続される。トランスファーゲート 36および 37はそれぞれノード Dおよび Eがハイレベルになると開きローレベルになると閉じる。このように、トランスファーゲート 36および 37は SRAMアレイ 50の出力 RAMDATとラッチ 35とを接続し、分割データをラッチ 35に転送するためのスィッチである。なお、 P— FET33はノード Fをローレベルにすることにより WRラッチ回路 30を活性化させるスィッチである。

[0043] 次に、メモリセルアレイ 10に 1ページ分のデータをプログラムする際のフローを説明する。図 5はデータをプログラムする際のフローチャート、図 6はタイミングチャートである。図 4のノード Dおよび Eはローレベルのまま、つまりトランスファーゲート 36および 37は閉じた（オフ）状態で以下のフローが行われる。図 1を参照に、外部回路からメモリセルアレイにプログラムすべき 1ページ分のデータ力入出力バス幅 16bit毎にデータ IO 0八丁八（15 : 0)として1—3八（15 : 0) 52に入カし、3 (15 : 0)として31^ Mアレイ 50に保持される。制御回路 60は SRAMアレイアドレスシーケンサ 64に指示し、 SRAMアレイ 50の最初のアドレスの分割データを RAMDAT上に出力する。

[0044] 図 5を参照に、ビットディテクタ 40は RAMDAT上の分割データ（512bit)のうち 1 つの書き込み分割データ（128bit)の" 0"の総数を検出（ステップ S 10)し、 "0"が 64 biはり多いか判断する。ビットディテクタ 40は書き込み分割データの" 0"の数が 64より大きければ、書き込み分割データを反転するため対応する指標データを" 0"、 64bi t以下であれば書き込み分割データを反転しないため対応する指標データを" 1 "とする。つまり、ビットディテクタ 40は、書き込み分割データを反転するか非反転か判断する（ステップ S 12)。

[0045] 反転の場合、つまり指標データ力 0"の場合、 WRラッチ回路 30は書き込み分割データを反転し WRラッチ回路 30に保持する (ステップ S 14)。図 4を参照に、書き込み分割データを反転し WRラッチ回路 30に保持する場合は以下のように動作する。ノード Gをハイレベルにし、ノード Bをローレべノレ、ノード Cをハイレベルとする。その後、ノード Gをローレベルとし、 FET38をオフする。次に、ノード Dはローレベルのまま、すなわちトランスファーゲート 36は閉じた状態のまま、ノード Eをハイレベルにしトランスファーゲート 37を開ける（オンにする）。これにより、 RAMDATのデータがノード Cに入力し、ラッチ 35に保持される。ノード Bとノード Cとは相補的なレベルになるから、後のステップでノード Bをライト回路 22に接続すれば、ライト回路 22に反転したデータが出力される。このようにして、書き込み分割データを反転し WRラッチ回路 30に保持する。ノード Eをローレベルとし、トランスファーゲート 37を閉じる（オフする）。

[0046] 図 5に戻り、ステップ S12で非反転の場合、つまり指標データ力の場合、 WRラツチ回路 30は書き込み分割データを反転せず WRラッチ回路 30に保持する (ステツプ S15)。図 4を参照に、書き込み分割データを反転せず WRラッチ回路 30に保持する場合は以下のように動作する。ノード Hをハイレベルにし、ノード Cをローレベル、ノード Bをハイレベルとする。その後、ノード Hをローレベルとし、 FET39をオフする。次に、ノード Eはローレベルのまま、つまりトランスファーゲート 37は閉じた（オフの）まま、ノード Dをハイレベルにしトランスファーゲート 36を開ける（オンする）。これにより、 R AMDATのデータがノード Bに入力し、ラッチ 35に保持される。後のステップでノード Bをライト回路 22に接続すれば、ライト回路 22に反転しないデータが出力される。ノード Dをローレベルにし、トランスファーゲート 36を閉じる（オフする）。

[0047] このように、分割データの反転または非反転は通常ビット 128bitの書き込み分割データ単位で行われる。書き込み分割データを反転または非反転したかを示すフラグは 1ビットの対応する指標データに記憶される。 512bit分の分割データはステップ S 10から S15を 4回行うことにより WRラッチ回路 30に保持される。図 5では、簡単のため書き込み分割データ毎のステップは省略した。なお、ビットディテクタ 40は、すべての分割データ 512bitに対して一度に" 0"の総数を検出する構成としても良レ、。その場合は、各々の書き込み分割データに対応する指標データをステップ S10ですベて生成しておき、後の各々の書き込み分割データのプログラム動作のたびに参照される。図 6を参照に、ビットディテクタ 40は、最初のアドレスの分割データの" 0"の数を検出し、分割データを反転または非反転するかを判断し、 WRラッチ回路 30は分割データを反転または非反転しラッチ 35に保持する（S10〜S15 :検出、判断)。以下、分割データを反転または非反転したデータを反転データという。

[0048] 図 5および図 6を参照に、 WRラッチ回路 30は、ラッチ 35に保持した反転データおよび対応する指標データをライト回路 22に出力する。ライト回路 22は反転データおよび対応する指標データをプログラムするべきメモリセルに接続するビットラインをプリチャージする（ステップ S16 :プリチャージ）。プリチャージとは、プログラム時にビットラインに高電圧を供給する前にビットラインを電源電圧に予め充電しておくことでプログラム動作をより高速化するステップである。よって、簡単のためプリチャージを省略しても良い。次に、ステップ S18を実行する間にステップ S20からステップ S25を実行する。すなわち、ライト回路 22は、最初のアドレスの反転データおよび対応する指標データをメモリセルアレイ 10のメモリセルにプログラムする（ステップ S18 :プログラム）。その間に、制御回路 60は SRAMアレイアドレスシーケンサ 64に指示し、 SRAMァレイ 50の次のアドレスの分割データを RAMDAT上に出力する。ビットディテクタ 40 は次の分割データの" 0"の数を検出する (ステップ S20)。ビットディテクタ 40は、分割データを反転または非反転するか判断する (ステップ S22)。反転と判断した場合、 WRラッチ回路 30は分割データを反転し反転データとして保持する（ステップ S24)。非反転と判断した場合、 WRラッチ回路 30は分割データを反転せず反転データとして保持する（ステップ S25)。以上、ステップ S20〜S25は図 6の検出、判断に相当する。制御回路 60は、次の分割データが最後の分割データか判断する (ステップ S26) 。 Noの場合、制御回路 60は、アドレスインクルメントし（ステップ S28)、ステップ S16 に進む。 Yesの場合、ライト回路 22は、最後の分割データ（反転データ）をプログラムするべきメモリセルに接続するビットラインをプリチャージし、最後の分割データ（反転にして、 1ページ分のデータをメモリセルアレイ 10にプログラムする。

[0049] 次に、メモリセルアレイ 10から 1ページ分のデータを読み出す際のフローを説明する。図 7はデータを読み出す際のフローチャート、図 8はタイミングチャートである。図 4のノード RTはローレベルであり、 FET31は閉じている（オフしている）。図 7および図 8を参照に、リード回路 24は、 1ページ分のデータのうち最初のアドレスの分割データおよび指標データをセンシングする (ステップ S30)。図 4を参照に、ノード Gをハィレベルとし、ノード Bをローレベルノード Cをハイレベルとする。図 7および図 8を参照に、これにより、 WRラッチ回路 30はラッチ 35をリセットする（ステップ S32 :WRリセット )。その後、ノード Gをローレベルとする。図 4を参照に、ノード RTをハイレベルにしセンスアンプ 28の出力をラッチ 35のノード Cに転送する。これにより、ラッチ 35に分割データおよび対応する指標データが保持される。図 7および図 8を参照に、 WRラッチ回路 30は分割データを保持する（ステップ S34 : RTオープン）。ノード RTをローレべルにし、 FET31を閉じ (オフし)センスアンプ 28とラッチ 35を非接続とする。

[0050] 図 7および図 8を参照に、次に、ステップ S36からステップ S42を実行している間に、ステップ S44を実行する。すなわち、 WRラッチ回路 30は指標データを制御回路 6 0に転送する (ステップ S36 : INDロード）。制御回路 60は、指標データを用い、分割データが反転されてレ、るか非反転かを判断する（ステップ S38： INDロード)。反転と判断した場合、 WRラッチ回路 30は、分割データを反転し RAMDATに出力する (ステツプ S40 : SRAMにロード）。つまり、図 4を参照に、ノード Dをハイレベル、ノード E をローレベルとし、トランスファーゲート 36を開く。これによりノード Cの相補的なノード Bが RAMDATに接続する。これにより、分割データは反転され RAMDATに出力される。図 7および図 8を参照に、非反転と判断した場合、 WRラッチ回路 30は、分割データを反転せず RAMDATに出力する（ステップ S41 : SRAMロード）。つまり、図 4を参照に、ノード Eをハイレベル、ノード Dをローレベルとし、トランスファーゲート 37 を開く。これによりノード Cが RAMDATに接続する。よって、分割データは非反転のまま RAMDATに出力される。図 7および図 8を参照に、 RAMDAT上の分割データ (すなわち分割データを反転または非反転されたデータであり、これを反転データともいう）を SRAMアレイ 50に記憶させる（ステップ S42： SRAMにロード）。図 7および図 8を参照に、制御回路 60および WRラッチ回路 30がステップ S36力、らステップ S42 を行っている間に、リード回路 24は次のアドレスの分割データを読み出す (ステップ S 44：センシング）。

[0051] 次に、制御回路 60は、次の分割データが最後の分割データか判断する (ステップ S 46)。 Noの場合、アドレスシーケンサ 62は次の分割データにアドレスインクリメントする（ステップ S48)。ステップ S32に戻る。ステップ S46において Yesの場合、最後の分割データに対し、ステップ S36からステップ S42と同様のステップを行う（ステップ S 49)。以上により、 SRAMアレイ 50に 1ページ分のデータが記憶される。 SRAMァレィ 50力ら 1ページ分のデータを IO—SA (15 : 0) 52を経由し外部に出力する。このようにして、 1ページ分のデータをメモリセルアレイ 10から読み出す。

[0052] 実施例 1に係るフラッシュメモリは、メモリセルアレイ 10にプログラムすべきデータを分割した分割データの書き込むビッド 0"の総数を検出し、 "0"の総数を所定のビットの数と比較するビットディテクタ 40 (検出回路）を有している。ビットディテクタ 40の比較結果に応じ分割データを反転または非反転したデータ（これを反転データとレ、う）を保持する WRラッチ回路 30 (ラッチ回路）を有している。 WRラッチ回路 30に接続し、反転データをメモリセルアレイ 10にプログラムするライト回路 22を有している。そして、ビットディテクタ 40、 WRラッチ回路 30およびライト回路 22に接続する制御回路 6 0は、ステップ S18のように、反転データを WRラッチ回路 30力メモリセルアレイ 10 にプログラムする間に、ステップ S 20のようにビットディテクタ 40に次の分割データ（すなわち次にメモリセルアレイ 10にプログラムすべき分割データ）の書き込むビットの総数を検出し、そのビットの総数を所定のビットの数と比較させる。これにより、プロダラム時間の長レ、書き込むビットの総数が多レ、場合、分割データを反転し分割データをプログラムするため、プログラム時間を短縮させることができる。また、図 6のように、ステツプ S18の間に、次の分割データのステップ S20〜S25を行っているため、メモリセルアレイ 10へのデータのプログラム時間をさらに短縮させることができる。なお、図 5のステップ S 16の前からステップ S20への破線のように、反転データをメモリセルァレイ 10にプログラムする（ステップ S18)前に、ライト回路 22がプログラムすべきメモリセルに接続するビットラインをプリチャージしている（ステップ S16)間に、次の分割データのステップ S20〜S25を行っても良レ、。これにより、プログラム時間をさらに短縮すること力 Sできる。

[0053] また、実施例 1に係るフラッシュメモリは、反転データが反転または非反転かを示す指標データを保持する WRラッチ回路 30の指標データ領域 30b (指標ラッチ回路)を有し、ビットディテクタ 40は、ビッド '0"の総数を所定のビットの数と比較した結果に応じ、指標データを WRラッチ回路 30の指標データ領域 30bに出力する。ライト回路 22 は、反転データをメモリセルアレイ 10にプログラムする際に、同時に指標データを W Rラッチ回路 30の指標データ領域 30bからメモリセルアレイ 10にプログラムする。このように、データをメモリセルアレイ 10に書き込む際に指標データがメモリセルアレイ 10 にプログラムされることにより、メモリセルアレイ 10からデータを読み出す際、分割データが反転または非反転力 ^判断することができる。

[0054] さらに、実施例 1に係るフラッシュメモリは、図 4のように、反転データを WRラッチ回路 30に転送するスィッチ回路であるトランスファーゲート 36および 37を有する。ステップ S20のように、ビットディテクタ 40が分割データの書き込むビッド '0"の総数を検出し、ビッド '0"の総数を所定のビットの数と比較する間は、トランスファーゲート 36および 37はオフしている。また、ステップ S24または S25のように、 WRラッチ回路 30に反転データを転送する間は、トランスファーゲート 36および 37のいずれかはオンしている。このように、ビットディテクタ 40が分割データの書き込むビットの総数を検出し、そのビットの総数を所定のビットの数と比較する際に、トランスファーゲート 36および 3 7はオフしている。このため、 WRラッチ回路 30の反転データをラッチ 35からメモリセルアレイ 10にプログラムする間に、ビットディテクタ 40は次の分割データの書き込むビットの総数を検出し、そのビットの総数を所定のビットの数と比較することができる。

[0055] 図 4のように、 WRラッチ回路 30は、相補的な 2つのノード Bおよび Cを有し、ビットディテクタ 40の比較結果に応じ、 2つのノード Bおよび Cのいずれかに分割データを入力することのより、分割データを反転または非反転し、反転データとして保持する。このように、相補的な 2つのノード Bおよび Cにデータを入力することにより、分割データを反転するための回路が不要となる。よって、チップ面積を縮小することができる。

[0056] WRラッチ回路 30は、 2つのインバータ 34および 36を環状に接続したラッチ 35 (回路）を有し、相補的な 2つのノードはインバータの間の異なるノード Bおよび Cである。このように簡単な構成により、分割データを反転または非反転した反転データを WR ラッチ回路 30に保持することがきる。

[0057] さらに、実施例 1に係るフラッシュメモリは、外部回路より入力されたプログラムすべきデータを記憶し、ビットディテクタ 40および WRラッチ回路 30に接続する RAMDA Tに分割データを出力する SRAMアレイ 50 (記憶装置）を有する。このように、 SRA Mアレイ 50に 1ページ分のデータを保持することにより、外部回路からの入力は 1ぺージ単位で行い、メモリセルへのプログラムは分割データ単位で行うことができる。

[0058] 実施例 1に係るフラッシュメモリは、メモリセルアレイ 10から読み出すべきデータを分割した分割データをメモリセルアレイ 10から読み出すリード回路 24と、分割データがプログラムされた際に反転または非反転された力 ^示す指標データが反転または非反転を示すかを判断する制御回路 60と、リード回路 24が読み出した分割データを保持し、制御回路 60の反転または非反転の判断結果に応じ、分割データを反転または非反転したデータ（これを反転データとレ、う）を出力する WRラッチ回路 30と、を有している。制御回路 60は、指標データが反転または非反転を示す力 ^判断する間に、リード回路は次の分割データを前記メモリセルアレイから読み出している。これにより、分割データをプログラムする際、分割データが反転または非反転されているかを判断し、反転している場合は、元に戻し出力することができる。また、図 8のように、ステツプ S36〜S42を行う間に次の分割データのステップ S44を行っているため、メモリセルアレイ 10からのデータの読み出し時間を短縮させることができる。

[0059] さらに、実施例 1に係るフラッシュメモリは、 WRラッチ回路 30が分割データを保持する際に指標データを保持する WRラッチ回路の指標データ領域 30b (指標ラッチ回路）を有している。ステップ S30、 S44のように、リード回路 24は、分割データをメモリセルアレイ 10から読み出す際に指標データを読み出している。ステップ S36のように、制御回路 60は、 WRラッチ回路の指標データ領域 30b (指標ラッチ回路)から指標データを読み出し、ステップ S38のように、指標データを用い、分割データが書き込みの際反転または非反転された力を判断している。このように、指標データにより、分割データが反転または非反転しているかを判断することができる。また、指標データを分割データと同時にメモリセルアレイ 10から読み出すことにより、指標データを分割データと別に読み出す必要がなぐ読み出し時間を短縮できる。

[0060] さらに、実施例 1に係るフラッシュメモリは、分割データを WRラッチ回路 30のラッチ

35に転送するためのスィッチ回路として FET31を有している。ステップ S38のように、制御回路 60が分割データが書き込みの際反転または非反転された力 ^判断する間は、 FET31はオフしている。ステップ S34のように、リード回路 24力も WRラッチ回路 30に反転データを転送する間は、 FET31はオンしている。このように、制御回路 6 0が分割データが書き込みの際反転または非反転されたかを判断する間に、 FET31 はオフしている。このため、制御回路 60が、分割データがプログラムされた際に反転または非反転された力、を判断する間に、リード回路 24は次の分割データをメモリセルアレイ 10から読み出すことができる。

[0061] さらに、 WRラッチ回路 30は、相補的な 2つのノード Bおよび Cを有し、指標データに応じ、 2つのノード Bおよび Cのいずれかから分割データを出力することにより、分割データを反転または非反転した反転データを出力する。このように、相補的な 2つのノード Bおよび Cからデータを出力することにより、分割データを反転するための回路が不要となる。よって、チップ面積を縮小することができる。

[0062] さらに、 WRラッチ回路 30は、インバータ 32および 34を 2つ環状に接続したラッチ 3 5 (回路）を有し、 2つのノード Bおよび Cはインバータ 34および 36の間の異なるノードである。このように簡単な構成により、 WRラッチ回路 30は、保持した分割データを反転または非反転し出力することがきる。

[0063] さらに、実施例 1に係るフラッシュメモリは、 WRラッチ回路 30の出力した反転データを記憶し、メモリセルアレイ 10から読み出すべきデータを外部回路に出力する SRA Mアレイ 50を有する。このように、 SRAMアレイ 50に 1ページ分のデータを保持することにより、外部回路への出力は 1ページ単位で行い、メモリセルからの読み出しは分割データ単位で行うことができる。

[0064] 実施例 1は仮想接地型フラッシュメモリの例であった力本発明は、その他の SON OS型フラッシュメモリ、フローティングゲート型フラッシュメモリ、その他の不揮発性メモリにも適用すること力 Sできる。しかし、特に仮想設置型フラッシュメモリを NAND型ィンターフェースで使用した場合、 1ページ分のデータのログラムを短時間で行うことが難しレ、。よって、この場合に本発明を適用することにより、プログラム時間を短縮させること力 Sできる。また、外部回路とは、実施例 1に係るフラッシュメモリを有する半導体装置内の CPU等の演算回路またはフラッシュメモリを有する半導体装置外の CPU 等の演算回路のいずれであっても良い。

[0065] 以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなぐ特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形'変更が可能である

Claims

請求の範囲

[1] 不揮発性メモリセルを複数配置したメモリセルアレイと、

前記メモリセルアレイにプログラムすべきデータを分割した分割データの書き込むビットの総数を検出し、前記ビットの総数を所定のビットの数と比較する検出回路と、前記ビットの総数を前記所定のビットの数と比較した結果に応じ前記分割データを反転または非反転したデータである反転データを保持するラッチ回路と、

前記ラッチ回路と接続し、前記反転データを前記メモリセルアレイにプログラムするライト回路と、

前記検出回路、前記ラッチ回路および前記ライト回路に接続し、前記ライト回路に前記反転データを前記メモリセルアレイにプログラムさせる間に、前記検出回路に次の分割データの書き込むビットの総数を検出させ、前記ビットの総数を前記所定のビットの数と比較させる制御回路と、を具備する半導体装置。

[2] 前記反転データが反転または非反転かを示す指標データを保持する指標ラッチ回路を具備し、

前記検出回路は、前記ビットの総数を前記所定のビットの数と比較した結果に応じ、前記指標データを前記指標ラッチ回路に出力し、

前記ライト回路は、前記反転データを前記メモリセルアレイにプログラムする際に、前記指標データを前記指標ラッチ回路から前記メモリセルアレイにプログラムする請求項 1記載の半導体装置。

[3] 前記分割データを前記ラッチ回路に転送するためのスィッチ回路を有し、

前記検出回路が前記分割データの書き込むビットの総数を検出し、前記ビットの総数を所定のビットの数と比較する間は、前記スィッチ回路はオフし、前記ラッチ回路に前記反転データを転送する間は、前記スィッチ回路はオンする請求項 1または 2記載の半導体装置。

[4] 外部回路より入力された前記プログラムすべきデータを記憶し、前記検知回路および前記ラッチ回路に前記分割データを出力する記憶装置を具備する請求項 1から 3 のいずれか一項記載の半導体装置。

[5] 前記ライト回路は、前記反転データを前記メモリセルアレイにプログラムする前に、前記メモリセルアレイ内の前記反転データをプログラムすべきメモリセルに接続するビットラインをプリチャージし、

前記制御回路は、前記ライト回路が前記プリチャージしているの間に、前記検出回路に次の分割データの書き込むビットの総数を検出させ、前記ビットの総数を前記所定のビットの数と比較させる請求項 1から 4のいずれか一項記載の半導体装置。

[6] 不揮発性メモリセルを複数配置したメモリセルアレイと、

前記ラッチ回路に接続し、前記反転データを前記メモリセルアレイにプログラムするライト回路と、を具備し、

前記ラッチ回路は、相補的な 2つのノードを有し、前記検出回路の前記ビットの総数と前記所定のビットの数との比較結果に応じ、前記 2つのノードのいずれかに前記分割データが入力されることにより、前記分割データを反転または非反転した前記反転データを保持する半導体装置。

[7] 前記ラッチ回路は、インバータを 2つ環状に接続した回路を有し、前記 2つのノードは前記インバータの間の異なるノードである請求項 6記載の半導体装置。

[8] 不揮発性メモリセルを複数配置したメモリセルアレイと、

前記メモリセルアレイから読み出すべきデータを分割した分割データを前記メモリセルから読み出すリード回路と、

前記分割データがプログラムされた際に反転または非反転されたかを示す指標データが反転または非反転を示す力、を判断する制御回路と、

前記リード回路が読み出した分割データを保持し、前記制御回路の反転または非反転の判断結果に応じ、前記分割データを反転または非反転したデータである反転データを出力するラッチ回路と、を具備し、

前記制御回路が、前記指標データが反転または非反転を示す力、を判断する間に、リード回路は次の分割データを前記メモリセルアレイから読み出す半導体装置。

[9] 前記ラッチ回路が前記分割データを保持する際に前記指標データを保持する指標ラッチ回路を具備し、

前記リード回路は、前記分割データを前記メモリセルアレイから読み出す際に前記指標データを読み出し、

前記制御回路は、前記指標ラッチ回路から前記指標データを読み出し、前記指標データを用レ、、前記分割データが書き込みの際反転または非反転された力を判断する請求項 8記載の半導体装置。

[10] 前記分割データを前記ラッチ回路に転送するためのスィッチ回路を有し、

前記制御回路が、前記分割データが書き込みの際反転または非反転された力を判断する間は、前記スィッチ回路はオフし、前記リード回路から前記ラッチ回路に前記分割データを転送する間は、前記スィッチ回路はオンする請求項 9記載の半導体装置。

[11] 前記ラッチ回路の出力した前記反転データを記憶し、前記メモリセルアレイから前記反転データを含む前記読み出すべきデータを外部回路に出力する記憶装置を具備する請求項 8から 10いずれか一項記載の半導体装置。

[12] 不揮発性メモリセルを複数配置したメモリセルアレイと、

前記分割データがプログラムされた際に反転または非反転されたかを示す指標データが反転または非反転を示す力を判断する制御回路と、

前記ラッチ回路は、相補的な 2つのノードを有し、前記指標データに応じ、前記 2つのノードのいずれ力、から前記分割データを出力することにより、前記分割データを反転または非反転した前記反転データを出力する半導体装置。

[13] 前記ラッチ回路は、インバータを 2つ環状に接続した回路を有し、前記 2つのノードは前記インバータの間の異なるノードである請求項 12記載の半導体装置。

[14] 不揮発性メモリセルを複数配置したメモリセルアレイを具備する半導体装置の制御方法において、

前記メモリセルアレイにプログラムすべきデータを分割した分割データの書き込むビットの総数を検出するステップと、

前記ビットの総数を所定のビットの数と比較するステップと、

前記ビットの総数を前記所定のビットの数との比較結果に応じ前記分割データを反転または非反転し反転データとするステップと、

前記反転データを前記メモリセルアレイにプログラムするステップと、を有し、前記反転データをプログラムするステップを行う間に、次の分割データの書き込むビットの総数を検出するステップと前記ビットの総数を所定のビットの数と比較するステツプとを行う半導体装置の制御方法。

[15] 不揮発性メモリセルを複数配置したメモリセルアレイを具備する半導体装置において、

前記メモリセルアレイから読み出すべきデータを分割した分割データを前記メモリセノレから読み出すステップと、

前記分割データがプログラムされた際に反転または非反転された力を判断するステップと、

前記反転または非反転の判断結果に応じ、前記分割データを反転または非反転するステップと、を有し、

前記反転または非反転を示すかを判断するステップを行う間に、次の分割データを前記メモリセルアレイから読み出すステップを行う半導体装置の制御方法。