JP2003331598A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2003331598A
JP2003331598A JP2002137083A JP2002137083A JP2003331598A JP 2003331598 A JP2003331598 A JP 2003331598A JP 2002137083 A JP2002137083 A JP 2002137083A JP 2002137083 A JP2002137083 A JP 2002137083A JP 2003331598 A JP2003331598 A JP 2003331598A
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啓 浜出
Takashi Kono
隆司 河野
Kiyohiro Furuya
清広 古谷
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Abstract

(57)【要約】 【課題】 ワード線不良の検出が可能なマルチビットテ
ストを行なうことができる半導体記憶装置を提供する。 【解決手段】 マルチビットテスト時、Ｉ／Ｏコンバイ
ナ５０は、メモリセルアレイＭＡから並列にデータバス
対ＴＤＢ０〜ＴＤＢ３に読出された複数ビットのデータ
を縮退してデータバス対ＲＴＤＢへ出力する。リードア
ンプ３５１は、Ｉ／Ｏコンバイナ５０から受けた縮退デ
ータの論理レベルを期待値データＴＡＤＤ９の論理レベ
ルと比較する。リードアンプ３５１は、縮退データの論
理レベルが期待値データＴＡＤＤ９の論理レベルと一致
するとき、この複数ビットに対するデータの書込／読出
は正常に行われたと判定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、マルチビットテスト機能を備える半導体
記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置のウェハテストでは、１
つのテスタで同時にテストできるウェハの個数を多くす
るため、マルチビットテストが行なわれている。このマ
ルチビットテストにおいては、複数ビットを縮退させる
ことによって、テストに使用する入出力端子の数を少な
くする。たとえば、語構成が“×１６”として機能する
半導体記憶装置では、マルチビットテストを用いること
によって４ビットを１ビットに縮退し、４つの入出力端
子に対してテストデータの書込／読出のテストすること
で、全てのメモリセルに対してテストを行なうことがで
きる。
【０００３】テストの際に用いられるテスタに備えられ
るドライバおよびコンパレータピンの数は、テスタの仕
様で定まっているので、マルチビットテストを用いて１
つのデバイスの測定に必要な入出力端子の数を減少させ
ることは、同時測定可能なデバイスの数を増加させ、こ
れによってテスト効率を向上させることができる。
【０００４】図２１は、マルチビットテスト機能を備え
た従来の半導体記憶装置のデータ読出しに関する部分を
機能的に説明するための機能ブロック図である。なお、
図２１においては、半導体記憶装置について、データ出
力に関する主要部分のみが代表的に示される。
【０００５】図２１を参照して、半導体記憶装置は、デ
ータを記憶するメモリセルアレイＭＡ１００と、メモリ
セルアレイＭＡ１００からビット線対ＢＬ１００〜ＢＬ
１０３に読出されたデータを検出するセンスアンプＳＡ
１００〜ＳＡ１０３と、センスアンプＳＡ１００〜ＳＡ
１０３からＩ／Ｏ線対ＬＩＯ１００〜ＬＩＯ１０３に読
出されたデータをそれぞれ増幅する入出力制御回路７１
１〜７１４と、マルチビットテストモード時に論理レベ
ルがＨ（論理ハイ）レベルとなるマルチビットテストモ
ード信号ＴＭＢＴに応じて、入出力制御回路７１１〜７
１４から受けたデータをそれぞれデータバス対ＮＤＢ０
〜ＮＤＢ３またはデータバス対ＴＤＢ０〜ＴＤＢ３へ選
択的に出力するスイッチＳ１０１〜Ｓ１０４とを備え
る。
【０００６】入出力制御回路７１１〜７１４の各々は、
データ読出時にＩ／Ｏ線対ＬＩＯ１００〜ＬＩＯ１０３
に読出されたデータをそれぞれ増幅してスイッチＳ１０
１〜Ｓ１０４へ出力するプリアンプ／リードデータバス
ドライバと、データ書込時にスイッチＳ１０１〜Ｓ１０
４から受けたデータをそれぞれＩ／Ｏ線対ＬＩＯ１００
〜ＬＩＯ１０３へ出力するライトアンプ／ライトバッフ
ァとを含む。また、センスアンプＳＡ１００〜ＳＡ１０
３の各々は、データ書込時においては、入出力制御回路
７１１〜７１４のライトアンプ／ライトバッファからＩ
／Ｏ線対ＬＩＯ１００〜ＬＩＯ１０３を介して受ける書
込データをそれぞれビット線対ＢＬ１００〜ＢＬ１０３
に書込む。
【０００７】また、半導体記憶装置は、マルチビットテ
ストモードでない通常動作時（以下、マルチビットテス
トモードに対して通常動作モードと称する。）、スイッ
チＳ１０１〜Ｓ１０４を介して入出力制御回路７１１〜
７１４とそれぞれ接続されるデータバス対ＮＤＢ０〜Ｎ
ＤＢ３と、マルチビットテストモード時、スイッチＳ１
０１〜Ｓ１０４を介して入出力制御回路７１１〜７１４
とそれぞれ接続されるデータバス対ＴＤＢ０〜ＴＤＢ３
とを備える。データバス対ＮＤＢ０〜ＮＤＢ３は、それ
ぞれ相補のデータを伝達するデータバスＮＤＢ０，／Ｎ
ＤＢ０、データバスＮＤＢ１，／ＮＤＢ１、データバス
ＮＤＢ２，／ＮＤＢ２およびデータバスＮＤＢ３，／Ｎ
ＤＢ３で構成される。また、データバス対ＴＤＢ０〜Ｔ
ＤＢ３は、それぞれ相補のデータを伝達するデータバス
ＴＤＢ０，／ＴＤＢ０、データバスＴＤＢ１，／ＴＤＢ
１、データバスＴＤＢ２，／ＴＤＢ２およびデータバス
ＴＤＢ３，／ＴＤＢ３で構成される。
【０００８】さらに、半導体記憶装置は、データバス対
ＴＤＢ０〜ＴＤＢ３から受ける４ビットの読出データを
縮退して出力するＩ／Ｏコンバイナ７４１と、Ｉ／Ｏコ
ンバイナ７４１によって縮退された縮退データを伝達す
るデータバス対ＲＴＤＢと、データバス対ＮＤＢ０およ
びデータバス対ＲＴＤＢからデータを受け、マルチビッ
トテストモード信号ＴＭＢＴに応じていずれかのデータ
を選択し、その信号レベルを増幅してデータバス対ＲＤ
ＡＭＰ０へ出力するリードアンプ７２１と、データバス
対ＮＤＢ１〜ＮＤＢ３からデータを受け、その信号レベ
ルを増幅してデータバス対ＲＤＡＭＰ１〜ＲＤＡＭＰ３
へそれぞれ出力するリードアンプ７２２〜７２４と、リ
ードアンプ７２１〜７２４から出力されたデータを受け
てそれぞれ外部へ出力する出力回路７３１〜７３４とを
備える。データバス対ＲＴＤＢは、相補のデータを伝達
するデータバスＲＴＤＢ，／ＲＴＤＢで構成される。
【０００９】この半導体記憶装置におけるマルチビット
テストにおいては、メモリセルアレイＭＡ１００からの
データの読出前に、同一論理レベルのデータがメモリセ
ルアレイＭＡ１００の対応のメモリセルに書込まれてい
る。そして、マルチビットテストモード時は、マルチビ
ットテストモード信号ＴＭＢＴの論理レベルがＨレベル
となり、スイッチＳ１０１〜Ｓ１０４は、入出力制御回
路７１１〜７１４をデータバス対ＴＤＢ０〜ＴＤＢ３と
接続する。
【００１０】Ｉ／Ｏコンバイナ７４１は、データバス対
ＴＤＢ０〜ＴＤＢ３から受ける４ビットのデータを縮退
する。すなわち、データバス対ＴＤＢ０〜ＴＤＢ３から
受ける４ビットのデータが全て同一論理レベルであると
きは、正常にデータの書込／読出が行なわれたとしてデ
ータバス対ＲＴＤＢ，／ＲＴＤＢにそれぞれＨレベル，
Ｌ（論理ロー）レベルのデータを出力し、その４ビット
のデータが全て同一論理レベルでないときは、正常にデ
ータの書込／読出が行なわれなかったとしてデータバス
対ＲＴＤＢ，／ＲＴＤＢのいずれもＨレベルのデータを
出力する。
【００１１】そして、マルチビットテストモード時は、
リードアンプ７２１〜７２４のうちリードアンプ７２１
のみ活性化され、リードアンプ７２１は、データバス対
ＲＴＤＢ，／ＲＴＤＢから受けたデータがそれぞれＨレ
ベル，Ｌレベルのとき、データの書込／読出が正常であ
ったとしてＨレベルの信号を出力回路７３１へ出力す
る。一方、リードアンプ７２１は、データバス対ＲＴＤ
Ｂ，／ＲＴＤＢから受けたデータがいずれもＨレベルの
とき、データの書込／読出が正常に行なわれなかったと
してＬレベルの信号を出力回路７３１へ出力する。そし
て、出力回路７３１は、その受けたデータを外部へ出力
する。なお、リードアンプ７２１〜７２４が受けるその
他の信号ＣＫＤ，ＲＤＡＩ，／ＲＤＡＩ，ＲＤＡＥ，／
ＲＤＡＥについては、後ほど説明する。
【００１２】一方、通常動作モード時は、マルチビット
テストモード信号ＴＭＢＴの論理レベルがＬレベルとな
り、スイッチＳ１０１〜Ｓ１０４は、入出力制御回路７
１１〜７１４をデータバス対ＮＤＢ０〜ＮＤＢ３と接続
する。そして、リードアンプ７２１〜７２４は、メモリ
セルアレイＭＡ１００からデータバス対ＮＤＢ０〜ＮＤ
Ｂ３に読出されたデータを増幅してぞれぞれ出力回路７
３１〜７３４へ出力する。
【００１３】図２２および図２３は、リードアンプ７２
１の回路構成を説明する回路図である。図２２を参照し
て、リードアンプ７２１は、データバスＮＤＢ０および
ノードＲＤに接続され、信号／ＲＤＡＩをゲートに受け
るＮチャネルＭＯＳトランジスタＮ１０１と、データバ
ス／ＮＤＢ０およびノード／ＲＤに接続され、信号／Ｒ
ＤＡＩをゲートに受けるＮチャネルＭＯＳトランジスタ
Ｎ１０２と、ノードＲＤおよびデータバスＲＤＡＭＰに
接続され、信号／ＲＤＡＥをゲートに受けるＮチャネル
ＭＯＳトランジスタＮ１０３と、ノード／ＲＤおよびデ
ータバス／ＲＤＡＭＰに接続され、信号／ＲＤＡＥをゲ
ートに受けるＮチャネルＭＯＳトランジスタＮ１０４と
を含む。
【００１４】ＮチャネルＭＯＳトランジスタＮ１０１，
Ｎ１０２は、信号／ＲＤＡＩがＨレベルのとき、データ
バス対ＮＤＢ０，／ＮＤＢ０のデータをノード対ＲＤ，
／ＲＤに取込む入力回路として動作する。また、Ｎチャ
ネルＭＯＳトランジスタＮ１０３，Ｎ１０４は、信号／
ＲＤＡＥがＨレベルのとき、ノード対ＲＤ，／ＲＤのデ
ータをデータバス対ＲＤＡＭＰ０，／ＲＤＡＭＰ０に取
込む入力回路として動作する。
【００１５】また、リードアンプ７２１は、データバス
ＲＤＡＭＰ０および接地ノードＧＮＤに接続され、信号
ＣＫＤをゲートに受けるＮチャネルＭＯＳトランジスタ
Ｎ１０５と、データバス／ＲＤＡＭＰ０および接地ノー
ドＧＮＤに接続され、信号ＣＫＤをゲートに受けるＮチ
ャネルＭＯＳトランジスタＮ１０６とを含む。
【００１６】ＮチャネルＭＯＳトランジスタＮ１０５，
Ｎ１０６は、信号ＣＫＤがＨレベルのとき、データバス
対ＲＤＡＭＰ０，／ＲＤＡＭＰ０をいずれもＬレベルに
するイコライズ回路として動作する。
【００１７】さらに、リードアンプ７２１は、データバ
スＲＤＡＭＰ０およびノードＮＤ１０２に接続され、デ
ータバス／ＲＤＡＭＰ０にゲートが接続されるＮチャネ
ルＭＯＳトランジスタＮ１０７と、ノードＮＤ１０２お
よびデータバス／ＲＤＡＭＰ０に接続され、データバス
ＲＤＡＭＰ０にゲートが接続されるＮチャネルＭＯＳト
ランジスタＮ１０８と、データバスＲＤＡＭＰ０および
ノードＮＤ１０１に接続され、データバス／ＲＤＡＭＰ
０にゲートが接続されるＰチャネルＭＯＳトランジスタ
Ｐ１０１と、ノードＮＤ１０１およびデータバス／ＲＤ
ＡＭＰ０に接続され、データバスＲＤＡＭＰ０にゲート
が接続されるＰチャネルＭＯＳトランジスタＰ１０２
と、電源ノードＶｃｃおよびノードＮＤ１０１に接続さ
れ、信号／ＲＤＡＥをゲートに受けるＰチャネルＭＯＳ
トランジスタＰ１０３と、ノードＮＤ１０２および接地
ノードＧＮＤに接続され、信号ＲＤＡＥをゲートに受け
るＮチャネルＭＯＳトランジスタＮ１０９とを含む。
【００１８】ＮチャネルＭＯＳトランジスタＮ１０７〜
Ｎ１０９およびＰチャネルＭＯＳトランジスタＰ１０１
〜Ｐ１０３は、信号ＲＤＡＥがＨレベルのとき、データ
バス対ＮＤＢ０，／ＮＤＢ０からデータバス対ＲＤＡＭ
Ｐ０，／ＲＤＡＭＰ０に取込まれた小振幅信号を電源電
圧レベルから接地電圧レベルまでのフル振幅の信号に増
幅する差動アンプとして動作する。
【００１９】図２３を参照して、リードアンプ７２１
は、さらに、データバスＲＴＤＢ上の信号およびマルチ
ビットテストモード信号ＴＭＢＴを受けるＮＡＮＤゲー
ト７５１と、データバス／ＲＴＤＢ上の信号およびマル
チビットテストモード信号ＴＭＢＴを受けるＮＡＮＤゲ
ート７５２と、ＮＡＮＤゲート７５１，７５２の出力を
受けるＮＯＲゲート７５３と、ＮＯＲゲート７５３の出
力を反転するインバータ７５４と、インバータ７５４の
出力ノードおよびノードＲＤに接続され、信号／ＭＢＩ
をゲートに受けるＮチャネルＭＯＳトランジスタＮ１１
０と、ＮＯＲゲート７５３の出力ノードおよびノード／
ＲＤに接続され、信号／ＭＢＩをゲートに受けるＮチャ
ネルＭＯＳトランジスタＮ１１１とを含む。
【００２０】ＮＡＮＤゲート７５１，７５２は、マルチ
ビットテストモード信号ＴＭＢＴがＨレベルのとき活性
化される。また、ＮチャネルＭＯＳトランジスタＮ１１
０，Ｎ１１１は、信号／ＭＢＩがＨレベルのとき、ＮＡ
ＮＤゲート７５３およびインバータ７５４の出力をそれ
ぞれノード対ＲＤ，／ＲＤに取込む入力回路として動作
する。
【００２１】信号ＲＤＡＥは、データ読出時にリードア
ンプを活性化する信号である。信号ＲＤＡＩは、マルチ
ビットテストモード時に、データ読出可能状態になると
Ｈレベルとなる信号である。信号ＣＫＤは、データバス
対ＲＤＡＭＰ０，／ＲＤＡＭＰ０にデータが読込まれる
前にデータバス対ＲＤＡＭＰ０，／ＲＤＡＭＰ０をＬレ
ベルにイコライズするための信号である。信号／ＭＢＩ
は、Ｉ／Ｏコンバイナ７４１がデータバス対ＲＴＤＢ，
／ＲＴＤＢにデータを出力した後にＨレベルとなる信号
である。
【００２２】リードアンプ７２１においては、データ読
出前に信号ＣＫＤがＨレベルとなってデータバス対ＲＤ
ＡＭＰ０，／ＲＤＡＭＰ０がＬレベルにイコライズさ
れ、通常動作モード時は、データ読出時に信号ＲＤＡ
Ｅ，ＲＤＡＩがＬレベルとなり、データバス対ＮＤＢ
０，／ＮＤＢ０からデータバス対ＲＤＡＭＰ０，／ＲＤ
ＡＭＰ０に信号レベルが小振幅のデータが読込まれる。
その後、信号ＲＤＡＥがＨレベルとなり、ＮチャネルＭ
ＯＳトランジスタＮ１０７〜Ｎ１０９およびＰチャネル
ＭＯＳトランジスタＰ１０１〜Ｐ１０３によって構成さ
れる差動アンプによって、データバス対ＲＤＡＭＰ０，
／ＲＤＡＭＰ０上の信号はフル振幅まで増幅される。
【００２３】一方、マルチビットテストモード時は、マ
ルチビットテストモード信号ＴＭＢＴがＨレベルとな
り、データバス対ＲＴＤＢ，／ＲＴＤＢから受けるデー
タがそれぞれＨレベル，Ｌレベルのとき、すなわちメモ
リセルアレイＭＡ１００から並列に読出された４ビット
のデータの論理レベルが全て一致しているときは、ＮＯ
Ｒゲート７５３の出力ノードにＬレベルの信号が出力さ
れ、インバータ７５４の出力はＨレベルとなる。一方、
データバス対ＲＴＤＢ，／ＲＴＤＢから受けるデータが
いずれもＨレベルのとき、すなわちメモリセルアレイＭ
Ａ１００から並列に読出された４ビットのデータの論理
レベルが全て一致しないときは、ＮＯＲゲート７５３の
出力ノードにＨレベルの信号が出力され、インバータ７
５４の出力はＬレベルとなる。
【００２４】そして、信号／ＭＢＩ，／ＲＤＡＩ，／Ｒ
ＤＡＥがそれぞれＨレベル，Ｌレベル，Ｈレベルとな
り、ＮチャネルＭＯＳトランジスタＮ１１０，Ｎ１１
１，Ｎ１０３，Ｎ１０４がＯＮし、ＮチャネルＭＯＳト
ランジスタＮ１０１，Ｎ１０２がＯＦＦして、データバ
ス対ＴＤＢ，／ＴＤＢからデータバス対ＲＤＡＭＰ０，
／ＲＤＡＭＰ０にデータが読込まれる。その後、信号Ｒ
ＤＡＥがＨレベルとなり、ＮチャネルＭＯＳトランジス
タＮ１０７〜Ｎ１０９およびＰチャネルＭＯＳトランジ
スタＰ１０１〜Ｐ１０３によって構成される差動アンプ
によって、データバス対ＲＤＡＭＰ０，／ＲＤＡＭＰ０
上の信号はフル振幅まで増幅される。
【００２５】なお、リードアンプ７２２〜７２４は、リ
ードアンプ７２１の構成において、ＮＡＮＤゲート７５
１，７５２と、ＮＯＲゲート７５３と、インバータ７５
４と、ＮチャネルＭＯＳトランジスタ１１０，１１１と
を備えない構成からなり、リードアンプ７２２〜７２４
におけるその他の構成については、リードアンプ７２１
と同じであるので、その説明は繰り返さない。
【００２６】図２４は、マルチビットテスト機能を備え
た従来の半導体記憶装置のデータ書込みに関する部分を
機能的に説明するための機能ブロック図である。なお、
図２４においては、半導体記憶装置について、データ入
力に関する主要部分のみが代表的に示される。
【００２７】図２４を参照して、半導体記憶装置は、外
部から書込データを入力する入力回路７７１〜７７４
と、入力回路７７１から出力された書込データを受け、
マルチビットテストモード信号ＴＭＢＴに応じて選択的
にデータバス対ＮＤＢ０またはデータバス対ＷＴＤＢへ
出力するライトデータバスドライバ７６１と、ライトデ
ータバスドライバ７６１から出力された書込データをデ
ータバス対ＴＤＢ０〜ＴＤＢ３へ伝達するデータバス対
ＷＴＤＢと、入力回路７７２〜７７４から出力された書
込データを受け、それぞれデータバス対ＮＤＢ１〜ＮＤ
Ｂ３へ出力するライトデータバスドライバ７６２〜７６
４とを備える。データバス対ＷＴＤＢは、相補のデータ
を伝達するデータバスＷＴＤＢ，／ＷＴＤＢで構成さ
れ、データバスＷＴＤＢはデータバスＴＤＢ０〜ＴＤＢ
３に分岐され、データバス／ＷＴＤＢはデータバス／Ｔ
ＤＢ０〜／ＴＤＢ３に分岐される。
【００２８】なお、その他の回路構成については、図２
１において既に説明しているので、その説明は繰返さな
い。
【００２９】マルチビットテストモード時、書込データ
は、入力回路７７１にのみ入力される。そして、ライト
データバスドライバ７６１は、マルチビットテストモー
ド信号ＴＭＢＴに応じて、入力回路７７１から受けた書
込データをデータバス対ＷＴＤＢへ出力し、データバス
対ＷＴＤＢに出力されたデータは、データバス対ＷＴＤ
Ｂから分岐されたデータバス対ＴＤＢ０〜ＴＤＢ３へ伝
達される。
【００３０】スイッチＳ１０１〜Ｓ１０４は、マルチビ
ットテストモード信号ＴＭＢＴに応じて、データバス対
ＴＤＢ０〜ＴＤＢ３を入出力制御回路７１１〜７１４と
接続する。そして、データバス対ＴＤＢ０〜ＴＤＢ３か
ら入出力制御回路７１１〜７１４およびセンスアンプＳ
Ａ１００〜Ｓ１０３を介して、同一論理レベルのデータ
がメモリセルアレイＭＡ１００のメモリセルに書込まれ
る。
【００３１】一方、通常動作モード時、ライトデータバ
スドライバ７６１〜７６４は、入力回路７７１〜７７４
に入力された書込データを入力回路７７１〜７７４から
受け、データバス対ＮＤＢ０〜ＮＤＢ３へ出力する。そ
して、スイッチＳ１０１〜Ｓ１０４は、マルチビットテ
ストモード信号ＴＭＢＴに応じて、データバス対ＮＤＢ
０〜ＮＤＢ３を入出力制御回路７１１〜７１４と接続
し、データバス対ＮＤＢ０〜ＮＤＢ３から入出力制御回
路７１１〜７１４およびセンスアンプＳＡ１００〜Ｓ１
０３を介して、それぞれメモリセルアレイＭＡ１００の
メモリセルに書込データが書込まれる。
【００３２】
【発明が解決しようとする課題】従来の半導体記憶装置
では、マルチビットテスト時、複数ビットに同一論理レ
ベルのテストデータが並列に書込まれ、その複数ビット
から並列に読出された各データの論理レベルが全て一致
していれば、これらのビットは正常であるとしてＨレベ
ルのデータが出力される。しかしながら、各データが全
て間違って読出された場合も、各データの論理レベルは
一致してしまうため、Ｈレベルのデータが出力される。
すなわち、従来の半導体記憶装置では、マルチビットテ
ストにおいて、同一行のデータが全て間違って読出され
るワード線不良（Ｘライン不良とも称される。）を検出
することができない。そこで、従来の半導体記憶装置に
おいては、マルチビットテストでない通常動作モードで
別途Ｘライン不良を検出するためのテストが行なわれ、
テスト時間が増大するという問題が生じていた。
【００３３】また、上述したような問題に対して、マル
チビットテストにおいて、複数ビットのデータの一部の
論理レベルを反転させてメモリセルアレイに書込むこと
が考えられる。この場合、どのデータビットの論理レベ
ルを反転させるかをテストモードとして外部から設定す
る必要があるが、その設定のために使用する端子数が多
くては、マルチビットテストにおいて同時測定可能なデ
バイス数を減少させ、結局マルチビットテストのテスト
効率が低下することになる。
【００３４】そこで、この発明は、かかる課題を解決す
るためになされたものであり、その目的は、Ｘライン不
良の検出が可能なマルチビットテストを行なうことがで
きる半導体記憶装置を提供することである。
【００３５】また、この発明の別の目的は、Ｘライン不
良の検出が可能なマルチビットテストを行なう際に、テ
ストモードの設定に使用される端子数を最小限に抑え、
マルチビットテストのテスト効率を維持することができ
る半導体記憶装置を提供することである。
【００３６】
【課題を解決するための手段】この発明によれば、半導
体記憶装置は、データを記憶するメモリセルアレイと、
マルチビットテストにおいて、メモリセルアレイから並
列に読出される複数ビットの読出データの論理レベルに
対する期待値データを受け、読出データの論理レベルが
期待値データの論理レベルと一致するか否かを判定する
判定回路と、判定回路の判定結果を出力する出力回路と
を備える。
【００３７】好ましくは、判定回路は、複数ビットの読
出データが縮退された縮退データの論理レベルが期待値
データの論理レベルと一致するか否かを判定する。
【００３８】好ましくは、半導体記憶装置は、複数ビッ
トの読出データを縮退して縮退データを出力する縮退回
路と、受けたデータの信号レベルを増幅して出力回路へ
出力するリードアンプとをさらに備え、リードアンプ
は、当該半導体記憶装置の通常動作時、メモリセルアレ
イから読出された読出データの信号レベルを増幅して出
力回路へ出力し、マルチビットテスト時、縮退回路から
出力された縮退データを受け、判定回路の判定結果を出
力回路へ出力する。
【００３９】好ましくは、縮退回路は、メモリセルアレ
イから並列に読出された複数ビットの読出データの論理
レベルがいずれも第１の論理レベルであるとき第１の縮
退結果を示す縮退データを出力し、メモリセルアレイか
ら並列に読出された複数ビットの読出データの論理レベ
ルがいずれも第２の論理レベルであるとき第２の縮退結
果を示す縮退データを出力し、メモリセルアレイから並
列に読出された複数ビットの読出データの論理レベルが
全て一致していないとき第３の縮退結果を示す縮退デー
タを出力し、判定回路は、縮退データが第１の縮退結果
であり、かつ、期待値データの論理レベルが第１の論理
レベルであるとき、または、縮退データが第２の縮退結
果であり、かつ、期待値データの論理レベルが第２の論
理レベルであるとき、複数ビットに対するデータの書込
／読出が正常に行なわれたと判定する。
【００４０】好ましくは、期待値データは、当該半導体
記憶装置の通常動作時に使用される端子のいずれかを介
して外部から設定される。
【００４１】好ましくは、半導体記憶装置は、メモリセ
ルアレイに並列に書込まれる複数ビットの書込データが
縮退された縮退データを受ける入力回路と、内部発生さ
れる内部テストパターン設定信号に基づいて、複数ビッ
トの書込データの書込データパターン信号を発生するテ
ストモード制御回路と、マルチビットテストにおいて、
書込データパターン信号に基づいて、メモリセルアレイ
に並列に書込まれる複数ビットの書込データの一部の論
理レベルを反転する書込データ反転回路と、メモリセル
アレイから並列に読出された複数ビットの読出データに
ついて、書込データ反転回路によって論理レベルが反転
されたデータの論理レベルを再度反転して判定回路へ出
力する読出データ反転回路とをさらに備える。
【００４２】好ましくは、内部テストパターン設定信号
は、当該半導体記憶装置に指示される複数のコマンドの
１つに基づいて内部発生される。
【００４３】好ましくは、テストモード制御回路は、所
定の１つの端子から入力される外部テストパターン設定
信号を受け、内部テストパターン設定信号と外部テスト
パターン設定信号とに基づいて、複数ビットの書込デー
タの一部の論理レベルを反転する。
【００４４】上述したように、この発明による半導体記
憶装置によれば、マルチビットテストにおいて、メモリ
セルアレイから並列に読出された複数ビットのデータお
よび期待値データの論理レベルの一致／不一致を判定回
路によって判定するので、Ｘライン不良のような読出デ
ータの全てが間違って読出される場合にもその不良を判
別することができる。
【００４５】また、この発明による半導体記憶装置によ
れば、内部発生される内部テストパターン設定信号に基
づいて、メモリセルアレイに並列に書込まれる複数ビッ
トのデータの一部の論理レベルを書込データ反転回路に
よって反転可能としたので、不良検出力が向上し、か
つ、テストにおけるテストデバイスの同時測定数の低下
を防止することができ、全体としてテスト効率を向上さ
せることができる。
【００４６】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。なお、図中同
一または相当部分には同一符号を付してその説明は繰返
さない。
【００４７】［実施の形態１］図１は、この発明の実施
の形態１による半導体記憶装置の全体構成を示す概略ブ
ロック図である。
【００４８】図１を参照して、半導体記憶装置１０は、
制御信号端子１２と、クロック端子１４と、アドレス端
子１６と、データ入出力端子１８とを備える。また、半
導体記憶装置１０は、制御信号バッファ２０と、クロッ
クバッファ２２と、アドレスバッファ２４と、入出力バ
ッファ２６とを備える。さらに、半導体記憶装置１０
は、制御回路２８と、行アドレスデコーダ３０と、列ア
ドレスデコーダ３２と、入出力制御回路３４と、センス
アンプ３６と、メモリセルアレイ３８とを備える。
【００４９】なお、図１においては、半導体記憶装置１
０について、データ入出力に関する主要部分のみが代表
的に示される。
【００５０】制御信号端子１２は、チップセレクト信号
／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレ
スストローブ信号／ＣＡＳおよびライトイネーブル信号
／ＷＥのコマンド制御信号を受ける。クロック端子１４
は、外部クロックＣＬＫおよびクロックイネーブル信号
ＣＫＥを受ける。アドレス端子１６は、アドレス信号Ａ
０〜Ａｎ（ｎは自然数）を受ける。
【００５１】クロックバッファ２２は、外部クロックＣ
ＬＫを受けて内部クロックを発生し、制御信号バッファ
２０、アドレスバッファ２４、入出力バッファ２６およ
び制御回路２８へ出力する。制御信号バッファ２０は、
クロックバッファ２２から受ける内部クロックに応じ
て、チップセレクト信号／ＣＳ、行アドレスストローブ
信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよ
びライトイネーブル信号／ＷＥを取込んでラッチし、制
御回路２８へ出力する。アドレスバッファ２４は、クロ
ックバッファ２２から受ける内部クロックに応じて、ア
ドレス信号Ａ０〜Ａｎを取込んでラッチし、内部アドレ
ス信号を発生して行アドレスデコーダ３０および列アド
レスデコーダ３２へ出力する。
【００５２】データ入出力端子１８は、半導体記憶装置
１０において読み書きされるデータを外部とやり取りす
る端子であって、データ書込時は外部から入力されるデ
ータＤＱ０〜ＤＱｉ（ｉは自然数）を受け、データ読出
時はデータＤＱ０〜ＤＱｉを外部へ出力する。
【００５３】入出力バッファ２６は、データ書込時は、
クロックバッファ２２から受ける内部クロックに応じ
て、データＤＱ０〜ＤＱｉを取込んでラッチし、内部デ
ータＩＤＱを入出力制御回路３４へ出力する。一方、入
出力バッファ２６は、データ読出時は、クロックバッフ
ァ２２から受ける内部クロックに応じて、入出力制御回
路３４から受ける内部データＩＤＱをデータ入出力端子
１８へ出力する。
【００５４】制御回路２８は、クロックバッファ２２か
ら受ける内部クロックに応じて制御信号バッファ２０か
らコマンド制御信号を取込み、取込んだコマンド制御信
号に基づいて行アドレスデコーダ３０、列アドレスデコ
ーダ３２および入出力バッファ２６を制御する。これに
よって、データＤＱ０〜ＤＱｉのメモリセルアレイ３８
への読み書きが行なわれる。
【００５５】行アドレスデコーダ３０は、制御回路２８
からの指示に基づいて、アドレス信号Ａ０〜Ａｎに対応
するメモリセルアレイ３８上のワード線を選択し、図示
されないワードドライバによって選択されたワード線を
活性化する。また、列アドレスデコーダ３２は、制御回
路２８からの指示に基づいて、アドレス信号Ａ０〜Ａｎ
に対応するメモリセルアレイ３８上のビット線対を選択
する。
【００５６】データ書込時は、入出力制御回路３４は、
入出力バッファ２６から受ける内部データＩＤＱをセン
スアンプ３６へ出力し、センスアンプ３６は、内部デー
タＩＤＱの論理レベルに応じて、列アドレスデコーダ３
２によって選択されたビット線対を電源電圧Ｖｃｃまた
は接地電圧ＧＮＤにプリチャージする。これによって、
行アドレスデコーダ３０によって活性化されたワード線
と、列アドレスデコーダ３２によって選択され、センス
アンプ３６によってプリチャージされたビット線対とに
接続されるメモリセルアレイ３８上のメモリセルに内部
データＩＤＱの書込みが行なわれる。
【００５７】一方、データ読出時は、センスアンプ３６
は、データ読出前に列アドレスデコーダ３２によって選
択されたビット線対を電圧Ｖｃｃ／２にプリチャージ
し、選択されたビット線対において読出データに対応し
て発生する微小電圧変化を検出／増幅して読出データの
論理レベルを判定し、入出力制御回路３４へ出力する。
そして、入出力制御回路３４は、センスアンプ３６から
受けた読出データを入出力バッファ２６へ出力する。
【００５８】メモリセルアレイは３８は、データを記憶
するメモリセルが行列状に配列された記憶素子群であ
り、各行に対応するワード線を介して行アドレスデコー
ダ３０と接続され、また、各列に対応するビット線対を
介してセンスアンプ３６と接続される。
【００５９】図２は、実施の形態１による半導体記憶装
置１０のデータ読出しに関する部分を機能的に説明する
ための機能ブロック図である。なお、図２においては、
半導体記憶装置１０について、データ出力に関する主要
部分のみが代表的に示される。
【００６０】図２を参照して、半導体記憶装置１０は、
データを記憶するメモリセルアレイＭＡと、メモリセル
アレイＭＡからビット線対ＢＬ０〜ＢＬ３に読出された
データを検出するセンスアンプＳＡ０〜ＳＡ３と、セン
スアンプＳＡ０〜ＳＡ３からＩ／Ｏ線対ＬＩＯ０〜ＬＩ
Ｏ３に読出されたデータをそれぞれ増幅する入出力制御
回路３４１〜３４４と、マルチビットテストモード時に
論理レベルがＨレベルとなるマルチビットテストモード
信号ＴＭＢＴに応じて、入出力制御回路３４１〜３４４
から受けたデータをそれぞれデータバス対ＮＤＢ０〜Ｎ
ＤＢ３またはデータバス対ＴＤＢ０〜ＴＤＢ３へ選択的
に出力するスイッチＳ１〜Ｓ４とを備える。
【００６１】入出力制御回路３４１〜３４４の各々は、
データ読出時にＩ／Ｏ線対ＬＩＯ０〜ＬＩＯ３に読出さ
れたデータをそれぞれ増幅してスイッチＳ１〜Ｓ４へ出
力するプリアンプ／リードデータバスドライバと、デー
タ書込時にスイッチＳ１〜Ｓ４から受けたデータをそれ
ぞれＩ／Ｏ線対ＬＩＯ０〜ＬＩＯ３へ出力するライトア
ンプ／ライトバッファとを含む。また、センスアンプＳ
Ａ０〜ＳＡ３の各々は、データ書込時においては、入出
力制御回路３４１〜３４４のライトアンプ／ライトバッ
ファからＩ／Ｏ線対ＬＩＯ０〜ＬＩＯ３を介して受ける
書込データをそれぞれビット線対ＢＬ０〜ＢＬ３に書込
む。
【００６２】また、半導体記憶装置１０は、通常動作モ
ード時、スイッチＳ１〜Ｓ４を介して入出力制御回路３
４１〜３４４とそれぞれ接続されるデータバス対ＮＤＢ
０〜ＮＤＢ３と、マルチビットテストモード時、スイッ
チＳ１〜Ｓ４を介して入出力制御回路３４１〜３４４と
それぞれ接続されるデータバス対ＴＤＢ０〜ＴＤＢ３と
を備える。データバス対ＮＤＢ０〜ＮＤＢ３は、それぞ
れ相補のデータを伝達するデータバスＮＤＢ０，／ＮＤ
Ｂ０、データバスＮＤＢ１，／ＮＤＢ１、データバスＮ
ＤＢ２，／ＮＤＢ２およびデータバスＮＤＢ３，／ＮＤ
Ｂ３で構成される。また、データバス対ＴＤＢ０〜ＴＤ
Ｂ３は、それぞれ相補のデータを伝達するデータバスＴ
ＤＢ０，／ＴＤＢ０、データバスＴＤＢ１，／ＴＤＢ
１、データバスＴＤＢ２，／ＴＤＢ２およびデータバス
ＴＤＢ３，／ＴＤＢ３で構成される。
【００６３】さらに、半導体記憶装置１０は、データバ
ス対ＴＤＢ０〜ＴＤＢ３から受ける４ビットの読出デー
タを縮退して出力するＩ／Ｏコンバイナ５０と、Ｉ／Ｏ
コンバイナ５０によって縮退された縮退データを伝達す
るデータバス対ＲＴＤＢと、データバス対ＮＤＢ０およ
びデータバス対ＲＴＤＢからデータを受け、通常動作モ
ード時はデータバス対ＮＤＢ０から受ける読出データの
信号レベルを増幅してデータバス対ＲＤＡＭＰ０へ出力
し、マルチビットテストモード時は後述する期待値印加
テストモード信号ＴＭＤＱＷＴおよび期待値信号ＴＡＤ
Ｄ９に応じてテスト結果をデータバス対ＲＤＡＭＰ０へ
出力するリードアンプ３５１と、データバス対ＮＤＢ１
〜ＮＤＢ３から読出データを受け、その信号レベルを増
幅してデータバス対ＲＤＡＭＰ１〜３へそれぞれ出力す
るリードアンプ３５２〜３５４と、リードアンプ３５１
〜３５４から出力された読出データを受けてそれぞれ外
部へ出力する出力回路２６１〜２６４とを備える。デー
タバス対ＲＴＤＢは、相補のデータを伝達するデータバ
スＲＴＤＢ，／ＲＴＤＢで構成される。
【００６４】実施の形態１による半導体記憶装置１０
は、マルチビットテスト時、Ｘライン不良のような同一
行のデータが全て間違って読出される場合であっても、
正常にデータの書込／読出が行なわれたかを判定するた
めに、期待値信号ＴＡＤＤ９が用いられる。期待値信号
ＴＡＤＤ９は、マルチビットテストにおける読出データ
の期待値であって、読出コマンドが外部から入力される
とき、所定のアドレス端子に入力される。
【００６５】そして、マルチビットテストモード時は、
リードアンプ３５１〜３５４のうちリードアンプ３５１
のみ活性化され、リードアンプ３５１は、期待値印加テ
ストモード信号ＴＭＤＱＷＴがＨレベルであって、Ｉ／
Ｏコンバイナ５０から出力された縮退データと期待値信
号ＴＡＤＤ９との論理レベルが一致するときは、Ｈレベ
ルの信号を出力回路２６１へ出力する。一方、リードア
ンプ３５１は、Ｉ／Ｏコンバイナ５０から出力されたデ
ータと期待値信号ＴＡＤＤ９との論理レベルが一致しな
いときは、Ｌレベルの信号を出力回路２６１へ出力す
る。ここで、期待値印加テストモード信号ＴＭＤＱＷＴ
は、期待値信号ＴＡＤＤ９を印加して読出データの正誤
を判別する期待値印加テストモード中であることを示す
信号である。
【００６６】たとえばテストデータとしてＨレベルのデ
ータを書込み、Ｈレベルのデータが読出されることを期
待して期待値信号ＴＡＤＤ９としてＨレベルが設定され
たところ、読出データが全てＬレベルであったとき、リ
ードアンプ３５１は、正常にデータの書込／読出が行な
われなかったとしてＬレベルのデータを出力する。
【００６７】一方、たとえばテストデータとしてＬレベ
ルのデータを書込み、Ｌレベルのデータが読出されるこ
とを期待して期待値信号ＴＡＤＤ９にＬレベルが設定さ
れたところ、読出データが全てＨレベルであったとき
も、リードアンプ３５１は、正常にデータの書込／読出
が行なわれなかったとしてＬレベルのデータを出力す
る。
【００６８】また、たとえばテストデータとしてＨレベ
ルのデータを書込んだところ、読出データの一部にＬレ
ベルのものがあったときも、リードアンプ３５１は、正
常にデータの書込／読出が行なわれなかったとしてＬレ
ベルのデータを出力する。
【００６９】なお、リードアンプ３５１〜３５４が受け
るその他の信号ＣＫＤ，ＲＤＡＩ，／ＲＤＡＩ，ＲＤＡ
Ｅ，／ＲＤＡＥについては、後ほど説明する。
【００７０】このように、期待値データＴＡＤＤ９を用
いることで、全てのデータが間違って読出された場合に
ついても判別される。
【００７１】一方、通常動作モード時は、マルチビット
テストモード信号ＴＭＢＴの論理レベルはＬレベルであ
り、スイッチＳ１〜Ｓ４は、入出力制御回路３４１〜３
４４をデータバスＮＤＢ０〜ＮＤＢ３と接続する。そし
て、リードアンプ３５１〜３５４は、メモリセルアレイ
ＭＡからデータバス対ＮＤＢ０〜ＮＤＢ３に読出された
データを増幅し、ぞれぞれ出力回路２６１〜２６４へ出
力する。
【００７２】図３は、Ｉ／Ｏコンバイナ５０の回路構成
を説明する回路図である。図３を参照して、Ｉ／Ｏコン
バイナ５０は、電源ノードＶｃｃおよびデータバスＲＴ
ＤＢに接続され、データバスＴＤＢ０にゲートが接続さ
れるＰチャネルＭＯＳトランジスタＰ２１と、電源ノー
ドＶｃｃおよびデータバスＲＴＤＢに接続され、データ
バスＴＤＢ１にゲートが接続されるＰチャネルＭＯＳト
ランジスタＰ２２と、電源ノードＶｃｃおよびデータバ
スＲＴＤＢに接続され、データバスＴＤＢ２にゲートが
接続されるＰチャネルＭＯＳトランジスタＰ２３と、電
源ノードＶｃｃおよびデータバスＲＴＤＢに接続され、
データバスＴＤＢ３にゲートが接続されるＰチャネルＭ
ＯＳトランジスタＰ２４とを含む。
【００７３】また、Ｉ／Ｏコンバイナ５０は、電源ノー
ドＶｃｃおよびデータバス／ＲＴＤＢに接続され、デー
タバス／ＴＤＢ０にゲートが接続されるＰチャネルＭＯ
ＳトランジスタＰ２５と、電源ノードＶｃｃおよびデー
タバス／ＲＴＤＢに接続され、データバス／ＴＤＢ１に
ゲートが接続されるＰチャネルＭＯＳトランジスタＰ２
６と、電源ノードＶｃｃおよびデータバス／ＲＴＤＢに
接続され、データバス／ＴＤＢ２にゲートが接続される
ＰチャネルＭＯＳトランジスタＰ２７と、電源ノードＶ
ｃｃおよびデータバス／ＲＴＤＢに接続され、データバ
ス／ＴＤＢ３にゲートが接続されるＰチャネルＭＯＳト
ランジスタＰ２８とを含む。
【００７４】さらに、Ｉ／Ｏコンバイナ５０は、データ
バスＲＴＤＢおよび接地ノードに接続され、信号ＤＢＥ
Ｑをゲートに受けるＮチャネルＭＯＳトランジスタＮ２
１と、データバス／ＲＴＤＢおよび接地ノードに接続さ
れ、信号ＤＢＥＱをゲートに受けるＮチャネルＭＯＳト
ランジスタＮ２２と、データバスＲＴＤＢ，／ＲＴＤＢ
に接続され、信号ＤＢＥＱをゲートに受けるＮチャネル
ＭＯＳトランジスタＮ２３とを含む。
【００７５】信号ＤＢＥＱは、Ｉ／Ｏコンバイナ５０に
データが読込まれる前にデータバス対ＲＴＤＢ，／ＲＴ
ＤＢをＬレベルにイコライズするための信号である。
【００７６】データバスＴＤＢ０〜ＴＤＢ３から受ける
データの論理レベルが全てＨレベルのとき、Ｐチャネル
ＭＯＳトランジスタＰ２１〜Ｐ２４はＯＦＦし、一方、
ＰチャネルＭＯＳトランジスタＰ２５〜Ｐ２８はＯＮす
るので、Ｉ／Ｏコンバイナ５０は、データバスＲＴＤＢ
をＬレベルに駆動し、データバス／ＲＴＤＢをＨレベル
に駆動する。
【００７７】データバスＴＤＢ０〜ＴＤＢ３から受ける
データの論理レベルが全てＬレベルのとき、Ｐチャネル
ＭＯＳトランジスタＰ２１〜Ｐ２４はＯＮし、一方、Ｐ
チャネルＭＯＳトランジスタＰ２５〜Ｐ２８はＯＦＦす
るので、Ｉ／Ｏコンバイナ５０は、データバスＲＴＤＢ
をＨレベルに駆動し、データバス／ＲＴＤＢをＬレベル
に駆動する。
【００７８】データバスＴＤＢ０〜ＴＤＢ３から受ける
データの論理レベルがＨレベル，Ｌレベルの両方を含む
とき、ＰチャネルＭＯＳトランジスタＰ２１〜Ｐ２４の
いずれかがＯＮし、また、ＰチャネルＭＯＳトランジス
タＰ２５〜Ｐ２８のいずれかもＯＮするので、Ｉ／Ｏコ
ンバイナ５０は、データバスＲＴＤＢ，／ＲＴＤＢをい
ずれもＨレベルに駆動する。
【００７９】すなわち、Ｉ／Ｏコンバイナ５０は、メモ
リセルアレイＭＡからデータバス対ＴＤＢ０〜ＴＤＢ３
に並列に読出された読出データの論理レベルが全てＨレ
ベルで一致しているときは、データバスＲＴＤＢ，／Ｒ
ＴＤＢに論理レベルがそれぞれＬレベル，Ｈレベルのデ
ータを出力し、読出データの論理レベルが全てＬレベル
で一致しているときは、データバスＲＴＤＢ，／ＲＴＤ
Ｂに論理レベルがそれぞれＨレベル，Ｌレベルのデータ
を出力し、読出データの論理レベルが一致していないと
きは、データバスＲＴＤＢ，／ＲＴＤＢに論理レベルが
いずれもＨレベルのデータを出力する。
【００８０】図４〜図９は、リードアンプ３５１の回路
構成を説明する回路図である。図４を参照して、リード
アンプ３５１は、データバスＮＤＢ０およびノードＲＤ
に接続され、信号／ＲＤＡＩをゲートに受けるＮチャネ
ルＭＯＳトランジスタＮ１と、データバス／ＮＤＢ０お
よびノード／ＲＤに接続され、信号／ＲＤＡＩをゲート
に受けるＮチャネルＭＯＳトランジスタＮ２と、ノード
ＲＤおよびデータバスＲＤＡＭＰ０に接続され、信号／
ＲＤＡＥをゲートに受けるＮチャネルＭＯＳトランジス
タＮ３と、ノード／ＲＤおよびデータバス／ＲＤＡＭＰ
０に接続され、信号／ＲＤＡＥをゲートに受けるＮチャ
ネルＭＯＳトランジスタＮ４とを含む。
【００８１】信号ＲＤＡＥは、データ読出時にリードア
ンプを活性化する信号である。また、信号ＲＤＡＩは、
マルチビットテストモード時に、データ読出可能状態に
なるとＨレベルとなる信号である。そして、Ｎチャネル
ＭＯＳトランジスタＮ１，Ｎ２は、信号／ＲＤＡＩがＨ
レベルのとき、データバス対ＮＤＢ０，／ＮＤＢ０のデ
ータをノード対ＲＤ，／ＲＤに取込む入力回路として動
作する。また、ＮチャネルＭＯＳトランジスタＮ３，Ｎ
４は、信号／ＲＤＡＥがＨレベルのとき、ノード対Ｒ
Ｄ，／ＲＤのデータをデータバス対ＲＤＡＭＰ０，／Ｒ
ＤＡＭＰ０に取込む入力回路として動作する。
【００８２】また、リードアンプ３５１は、データバス
ＲＤＡＭＰ０および接地ノードＧＮＤに接続され、信号
ＣＫＤをゲートに受けるＮチャネルＭＯＳトランジスタ
Ｎ５と、データバス／ＲＤＡＭＰ０および接地ノードＧ
ＮＤに接続され、信号ＣＫＤをゲートに受けるＮチャネ
ルＭＯＳトランジスタＮ６とを含む。
【００８３】信号ＣＫＤは、データバス対ＲＤＡＭＰ
０，／ＲＤＡＭＰ０にデータが読込まれる前にデータバ
ス対ＲＤＡＭＰ０，／ＲＤＡＭＰ０をイコライズするた
めの信号である。そして、ＮチャネルＭＯＳトランジス
タＮ５，Ｎ６は、信号ＣＫＤがＨレベルのとき、データ
バス対ＲＤＡＭＰ０，／ＲＤＡＭＰ０をいずれもＬレベ
ルにするイコライズ回路として動作する。
【００８４】さらに、リードアンプ３５１は、データバ
スＲＤＡＭＰ０およびノードＮＤ２に接続され、データ
バス／ＲＤＡＭＰ０にゲートが接続されるＮチャネルＭ
ＯＳトランジスタＮ７と、ノードＮＤ２およびデータバ
ス／ＲＤＡＭＰ０に接続され、データバスＲＤＡＭＰ０
にゲートが接続されるＮチャネルＭＯＳトランジスタＮ
８と、データバスＲＤＡＭＰ０およびノードＮＤ１に接
続され、データバス／ＲＤＡＭＰ０にゲートが接続され
るＰチャネルＭＯＳトランジスタＰ１と、ノードＮＤ１
およびデータバス／ＲＤＡＭＰ０に接続され、データバ
スＲＤＡＭＰ０にゲートが接続されるＰチャネルＭＯＳ
トランジスタＰ２と、電源ノードＶｃｃおよびノードＮ
Ｄ１に接続され、信号／ＲＤＡＥをゲートに受けるＰチ
ャネルＭＯＳトランジスタＰ３と、ノードＮＤ２および
接地ノードＧＮＤに接続され、信号ＲＤＡＥをゲートに
受けるＮチャネルＭＯＳトランジスタＮ９とを含む。
【００８５】ＮチャネルＭＯＳトランジスタＮ７〜Ｎ９
およびＰチャネルＭＯＳトランジスタＰ１〜Ｐ３は、信
号ＲＤＡＥがＨレベルのとき、データバス対ＮＤＢ０，
／ＮＤＢ０からデータバス対ＲＤＡＭＰ０，／ＲＤＡＭ
Ｐ０に取込まれた小振幅信号を電源電圧レベルから接地
電圧レベルまでのフル振幅の信号に増幅する差動アンプ
として動作する。
【００８６】図５を参照して、リードアンプ３５１は、
さらに、期待値印加テストモード信号ＴＭＤＱＷＴを受
けて反転し、内部信号／ＴＭＤＱＷＴを出力するインバ
ータ５０１を含む。
【００８７】図６を参照して、リードアンプ３５１は、
さらに、期待値信号ＴＡＤＤ９を受けて反転し、内部信
号／ＴＡＤＤ９を出力するインバータ５０２を含む。
【００８８】図７を参照して、リードアンプ３５１は、
さらに、内部信号／ＴＭＤＱＷＴ，／ＴＡＤＤ９を受け
て内部信号ＥＸＰを出力するＮＯＲゲート５０３を含
む。
【００８９】図８を参照して、リードアンプ３５１は、
さらに、内部信号／ＴＭＤＱＷＴおよび期待値信号ＴＡ
ＤＤ９を受けて内部信号／ＥＸＰを出力するＮＯＲゲー
ト５０４とを含む。
【００９０】ＮＯＲゲート５０３，５０４は、期待値印
加テストモード信号ＴＭＤＱＷＴがＨレベルのとき活性
化され、期待値信号ＴＡＤＤ９がＨレベルのとき、ＮＯ
Ｒゲート５０３はＨレベルの内部信号ＥＸＰを出力し、
ＮＯＲゲート５０４はＬレベルの内部信号／ＥＸＰを出
力する。一方、期待値信号ＴＡＤＤ９がＬレベルのとき
は、ＮＯＲゲート５０３はＬレベルの内部信号ＥＸＰを
出力し、ＮＯＲゲート５０４はＨレベルの内部信号／Ｅ
ＸＰを出力する。
【００９１】図９を参照して、リードアンプ３５１は、
さらに、データバス対ＲＴＤＢ，／ＲＴＤＢ上の信号お
よびマルチビットテストモード信号ＴＭＢＴを受けるＮ
ＡＮＤゲート５０７と、ＮＡＮＤゲート５０７の出力を
受けて反転するインバータ５０８とを含む。
【００９２】また、リードアンプ３５１は、データバス
ＲＴＤＢ上の信号および内部信号／ＥＸＰを受けるＡＮ
Ｄゲート５０９と、ＡＮＤゲート５０９の出力および内
部信号／ＴＭＤＱＷＴを受けるＮＯＲゲート５１０と、
データバス／ＲＴＤＢ上の信号および内部信号ＥＸＰを
受けるＡＮＤゲート５１１と、ＡＮＤゲート５１１の出
力および内部信号／ＴＭＤＱＷＴを受けるＮＯＲゲート
５１２とを含む。
【００９３】さらに、リードアンプ３５１は、ＮＯＲゲ
ート５１０，５１２の出力を受けるＡＮＤゲート５１
３，５１５と、インバータ５０８およびＡＮＤゲート５
１３の出力を受けるＮＯＲゲート５１４と、インバータ
５０８およびＡＮＤゲート５１５の出力を受けるＮＯＲ
ゲート５１６と、ＮＯＲゲート５１６の出力を反転する
インバータ５１７とを含む。
【００９４】また、さらに、リードアンプ３５１は、Ｎ
ＯＲゲート５１４の出力ノードおよびノードＲＤに接続
され、信号／ＭＢＩをゲートに受けるＮチャネルＭＯＳ
トランジスタＮ１０と、インバータ５１７の出力ノード
およびノード／ＲＤに接続され、信号／ＭＢＩをゲート
に受けるＮチャネルＭＯＳトランジスタＮ１１と含む。
【００９５】以下、このリードアンプ３５１の動作につ
いて説明する。再び図４を参照して、リードアンプ３５
１においては、データ読出前に信号ＣＫＤがＨレベルと
なってデータバス対ＲＤＡＭＰ０，／ＲＤＡＭＰ０がＬ
レベルにイコライズされ、通常動作モード時は、データ
読出時に信号ＲＤＡＥ，ＲＤＡＩがＬレベルとなり、デ
ータバス対ＮＤＢ０，／ＮＤＢ０からデータバス対ＲＤ
ＡＭＰ０，／ＲＤＡＭＰ０に信号レベルが小振幅のデー
タが読込まれる。その後、信号ＲＤＡＥがＨレベルとな
り、ＮチャネルＭＯＳトランジスタＮ７〜Ｎ９およびＰ
チャネルＭＯＳトランジスタＰ１〜Ｐ３によって構成さ
れる差動アンプによって、データバス対ＲＤＡＭＰ０，
／ＲＤＡＭＰ０上の信号はフル振幅まで増幅される。
【００９６】再び図９を参照して、マルチビットテスト
モード時は、データバス対ＲＴＤＢ，／ＲＴＤＢから受
けるデータがそれぞれＬレベル，Ｈレベルであって期待
値信号ＴＡＤＤ９がＨレベルであるとき、マルチビット
テストモード信号ＴＭＢＴはＨレベル、内部信号ＥＸ
Ｐ，／ＥＸＰはそれぞれＨレベル，Ｌレベル、内部信号
／ＴＭＤＱＷＴはＬレベルとなるので、ノードＮＤ３，
ＮＤ４，ＮＤ５上の信号の論理レベルは、それぞれＬレ
ベル，Ｈレベル，Ｌレベルとなる。したがって、ＮＯＲ
ゲート５１４はＨレベルの信号を出力し、インバータ５
１７はＬレベルの信号を出力する。そして、データ読出
時に信号／ＭＢＩがＨレベルとなり、ＮチャネルＭＯＳ
トランジスタＮ１０，Ｎ１１がＯＮして、ノード対Ｒ
Ｄ，／ＲＤにそれぞれＨレベル，Ｌレベルの信号が読込
まれる。
【００９７】再び図４を参照して、マルチビットテスト
時におけるデータ読出時、信号ＲＤＡＩはＨレベルに維
持され、データバス対ＮＤＢ０，／ＮＤＢ０からノード
対ＲＤ，／ＲＤにデータが読込まれることはない。そし
て、信号ＲＤＡＥがＬレベルとなってノード対ＲＤ，／
ＲＤからデータバス対ＲＤＡＭＰ０，／ＲＤＡＭＰ０に
それぞれＨレベル，Ｌレベルの信号が取込まれる。その
後、信号ＲＤＡＥがＨレベルとなり、ＮチャネルＭＯＳ
トランジスタＮ７〜Ｎ９およびＰチャネルＭＯＳトラン
ジスタＰ１〜Ｐ３によって構成される差動アンプによっ
て、データバス対ＲＤＡＭＰ０，／ＲＤＡＭＰ０上の信
号はフル振幅まで増幅される。
【００９８】一方、再び図９を参照して、データバスＲ
ＴＤＢ，／ＲＴＤＢから受けるデータがそれぞれＨレベ
ル，Ｌレベルであって期待値信号ＴＡＤＤ９がＨレベル
であるときは、ノードＮＤ３，ＮＤ４，ＮＤ５上の信号
の論理レベルは、それぞれＬレベル，Ｈレベル，Ｈレベ
ルとなる。したがって、このときは、ＮＯＲゲート５１
４およびインバータ５１７の出力はそれぞれＬレベル，
Ｈレベルとなり、データバス対ＲＤＡＭＰ０，／ＲＤＡ
ＭＰ０にそれぞれＬレベル，Ｈレベルの信号が取込まれ
る。
【００９９】データバス対ＲＴＤＢ，／ＲＴＤＢから受
けるデータがいずれもＨレベルであるときは、ノードＮ
Ｄ３上の信号の論理レベルはＨレベルとなる。したがっ
て、この場合は、期待値信号ＴＡＤＤ９に拘わらず、Ｎ
ＯＲゲート５１４およびインバータ５１７の出力はそれ
ぞれＬレベル，Ｈレベルとなり、データバス対ＲＤＡＭ
Ｐ０，／ＲＤＡＭＰ０にそれぞれＬレベル，Ｈレベルの
信号が取込まれる。
【０１００】なお、リードアンプ３５２〜３５４は、リ
ードアンプ３５１の構成において、図５〜図９に示した
回路を備えない構成からなり、リードアンプ３５２〜３
５４におけるその他の構成については、リードアンプ３
５１と同じであるので、その説明は繰り返さない。
【０１０１】図１０，図１１は、マルチビットテスト時
の代表的な信号の波形を示すタイミングチャートであ
る。
【０１０２】図１０を参照して、タイミングＴ１におい
て、いずれもＬレベルの行アドレスストローブ信号／Ｒ
ＡＳ、列アドレスストローブ信号／ＣＡＳおよびライト
イネーブル信号／ＷＥが入力され、ある特定の端子に所
定の電圧が印加されると、テストモード信号ＴＭＯＤＥ
がＨレベルとなり、半導体記憶装置１０は、テストモー
ドに移行する。
【０１０３】続いて、タイミングＴ２において、再びい
ずれもＬレベルの行アドレスストローブ信号／ＲＡＳ、
列アドレスストローブ信号／ＣＡＳおよびライトイネー
ブル信号／ＷＥが入力され、所定のアドレス端子に所定
の信号が入力されると、マルチビットテストモードが設
定される。
【０１０４】続いて、タイミングＴ３において、再びい
ずれもＬレベルの行アドレスストローブ信号／ＲＡＳ、
列アドレスストローブ信号／ＣＡＳおよびライトイネー
ブル信号／ＷＥが入力され、他の所定のアドレス端子に
所定の信号が入力されると、期待値印加テストモードが
設定され、期待値印加テストモード信号ＴＭＤＱＷＴが
Ｈレベルとなる。
【０１０５】タイミングＴ４において、行アドレススト
ローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡ
Ｓおよびライトイネーブル信号／ＷＥがそれぞれＨレベ
ル，Ｌレベル，Ｌレベルになると、半導体記憶装置１０
は書込モードとなる。そして、たとえばデータＤＱ２に
関してみると、タイミングＴ４〜Ｔ５の期間、データＤ
Ｑ２に対応するデータ入出力端子１８から全てＨレベル
のデータが書込まれる。また、タイミングＴ５〜Ｔ６の
期間は、データＤＱ２に対応するデータ入出力端子１８
からＨレベル，Ｌレベル，Ｈレベル，Ｌレベルのデータ
が書込まれる。
【０１０６】ここで、データＤＱ２はデータＤＱ０〜Ｄ
Ｑ３を縮退したデータであり、データＤＱ６はデータＤ
Ｑ４〜ＤＱ７を縮退したデータであり、データＤＱ９は
データＤＱ８〜ＤＱ１１を縮退したデータであり、デー
タＤＱ１３はデータＤＱ１２〜ＤＱ１５を縮退したデー
タである。
【０１０７】図１１を参照して、タイミングＴ７におい
て、行アドレスストローブ信号／ＲＡＳ、列アドレスス
トローブ信号／ＣＡＳおよびライトイネーブル信号／Ｗ
ＥがそれぞれＨレベル，Ｌレベル，Ｈレベルになると、
半導体記憶装置１０は読出モードとなる。また、このタ
イミングでアドレス端子Ａ９に電圧が印加され、信号Ｗ
ＤＣＮＶ＿ＥＸがＨレベルとなって、出力データの期待
値信号ＴＡＤＤ９がＨレベルに設定される。
【０１０８】そうすると、タイミングＴ４〜Ｔ５で書込
まれたデータがタイミングＴ８〜Ｔ１０において読出さ
れる際、書込まれたデータは全てＨレベルであったた
め、データＤＱ２に対応するデータ入出力端子には、Ｈ
レベル（データ書込／読出正常）の信号が出力される。
【０１０９】一方、タイミングＴ９において、タイミン
グＴ５〜Ｔ６で書込まれたデータの読出指令を受けつけ
た際、アドレス端子Ａ９には電圧は印加されず、信号Ｗ
ＤＣＮＶ＿ＥＸはＬレベルとなって、出力データの期待
値信号ＴＡＤＤ９はＬレベルに設定される。
【０１１０】そうすると、この場合は、タイミングＴ５
〜Ｔ６で書込まれたデータがタイミングＴ１０〜Ｔ１３
において読出される際、書込まれたデータは順にＨレベ
ル，Ｌレベル，Ｈレベル，Ｌレベルであったため、デー
タＤＱ２に対応するデータ入出力端子には、順次Ｌレベ
ル（データ書込／読出異常），Ｈレベル，Ｌレベル，Ｈ
レベルの信号が出力される。
【０１１１】このように、読出データを期待値データと
比較してその結果を出力することにより、全てのデータ
が間違って読出された場合はＬレベルの信号が出力され
ることになるので、Ｘライン不良を検出することができ
る。
【０１１２】以上のように、実施の形態１による半導体
記憶装置１０によれば、マルチビットテストにおいて、
書込まれたテストデータと同一論理レベルの期待値を期
待値データとしてデータ読出時に入力し、正常にデータ
の書込／読出が行なわれたかの判定に用いるようにした
ので、Ｘライン不良のような読出データ全てが間違って
読出される場合にもその不良を判別することができる。
【０１１３】したがって、Ｘライン不良を検出するため
に別途行なわれていたテストを省略することができ、テ
スト時間を短縮することができる。
【０１１４】［実施の形態２］実施の形態１では、マル
チビットテスト時にメモリセルアレイに並列に書込まれ
る複数ビットのデータの論理レベルは、同一アドレスに
おいては、同一の論理レベルとなる。
【０１１５】実施の形態２では、並列に書込まれる複数
ビットのデータの一部を内部で反転し、複数のデータパ
ターンでテストデータを書込むことができる。しかしな
がら、書込データの論理レベルのパターン（以下、書込
データパターンと称する。）を設定するに際して外部か
ら設定信号を入力する必要があるが、それに用いる端子
数が増加してしまっては、マルチビットテストにおける
同測数（同時測定可能なデバイスの個数）を低下させる
ことになり、結果としてテスト効率を低下させることに
なる。そこで、実施の形態２では、書込データパターン
を設定するに際して、書込データパターンを指定するた
めの使用端子数を最小限の１端子のみに抑え、同測数の
低下によるテスト効率の低下を招かないようにしてい
る。
【０１１６】実施の形態２による半導体記憶装置１１の
全体構成は、実施の形態１による半導体装置１０の構成
と同じであるので、その説明は繰り返さない。
【０１１７】図１２，図１３は、実施の形態２による半
導体記憶装置１１のデータ書込みに関する部分を機能的
に説明するための機能ブロック図である。なお、図１２
においては、半導体記憶装置１１について、データ入力
に関する主要部分のみが代表的に示される。
【０１１８】図１２を参照して、半導体記憶装置１１
は、外部からデータを入力する入力回路２７１〜２７８
と、入力回路２７１から出力されたデータを受け、マル
チビットテストモード信号ＴＭＢＴに応じて選択的にデ
ータバス対ＮＤＢ０またはデータバス対ＷＴＤＢ１へ出
力するライトデータバスドライバ３７１と、入力回路２
７２〜２７４から出力されたデータを受け、データバス
対ＮＤＢ１〜ＮＤＢ３へ出力するライトデータバスドラ
イバ３７２〜３７４と、入力回路２７５から出力された
データを受け、マルチビットテストモード信号ＴＭＢＴ
に応じて選択的にデータバス対ＮＤＢ４またはデータバ
ス対ＷＴＤＢ２へ出力するライトデータバスドライバ３
７５と、入力回路２７６〜２７８から出力されたデータ
を受け、データバス対ＮＤＢ５〜ＮＤＢ７へ出力するラ
イトデータバスドライバ３７６〜３７８とを含む。
【０１１９】また、半導体記憶装置１１は、ライトデー
タバスドライバ３７１から受けた書込データを内部信号
ＷＤＣＮＶ０に応じて一部反転してデータバス対ＴＤＢ
０〜ＴＤＢ３に書込む書込データ反転回路６０と、ライ
トデータバスドライバ３７５から受けた書込データを内
部信号ＷＤＣＮＶ１に応じて一部反転してデータバス対
ＴＤＢ４〜ＴＤＢ７に書込む書込データ反転回路６２と
を含む。内部信号ＷＤＣＮＶ０，ＷＤＣＮＶ１は、後述
するテストモード制御回路６４によって発生される。
【０１２０】なお、データバス対ＮＤＢ０〜ＮＤＢ３，
ＴＤＢ０〜ＴＤＢ３、スイッチＳ１〜Ｓ４、入出力制御
回路３４１〜３４４およびセンスアンプＳＡ０〜ＳＡ３
については、図２において既に説明しているので、その
説明は繰り返さない。
【０１２１】また、半導体記憶装置１１においては、入
力回路２７１〜２７４からセンスアンプＳＡ０〜ＳＡ３
までを構成する部分と、入力回路２７５〜２７８からセ
ンスアンプＳＡ４〜ＳＡ７までを構成する部分とは回路
構成が同じであるので、データバス対ＮＤＢ４〜ＮＤＢ
７，ＴＤＢ４〜ＴＤＢ７、スイッチＳ５〜Ｓ８、入出力
制御回路３４５〜３４８およびセンスアンプＳＡ４〜Ｓ
Ａ７については、説明を繰返さない。
【０１２２】通常動作モード時、ライトデータバスドラ
イバ３７１〜３７８は、入力回路２７１〜２７８が受け
た書込データを入力回路２７１〜２７８から受け、デー
タバス対ＮＤＢ０〜ＮＤＢ７へ出力する。そして、スイ
ッチＳ１〜Ｓ８は、マルチビットテストモード信号ＴＭ
ＢＴに応じて、データバス対ＮＤＢ０〜ＮＤＢ７を入出
力制御回路３４１〜３４８と接続し、データバス対ＮＤ
Ｂ０〜ＮＤＢ７から入出力制御回路３４１〜３４８およ
びセンスアンプＳＡ０〜Ｓ７を介して、それぞれメモリ
セルアレイＭＡのメモリセルに書込データが書込まれ
る。
【０１２３】マルチビットテストモード時、縮退された
書込データは、入力回路２７１，２７５にのみ入力され
る。そして、マルチビットテストモード信号ＴＭＢＴに
応じて、ライトデータバスドライバ３７１は、入力回路
２７１から受けた書込データをデータバス対ＷＴＤＢ１
へ出力し、ライトデータバスドライバ３７５は、入力回
路２７５から受けた書込データをデータバス対ＷＴＤＢ
２へ出力する。
【０１２４】書込データ反転回路６０は、ライトデータ
バスドライバ３７１からデータバス対ＷＴＤＢ１を介し
て書込データを受け、内部信号ＷＤＣＮＶ０がＨレベル
のとき、データバス対ＴＤＢ１，ＴＤＢ２へ出力する書
込データの論理レベルを反転する。また、書込データ反
転回路６２は、内部信号ＷＤＣＮＶ１がＨレベルのと
き、データバス対ＴＤＢ５，ＴＤＢ６へ出力する書込デ
ータの論理レベルを反転する。
【０１２５】スイッチＳ１〜Ｓ８は、マルチビットテス
トモード信号ＴＭＢＴに応じて、データバス対ＴＤＢ０
〜ＴＤＢ７を入出力制御回路３４１〜３４８と接続す
る。そして、データバス対ＴＤＢ０〜ＴＤＢ７から入出
力制御回路３４１〜３４８およびセンスアンプＳＡ０〜
ＳＡ７を介して、書込データが並列にメモリセルアレイ
ＭＡに書込まれる。
【０１２６】また、図１３を参照して、実施の形態２に
よる半導体記憶装置１１は、外部テストパターン設定信
号Ａ９と、内部テストパターン設定信号ＴＭＢＴＡ，Ｔ
ＭＢＴＢ，ＴＭＢＴＣとを受け、内部信号ＷＤＣＮＶ
０，ＷＤＣＮＶ１およびマルチビットテストモード信号
ＴＭＢＴを発生するテストモード制御回路６４を備え
る。
【０１２７】内部テストパターン設定信号ＴＭＢＴＢ
は、半導体記憶装置１１がマルチビットテストモード時
にＨレベルとなる信号であり、制御コマンドによって設
定される。外部テストパターン設定信号Ａ９は、書込デ
ータパターンを指定するための信号として外部から設定
され、通常動作モード時のアドレス信号Ａ９に対応する
アドレス端子に入力される。内部テストパターン設定信
号ＴＭＢＴＡ，ＴＭＢＴＣは、書込データパターンを指
定するための内部信号であって、制御コマンドによって
設定される。
【０１２８】この実施の形態２による半導体記憶装置１
１では、書込データパターンを指定するために新たに使
用される端子は、外部テストパターン設定信号Ａ９を入
力するための端子１つだけである。そして、外部テスト
パターン設定信号Ａ９と、内部テストパターン設定信号
ＴＭＢＴＡ，ＴＭＢＴＣとの論理レベルの組合せによっ
て、複数の書込データパターンが実現される。
【０１２９】図１４〜図１８は、テストモード制御回路
６４の回路構成を示す回路図である。
【０１３０】図１４を参照して、テストモード制御回路
６４は、外部テストパターン設定信号Ａ９を受けて反転
し、内部信号／Ａ９を出力するインバータ５１８を含
む。
【０１３１】図１５を参照して、テストモード制御回路
６４は、さらに、内部テストパターン設定信号ＴＭＢＴ
Ａ，ＴＭＢＴＣを受けるＮＯＲゲート５１９と、ＮＯＲ
ゲート５１９からの出力を受けて反転し、内部信号ＴＭ
ＢＴ＿ＩＮＶを出力するインバータ５２０とを含む。
【０１３２】図１６を参照して、テストモード制御回路
６４は、さらに、内部テストパターン設定信号ＴＭＢＴ
Ａ，ＴＭＢＴＢ，ＴＭＢＴＣを受けるＮＯＲゲート５２
１と、ＮＯＲゲート５２１からの出力を受けて反転し、
マルチビットテストモード信号ＴＭＢＴを出力するイン
バータ５２２とを含む。
【０１３３】内部信号ＴＭＢＴ＿ＩＮＶは、内部テスト
パターン設定信号ＴＭＢＴＡ，ＴＭＢＴＣのいずれかが
ＨレベルのときＨレベルとなる。また、マルチビットテ
ストモード信号ＴＭＢＴは、内部テストパターン設定信
号ＴＭＢＴＡ，ＴＭＢＴＢ，ＴＭＢＴＣの少なくとも１
つの信号がＨレベルのときＨレベルとなる。
【０１３４】また、図１７を参照して、テストモード制
御回路６４は、さらに、内部テストパターン設定信号Ｔ
ＭＢＴＡおよび外部テストパターン設定信号Ａ９を受け
るＥＸＯＲゲート５２３と、ＥＸＯＲゲート５２３およ
び内部信号ＴＭＢＴ＿ＩＮＶを受けて内部信号ＷＤＣＮ
Ｖ０を出力するＮＡＮＤゲート５２４とを含む。
【０１３５】内部信号ＷＤＣＮＶ０は、内部信号ＴＭＢ
Ｔ＿ＩＮＶがＨレベルであって、外部テストパターン設
定信号Ａ９の論理レベルが内部テストパターン設定信号
ＴＭＢＴＡの論理レベルと同一論理レベルに設定される
ときＨレベルとなり、異なる論理レベルに設定されると
きはＬレベルとなる。
【０１３６】図１８を参照して、テストモード制御回路
６４は、さらに、内部信号／Ａ９および内部テストパタ
ーン設定信号ＴＭＢＴＣを受けるＡＮＤゲート５２５
と、外部テストパターン設定信号Ａ９および内部テスト
パターン設定信号ＴＭＢＴＡを受けるＡＮＤゲート５２
６と、ＡＮＤゲート５２５，５２６の出力を受けるＮＯ
Ｒゲート５２７と、ＮＯＲゲート５２７の出力を受けて
反転し、内部信号ＷＤＣＮＶ１を出力するインバータ５
２８とからなる。
【０１３７】内部信号ＷＤＣＮＶ１は、内部テストパタ
ーン設定信号ＴＭＢＴＡがＨレベルであって外部テスト
パターン設定信号Ａ９がＨレベルに設定されるとき、ま
たは、内部テストパターン設定信号ＴＭＢＴＣがＨレベ
ルであって外部テストパターン設定信号Ａ９がＬレベル
に設定されるときＨレベルとなる。
【０１３８】図１９は、図１４〜図１８に示した回路で
構成されるテストモード制御回路６４が内部テストパタ
ーン設定信号ＴＭＢＴＡ，ＴＭＢＴＣおよび外部テスト
パターン設定信号Ａ９の論理レベルに応じて出力する内
部信号ＷＤＣＮＶ０，ＷＤＣＮＶ１の論理レベルの状態
をまとめた図である。
【０１３９】図１９を参照して、テストモード制御回路
６４は、内部信号ＷＤＣＮＶ０，ＷＤＣＮＶ１の論理レ
ベルの組合せによってとり得る４通りの書込データパタ
ーンを書込データ反転回路６０，６２へ設定する。そし
て、内部信号ＷＤＣＮＶ０，ＷＤＣＮＶ１をそれぞれ受
けた書込データ反転回路６０，６２は、受けた内部信号
ＷＤＣＮＶ０，ＷＤＣＮＶ１がＨレベルのとき、メモリ
セルアレイＭＡに並列に書込む４ビットのデータの内２
つのビットのデータの論理レベルを反転する。
【０１４０】図２０は、テストモード制御回路６４によ
って設定される書込データパターンを可視的に示した図
である。
【０１４１】図２０を参照して、黒色で示されるセンス
アンプによって書込まれるデータが、データ書込反転回
路６０，６２において論理レベルが反転されたデータで
あることを示す。
【０１４２】ケース１においては、内部信号ＷＤＣＮＶ
０，ＷＤＣＮＶ１がそれぞれＬレベル，Ｈレベルとな
り、書込データ反転回路６２によって、センスアンプＳ
Ａ５，ＳＡ６から書込まれるデータが反転される。
【０１４３】ケース２においては、内部信号ＷＤＣＮＶ
０，ＷＤＣＮＶ１がそれぞれＨレベル，Ｌレベルとな
り、書込データ反転回路６０によって、センスアンプＳ
Ａ１，ＳＡ２から書込まれるデータが反転される。
【０１４４】ケース３においては、内部信号ＷＤＣＮＶ
０，ＷＤＣＮＶ１がいずれもＨレベルとなり、書込デー
タ反転回路６０，６２によって、センスアンプＳＡ１，
ＳＡ２，ＳＡ５，ＳＡ６から書込まれるデータが反転さ
れる。
【０１４５】ケース４においては、内部信号ＷＤＣＮＶ
０，ＷＤＣＮＶ１がいずれもＬレベルとなり、いずれの
データも反転されない。
【０１４６】なお、上述の実施の形態では、書込データ
反転回路６０，６２は、それぞれ内部信号ＷＤＣＮＶ
０，ＷＤＣＮＶ１に応じて、メモリセルアレイＭＡに並
列に書込む４ビットの書込データの内２つのビットのデ
ータの論理レベルを反転したが、反転パターンは、その
ようなパターンに限られるものではなく、その他のデー
タが反転されるものであってもよい。
【０１４７】また、特に図示しないが、この半導体記憶
装置１１は、マルチビットテストにおいて、メモリセル
アレイＭＡから並列に読出されたデータについて、書込
データ反転回路６０，６２によって反転されて書込まれ
たデータの論理レベルを反転する読出データ反転回路を
さらに備えている。そして、読出データ反転回路から出
力された読出データがＩ／Ｏコンバイナ５０に出力さ
れ、リードアンプによってマルチビットテストの判定が
行なわれる。
【０１４８】以上のように、実施の形態２による半導体
記憶装置１１によれば、マルチビットテストにおいて、
一部の書込データを反転できるようにしたので、複数の
書込データパターンを書込むことができ、ビット線対間
の干渉テストなど、より不良検出力の高いマルチビット
テストが実現できる。
【０１４９】さらに、実施の形態２による半導体記憶装
置１１によれば、新たに端子を１つ使用するのみで、最
低限必要とされる４ケースの書込データパターンを生成
できるようにしたので、使用端子数は最小限に抑えら
れ、マルチビットテストにおける同測数を大きく減らす
ことなく、かつ、不良検出力が上がることで、全体とし
てテスト効率を向上させることができる。
【０１５０】なお、上述した実施の形態１，２による半
導体記憶装置１０，１１は、同期型の半導体記憶装置で
あるが、適用される半導体記憶装置は、非同期型であっ
てもよいし、また、ダブルレート同期型などであっても
よい。
【０１５１】また、この実施の形態１，２では、マルチ
ビットテスト時に縮退されるビットは４ビットであった
が、これは４ビットに限られるものではなく、より多く
のビット数が縮退されるものであってもよい。
【０１５２】今回開示された実施の形態は、すべての点
で例示であって制限的なものではないと考えられるべき
である。本発明の範囲は、上記した実施の形態の説明で
はなくて特許請求の範囲によって示され、特許請求の範
囲と均等の意味および範囲内でのすべての変更が含まれ
ることが意図される。
【図面の簡単な説明】
【図１】 この発明による半導体記憶装置の全体構成を
示す概略ブロック図である。
【図２】 実施の形態１による半導体記憶装置のデータ
読出しに関する部分を機能的に説明するための機能ブロ
ック図である。
【図３】 図２に示すＩ／Ｏコンバイナの回路構成を説
明する回路図である。
【図４】 図２に示すリードアンプの回路構成を説明す
る第１の回路図である。
【図５】 図２に示すリードアンプの回路構成を説明す
る第２の回路図である。
【図６】 図２に示すリードアンプの回路構成を説明す
る第３の回路図である。
【図７】 図２に示すリードアンプの回路構成を説明す
る第４の回路図である。
【図８】 図２に示すリードアンプの回路構成を説明す
る第５の回路図である。
【図９】 図２に示すリードアンプの回路構成を説明す
る第６の回路図である。
【図１０】 マルチビットテスト時の代表的な信号の波
形を示す第１のタイミングチャートである。
【図１１】 マルチビットテスト時の代表的な信号の波
形を示す第２のタイミングチャートである。
【図１２】 実施の形態２による半導体記憶装置のデー
タ書込みに関する部分を機能的に説明するための第１の
機能ブロック図である。
【図１３】 実施の形態２による半導体記憶装置のデー
タ書込みに関する部分を機能的に説明するための第２の
機能ブロック図である。
【図１４】 図１３に示すテストモード制御回路の回路
構成を示す第１の回路図である。
【図１５】 図１３に示すテストモード制御回路の回路
構成を示す第２の回路図である。
【図１６】 図１３に示すテストモード制御回路の回路
構成を示す第３の回路図である。
【図１７】 図１３に示すテストモード制御回路の回路
構成を示す第４の回路図である。
【図１８】 図１３に示すテストモード制御回路の回路
構成を示す第５の回路図である。
【図１９】 図１３に示すテストモード制御回路が出力
する内部信号の論理レベルの状態をまとめた図である。
【図２０】 図１３に示すテストモード制御回路によっ
て設定される書込データパターンを可視的に示した図で
ある。
【図２１】 マルチビットテスト機能を備えた従来の半
導体記憶装置のデータ読出しに関する部分を機能的に説
明するための機能ブロック図である。
【図２２】 図２１に示すリードアンプの回路構成を説
明する第１の回路図である。
【図２３】 図２１に示すリードアンプの回路構成を説
明する第２の回路図である。
【図２４】 マルチビットテスト機能を備えた従来の半
導体記憶装置のデータ書込みに関する部分を機能的に説
明するための機能ブロック図である。
【符号の説明】
１０，１１ 半導体記憶装置、１２ 制御信号端子、１
４ クロック端子、１６ アドレス端子、１８ データ
入出力端子、２０ 制御信号バッファ、２２クロックバ
ッファ、２４ アドレスバッファ、２６ 入出力バッフ
ァ、２８ 制御回路、３０ 行アドレスデコーダ、３２
列アドレスデコーダ、３４，３４１〜３４８，７１１
〜７１４ 入出力制御回路、３６，ＳＡ０〜ＳＡ７，Ｓ
Ａ１００〜ＳＡ１０３ センスアンプ、３８，ＭＡ，Ｍ
Ａ１００ メモリセルアレイ、５０，７４１ Ｉ／Ｏコ
ンバイナ、５２３ ＥＸＯＲゲート、５０１，５０２，
５０８，５１７，５１８，５２０，５２２，５２８，７
５４ インバータ、６０，６２ 書込データ反転回路、
６４ テストモード制御回路、２６１〜２６４，７３１
〜７３４ 出力回路、２７１〜２７８，７７１〜７７４
入力回路、３５１〜３５４，７２１〜７２４ リード
アンプ、３７１〜３７８，７６１〜７６４ライトデータ
バスドライバ、５０３，５０４，５１０，５１２，５１
４，５１６，５１９，５２１，５２７，７５３ ＮＯＲ
ゲート、５０７，５２４，７５１，７５２ ＮＡＮＤゲ
ート、５０９，５１１，５１３，５１５，５２５，５２
６ＡＮＤゲート、ＢＬ０〜ＢＬ３，ＢＬ１００〜ＢＬ１
０３ ビット線対、ＬＩＯ０〜ＬＩＯ７，ＬＩＯ１００
〜ＬＩＯ１０３ Ｉ／Ｏ線対、Ｓ１〜Ｓ８，Ｓ１０１〜
Ｓ１０４ スイッチ、ＮＤＢ０〜ＮＤＢ７，ＴＤＢ０〜
ＴＤＢ７，ＲＤＡＭＰ０〜ＲＤＡＭＰ３，ＲＴＤＢ，Ｗ
ＴＤＢ１，ＷＴＤＢ２ データバス対、Ｎ１〜Ｎ１１，
Ｎ２１〜Ｎ２３，Ｎ１０１〜Ｎ１１１ ＮチャネルＭＯ
Ｓトランジスタ、Ｐ１〜Ｐ３，Ｐ２１〜Ｐ２８，Ｐ１０
１〜Ｐ１０３ ＰチャネルＭＯＳトランジスタ、ＲＤ，
／ＲＤ ノード対、ＮＤ１〜ＮＤ５，ＮＤ１０１，ＮＤ
１０２ ノード。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 古谷 清広 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G132 AA08 AB01 AC03 AC04 AG01 AK07 AK09 AL05 AL09 5L106 AA15 DD03 DD06 DD11 EE02 GG02 GG07

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 データを記憶するメモリセルアレイと、
    マルチビットテストにおいて、前記メモリセルアレイか
    ら並列に読出される複数ビットの読出データの論理レベ
    ルに対する期待値データを受け、前記読出データの論理
    レベルが前記期待値データの論理レベルと一致するか否
    かを判定する判定回路と、 前記判定回路の判定結果を出力する出力回路とを備える
    半導体記憶装置。
  2. 【請求項２】 前記判定回路は、前記複数ビットの読出
    データが縮退された縮退データの論理レベルが前記期待
    値データの論理レベルと一致するか否かを判定する、請
    求項１に記載の半導体記憶装置。
  3. 【請求項３】 前記複数ビットの読出データを縮退して
    前記縮退データを出力する縮退回路と、 受けたデータの信号レベルを増幅して前記出力回路へ出
    力するリードアンプとをさらに備え、 前記リードアンプは、 当該半導体記憶装置の通常動作時、前記メモリセルアレ
    イから読出された読出データの信号レベルを増幅して前
    記出力回路へ出力し、 前記マルチビットテスト時、前記縮退回路から出力され
    た前記縮退データを受け、前記判定回路の判定結果を前
    記出力回路へ出力する、請求項２に記載の半導体記憶装
    置。
  4. 【請求項４】 前記縮退回路は、前記メモリセルアレイ
    から並列に読出された前記複数ビットの読出データの論
    理レベルがいずれも第１の論理レベルであるとき第１の
    縮退結果を示す前記縮退データを出力し、前記メモリセ
    ルアレイから並列に読出された前記複数ビットの読出デ
    ータの論理レベルがいずれも第２の論理レベルであると
    き第２の縮退結果を示す前記縮退データを出力し、前記
    メモリセルアレイから並列に読出された前記複数ビット
    の読出データの論理レベルが全て一致していないとき第
    ３の縮退結果を示す前記縮退データを出力し、 前記判定回路は、前記縮退データが前記第１の縮退結果
    であり、かつ、前記期待値データの論理レベルが前記第
    １の論理レベルであるとき、または、前記縮退データが
    前記第２の縮退結果であり、かつ、前記期待値データの
    論理レベルが前記第２の論理レベルであるとき、前記複
    数ビットに対するデータの書込／読出が正常に行なわれ
    たと判定する、請求項３に記載の半導体記憶措置。
  5. 【請求項５】 前記期待値データは、当該半導体記憶装
    置の通常動作時に使用される端子のいずれかを介して外
    部から設定される、請求項１に記載の半導体記憶装置。
  6. 【請求項６】 前記メモリセルアレイに並列に書込まれ
    る複数ビットの書込データが縮退された縮退データを受
    ける入力回路と、 内部発生される内部テストパターン設定信号に基づい
    て、前記複数ビットの書込データの書込データパターン
    信号を発生するテストモード制御回路と、 前記マルチビットテストにおいて、前記書込データパタ
    ーン信号に基づいて、前記メモリセルアレイに並列に書
    込まれる前記複数ビットの書込データの一部の論理レベ
    ルを反転する書込データ反転回路と、 前記メモリセルアレイから並列に読出された前記複数ビ
    ットの読出データについて、前記書込データ反転回路に
    よって論理レベルが反転されたデータの論理レベルを再
    度反転して前記判定回路へ出力する読出データ反転回路
    とをさらに備える、請求項１に記載の半導体記憶装置。
  7. 【請求項７】 前記内部テストパターン設定信号は、当
    該半導体記憶装置に指示される複数のコマンドの１つに
    基づいて内部発生される、請求項６に記載の半導体記憶
    装置。
  8. 【請求項８】 前記テストモード制御回路は、所定の１
    つの端子から入力される外部テストパターン設定信号を
    受け、前記内部テストパターン設定信号と前記外部テス
    トパターン設定信号とに基づいて、前記複数ビットの書
    込データの一部の論理レベルを反転する、請求項６に記
    載の半導体記憶装置。
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