JP5972501B1 - センシング回路を使用して比較演算を実行するための装置及び方法 - Google Patents

センシング回路を使用して比較演算を実行するための装置及び方法 Download PDF

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Abstract

本開示は、センシング回路を使用して比較及び／または通知演算を実行することに関する装置及び方法を含む。例示的な方法は、電圧へメモリ・アレイの入出力（ＩＯ）線を充電することを含むことが可能である。この方法は、メモリ・アレイに格納されたデータが比較値に一致するかどうかを判定することを含むことが可能である。格納されたデータが比較値に一致するかどうかの判定は、メモリ・アレイの複数のアクセス線を活性化することを含むことが可能である。この判定は、複数のアクセス線へ結合された複数のメモリ・セルをセンシングすることを含むことが可能である。この判定は、ＩＯ線の電圧が複数のメモリ・セルへ対応する選択されたデコード線の活性化に応じて変化するかどうかをセンシングすることを含むことが可能である。【選択図】図２

Description

本開示は、一般に半導体メモリ及び方法に関し、さらに特にセンシング回路を使用して比較演算を実行することに関連する装置及び方法に関する。
メモリ・デバイスは、コンピュータまたは他の電子システム中の内部の、半導体、集積回路として典型的に提供される。揮発性及び不揮発性メモリを含む複数の異なる種類のメモリがある。揮発性メモリは、そのデータ（例えば、ホスト・データ、エラー・データ等）を維持するために電力を必要とする可能性があり、とりわけ、ランダム・アクセス・メモリ（ＲＡＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）、及びサイリスタ・ランダム・アクセス・メモリ（ＴＲＡＭ）を含む。不揮発性メモリは、電力を供給されない場合に格納されたデータを保持することで永続的なデータを提供することが可能であり、とりわけＮＡＮＤフラッシュ・メモリ、ＮＯＲフラッシュ・メモリ、ならびに相変化ランダム・アクセス・メモリ（ＰＣＲＡＭ）、抵抗変化型ランダム・アクセス・メモリ（ＲＲＡＭ）、及びスピン・トルク注入ランダム・アクセス・メモリ（ＳＴＴ ＲＡＭ）のような磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）のような抵抗変化型メモリを含むことが可能である。
電子システムは、複数の処理手段（例えば、一つ以上のプロセッサ）を含む場合が多く、処理手段は、インストラクションを取得し実行することができ、適切な位置へ実行されたインストラクションの結果を格納することができる。プロセッサは、算術論理演算ユニット（ＡＬＵ）回路、浮動小数点ユニット（ＦＰＵ）回路、及び／または組み合わせ論理ブロックのような、複数の機能ユニットを備えることが可能であり、組み合わせ論理ブロックは、例えば、データ（例えば、一つ以上のオペランド）で、ＡＮＤ、ＯＲ、ＮＯＴ、ＮＡＮＤ、ＮＯＲ、及びＸＯＲ論理演算のような、論理演算を実行することでインストラクションを実行するために使用されることが可能である。例えば、この機能ユニット回路（ＦＵＣ）は、オペランドで加算、減算、乗算、及び／または除算のような算術演算を実行するために使用されることができる。
電子システム中の複数のコンポーネントは、実行のためにＦＵＣへインストラクションを提供することに関与することができる。このインストラクションは、例えば、コントローラ及び／またはホスト・プロセッサのような処理手段により、生成されることができる。データ（例えば、インストラクションを実行するオペランド）は、ＦＵＣによりアクセス可能であるメモリ・アレイに格納されることができる。インストラクション及び／またはデータは、メモリ・アレイから取得されることができ、ＦＵＣがデータでインストラクションを実行し始める前に配列決定及び／またはバッファリングされることができる。さらに、ＦＵＣにより一つまたは複数のクロック・サイクル中に異なる種類の演算を実行することができるので、インストラクション及び／またはデータの中間結果をまた配列決定及び／またはバッファリングすることができる。
インストラクションを実行すること（例えば、プログラム実行の部分として）は比較演算のような演算を実行することを伴う可能性があり、結果は、例えば、アルゴリズムの実行フローの部分として処理手段へ提供（例えば、通知）されることが可能である。このような比較及び通知機能性は、例えば、多くの場合にプログラム実行の部分である、“ｉｆ−ｔｈｅｎ−ｅｌｓｅ”プログラム・フローを有効にすることが可能である。
図１は本開示の複数の実施形態に従いメモリ・デバイスを含むコンピューティング・システム形式の装置のブロック図である。 図２は本開示の複数の実施形態に従いセンシング回路へ結合されたメモリ・アレイの一部の回路図を示す。 図３は本開示の複数の実施形態に従いセンシング回路へ結合されたメモリ・アレイの一部の回路図を示す。 図４は本開示の複数の実施形態に従い比較演算を実行するための方法の実施例を図示する。
本開示は、センシング回路を使用して比較演算を実行することに関連する装置及び方法を含む。例示的な方法は、一つの電圧（例えば、プリチャージ電圧）へメモリ・アレイの入出力（ＩＯ）線（例えば、ローカルＩＯ線（ＬＩＯ線））を充電（例えば、プリチャージ）することを備える。方法は、メモリ・アレイに格納されたデータがメモリ・アレイの複数のアクセス線を活性化し、複数のアクセス線へ結合された複数のメモリ・セルをセンシングすることで比較値に一致するかどうかを判定することを有することが可能である。方法は、ＬＩＯ線の電圧（例えば、プリチャージ電圧）が複数のメモリ・セルへ対応する選択されたデコード線（例えば、列デコード線）の活性化に応じて変化するかどうかをセンシングすることを有することが可能である。本開示において、“線”は少なくとも２つのノード間の動作可能な結合を意味する。
本開示の複数の実施形態は、比較値（例えば、特定のデータ値及び／またはデータ値セット）及びメモリ・アレイに格納されたデータ値間で一致があるかどうかを判定することとの関連で改良された比較及び通知機能性のような利点を提供することが可能である。例えば、複数の実施形態は、例えば、バス（例えば、データ・バス、アドレス・バス、制御バス）を介してメモリ・アレイ及びセンシング回路からデータを転送することなく、特定のデータが複数のメモリ・セルに格納されるかどうかを識別することを提供することが可能である。アレイに格納されたデータが比較値へ一致するかどうかの判定は、例えば、制御回路へ（例えば、オンダイ・コントローラへ及び／または外部ホストへ）通知されることが可能である。アレイに格納されたデータが比較値に一致するかどうかの判定は、メモリ・アレイに通知されることが可能である。このような比較および通知機能性は、複数の論理演算（例えば、ＡＮＤ、ＮＯＴ、ＮＯＲ、ＮＡＮＤ、ＸＯＲ等）を実行することと関連することが可能である。しかしながら、実施形態はこれらの実施例に限定されない。
また、さまざまな処理手段と関連したＦＵＣのような回路は、メモリ・アレイと関連したピッチ・ルールへ適合しない場合がある。例えば、メモリ・アレイのセルは、“Ｆ”がセルへ対応する特徴的な形状である、４Ｆ2または６Ｆ2セル・サイズを有することができる。先のシステムのＦＵＣと関連したデバイス（例えば、論理ゲート）は、例えば、チップ・サイズ及び／またはメモリ密度に影響を与え得る、メモリ・セルとピッチで形成されることが可能ではない場合がある。
本開示の以下の詳細な説明において、本明細書の一部を構成する添付の図面を参照し、ここで本開示の一つ以上の実施形態を実施することができる方法を実例として示される。これらの実施形態は、当業者が本開示の実施形態を実施することを可能にするために十分に詳細に記載され、他の実施形態を利用することができ、そのプロセス、電気的、及び／または構造的変化は本開示の範囲から逸脱することなくなされ得ることが理解されるべきである。本明細書で使用されるように、特に図面の参照番号に関して、指示子“Ｎ”、“Ｐ”、“Ｒ”等は、そのように指示された複数の特定の特徴を含む可能性があることを示すことが可能である。本明細書で使用されるように、“複数の”特定のものはこのようなものの一つ以上を参照することが可能である（例えば、複数のメモリ・アレイは一つ以上のメモリ・アレイを参照することが可能である）。
本明細書の図は、最初の一つの数字または複数の数字が図面の図番号に対応し残りの数字が図面中の素子またはコンポーネントを識別する番号付け規則に従う。異なる図間の同様の素子またはコンポーネントは、同様の数字の使用により同定されることができる。例えば、１３０は図１の素子“３０”を参照にすることができ、同様の素子は図２の２３０として参照されることができる。理解されるように、本明細書のさまざまな実施形態に示された素子は、本開示の複数のさらなる実施形態を提供するために追加、交換、及び／または排除されることが可能である。加えて、理解されるように、図で提供された素子の割合及び相対的な大きさは、本発明の特定の実施形態を説明することを意図しており、限定的な意味で解釈されるべきではない。
図１は、本開示の複数の実施形態に従いメモリ・デバイス１２０を含むコンピューティング・システム１００の形式の装置のブロック図である。本明細書で使用されるように、メモリ・デバイス１２０、メモリ・アレイ１３０、及び／またはセンシング回路１５０は、また個別に“装置”とみなされることができる。
システム１００は、メモリ・デバイス１２０へ結合されたホスト１１０を含み、メモリ・デバイス１２０は、メモリ・アレイ１３０を含む、む。ホスト１１０は、さまざまな他の種類のホストの中で、パーソナル・ラップトップ・コンピュータ、デスクトップ・コンピュータ、デジタル・カメラ、携帯電話、またはメモリ・カード・リーダのようなホスト・システムであることが可能である。ホスト１１０は、システム・マザーボード及び／またはバックプレーンを含むことが可能であり、複数の処理手段（例えば、一つ以上のプロセッサ、マイクロプロセッサ、またはいくつかの他の種類の制御回路）を含むことが可能である。システム１００は独立した集積回路を含むことが可能である、またはホスト１１０及びメモリ・デバイス１２０の両方は同じ集積回路上にあることが可能である。システム１００は、例えば、サーバ・システム及び／または高性能コンピューティング（ＨＰＣ）・システム及び／またはその一部であることが可能である。図１で示された実施例はフォン・ノイマン・アーキテクチャを有するシステムを図示するが、本開示の実施形態は、フォン・ノイマン・アーキテクチャとよく関連した一つ以上のコンポーネント（例えば、ＣＰＵ、ＡＬＵ等）を含まなくてもよい非フォン・ノイマン・アーキテクチャ（例えば、チューリング・マシン）に実装されることが可能である。
明確にするために、システム１００は、本開示に特に関連のある特徴に焦点を当てるように簡略化されている。メモリ・アレイ１３０は、例えば、ＤＲＡＭアレイ、ＳＲＡＭアレイ、ＳＴＴ ＲＡＭアレイ、ＰＣＲＡＭアレイ、ＴＲＡＭアレイ、ＲＲＡＭアレイ、ＮＡＮＤフラッシュ・アレイ、及び／またはＮＯＲフラッシュ・アレイであることが可能である。アレイ１３０は、アクセス線（本明細書で行線、ワード線または選択線と言われることができる）により結合された行、及びセンス線（本明細書でディジット線またはデータ線と言われることができる）により結合された列に配列されたメモリ・セルを備えることが可能である。単一のアレイ１３０を図１に示すが、実施形態はそのように限定されない。例えば、メモリ・デバイス１２０は複数のアレイ１３０（例えば、複数のＤＲＡＭセル・バンク）を含むことができる。例示的なＤＲＡＭアレイを図２及び３と関連して記載する。
メモリ・デバイス１２０は、アドレス回路１４２を含み、Ｉ／Ｏ回路１４４を介してＩ／Ｏバス１５６（例えば、データ・バス）上に提供されたアドレス信号をラッチする。アドレス信号は受信され、行デコーダ１４６及び列デコーダ１５２により復号され、メモリ・アレイ１３０にアクセスする。データは、センシング回路１５０を使用してセンス線での電圧及び／または電流変化をセンシングすることでメモリ・アレイ１３０から読み出されることが可能である。センシング回路１５０は、メモリ・アレイ１３０からデータのページ（例えば、行）を読み出しラッチすることが可能である。Ｉ／Ｏ回路１４４は、Ｉ／Ｏバス１５６上でホスト１１０と双方向データ通信するために使用されることが可能である。書き込み回路１４８はメモリ・アレイ１３０へデータを書き込むために使用される。
制御回路１４０は、ホスト１１０から制御バス１５４により提供された信号を復号する。これらの信号は、データ読み出し、データ書き込み、及びデータ消去演算を含む、メモリ・アレイ１３０上で実行された演算を制御するために使用される、チップ・イネーブル信号、書き込みイネーブル信号、及びアドレス・ラッチ信号を含むことが可能である。さまざまな実施形態において、制御回路１４０は、ホスト１１０からのインストラクションを実行することができる。制御回路１４０は、ステート・マシン、シーケンサ、または他の種類のコントローラ（例えば、オンダイ・コントローラ）であることが可能である。
センシング回路１５０の実施例は、図２及び３と関連してさらに以下で記載される。例えば、複数の実施形態において、センシング回路１５０は、複数のセンス・アンプ（例えば、図２で示されたセンス・アンプ２０６−１，．．．，２０６−Ｐまたは図３で示されたセンス・アンプ３０６）及び複数のコンピュート・コンポーネント（例えば、図３で示されたコンピュート・コンポーネント３３１）を備えることが可能であり、複数のコンピュート・コンポーネントは、アキュムレータを含んでもよく、比較及び通知演算（例えば、相補センス線と関連したデータ上で）を実行するために使用されることが可能である。複数の実施形態において、センシング回路（例えば、１５０）は、入力としてアレイ１３０に格納されたデータを使用して比較及び通知演算を実行し、センス線アドレス・アクセスを介して転送することなく（例えば、列デコード信号を発することなく）、アレイ１３０へ戻り論理演算の結果を入力することが可能である。このようにして、さまざまな計算機能は、センシング回路の外部の処理手段により（例えば、ホスト１１０と関連したプロセッサ及び／またはＡＬＵ回路のようなデバイス１２０上（例えば、制御回路１４０または何かの上）に設置された他の処理回路により）実行されることよりもセンシング回路１５０を使用してアレイ１３０内で実行される可能性がある。さまざまな従来の手法において、オペランドと関連したデータは、例えば、センシング回路を介してメモリから読み出され、ローカルＩ／Ｏ線を介して外部ＡＬＵ回路へ提供される。外部ＡＬＵ回路はオペランドを使用して計算機能を実行し、結果はローカルＩ／Ｏ線を介してアレイへ戻される。対照的に、本開示の複数の実施形態において、センシング回路（例えば、１５０）は、メモリ（例えば、アレイ１３０）に格納されたデータ上で論理演算を実行し、センシング回路へ結合されたローカルＩ／Ｏ線を有効にすることなくメモリへ結果を格納するように構成されることが可能である。
図２は、本開示の複数の実施形態に従いセンシング回路へ結合されたメモリ・アレイの一部の回路図を示す。この実施例において、メモリ・アレイはメモリ・セル（ＭＣ）２６０−１，．．．，２６０−ＮのＤＲＡＭアレイである。複数の実施形態において、メモリ・セルは破壊読み出しメモリ・セル（例えば、セルに格納されたデータを読み出すことは、読み出された後にセルに当初格納されたデータをリフレッシュするようにデータを破壊する）である。図２のアレイのメモリ・セル２６０−１，．．．，２６０−Ｎは、ワード線２０４により結合された複数の行と、センス線（例えば、ディジット線）２０５−１，．．．，２０５−Ｍにより結合された複数の列に配列されることが可能である。参照しやすいように、センス線２０５−１，．．．，２０５−Ｍは、それぞれの組の相補センス線（例えば、図３の３０５−１及び３０５−２）を表す。図２で、メモリ・セルの１行及び２列のみを示すが、実施形態はこれに限定されない。例えば、特定のアレイはメモリ・セルの複数の列及び／またはセンス線（例えば、４，０９６，８，１９２，１６，３８４等）を含むことができる。実施例として、特定のメモリ・セル・トランジスタのゲート（例えば、図３の３０２）はその対応するワード線（２０４）へ結合されることが可能であり、ソース／ドレイン領域はその対応するセンス線（例えば、２０５−１）へ結合されることが可能であり、特定のメモリ・セル・トランジスタの第二ソース／ドレイン領域はその対応するコンデンサ（例えば、図３の３０３）へ結合されることが可能である。
図２のアレイは、本開示の複数の実施形態に従いセンシング回路へ結合されることが可能である。この実施例において、センシング回路はセンス・アンプ２０６−１，．．．，２０６−Ｐ及び２次センス・アンプ（ＳＳＡ）２６８を備える。センシング回路は図１で示されたセンシング回路１５０であることが可能である。センス・アンプ２０６−１〜２０６−Ｐは、それぞれのセンス線２０５−１〜２０５−Ｍへ結合される。センス・アンプ２０６−１〜２０６−Ｐは、図３と関連して以下に記載されたセンス・アンプ３０６のようなセンス・アンプであることが可能である。センス・アンプ２０６−１〜２０６−Ｐは、それぞれトランジスタ２１８−１及び２１８−２を介して入出力線２６６−１（ＩＯ）及び２６６−２（ＩＯ＿）へ結合される。列デコード線２６４−１（ＣＤ−１）〜２６４−Ｒ（ＣＤ−Ｒ）は、トランジスタ２１８−１及び２１８−２のゲートへ結合され、ＩＯ線２６６−１及び２６６−２を介してＳＳＡ２６８へそれぞれのセンス・アンプ２０６−１〜２０６−Ｐによりセンシングされたデータを転送するように選択的に活性化されることが可能である。
操作中に、センス・アンプ（例えば、２０６−１〜２０６−Ｐ）は、選択された行線（例えば、２０４）の活性化に応じて相補センス線（例えば、２０５−１〜２０５−Ｍ）上で差動信号（例えば、電圧または電流）を増幅することでメモリ・セル（例えば、２６０−１〜２６０−Ｎ）に格納されたデータ値（例えば、論理“１”または“０”）をセンシングすることが可能である。実施例として、センス・アンプ２０６−１〜２０６−Ｐは、第一値へ（例えば、Ｖｃｃのような供給電圧へ）相補センス線の組２０５−１のセンス線（例えば、Ｄ）の一方、及び第二値へ（例えば、接地電圧のような基準電圧へ）相補センス線の組２０５−１の他方のセンス線（Ｄ＿）を駆動することが可能である。この方式において、メモリ・セル（例えば、２６０−１）により格納されたデータ値は、例えば、相補センス線の組のセンス線のどれがＶｃｃへ駆動されるかに基づき決定されることが可能である。そのとき相補センス線の組２０５−１〜２０５−Ｍの電圧は、列デコード線２６４−１〜２６４−Ｒの活性化によりＩＯ線２６６−１及び２６６−２へ選択的に転送されることが可能である。この方式において、センス・アンプ２０６−１〜２０６−Ｐによりセンシングされたデータは、ＩＯ線２６６−１及び２６６−２を介してＳＳＡ２６８へ転送されることが可能である。頻繁に、ＳＳＡ２６８は特定の時間に単一のセル（例えば、セル２６０−１〜２６０−Ｎの一つ）からのデータ値を格納することのみが可能であってもよい。このように、ＳＳＡ２６８へセル２６０−１に格納されたデータを転送することを望む場合に、列デコード線２６４−１を活性化し、ＳＳＡ２６８へセル２６０−Ｎに格納されたデータを転送することを望む場合に、列デコード２６４−Ｒを活性化する。両方の線２６４−１及び２６４−Ｒを活性化された場合、ＳＳＡ２６８は、セルのいずれかに格納された実際の格納データ値を判定することが可能でなくてもよい。
しかしながら、さまざまな場合において、列デコード線（例えば、２６４−１〜２６４−Ｒ）の２つ以上を選択的に活性化することは有用であり得る。例えば、複数の列デコード線を選択的に活性化することは、本明細書に記載された複数の実施形態に従い比較演算を実行することに関連して行われることが可能である。例えば、本開示の複数の実施形態において、図２で示されたデータ・パス部分は、メモリ・アレイ（例えば、アレイ１３０）に格納されたデータが、例えば“ｉｆ−ｔｈｅｎ−ｅｌｓｅ”プログラム・フローの部分として、オンダイ制御回路（例えば、制御回路１４０）により、及び／または外部制御回路（例えば、ホスト１１０）により、提供されることができる比較値に一致するかどうかを判定するために動作されることが可能である。
複数の実施形態において、制御回路（例えば、図１の１４０）は、電圧（例えば、プリチャージ電圧）へＩＯ線（例えば、２６６−１）を充電（例えば、プリチャージ）するように構成されることが可能である。例えば、ＩＯ線２６６−１は論理“１”へ対応する電圧（例えば、Ｖｃｃのような供給電圧）へプリチャージされることが可能である。制御回路は、行線（例えば、メモリ・セル２６０−１，．．．，２６０−Ｎを含む行線）及び列デコード線（例えば、ＣＤ−１，．．．，ＣＤ−Ｒ）を選択的に活性化するように構成されることが可能である。センシング回路（例えば、図１の１５０）は、活性化された行線へ結合された複数の選択されたメモリ・セル（例えば、２６０−１，．．．，２６０−Ｎ）をセンシングするように構成されることが可能である。センシング回路は、ＩＯ線２６６−１のプリチャージ電圧が列デコード線ＣＤ−１〜ＣＤ−Ｒの選択的活性化に応じて変化するかどうかを判定するように構成されることが可能である。
複数の実施形態において、制御回路（例えば、図１の１４０）は、センシング回路と併せて、比較機能（例えば、メモリ・アレイに格納されたデータが比較値に一致するかどうかを判定するために）を実行するために使用されることが可能である。実施例として、ＩＯ線２６６−１を特定の電圧へプリチャージすることが可能である。特定の電圧は、データ値へ対応する電圧であることが可能である。例えば、プリチャージ電圧は、論理「１」へ対応することができるＶｃｃのような供給電圧、または論理「０」へ対応することができる接地電圧であることが可能である。
列デコード線ＣＤ−１の活性化は、ＩＯ線２６６−１及び２６６−２へセンス・アンプ２０６−１に格納されたデータへ対応する電圧を供給するトランジスタ２１８−１及び２１８−２を作動させる。このように、ＩＯ線２６６−１のプリチャージ電圧は、センス・アンプ２０６−１（セル２６０−１のような特定のメモリ・セルに格納されたデータを表す）に格納された特定のデータ値に基づき変化することが可能である。例えば、センス・アンプ２０６−１はセル２６０−１に格納された論理０（例えば、接地電圧）をセンシングする場合に、ＣＤ−１を活性化する時にＩＯ線２６６−１上のプリチャージ電圧（例えば、Ｖｃｃ）は引き下げられ（例えば、低下し）、プリチャージ電圧変化での変化はＳＳＡ２６８で検出されることが可能である。このように、プリチャージ電圧で検出された変化は、センシングされたメモリ・セル（例えば、２６０−１）がプリチャージ電圧へ対応するデータ値（例えば、１）と異なるデータ値（例えば、０）を格納することを示す。同様に、センス・アンプ２０６−１はセル２６０−１に格納された論理１（例えば、Ｖｃｃ）をセンシングする場合に、ＣＤ−１を活性化する時にＩＯ線２６６−１上のプリチャージ電圧（例えば、Ｖｃｃ）は引き下げられないし、プリチャージ電圧で変化なしはＳＳＡ２６８で検出される。このように、プリチャージ電圧で検出された変化なしは、センシングされたメモリ・セル（例えば、２６０−１）がプリチャージ電圧へ対応するデータ値（例えば、１）と同じデータ値（例えば、１）を格納することを示す。
プリチャージ電圧が変化するかどうかを判定するＳＳＡ２６８の上記の能力は、例えば、特定の比較値がメモリ・アレイに格納されたデータに一致するかどうかを判定する比較機能を実行するために使用されることが可能である。実施例として、演算は特定の行線へ結合された複数のセルが特定の比較値（例えば、０）を格納するかどうかの情報を必要とする場合に、特定の行線は複数のメモリ・セルに対応するセンス線と併せて活性化されることが可能である。セルのいずれかが０を格納する場合に、ＩＯ線（例えば、ローカルＩＯ線）のプリチャージ電圧を変える（例えば、引き下げる）。演算の結果は、例えば、必要な制御回路（例えば、オンダイ・コントローラ、ホスト等）へ通知されることが可能である。演算の結果は、さらなる計算のためにメモリ・アレイに通知されることが可能である。判定された結果は、特定のアルゴリズムの連続的な実行の部分として使用されることができる。例えば、実行は、行のメモリ・セルのいずれかがデータ値（例えば、０）を格納するかどうかを判定するだけでなく、どのセルがデータ値を格納するかを有することができる。このように、サブセットの列デコード線は、例えば、バイナリ・サーチと関連して使用されることが可能である、比較値とそれらの対応するセルにより格納されたデータ値を比較するために選択的に活性化されることができる。
比較演算と関連して使用された比較値は、例えば、センス回路（例えば、オンダイ・コントローラ）へ結合された制御回路により、及び／または外部ホストのような複数の他のソースにより必要とされる可能性がある。同様に、比較演算の結果はさまざまな制御回路へ通知されることが可能である、及び／または制御回路へ通知される前にｉｆ−ｔｈｅｎ−ｅｌｓｅプログラム・フローの部分としてさらなる演算（例えば、論理演算）を実行するために使用されることが可能である。
図３は、本開示の複数の実施形態と関連するセンシング回路へ結合されたメモリ・アレイ３３０の一部分の回路図を示す。この実施例において、メモリ・アレイ３３０は、アクセス・デバイス３０２（例えば、トランジスタ）及び蓄電素子３０３（例えば、コンデンサ）から各構成された１Ｔ１Ｃ（１トランジスタ１コンデンサ）メモリ・セルのＤＲＡＭアレイである。複数の実施形態において、メモリ・セルは破壊読み出しメモリ・セル（例えば、セルに格納されたデータを読み出すことはセルに当初格納されたデータが読み出された後にリフレッシュされるようにデータを破壊する）である。アレイ３３０のセルは、ワード線３０４−０（行０），３０４−１（行１），３０４−２（行２），３０４−３（行３），．．．，３０４−Ｎ（行Ｎ）により結合された行、ならびにセンス線（例えば、ディジット線）３０５−１（Ｄ）及び３０５−２（Ｄ＿）により結合された列に配列される。この実施例において、セルの各列は一組の相補センス線３０５−１（Ｄ）及び３０５−２（Ｄ＿）と関連する。メモリ・セルの単一の列のみを図３で示すが、実施形態はそのように限定されない。例えば、特定のアレイは複数のメモリ・セルの列及び／またはセンス線（例えば、４，０９６，８，１９２，１６，３８４等）を含むことができる。特定のメモリ・セル・トランジスタ３０２のゲートをその対応するワード線３０４−０，３０４−１，３０４−２，３０４−３，．．．，３０４−Ｎへ結合し、第一ソース／ドレイン領域をその対応するセンス線３０５−１へ結合し、特定のメモリ・セル・トランジスタの第二ソース／ドレイン領域をその対応するコンデンサ３０３へ結合する。図３に示されないが、センス線３０５−２をメモリ・セルの列へまた結合することができる。
アレイ３３０を本開示の複数の実施形態と関連するセンシング回路へ結合する。この実施例おいて、センシング回路は、センス・アンプ３０６及びコンピュート・コンポーネント３３１を備える。センシング回路は、図１に示されたセンシング回路１５０であることが可能である。センス・アンプ３０６をメモリ・セルの特定の列へ対応する相補センス線Ｄ，Ｄ＿へ結合する。センス・アンプ３０６は、選択されたセルに格納された状態（例えば、論理データ値）を判定するように操作されることが可能である。実施形態は、例示的なセンス・アンプ３０６に限定されない。例えば、本明細書に記載された複数の実施形態に従いセンシング回路は、電流モード・センス・アンプ及び／またはシングルエンド型センス・アンプ（例えば、１本のセンス線へ結合されたセンス・アンプ）を含むことが可能である。
複数の実施形態において、コンピュート・コンポーネント（例えば、３３１）は、特定の形状（例えば、４Ｆ2，６Ｆ2等）へ適合することができる、センス・アンプ（例えば、３０６）のトランジスタ及び／またはアレイ（例えば、３３０）のメモリ・セルを含むピッチに形成された複数のトランジスタを備えることが可能である。さらに以下に記載されたように、コンピュート・コンポーネント３３１は、センス・アンプ３０６と併せて、アレイ３３０へ戻り結果を入力し格納する場合に、センス線アドレス・アクセスを介してデータを転送することなく（例えば、データをアレイから外部の回路及び、ローカルＩ／Ｏ線（例えば、図２の２６６−１）を介してセンシング回路へ転送するように列デコード信号を発することなく）アレイ３３０からのデータを使用してさまざまな比較及び通知演算を実行するように動作することが可能である。
図３で示された実施例において、コンピュート・コンポーネント３３１へ対応する回路は、各々のセンス線Ｄ及びＤ＿へ結合された５つのトランジスタを備えるが、実施形態はこの実施例に限定されない。トランジスタ３０７−１及び３０７−２は、それぞれセンス線Ｄ及びＤ＿へ結合された第一ソース／ドレイン領域と、クロス・カップルされたラッチへ結合された（例えば、クロス・カップルされたＮＭＯＳトランジスタ３０８−１及び３０８−２ならびにクロス・カップルされたＰＭＯＳトランジスタ３０９−１及び３０９−２のような、一組のクロス・カップルされたトランジスタのゲートへ結合された）第二ソース／ドレイン領域を有する。さらに本明細書に記載されたように、トランジスタ３０８−１，３０８−２，３０９−１、及び３０９−２を備えるクロス・カップルされたラッチは、２次ラッチと言われることが可能である（センス・アンプ３０６へ対応するクロス・カップルされたラッチが本明細書で１次ラッチと言われることが可能である）。
トランジスタ３０７−１及び３０７−２は、パス・トランジスタと言われることが可能であり、トランジスタ３０８−１，３０８−２，３０９−１、及び３０９−２を備えるクロス・カップルされたラッチの入力（例えば、２次ラッチの入力）へそれぞれのセンス線Ｄ及びＤ＿に電圧または電流を渡すために、それぞれの信号３１１−１（Ｐａｓｓｄ）及び３１１−２（Ｐａｓｓｄｂ）を介して有効にされることが可能である。この実施例において、トランジスタ３０７−１の第二ソース／ドレイン領域は、トランジスタ３０８−１及び３０９−１の第一ソース／ドレイン領域へ、ならびにトランジスタ３０８−２及び３０９−２のゲートへ結合される。同様に、トランジスタ３０７−２の第二ソース／ドレイン領域は、トランジスタ３０８−２及び３０９−２の第一ソース／ドレイン領域へ、ならびにトランジスタ３０８−１及び３０９−１のゲートへ結合される。
トランジスタ３０８−１及び３０８−２の第二ソース／ドレイン領域は、一般に負の制御信号３１２−１（Ａｃｃｕｍｂ）へ結合される。トランジスタ３０９−１及び３０９−２の第二ソース／ドレイン領域は、一般に正の制御信号３１２−２（Ａｃｃｕｍ）へ結合される。Ａｃｃｕｍ信号３１２−２は供給電圧（例えば、Ｖｃｃ）であることが可能であり、Ａｃｃｕｍｂ信号は基準電圧（例えば、接地）であることが可能である。イネーブル信号３１２−１及び３１２−２は、２次ラッチへ対応するトランジスタ３０８−１，３０８−２，３０９−１、及び３０９−２を備えるクロス・カップルされたラッチを活性化する。活性化されたセンス・アンプ組は、共通ノード３１７−１及び共通ノード３１７−２間の差動電圧を増幅するように動作し、ノード３１７−１はＡｃｃｕｍ信号電圧及びＡｃｃｕｍｂ信号電圧の一方へ（例えば、Ｖｃｃ及び接地の一方へ）駆動され、ノード３１７−２がＡｃｃｕｍ信号電圧及びＡｃｃｕｍｂ信号電圧の他方へ駆動される。さらに以下で記載されるように、２次ラッチが論理演算を実行するために使用されながらアキュムレータとして機能することが可能であるので、信号３１２−１及び３１２−２は、“Ａｃｃｕｍ”及び“Ａｃｃｕｍｂ”とラベル付けされる。複数の実施形態において、アキュムレータは２次ラッチを形成するクロス・カップルされたトランジスタ３０８−１，３０８−２，３０９−１、及び３０９−２、ならびにパス・トランジスタ３０７−１及び３０８−２を備える。さらに本明細書で記載されたように、複数の実施形態において、センス・アンプへ結合されたアキュムレータを備えるコンピュート・コンポーネントは、一組の相補センス線の少なくとも一つで信号（例えば、電圧または電流）により表されたデータ値で累算演算を実行することを備える論理演算を実行するように構成されることが可能である。
コンピュート・コンポーネント３３１は、またそれぞれのディジット線Ｄ及びＤ＿へ結合された第一ソース／ドレイン領域を有する反転トランジスタ３１４−１及び３１４−２を含む。トランジスタ３１４−１及び３１４−２の第二ソース／ドレイン領域は、それぞれ、トランジスタ３１６−１及び３１６−２の第一ソース／ドレイン領域へ結合される。トランジスタ３１４−１及び３１４−２のゲートは、信号３１３（ＩｎｖＤ）へ結合される。トランジスタ３１６−１のゲートは、トランジスタ３０８−２のゲート、トランジスタ３０９−２のゲート、及びトランジスタ３０８−１の第一ソース／ドレイン領域がまた結合される、共通ノード３１７−１へ結合される。相補的に、トランジスタ３１６−２のゲートは、トランジスタ３０８−１のゲート、トランジスタ３０９−１のゲート、及びトランジスタ３０８−２の第一ソース／ドレイン領域がまた結合された、共通ノード３１７−２へ結合される。このように、イネーブル信号ＩｎｖＤは、２次ラッチに格納されたデータ値を反転するように機能し、センス線３０５−１及び３０５−２で反転された値を駆動する。
本開示の複数の実施形態において、比較演算は、行線で一致がある（例えば、少なくとも一つのメモリ・セルが比較値を格納する）かどうかを判定するためにメモリ・セルの行（例えば、行線２０４）を活性化することを含むことが可能である。比較演算は、３２ビットの比較値をアレイに格納されたデータと比較することを含むように拡張されることが可能である。例えば、複数のメモリ・セルの比較値は、３２ビットの比較値に一致する比較値のコレクションがあるかどうかを判定するためにアキュムレータ（上記のように）に集計されることが可能である。
本開示の実施形態は、図２及び３に示された特定のセンシング回路構成に限定されない。例えば、異なるコンピュート・コンポーネント回路は、本明細書に記載された複数の実施形態に従い論理演算を実行するために使用されることが可能である。
図４は、本開示の複数の実施形態に従い比較演算を実行するための方法の実施例を図示する。ブロック４７０で、方法は、プリチャージ電圧へメモリ・アレイ（例えば、図３の３３０）の入出力（ＩＯ）線（例えば、図２の２６６−１）をプリチャージすることを有する。ＩＯ線（例えば、ローカルＩＯ線）は、例えば、供給電圧（例えば、論理１へ対応するＶｃｃ）または基準電圧（例えば、論理０へ対応する接地電圧）のような、特定のデータ値へ対応する電圧へプリチャージされることが可能である。複数の実施形態は、プリチャージ電圧へメモリ・アレイのＬＩＯ＿線（例えば、図２の２６６−２）をプリチャージすることを有することが可能である。ＬＩＯ＿線がプリチャージされる電圧は、ＬＩＯ線がプリチャージされる電圧の反転であることが可能である。
ブロック４７２で、方法はメモリ・アレイに格納されたデータが比較値に一致するかどうかを判定することを含む。比較値は外部ホスト（例えば、外部プロセッサ）及び／またはオンダイ・コントローラにより提供された値であることが可能である。比較値は、制御回路がメモリ・アレイの少なくとも一つのメモリ・セルに格納されるかどうかを判定しようとしている複数の異なるデータ値を含むことが可能である。比較値は複数のメモリ・セルに格納されることが可能である。例えば、データは一つ、２つ、３つ等のメモリ・セルに格納されることが可能である。一致は、制御回路により提供された比較値がアレイの少なくとも一つのメモリ・セルに格納される判定を参照することが可能である。比較値が少なくとも一つのメモリ・セルに格納されない判定は、一致がないことを示す可能性がある。
メモリ・アレイに格納されたデータが比較値に一致するかどうかの判定は、ブロック４７４で、メモリ・アレイの複数の行線を活性化することで判定されることが可能である。この複数の行線は、行線の特性に基づき選択的に活性化されることが可能である。複数の行線は、コントローラ（例えば、外部ホスト、オンダイ・コントローラ）により予め決定される特定の行線を含むことが可能である。
メモリ・アレイに格納されたデータが比較値に一致するかどうかの判定は、ブロック４７６で、複数の行線へ結合された複数のメモリ・セルをセンシングすることで判定されることが可能である。メモリ・アレイの行線のメモリ・セルの電圧はセンス・アンプによりセンシングされることが可能であり、列デコード線はＬＩＯ線へセンス・アンプ（及び対応するメモリ・セル）の電圧を供給するように活性化されることが可能である。
メモリ・アレイに格納されたデータが比較値に一致するかどうかの判定は、ブロック４７８で、ＬＩＯ線のプリチャージ電圧が複数のメモリ・セルに対応する選択された列デコード線の活性化に応じて変化するかどうかをセンシングすることで判定されることが可能である。例えば、ＬＩＯ線は論理１に対応する供給電圧（例えば、Ｖｃｃ）へプリチャージされることが可能である。メモリ・アレイのメモリ・セルは、コントローラが位置判定（例えば、一致）を試みている比較値に対応するデータ値（例えば、論理０）を格納することができる。メモリ・セルが活性化され、セルの電圧がＬＩＯ線（例えば、対応するセンス・アンプを介して）に供給される時に、セルにより格納されたデータ値が比較値に一致する場合（例えば、セルにより格納されたデータ値が論理０である場合）にＬＩＯ線での電圧（例えば、プリチャージ電圧）は低下する。２次センス・アンプは電圧での低下を検出することが可能であり、一致が発生していることを判定することが可能である。一致の判定は、比較値（例えば、オンダイ・コントローラ、外部ホスト等）を提供した回路へ、及び／またはさらなる使用のための他のいくつかの制御回路へ通知されることが可能である。一致を判定した場合に、一致が発生したアレイ内の特定の位置（例えば、一つのセルまたは複数のセル）を判定する演算をさらに実行することが可能である。周辺制御論理は、データ経路を読み取ることが可能であり、メモリ・アレイの比較状態を判定する。一致の位置判定は、メモリ・アレイのどのメモリ・セルが一致したかを判定するサーチ方法（例えば、バイナリ・サーチ）を含むことが可能である。この一致は、複数のメモリ・セル（例えば、メモリ・セルのない、一つのメモリ・セル、または複数のメモリ・セル）で生じることが可能である。
具体的な実施形態は本明細書に図示され記載されているが、当業者は、示された具体的な実施形態の代わりに、同じ結果を達成するために計算された配置が用いられることが可能であることを理解するであろう。本開示は、本開示の一つ以上の実施形態の適応及び派生を網羅するように意図される。上記が例証的な様式で行われていて、限定するものではないことを理解すべきである。上記の実施形態の組み合わせ、及び本明細書に具体的に記載されない他の実施形態は、上記の説明を検討する際に当業者に明らかである。本開示の一つ以上の実施形態の範囲は、上記の構造及び方法を使用する他の適用を含む。従って、本開示の一つ以上の実施形態の範囲は、このような特許請求の範囲が権利を与えられる均等物の全範囲とともに、添付の特許請求の範囲を参照して決定されるべきである。
前述の発明を実施するための形態では、いくつかの特徴は、本開示を簡素化する目的で単一の実施形態にまとめられる。開示のこの方法は、本開示の開示された実施形態が各請求項に明示的に記載されるより多くの特徴を使用しなければならないという意図を反映するものとして解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、本発明の主題は単一の開示された実施形態の全ての特徴に満たない。従って、以下の特許請求の範囲は、各請求項が別個の実施形態として独立していながら、本明細書の発明を実施するための形態に組み込まれる。

Claims (18)

  1. 一つの電圧へメモリ・アレイの入出力（ＩＯ）線を充電し、
    前記メモリ・アレイの複数のアクセス線を活性化し、
    前記複数のアクセス線へ結合された複数のメモリ・セルをセンシングし、
    ２次センス・アンプを介して、前記ＩＯ線の前記電圧が前記複数のメモリ・セルへ対応する選択されたデコード線の活性化に応じて変化するかどうかをセンシングする、
    ことで前記メモリ・アレイに格納されたデータが比較値に一致するかどうかを判定する、
    ことを備える、比較機能を実行する方法。
  2. ＩＯ線を充電することは、プリチャージ電圧へ前記メモリ・アレイのＩＯ線をプリチャージすることを含む、請求項１の前記方法。
  3. 前記電圧へ前記ＩＯ線を充電することは、供給電圧へ前記ＩＯ線を充電することを含む、請求項１の前記方法。
  4. 一つの電圧へ前記ＩＯ線を充電することは、接地電圧へ前記ＩＯ線を充電することを含む、請求項１の前記方法。
  5. 選択されたデコード線を活性化することは、前記アレイの一つのサブセットの前記デコード線を活性化することを備える、請求項１の前記方法。
  6. 前記サブセットの一つのセットの基準に基づき前記サブセットのデコード線を判定することを含む、請求項５の前記方法。
  7. メモリ・セルのアレイ、
    前記アレイへ結合され、
    プリチャージ電圧へ前記アレイのローカル入出力（ＬＩＯ）線のプリチャージ、及び
    前記アレイのアクセス線及びデコード線の選択的活性化
    を引き起こすように構成された制御回路、ならびに
    前記アレイへ結合され、
    活性化されたアクセス線へ結合された複数の選択されたメモリ・セルをセンシングし、
    ２次センス・アンプを使用して、前記ＬＩＯ線の前記プリチャージ電圧が前記複数の選択されたメモリ・セルへ対応するデコード線の活性化に応じて変化するかどうかを判定する、
    ように構成されたセンシング回路、
    を備える、装置。
  8. 前記プリチャージ電圧は特定のデータ値へ対応し、前記ＬＩＯ線の前記プリチャージ電圧で判定された変化は、活性化されたデコード線へ対応する選択されたメモリ・セルが前記特定のデータ値以外のデータ値を格納することを示す、請求項７の前記装置。
  9. 前記ＬＩＯ線の前記プリチャージ電圧で判定された変化は、メモリ・セルのデータが比較値に一致することを示す、請求項７の前記装置。
  10. メモリ・セルのアレイ、
    前記メモリ・アレイへ結合され、電圧へ前記メモリ・アレイの入出力（ＩＯ）線の充電を引き起こすように構成された制御回路、及び
    前記メモリ・アレイへ結合され、
    それぞれの組の相補センス線へ結合された複数の１次センス・アンプ、
    前記複数の１次センス・アンプへ結合された複数のアキュムレータ、
    前記ＩＯ線へ結合され、前記ＩＯ線の前記電圧が前記アレイの選択されたデコード線の活性化に応じて変化するかどうかをセンシングし、前記アレイに格納されたデータが比較値に一致するかどうかを判定するように構成された２次センス・アンプ、
    を備える、センシング回路、
    を備える、装置。
  11. 各前記アキュムレータは、
    一組の相補センス線の第一センス線へ結合された第一ソース／ドレイン領域を有する第一パス・トランジスタ、
    前記一組の相補センス線の第二センス線へ結合された第一ソース／ドレイン領域を有する第二パス・トランジスタ、ならびに
    第一組のクロス・カップルされたトランジスタ及び第二組のクロス・カップルされた トランジスタ、
    を備える、請求項１０の前記装置。
  12. 前記装置は、前記一組の相補センス線の少なくとも一つに信号により表されたデータ値で累算演算を実行することを備える論理演算を実行するように構成される、請求項１１の前記装置。
  13. 前記信号は、前記複数の１次センス・アンプの少なくとも一つを介して前記ＩＯ線へ提供される、請求項１２の前記装置。
  14. 前記アキュムレータは反転信号を受信するように構成され、前記反転信号を活性化することは、前記アキュムレータに格納されたデータ値を反転し、前記一組の相補センス線の一つで前記反転されたデータ値へ対応する信号を駆動する、請求項１２の前記装置。
  15. 前記一組の相補センス線は、前記複数の１次センス・アンプの少なくとも一つへ前記反転されたデータ値へ対応する前記信号を提供するように構成される、請求項１４の前記装置。
  16. 前記複数の１次センス・アンプの前記少なくとも一つは前記ＩＯ＿線へ前記反転されたデータ値を提供するように構成され、前記ＩＯ＿線は前記２次センス・アンプへ前記反転されたデータ値を提供するように構成される、請求項１５の前記装置。
  17. 前記ＩＯ＿線は接地電圧へ充電され、前記２次センス・アンプは、前記反転されたデータ値へ対応する前記信号が接地電圧より大きい電圧である場合に前記電圧で変化を検出する、請求項１６の前記装置。
  18. メモリ・セルのアレイ、
    前記アレイへ結合され、比較演算の部分として、
    プリチャージ電圧へ前記アレイのローカル入出力（ＬＩＯ）線のプリチャージを引き起こし、
    前記アレイのアクセス線の選択的活性化を引き起こし、
    前記アレイのデコード線の選択的活性化を引き起こす、
    ように構成された制御回路、ならびに、
    前記アレイへ結合され、
    複数の選択的に活性化されたアクセス線へ結合されたメモリ・セルをセンシングし、
    ２次センス・アンプを使用して、前記ＬＩＯ線の前記プリチャージ電圧が前記メモリ・セルへ対応する複数の前記デコード線の選択的活性化に応じて変化するかどうかをセンシングする、
    ように構成された、センシング回路、
    を備え、
    前記プリチャージ電圧が前記複数の列デコード線の前記選択的活性化に応じて変化する判定は、前記複数の選択的に活性化されたアクセス線へ結合された前記メモリ・セルの少なくとも一つが比較値に一致するデータ値を格納することを示す、
    装置。
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