KR100646941B1 - 고주파수에서 안정적으로 파워 모드를 제어하기 위한반도체 메모리 장치 및 그것의 파워 모드 제어방법 - Google Patents

고주파수에서 안정적으로 파워 모드를 제어하기 위한반도체 메모리 장치 및 그것의 파워 모드 제어방법 Download PDF

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Abstract

본 발명은 파워 모드로부터의 탈출 시에 명령/어드레스 수신 제어신호가 실질적으로 어드레스 및 명령 입력 버퍼부를 턴-온/오프시킬 때까지의 시간과 어드레스 및 명령 버퍼부가 턴-온하여 외부명령신호들이 내부 클럭신호에 동기되기까지의 시간을 보상한 후에, 내부클럭신호의 발생을 제어하는 내부 클럭 발생 제어신호를 버퍼링된 클럭신호의 하이 위상에서 감지하여 그것의 로우 위상에서 생성하고, 또한, 파워 모드로의 진입 시에 내부클럭신호의 발생을 제어하는 내부 클럭 발생 제어신호를 버퍼링된 클럭신호의 하이 위상에서 감지하여 그것의 로우 위상에서 생성하는 반도체 메모리 장치에 관한 것이다.
내부클럭, 클럭 인에이블, 지연, 버퍼

Description

고주파수에서 안정적으로 파워 모드를 제어하기 위한 반도체 메모리 장치 및 그것의 파워 모드 제어방법{Semiconductor memory device for controlling power mode at high frequency and method for controlling power mode thereof}
도 1 및 도 2는 기존의 고주파수에서의 파워 모드로부터의 탈출을 나타낸 타이밍도이다.
도 3은 기존의 고주파수에서의 파워 모드로의 진입을 나타낸 타이밍도이다.
도 4는 본 발명의 바람직한 제1 실시예에 따른 파워 모드를 제어하기 위한 반도체 메모리 장치를 나타낸 블록도이다.
도 5는 본 발명의 바람직한 제2 실시예에 따른 파워 모드를 제어하기 위한 반도체 메모리 장치를 나타낸 블록도이다.
도 6은 도 4 및 도 5의 제어신호 발생부의 상세 회로도이다.
도 7은 도 4 및 도 5의 반도체 메모리 장치의 고주파수에서의 파워 모드로부터의 탈출을 나타낸 타이밍도이다.
도 8은 도 4 및 도 5의 반도체 메모리 장치의 고주파수에서의 파워 모드로의 진입을 나타낸 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
110, 210 : 입력 버퍼부 111,211 : 어드레스 입력 버퍼
112, 212 : 명령 입력 버퍼 113, 213 : 클럭 입력 버퍼
114, 214 : 클럭 인에이블 입력 버퍼
115: 제어신호 입력 버퍼 116, 215 : 어드레스 래치부
117, 216 : 명령 래치부 118, 217 : 내부 클럭 발생부
119, 218 : 클럭 인에이블 래치부 120, 220 : 제어신호 발생부
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 고주파수에서 안정적으로 파워 모드, 즉 파워 다운 모드 혹은 셀프 리프레쉬 모드를 제어하기 위한 반도체 메모리 장치 및 그것의 파워 모드 제어방법에 관한 것이다.
파워 모드로는 파워 다운 모드와 셀프 리프레쉬 모드가 있는데, 파워 다운 모드는 외부 클럭신호가 인에이블되어 있는 상태이고, 셀프 리프레쉬 상태는 외부 클럭신호가 디스에이블되어 있는 상태를 말한다. 셀프 리프레쉬 모드는 파워 다운 모드보다 파워 상태가 깊은 상태라고 간단히 말할 수 있다. 파워 다운 모드 및 셀프 리프레쉬 모드로의 진입(entry) 및 탈출(exit)은 외부 클럭신호에 동기한 클럭 인에이블 신호의 레벨로 표시된다.
도 1 및 도 2는 고주파수에서의 파워 모드로부터의 탈출을 나타낸 타이밍도 로서, 파워 모드로부터의 탈출 시에 오동작이 발생되는 현상을 나타낸 것이다.
도 1 및 도 2에서 X-시간은 명령/어드레스 수신 제어신호(CKEZ_CA_EN)가 실질적으로 (외부명령신호들(COM), 예컨대 어드레스(Addresses), 로우 어드레스 스트로브 신호(Row Address Strobe), 칩 선택 신호(Chip Select) 등을 수신하는) 입력 버퍼부(미도시)를 턴-온/오프시킬 때까지의 시간이고, Y-시간은 입력 버퍼부(미도시)가 턴-온/오프하여 외부명령신호들이 내부 클럭 신호(INT_CLK)에 동기될 때까지의 시간이다. 그리고, NOP는 NO OPERATION이고, DSEL는 DESELECT이다.
도 1을 참조하면, 외부 클럭신호(CLK)의 t0시점에서 버퍼링된 클럭 인에이블 신호(CKE_OUT)가 로직 하이로 인에이블되고, 버퍼링된 클럭신호(CLK_OUT)의 t0 시점에서 명령/어드레스 수신 제어신호(CKEZ_CA_EN)가 로직 하이에서 로직 로우로 천이된다. 이때, 명령/어드레스 수신 제어신호(CKEZ_CA_EN)는 X-시간 후에 입력 버퍼부(미도시)를 턴-온시키고, 외부클럭신호(CLK)의 t2 시점 전(점선)에 외부명령신호(COM)을 입력받는다. Y-시간 후에는 버퍼링된 명령신호들(CS/RAS/CAS/WE_OUT)이 생성된다. 내부 클럭 발생 제어 신호(CKEZ_CLK_EN)는 버퍼링된 클럭신호(CLK_OUT)의 t0의 로우 위상에서 명령/어드레스 수신 제어신호(CKEZ_CA_EN)를 감지하여 생성되고, 내부클럭신호(INT_CLK)는 버퍼링된 클럭신호 (CLK_OUT)의 t1의 하이 위상에서 생성된다. 이렇게 되면, 내부 클럭신호(INT_CLK)가 생성되는 시점에서(즉, 입력 버퍼부가 턴-온되어 버퍼링된 명령신호들(CS/RAS/CAS/WE_OUT)이 명령 래치부(미도시)로 입력되기도 전에) 무효한(invalid) 명령 신호들(CS2Z/RAS2/CAS2Z/WEZ)을 내부 명령신호들로 인식하게 되어, 도 1에 도시한 바와 같이 명령 디코더(미도시)가 MRS(Mode Register Set)과 같은 무효한 명령을 출력하게 된다.
도 2를 참조하면, 명령/어드레스 수신 제어신호(CKEZ_CA_EN)를 인식하기에 있어서 버퍼링된 클럭신호(CLK_OUT) t0의 로우 위상 마진 Td이 적거나, 거의 없는 경우에는, 내부 클럭 발생 제어신호(CKEZ_CLK_EN)가 버퍼링된 클럭신호(CLK_OUT) t1의 하이 위상의 중간 정도에서 로직 로우로 천이된다. 이 경우에는 내부 클럭신호(INT_CLK)가 앞이 잘린 비정상적인 쇼트 펄스(도 2에서 동그라미로 표시된 점선)로 생성되게 된다. 이 내부 클럭신호(INT_CLK)의 쇼트 펄스는 앞에서 언급한 명령/어드레스 수신 제어신호(CKEZ_CA_EN)를 인식하는데 있어서의 버퍼링된 클럭신호(CLK_OUT) t0의 로우 위상 마진 정도와 내부 클럭 발생 제어신호(CKEZ_CLK_EN)가 생성되기까지의 시간에 밀접한 관계가 있다. 이러한 불안정한 쇼트 펄스는 버퍼링된 명령신호들(CS/RAS/CAS/WE_OUT)이 유효(valid)하더라도, 비정상적인 무효한 내부명령신호(CS2Z/RAS2/CAS2Z/WEZ)를 생성할 수 있는 문제가 있다. 또한, 외부클럭신호(CLK) t2의 로우 위상에서 입력 버퍼부(미도시)가 턴-온되어 버퍼링된 명령신호들(CS/RAS/CAS/WE_OUT)이 도 2에 도시한 굵은 선에서 잘리게 됨으로써 셋업 시간(Tsetup)이 부족하게 된다. 그 결과, 무효한 내부명령이 수행될 수도 있다.
도 3은 기존의 고주파수에서의 파워 모드로의 진입(entry)을 나타내는 타이밍도로서, 파워 모드로부터의 탈출 시에 발생되는 내부 클럭 신호(INT_CLK)의 쇼트 펄스가 파워 모드로의 진입 시점에서도 발생하고 있음을 도식화한 것이다.
본 발명이 이루고자 하는 기술적 과제는, 파워 모드로부터의 탈출 시에 명령/어드레스 수신 제어신호가 실질적으로 어드레스 및 명령 입력 버퍼부를 턴-온/오프시킬 때까지의 시간과 어드레스 및 명령 버퍼부가 턴-온하여 외부명령신호들이 내부 클럭신호에 동기되기까지의 시간을 보상한 후에 내부클럭신호의 발생을 제어하는 내부 클럭 발생 제어신호를 버퍼링된 클럭신호의 하이 위상에서 감지하여 그것의 로우 위상에서 생성함으로써 내부클럭신호을 보다 안정적으로 발생시키는데 있다.
또한, 본 발명이 이루고자 하는 기술적 과제는 파워 모드로의 진입 시에 내부클럭신호의 발생을 제어하는 내부 클럭 발생 제어신호를 버퍼링된 클럭신호의 하이 위상에서 감지하여 그것의 로우 위상에서 생성함으로써 내부클럭신호를 보다 안정적으로 발생시키는데 있다.
본 발명의 제1 관점(aspect)에 따른 반도체 메모리 장치는 외부로부터 어드레스들, 명령신호들, 클럭신호, 및 클럭 인에이블 신호를 수신하여 버퍼링하는 입력 버퍼부; 상기 버퍼링된 클럭 인에이블 신호를 래치시켜서 내부 클럭 인에이블 신호를 생성하는 클럭 인에이블 래치부; 상기 내부 클럭 인에이블 신호와 상기 버퍼링된 클럭신호 및 버퍼링된 제 1 제어 신호를 이용해서 외부로부터 상기 어드레스들과 상기 명령신호들의 수신을 제어하기 위한 제1 제어신호와 내부클럭신호의 발생을 제어하기 위한 제2 제어신호를 생성하는 제어신호 발생부; 상기 제2 제어신호에 응답하여 상기 버퍼링된 클럭신호를 입력받아 상기 내부클럭신호를 발생시키는 내부클럭 발생부; 및 상기 내부클럭신호에 동기하여 상기 버퍼링된 어드레스들과 상기 버퍼링된 명령신호들을 입력받아 래치시켜 내부 어드레스들과 내부 명령신호들을 생성하는 래치부를 포함하고, 상기 입력 버퍼부는 상기 제1 제어신호에 응답하여 외부로부터 상기 어드레스들과 상기 명령신호들을 수신받아 버퍼링할 때 상기 제1 제어신호도 버퍼링하며, 상기 제어신호 발생부는 상기 내부 클럭 인에이블 신호를 이용해서 상기 제1 제어신호를 생성하고, 상기 제1 제어신호와 상기 버퍼링된 제1 제어신호를 상기 버퍼링된 클럭 신호에 동기시켜서 상기 제2 제어신호를 생성하는 것을 특징으로 한다.
본 발명의 제2 관점에 따른 반도체 메모리 장치는 외부로부터 어드레스들, 명령신호들, 클럭신호, 및 클럭 인에이블 신호를 수신하여 버퍼링하는 입력 버퍼부; 상기 버퍼링된 클럭 인에이블 신호를 래치시켜 내부 클럭 인에이블 신호를 생성하는 클럭 인에이블 래치부; 상기 내부 클럭 인에이블 신호와 상기 버퍼링된 클럭신호 및 버퍼링된 제 1 제어신호를 이용해서 외부로부터 상기 어드레스들과 상기 명령신호들의 수신을 제어하기 위한 제1 제어신호와 내부클럭신호의 발생을 제어하기 위한 제2 제어신호를 생성하는 제어신호 발생부; 상기 제1 제어신호를 소정시간 지연시켜서 지연된 제1 제어신호를 상기 제어신호 발생부로 출력시키는 지연부; 상기 제2 제어신호에 응답하여 상기 버퍼링된 클럭신호를 입력받아 상기 내부클럭신호를 발생시키는 내부클럭 발생부; 및 상기 내부클럭신호에 동기하여 상기 버퍼링된 어드레스들과 명령신호들을 입력받아 내부 어드레스들과 내부 명령신호들을 생성하는 래치부를 포함하고, 상기 제어신호 발생부는 상기 내부 클럭 인에이블 신호를 이용해서 상기 제1 제어신호를 생성하고, 상기 제어신호와 상기 소정시간 지연된 제1 제어신호를 상기 버퍼링된 클럭 신호에 동기시켜서 상기 제2 제어신호를 생성하는 것을 특징으로 한다.
본 발명의 제3 관점에 따른 반도체 메모리 장치의 파워 모드 제어방법은 외부로부터 어드레스들, 명령신호들, 클럭신호, 및 클럭 인에이블 신호를 수신해서 버퍼링하는 단계; 상기 버퍼링된 클럭 인에이블 신호를 래치시켜 내부 클럭 인에이블 신호를 생성하는 단계; 상기 내부 클럭 인에이블 신호를 이용해서 외부로부터 상기 어드레스들과 상기 명령신호들의 수신을 제어하기 위한 제1 제어신호를 발생시키는 단계; 상기 제1 제어신호를 소정시간 지연시키는 단계; 상기 제1 제어신호와 상기 소정시간 지연된 제1 제어신호를 상기 버퍼링된 클럭신호에 동기시켜 내부클럭신호의 발생을 제어하기 위한 제2 제어신호를 생성하는 단계; 상기 제2 제어신호에 응답하여 상기 버퍼링된 클럭신호를 수신해서 상기 내부클럭신호를 발생시키는 단계; 및 상기 내부클럭신호에 동기하여 상기 버퍼링된 어드레스들과 상기 버퍼링된 명령신호들을 수신하여 내부 어드레스들과 내부 명령신호들을 생성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한 정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 도면 상에서 동일 부호는 같은 기능을 수행하는 동일 부재를 나타낸다.
도 4는 본 발명의 바람직한 제1 실시예에 따른 반도체 메모리 장치를 나타내는데, 특히 고주파수에서 파워 모드로의 진입 및 탈출을 보다 안정적으로 수행할 수 있는 반도체 메모리 장치를 나타낸다.
도 4를 참조하면, 반도체 메모리 장치는 어드레스 입력 버퍼(111), 명령 입력 버퍼(112), 클럭 입력 버퍼(113), 클럭 인에이블 입력 버퍼(114), 및 제어신호 입력 버퍼(115), 어드레스 래치부(116), 명령 래치부(117), 내부 클럭 발생부(118), 클럭 인에이블 래치부(119), 제어신호 발생부(120)를 포함한다. 여기서, 어드레스 입력 버퍼(111), 명령 입력 버퍼(112), 클럭 입력 버퍼(113), 클럭 인에이블 입력 버퍼(114), 및 제어신호 입력 버퍼(115)는 입력 버퍼부(110)를 구성한다.
어드레스 입력 버퍼(111)는 외부로부터 어드레스들(A0~A11)를 각각 수신하여 버퍼링한 후에 버퍼링된 어드레스들(A0_OUT~A11_OUT)를 각각 출력한다. 어드레스 래치부(116)는 내부 클럭 신호(INT_CLK)에 동기하여 버퍼링된 어드레스들(A0_OUT~A11_OUT)를 각각 입력받아 래치하여 내부 어드레스들(INT_A0~INT_A11)을 출력한다.
명령 입력 버퍼(112)는 외부로부터 명령 신호들, 예컨대 MRS(Mode Register Set)로우 어드레스 스트로브 신호(RAS), 컬럼 어드레스 스트로브 신호(CAS), 기록 인에이블 신호(WE), 칩 선택 신호(CS) 등을 수신하여 버퍼링한 후에 버퍼링된 명령신호들(RAS_OUT~CS_OUT)을 출력한다. 명령 래치부(117)는 내부 클럭 신호(INT_CLK)에 동기하여 버퍼링된 명령신호들(RAS_OUT~CS_OUT)을 각각 입력받아 래치하여 내부 명령신호들(RAS2/RAS2Z~CS2/CS2Z)을 출력한다. 이 내부 명령신호들(RAS2/RAS2Z~CS2/CS2Z)은 명령 디코더(미도시)로 입력되어, 액티브 신호(active), 프리챠지 신호(precharge), 라이트 신호(write), 리드 신호(read) 등으로 출력된다.
클럭 버퍼부(113)는 외부로부터 클럭신호(CLK)를 수신하여 버퍼링한 후에 버퍼링된 클럭신호(CLK_OUT)를 출력한다. 내부 클럭 발생부(118)는 내부클럭 발생 제어신호(CKEZ_CLK_EN)에 응답하여 저주파수(low frequency)에서는 펄스 형태(펄스 폭이 좁음)의 내부 클럭 신호(INT_CLK)를 생성하고, 고주파수에서는 외부 클럭 신호(CLK)와 같은 주기의 내부 클럭 신호(CLK_INT)를 생성한다. 또한, 내부 클럭 발생부(118 )는 클럭 인에이블 신호(CKE)의 제어를 받지 않는 클럭 인에이블 감지 신호(PRE_CLK)를 생성하여 버퍼링된 클럭 인에이블 신호(CKE_OUT)의 레벨을 감지한다. 이 내부 클럭 신호(INT_CLK)는 상술한 어드레스 래치부(116)와 명령 래치부(117) 내에 래치된 신호들의 출력을 제어하기 위한 것이다.
클럭 인에이블 입력 버퍼(114)는 외부로부터 클럭 인에이블 신호(CKE)를 수신하여 버퍼링한 후에 버퍼링된 클럭 인에이블 신호(CKE_OUT)를 출력한다. 클럭 인에이블 래치부(119)는 버퍼링된 클럭 인에이블 신호(CKE_OUT)를 입력받아 클럭 인에이블 감지 신호(PRE_CLK)에 동기하여 내부 클럭 인에이블 신호(CKE2 및 CKE2Z)를 생성한다. CKE2Z는 CKE2와 반대의 위상을 갖는다. 버퍼링된 클럭 인에이블 신호(CKE_OUT)가 로직 로우(low)이면, 클럭 인에이블 감지 신호(PRE_CLK)에 동기하여 내부 클럭 인에이블 신호(CKE2Z)가 활성화되고, 버퍼링된 클럭 인에이블 신호(CKE_OUT)가 로직 하이(high)이면, 클럭 인에이블 감지 신호(PRE_CLK)에 동기하여 내부 클럭 인에이블 신호(CKE2)가 활성화된다.
제어신호 입력 버퍼(115)는 제어신호 발생부(120)로부터 발생된 명령/어드레스 수신 제어신호(CKEZ_CA_EN)를 수신하여 버퍼링한 후에 버퍼링된 명령/어드레스 수신 제어신호(CKEZ_COM_OUT)를 출력한다. 여기서, 제어신호 입력 버퍼(115)가 존재하는 이유는 버퍼링된 명령신호들(A0~All_OUT, RAS~CS_OUT)이 래치부(116, 177)로 입력되기도 전에 내부클럭신호(INT_CLK)가 발생되는 것을 방지하기 위함이다. 즉, 제어신호 발생부(120)가 제어신호 입력버퍼(115)를 통해서 출력되는 버퍼링된 명령/어드레스 수신 제어신호(CKEZ_COM_OUT)에 응답하여 내부클럭 발생 제어신호(CKEZ_CLK_EN)을 발생시키면, 버퍼링된 명령신호들(A0/All_OUT, RAS/CS_OUT)이 래치부(116, 117) 내에 입력된 후에, 즉 X-시간과 Y-시간을 보상한 후에 내부클럭 발생 제어신호(CKEZ_CLK_EN)가 생성되고, 이 내부클럭 발생제어신호(CKEZ_CLK_EN)에 응답하여 내부클럭신호(INT_CLK)가 발생되기 때문에, 종래와 같은 문제점이 발생되지 않는다.
제어신호 발생부(120)는 내부 클럭 인에이블 신호(CKE2/CKE2Z)를 입력받아 명령/어드레스 수신 제어신호(CKEZ_CA_EN)를 발생시키고, 파워 모드로의 진입 시에는 명령/어드레스 수신 제어신호(CKEZ_CA_EN)와 반대의 위상을 갖는 명령/어드레스 수신 제어신호(도 6에 도시된 CKEZ_CA_EN_PRE)를 버퍼링된 클럭 신호(CLK_OUT)의 하이 위상에서 감지하여 그것의 로우 위상에서 출력함으로써 내부 클럭 발생 제어신호(CKEZ_CLK_EN)를 생성한다. 이 명령/어드레스 수신 제어신호(CKEZ_CA_EN)는 어드레스 및 명령 입력 버퍼(111, 112)를 턴-온시켜 외부 명령신호들(예컨대 A0~A11, RAS, CS 등)을 수신하거나, 어드레스 및 명령 버퍼부(111, 112)를 턴-오프시켜서 외부명령신호들이 수신되는 것을 막기 위한 신호이다. 반대로, 제어신호 발생부(120)는 파워 모드로부터의 탈출 시에는 명령/어드레스 수신 제어신호(CKEZ_CA_EN)와 반대의 위상을 갖는 명령/어드레스 수신 제어신호와 제어신호 입력 버퍼(115)에서 출력되는 버퍼링된 명령/어드레스 수신 제어신호(CKEZ_COM_OUT)를 각각 버퍼링된 클럭 신호(CLK_OUT)의 하이 위상에서 감지하여 그것의 로우 위상에서 출력함으로써 내부 클럭 발생 제어신호(CKEZ_CLK_EN)를 생성한다. 이렇게 제어신호 발생부(120)가 파워 모드로부터의 탈출 시에 버퍼링된 명령/어드레스 수신 제어신호(CKEZ_COM_OUT)를 입력받게 되면, 명령/어드레스 수신 제어신호(CKEZ_CA_EN)에 응답하여 발생된 버퍼링된 명령신호들(A0~All_OUT, RAS~CS_OUT)이 래치부(116, 117) 내에 입력된 후에, 즉, X-시간과 Y-시간을 보상한 후에, 내부 클럭 발생 제어신호(CKEZ_CLK_EN)가 버퍼링된 클럭신호(CLK_OUT)의 로우 위상에서 생성되게 된다. 이때, 내부클럭 발생부(118)는 상술한 바와 같이 생성된 내부 클럭 발생 제어신호(CKEZ_CLK_EN)에 응답하여 내부 클럭 신호(INT_CLK)를 생성하기 때문에, 즉 내부 클럭 신호(INT_CLK)가 X-시간과 Y-시간을 보상한 후에 생성되기 때문에, 종래와 같은 문제점이 발생되지 않게 된다.
도 5는 본 발명의 바람직한 제2 실시에에 따른 반도체 메모리 장치를 나타낸다. 도 5가 도 4와 다른 점은, 도 4에서는 입력 버퍼부(110) 내에 제어신호 입력 버퍼(115)가 설치되어 있는 것에 반해, 도 5에서는 제어신호 입력버퍼 대신에 지연부(219)가 존재한다는 것이다. 제어신호 입력 버퍼(115)는 명령/어드레스 수신 제어신호(CKEZ_CA_EN)를 버퍼링하여 제어신호 발생부(120)로 출력하였는데, 지연부(219)는 명령/어드레스 수신 제어신호(CKEZ_CA_EN)를 X-시간+Y-시간만큼 지연시켜서 제어신호 발생부(220)로 출력한다. X-시간+Y-시간만큼 지연된 명령/어드레스 수신 제어신호(CKEZ_COM_OUT)를 이용해서 내부클럭 발생 제어신호(CKEZ_CLK_OUT)를 생성해도, 도 4과 같은 효과를 제공할 수 있다.
도 5에 도시한 구성부들은 상술한 지연부를 제외하고는 모든 구성부들이 도 4에 도시한 구성부들과 동일하므로 이에 대한 상세한 설명은 제1 실시예를 참조하기 바란다.
도 6은 도 4 및 도 5에 도시한 제어신호 발생부의 상세 회로도이다.
도 6을 참조하면, 제어신호 발생부는 제1 제어신호 생성기(121)와 제2 제어신호 생성기(122)를 포함한다. 제1 제어신호 생성기(121)는 버퍼링된 클럭 인에이블 신호(CKE2/CKE2Z)와 파워-업 신호(PWRUP)를 이용해서 명령/어드레스 수신 제어신호(CKEZ_CA_EN)를 생성한다. 제2 제어신호 생성기(122)는 파워 모드로부터의탈출 시에는 명령/어드레스 수신 제어신호(CKEZ_CA_EN_PRE)와 X-시간+Y-시간만큼 지연되어 입력되는 명령/어드레스 수신 제어신호(CKEZ_COM_OUT)를, 버퍼링된 클럭 신호(CLK_OUT)의 하이 위상에서 감지하여 그것의 로우 위상에서 출력함으로써 내부 클럭 발생 제어신호(CKEZ_CLK_EN)를 생성한다. 또한, 제2 제어신호 생성기(122)는 파워 모드로의 진입 시에는 X-시간+Y-시간만큼 지연되어 입력되는 명령/어드레스 수신 제어신호(CKEZ_COM_OUT)에 관계없이 명령/어드레스 수신 제어신호(CKEZ_CA_EN_PRE; CKEZ_CA_EN과 반대의 위상을 가짐)를, 버퍼링된 클럭 신호(CLK_OUT)의 하이 위상에서 감지하여 그것의 로우 위상에서 출력함으로써 내부 클럭 발생 제어신호(CKEZ_CLK_EN)를 생성한다.
이하, 제1 및 제2 제어신호 생성기(121, 122)의 구성과 동작을 보다 상세히 설명하기로 한다.
제1 제어신호 생성기(121)는 인버터(IV1,IV4), PMOS 트랜지스터(P1 및 P2), NMOS 트랜지스터(N1 및 N2), 및 래치회로(LT1)를 포함한다. 인버터(IV1)는 버퍼링된 클럭 인에이블 신호(CKE2Z)를 반전시켜서 출력한다. PMOS 트랜지스터(P1)는 전원전압 VDD와 노드 NA 사이에 접속되며 게이트로 인버터(IV1)의 출력신호를 입력받아 턴-온/오프된다. PMOS 트랜지스터(P2)는 전원전압 VDD와 노드 NA 사이에 접속되며 게이트로 파워-업 신호(PWRUP)를 입력받아 턴-온/오프된다. NMOS 트랜지스터(N1 및 N2)는 노드 NA와 접지전압 VSS 사이에 직렬로 접속되는데, NMOS 트랜지스터(N1)는 게이트로 버퍼링된 클럭 인에이블 신호(CKE2)를 입력받아 턴-온/오프되고, NMOS 트랜지스터(N2)는 게이트로 파워-업 신호(PWRUP)를 입력받아 턴-온/오프된다. 래치회로(LT1)은 노드 NA의 신호를 래치시켜 출력한다. 인버터(IV4)는 래치회로(LT1)의 출력신호(CKEZ_CA_EN_PRE)를 반전시켜서 명령/어드레스 수신 제어신호(CKEZ_CA_EN)를 출력한다. 여기서 파워-업 신호(PWRUP)는 파워 모드, 즉 파워 다운 모드과 셀프 리프레쉬 모드일 때 로직 하이로 존재하는 신호이다.
다음에, 제2 제어신호 생성기(122)는 래치회로(LT2~LT5), 인버터(IV9), 및 낸드 게이트(ND1)를 포함한다. 래치회로(LT2)는 버퍼링된 클럭신호(CLK_OUT)의 하이 위상에서 래치회로(LT1)로부터 출력되는 명령/어드레스 수신 제어신호(CKEZ_CA_EN_PRE)를 입력받아 출력하고, 래치회로(LT3)는 버퍼링된 클럭신호(CLK_OUT)의 로우 위상에서 래치회로(LT2)로부터 출력되는 신호를 입력받아 노드 A로 출력한다. 인버터(IV9)는 X-시간+Y-시간만큼 지연되어 입력되는 명령/어드레스 수신 제어신호(CKEZ_COM_OUT)를 반전시켜서 출력한다. 래치회로(LT4)는 인버터(IV9)의 출력신호를 버퍼링된 클럭신호(CLK_OUT)의 하이 위상에서 입력받아 출력하고, 래치회로(LT5)는 버퍼링된 클럭신호(CLK_OUT)의 로우 위상에서 래치회로(LT2)로부터 출력되는 신호를 입력받아 노드 B로 출력한다. 낸드 게이트(ND1)는 래치회로(LT3)의 출력신호(즉 노드 A의 신호)와 래치회로(LT5)의 출력신호(즉, 노드 B의 신호)를 반전 논리 곱하여 내부클럭 발생 제어신호(CKEZ_CLK_EN)를 출력한다. 여기서, 래치회로(LT2)는 2개의 전달 게이트(TG1 및 TG2)로 이루어진 래치와 2개의 인버터(IV4 및 IV5)로 이루어진 래치를 포함한다. 전달 게이트(TG1)는 버퍼링된 클럭신호(CLK_OUT, CLKZ_OUT)에 응답하여 명령/어드레스 수신 제어신호(CKEZ_CA_EN-PRE)를 전달하고, 전달 게이트(TG2)는 버퍼링된 클럭신호(CLK_OUT, CLKZ_OUT)에 응답하여 인버터(IV6)의 출력신호를 인버터(IV5)의 입력단자로 전달한다. 인버터(IV5)는 전달 게이트(TG1 혹은 TG2)로부터 전달되는 신호를 반전시켜서 출력하고, 인버터(IV6)는 인버터(IV5)의 출력신호를 반전시켜서 전달 게이트(TG2)로 출력한 다. 나머지 래치회로(LT3 내지 LT5)는 래치회로(LT2)와 동일한 구성을 가지므로 그에 대한 상세한 설명은 생략하기로 한다.
도 7은 고주파수에서의 파워 모드로부터의 탈출을 나타낸 타이밍도이고, 도 8은 고주파수에서의 파워 모드로의 진입을 나타낸 타이밍도이다.
이하, 도 6 내지 도 8을 참조하면서 제어신호 발생부(120, 220)의 동작을 보다 상세히 설명하기로 한다.
먼저, 도 7에 도시한 바와 같이 버퍼링된 클럭 인에이블 신호(CKE2)가 로직 하이면, PMOS 트랜지스터(P1)가 턴-오프되고, NMOS 트랜지스터(N1)가 턴-온되어, 노드 NA가 접지전압 VSS으로 디스챠지된다. 이때 래치회로(LT1)는 노드 NA의 신호를 반전시켜 로직 하이를 출력한다. 이 경우에는 명령/어드레스 수신 제어신호(CKEZ_CA_EN)가 로직 로우가 되고, 래치회로(LT1)의 출력신호(CKEZ_CA_EN_PRE)가 로직 하이가 된다. 명령/어드레스 수신 제어신호(CKEZ_CA_EN)가 로직 로우인 상태는 파워 모드로부터의 탈출(EXIT)을 의미한다. 래치회로(LT1)의 출력신호, 즉 명령/어드레스 수신 제어신호(CKEZ_CA_EN)와 반대의 위상을 갖는 명령/어드레스 수신 제어신호(CKEZ_CA_EN_PR)가 로직 하이면, 래치회로(LT2)는 버퍼링된 클럭신호(CLK_OUT)의 하이 위상에서 로직 로우를 출력하고, 래치회로(LT3)는 버퍼링된 클럭 신호(CLK_OUT)의 로우 위상에서 로직 하이를 노드 A로 출력한다. 그 후에 명령/어드레스 수신 제어신호(CKEZ_CA_EN)가 제어신호 입력버퍼(115) 혹은 지연부(119)를 통해서 X-시간+Y-시간만큼 지연되어 로직 로우로 제2 제어신호 생성기(122)로 입력되면, 인버터(IV9)가 이 지연되어 입력되는 로직 로우의 명령/어드레스 수신 제어 신호(CKEZ_COM_OUT)를 반전시켜 로직 하이를 출력한다. 그러면, 래치회로(LT4)는 버퍼링된 클럭 신호(CLK_OUT)의 하이 위상에서 로직 로우를 출력하고, 래치회로(LT5)는 버퍼링된 클럭 신호(CLK_OUT)의 로우 위상에서 로직 하이를 노드 B로 출력한다. 이때, 낸드 게이트(ND1)는 로직 하이의 노드 A의 신호와 로직 하이의 노드 B의 신호를 반전 논리 곱하여 도 7에 도시한 바와 같이 내부클럭 수신 제어신호(CKEZ_CLK_EN)를 로직 로우로 출력한다. 이때부터 도 7에 도시한 바와 같이 내부클럭신호(INT_CLK)가 생성되어, 내부 명령신호들(CS2/CS2Z,RAS2/RAS2Z)이 이 내부클럭신호(INT_CLK)에 동기하여 출력된다. 종래에는 내부클럭 발생 제어신호(CKEZ_CLK_EN)가 Y-시간을 거치지도 전에, 즉 명령/어드레스 수신 제어신호(CKEZ_CA_EN)가 입력되어 어드레스/명령 입력 버퍼(111, 112, 211, 212)가 버퍼링된 명령신호들(CA/RAS/CAS/WE_OUT)을 출력하기도 전에 로직 로우로 디스에이블되어 내부클럭신호(INT_CLK)가 발생되기 때문에 무효한 내부명령신호들이 출력되는 현상이 발생되었고 또한 내부 클럭신호(INT_CLK)의 파형이 작아지는 현상이 발생되었는데, 본 발명에서는 내부클럭 발생 제어신호(CKEZ_CLK_EN)가 도 7에 도시한 바와 같이 X-시간과 Y-시간을 거친 후에 로직 로우로 디스에이블되어 내부클럭신호(INT_CLK)가 발생되기 때문에 무효한 내부명령신호들이 출력되는 현상이 발생되지 않는다. 또한, 파워 모드로부터의 탈출시에 명령/어드레스 수신 제어신호(CKEZ_CA_EN)를 인식하기에 있어서 버퍼링된 클럭신호(CLK_OUT) t0의 로우 위상이 마진 Td이 적거나, 거의 없는 경우에는, 내부 클럭 발생 제어신호(CKEZ_CLK_EN)가 버퍼링된 클럭신호(CLK_OUT) t1의 하이 위상에서 로직 로우로 천이됨으로써 내부 클럭신호(INT_CLK)의 펄스 파형이 작아지는 현상이 발생되지 않는다.
다음에, 도 8에 도시한 바와 같이 버퍼링된 클럭 신호(CKE2)가 로직 로우이면, PMOS 트랜지스터(P1)가 턴-온되고, NMOS 트랜지스터(N1)가 턴-오프되어, 노드 NA가 전원전압 VDD의 레벨로 된다. 이때 래치회로(LT1)는 로직 로우를 출력한다. 이 경우에는 명령/어드레스 수신 제어신호(CKEZ_CA_EN)가 로직 하이로 되고, 래치회로(LT1)의 출력신호(CKEZ_CA_EN_PRE)가 로직 로우가 된다. 명령/어드레스 수신 제어신호(CKEZ_CA_EN)가 로직 하이인 상태는 파워 모드로의 진입(ENTRY)을 의미한다. 명령/어드레스 수신 제어신호(CKEZ_CA_EN_PRE)가 로직 로우이면, 래치회로(LT2)는 버퍼링된 클럭신호(CLK_OUT)의 하이 위상에서 로직 하이를 출력하고, 래치회로(LT3)는 버퍼링된 클럭 신호(CLK_OUT)의 로우 위상에서 로직 로우를 노드 A로 출력한다. 이때는 지연되어 입력되는 명령/어드레스 수신 제어신호(CKEZ_COM_OUT)의 레벨에 관계없이 내부클럭 발생 제어신호(CKEZ_CLK_OUT)는 로직 하이로 출력된다. 즉, 종래에는 파워 모드로의 진입 시에 명령/어드레스 수신 제어신호(CKEZ_CA_EN)를 인식하기에 있어서 버퍼링된 클럭신호(CLK_OUT) t0의 로우 위상이 마진 Td이 적거나, 거의 없는 경우에는, 내부클럭 발생 제어신호(CKEZ_CLK_EN)가 버퍼링된 클럭 신호(CLK_OUT) t1의 하이 위상에서 로직 하이로 인에이블됨으로써 내부 클럭신호(INT_CLK)의 펄스 파형이 작아지는 현상이 발생되었는데, 본 발명에서는 내부클럭 발생 제어신호(CKEZ_CLK_EN)가 도 8에 도시한 바와 같이 버퍼링된 클럭 신호(CLK_OUT) t1의 로우 위상에서 로직 하이로 인에이블되기 때문에 내부 클럭 신호(INT_CLK)의 파형이 작아지는 현상이 발생되지 않는다.
상술한 바와 같이, 본 발명은 파워 모드(파워 다운 모드 혹은 셀프 리프레쉬 모드)로부터의 탈출 시에 명령/어드레스 수신 제어신호(CKEZ_CA_EN)가 입력 버퍼부(110 혹은 210)를 턴-온시킬 때까지의 시간(X-시간)과 유효한 외부명령신호들(A0-A11, RAS, CS 등)이 내부클럭신호(INT_CLK)에 동기되기까지의 시간(Y-시간)을 보상한 후에 발생되는 명령/어드레스 수신 제어신호(CKEZ_COM_OUT)를 이용해서, 내부 클럭 발생 제어신호(CKEZ_CLK_EN)을 버퍼링된 클럭신호(CLK_OUT)의 하이 위상에서 감지한 후에 로우 위상에서 발생시킴으로써, 내부클럭신호(INT_CLK)의 파형을 정상적으로 생성하고, 또한 유효한 내부명령신호들만을 출력할 수 있다.
또한, 본 발명은 파워 모드(파워 다운 모드 혹은 셀프 리프레쉬 모드)로의 진입 시에, 내부 클럭 발생 제어신호(CKEZ_CLK_EN)를 버퍼링된 클럭신호(CLK_OUT)의 하이 위상에 감지한 후 로우 위상에서 발생시킴으로써 내부 클럭 신호(INT_CLK)의 파형을 정상적으로 생성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면, 파워 모드로/로부터의 진입/탈출 시에 내부클럭신호의 쇼트 펄스 생성을 방지하여 무효한 내부 명령신호들의 생성을 방지 할 수 있다.
또한, 본 발명에 의하면, 입력 버퍼부의 턴-온시간과 유효한 외부명령신호들이 내부클럭신호에 동기되기까지의 시간을 보상한 후에 내부클럭신호를 생성함으로써 유효한 내부명령신호들을 출력하여 안정적인 명령동작을 수행할 수 있다.

Claims (38)

  1. 외부로부터 어드레스들, 명령신호들, 클럭신호, 및 클럭 인에이블 신호를 수신하여 버퍼링하는 입력 버퍼부;
    상기 버퍼링된 클럭 인에이블 신호를 래치시켜서 내부 클럭 인에이블 신호를 생성하는 클럭 인에이블 래치부;
    상기 내부 클럭 인에이블 신호와 상기 버퍼링된 클럭신호 및 버퍼링된 제 1 제어신호를 이용해서 외부로부터 상기 어드레스들과 상기 명령신호들의 수신을 제어하기 위한 제1 제어신호와 내부클럭신호의 발생을 제어하기 위한 제2 제어신호를 생성하는 제어신호 발생부;
    상기 제2 제어신호에 응답하여 상기 버퍼링된 클럭신호를 입력받아 상기 내부클럭신호를 발생시키는 내부클럭 발생부; 및
    상기 내부클럭신호에 동기하여 상기 버퍼링된 어드레스들 및 명령신호들을 입력받아 내부 어드레스들 및 명령신호들을 생성하는 래치부를 포함하며,
    상기 입력 버퍼부는 상기 제1 제어신호에 응답하여 외부로부터 상기 어드레스들과 상기 명령신호들을 수신받아 버퍼링할 때 상기 제1 제어신호도 버퍼링하여 출력하며,
    상기 제어신호 발생부는 상기 내부 클럭 인에이블 신호를 이용해서 상기 제1 제어신호를 생성하고, 상기 제1 제어신호와 상기 버퍼링된 제1 제어신호를 상기 버퍼링된 클럭 신호에 동기시켜서 상기 제2 제어신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 입력 버퍼부는 상기 제1 제어신호에 응답하여 외부로부터 상기 어드레스들과 상기 명령신호들을 수신해서 버퍼링하는 어드레스/명령 입력 버퍼;
    외부로부터 상기 클럭신호를 수신해서 버퍼링하는 클럭 입력 버퍼;
    외로부터 상기 클럭 인에이블 신호를 수신해서 버퍼링하는 클럭 인에이블 입력 버퍼; 및
    상기 제1 제어신호를 수신해서 버퍼링하는 제어신호 입력 버퍼를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 입력 버퍼부가 상기 제1 제어신호를 버퍼링하여 출력하는 시간은 상기 제1 제어신호가 상기 입력 버퍼부를 동작시킬 때까지의 제1 시간과 상기 입력 버퍼부로 상기 외부 어드레스들 및 상기 외부명령신호들이 상기 내부 클럭 신호에 동기되기까지의 제2 시간을 보상한 시간과 같은 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제어신호 발생부는 반도체 메모리 장치의 파워 모드로부터의 탈출 시에는 상기 버퍼링된 제1 제어신호를 이용해서 상기 제2 제어신호를 발생시키고, 상기 반도체 메모리 장치의 파워 모드로의 진입 시에는 상기 버퍼링된 제1 제어신호와 무관하게 상기 제2 제어신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 내부 클럭 발생부는 반도체 메모리 장치의 파워 모드로부터의 탈출 시에는 상기 지연된 제1 제어신호를 이용해서 발생되는 상기 제2 제어신호에 응답하여 상기 내부클럭신호를 발생시키고, 상기 반도체 메모리 장치의 파워 모드로의 진입 시에는 상기 지연된 제1 제어신호와 무관하게 발생되는 상기 제2 제어신호에 응답하여 상기 내부클럭신호를 발생시키지 않는 것을 특징으로 하는 반도체 메모리 장치의 파워 모드 제어방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 반도체 메모리 장치의 파워 모드는 상기 외부클럭신호가 인에이블되어 토글링하고 있는 상태인 파워 다운 모드 혹은 상기 외부클럭신호가 디스에이블되어 있는 상태인 셀프 리프레쉬 모드를 나타내는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제어신호 발생부는 반도체 메모리 장치의 파워 모드의 진입 시에 상기 버퍼링된 클럭 인에이블 신호를 이용해서 상기 제1 제어신호를 생성한 후에, 상기 버퍼링된 제1 제어신호와 무관하게 상기 제1 제어신호와 반대의 위상을 갖는 신호를 상기 버퍼링된 클럭신호의 하이 위상에서 감지하여 그것의 로우 위상에서 출력함으로써 상기 제2 제어신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제어신호 발생부는 반도체 메모리 장치의 파워 모드로부터의 탈출 시에 상기 버퍼링된 클럭 인에이블 신호를 이용해서 상기 제1 제어신호를 생성한 후에, 상기 제1 제어신호와 반대의 위상을 갖는 신호를 상기 버퍼링된 클럭신호의 하이위상에서 감지하여 그것의 로우 위상에서 출력하고 그 후에 상기 버퍼링된 제1 제어신호를 상기 버퍼링된 클럭신호의 하이 위상에서 감지하여 로우 위상에 출력함으로써 상기 제2 제어신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제어신호 발생부는 상기 버퍼링된 클럭 인에이블 신호를 이용해서 상기 제1 제어신호를 생성하는 제1 생성기와, 상기 제1 제어신호와 반대의 위상을 갖는 신호와 상기 버퍼링된 제1 제어신호를 상기 버퍼링된 클럭신호에 응답하여 입력받아 상기 제2 제어신호를 생성하는 제2 생성기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제1 생성기는 반도체 메모리 장치의 파워 모드로의 진입 시에는 상기 버퍼링된 클럭 인에이블 신호의 반전신호를 이용해서 제1 노드를 제1 로직 레벨로 만들고, 반도체 메모리 장치의 파워 모드로의 탈출 시에는 상기 버퍼링된 클럭 인에이블 신호를 이용해서 상기 제1 노드를 제2 로직레벨로 만드는 전압 발생부;
    상기 제1 노드의 신호를 래치시켜 상기 제1 노드의 신호의 반전신호를 출력하는 래치회로; 및
    상기 래치회로의 출력신호를 반전시켜서 상기 제1 제어신호를 출력하는 반전소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 제2 생성기는 상기 제1 제어신호와 반대의 위상을 갖는 신호를 상기 버퍼링된 클럭신호의 하이 위상에서 감지한 후에 그것의 로우 위상에서 출력하는 제1 래치부;
    상기 버퍼링된 제1 제어신호를 상기 버퍼링된 클럭신호의 하이 위상에서 감지한 후에 그것의 로우 위상에서 출력하는 제2 래치부; 및
    상기 제1 및 제2 래치부의 출력신호를 논리 조합하여 상기 제2 제어신호를 출력하는 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제1 래치부는 상기 제1 제어신호와 반대의 위상을 갖는 신호를 상기 버퍼링된 클럭신호의 하이 위상에서 입력받아 출력하는 제1 래치회로와, 상기 제1 래치회로의 출력신호를 상기 버퍼링된 클럭신호의 로우 위상에서 입력받아 출력하는 제2 래치회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치
  13. 제 11 항에 있어서
    상기 제2 래치부는 상기 버퍼링된 제1 제어신호를 상기 버퍼링된 클럭신호의 하이 위상에서 입력받아 출력하는 제1 래치회로와, 상기 제1 래치회로의 출력신호를 상기 버퍼링된 클럭신호의 로우 위상에서 입력받아 출력하는 제2 래치회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치
  14. 제 1 항에 있어서,
    상기 내부 클럭 발생부는 상기 내부 클럭신호를 발생시킬 때, 상기 버퍼링된 클럭 인에이블 신호의 레벨을 감지하기 위한 클럭 인에이블 감지 신호도 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 클럭 인에이블 래치부는, 상기 버퍼링된 클럭 인에이블 신호를 입력받아 상기 클럭 인에이블 감지 신호에 동기하여 상기 내부 클럭 인에이블 신호와 상기 내부 클럭 인에이블 신호의 반전신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  16. 외부로부터 어드레스들, 명령신호들, 클럭신호, 및 클럭 인에이블 신호를 수신하여 버퍼링하는 입력 버퍼부;
    상기 버퍼링된 클럭 인에이블 신호를 래치시켜 내부 클럭 인에이블 신호를 생성하는 클럭 인에이블 래치부;
    상기 내부 클럭 인에이블 신호와 상기 버퍼링된 클럭신호 및 버퍼링된 제 1 제어신호를 이용해서 외부로부터 상기 어드레스들과 상기 명령신호들의 수신을 제어하기 위한 제1 제어신호와 내부클럭신호의 발생을 제어하기 위한 제2 제어신호를 생성하는 제어신호 발생부;
    상기 제1 제어신호를 소정시간 지연시켜서 지연된 제1 제어신호를 상기 제어신호 발생부로 출력시키는 지연부;
    상기 제2 제어신호에 응답하여 상기 버퍼링된 클럭신호를 입력받아 상기 내부클럭신호를 발생시키는 내부클럭 발생부; 및
    상기 내부클럭신호에 동기하여 상기 버퍼링된 어드레스들 및 명령신호들을 입력받아 내부 어드레스들 및 명령신호들을 생성하는 래치부를 포함하고,
    상기 제어신호 발생부는 상기 내부 클럭 인에이블 신호를 이용해서 상기 제1 제어신호를 생성하고, 상기 제어신호와 상기 지연된 제1 제어신호를 상기 버퍼링된 클럭 신호에 동기시켜서 상기 제2 제어신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 입력 버퍼부는 상기 제1 제어신호에 응답하여 외부로부터 상기 어드레스와 상기 명령신호들을 수신해서 버퍼링하는 어드레스/명령 입력 버퍼;
    외부로부터 상기 클럭신호를 수신해서 버퍼링하는 클럭 입력 버퍼; 및
    외로부터 상기 클럭 인에이블 신호를 수신해서 버퍼링하는 클럭 인에이블 입력 버퍼를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 16 항에 있어서,
    상기 지연부는 상기 제1 제어신호가 상기 입력 버퍼부를 동작시킬 때까지의 제1 시간과 상기 외부 어드레스들 및 상기 외부명령신호들이 상기 내부 클럭 신호에 동기되기까지의 제2 시간을 더한 시간만큼 지연시켜서 상기 지연된 제1 제어신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 16 항에 있어서,
    상기 제어신호 발생부는 반도체 메모리 장치의 파워 모드로부터의 탈출 시에는 상기 지연된 제1 제어신호에 응답하여 상기 제2 제어신호를 발생시키고, 상기 반도체 메모리 장치의 파워 모드로의 진입 시에는 상기 지연된 제1 제어신호와 무관하게 상기 제2 제어신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 16 항에 있어서,
    상기 내부 클럭 발생부는 반도체 메모리 장치의 파워 모드로부터의 탈출 시에는 상기 지연된 제1 제어신호를 이용해서 발생되는 상기 제2 제어신호에 응답하여 상기 내부클럭신호를 발생시키고, 상기 반도체 메모리 장치의 파워 모드로의 진입 시에는 상기 지연된 제1 제어신호와 무관하게 발생되는 상기 제2 제어신호에 응답하여 상기 내부클럭신호를 발생시키지 않는 것을 특징으로 하는 반도체 메모리 장치의 파워 모드 제어방법.
  21. 제 19 항 또는 제 20 항에 있어서,
    상기 반도체 메모리 장치의 파워 모드는 상기 외부클럭신호가 인에이블되어 토글링하고 있는 상태인 파워 다운 모드 혹은 상기 외부클럭신호가 디스에이블되어 있는 상태인 셀프 리프레쉬 모드를 나타내는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 16 항에 있어서,
    상기 제어신호 발생부는 반도체 메모리 장치의 파워 모드로의 진입 시에 상기 버퍼링된 클럭 인에이블 신호를 이용해서 상기 제1 제어신호를 생성한 후에, 상기 지연된 제1 제어신호와 무관하게 상기 제1 제어신호와 반대의 위상을 갖는 신호를 상기 버퍼링된 클럭신호의 하이 위상에서 감지하여 그것의 로우 위상에서 출력 함으로써 상기 제2 제어신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 16 항에 있어서,
    상기 제어신호 발생부는 반도체 메모리 장치의 파워 모드로부터의 탈출 시에 상기 버퍼링된 클럭 인에이블 신호를 이용해서 상기 제1 제어신호를 생성한 후에, 상기 제1 제어신호와 반대의 위상을 갖는 신호를 상기 버퍼링된 클럭신호의 하이위상에서 인식하여 그것의 로우 위상에서 출력하며 그 후에 상기 지연된 제1 제어신호를 상기 버퍼링된 클럭신호의 하이 위상에서 감지한 후에 그것의 로우 위상에 출력함으로써 상기 제2 제어신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 16 항에 있어서,
    상기 제어신호 발생부는 상기 버퍼링된 클럭 인에이블 신호를 이용해서 상기 제1 제어신호를 생성하는 제1 생성기와, 상기 제1 제어신호와 반대의 위상을 갖는 신호와 상기 지연된 제1 제어신호를 상기 버퍼링된 클럭신호에 응답하여 입력받아 상기 제2 제어신호를 생성하는 제2 생성기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제 24 항에 있어서,
    상기 제2 생성기는 상기 제1 제어신호와 반대의 위상을 갖는 신호를 상기 버퍼링된 클럭신호의 하이 위상에서 감지한 후에 로우 위상에서 출력하는 제1 래치부;
    상기 지연된 제1 제어신호를 상기 버퍼링된 클럭신호의 하이 위상에서 감지한 후에 로우 위상에서 출력하는 제2 래치부; 및
    상기 제1 및 제2 래치부의 출력신호를 논리 조합하여 상기 제2 제어신호를 출력하는 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제 25 항에 있어서,
    상기 제1 래치부는 상기 제1 제어신호와 반대의 위상을 갖는 신호를 상기 버퍼링된 클럭신호의 하이 위상에서 입력받아 출력하는 제1 래치회로와, 상기 제1 래치회로의 출력신호를 상기 버퍼링된 클럭신호의 로우 위상에서 입력받아 출력하는 제2 래치회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제 25 항에 있어서,
    상기 제2 래치부는 상기 지연된 제1 제어신호를 상기 버퍼링된 클럭신호의 하이 위상에서 입력받아 출력하는 제1 래치회로와, 상기 제1 래치회로의 출력신호를 상기 버퍼링된 클럭신호의 로우 위상에서 입력받아 출력하는 제2 래치회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치
  28. 제 16 항에 있어서,
    상기 내부 클럭 발생부는 상기 내부 클럭신호를 발생시킬 때, 상기 버퍼링된 클럭 인에이블 신호의 레벨을 감지하기 위한 클럭 인에이블 감지 신호도 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제 28 항에 있어서,
    상기 클럭 인에이블 래치부는, 상기 버퍼링된 클럭 인에이블 신호를 입력받아 상기 클럭 인에이블 감지 신호에 동기하여 상기 내부 클럭 인에이블 신호와 상기 내부 클럭 인에이블 신호의 반전신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  30. 외부로부터 어드레스들, 명령신호들, 클럭신호, 및 클럭 인에이블 신호를 수 신해서 버퍼링하는 단계;
    상기 버퍼링된 클럭 인에이블 신호를 래치시켜 내부 클럭 인에이블 신호를 생성하는 단계;
    상기 내부 클럭 인에이블 신호를 이용해서 외부로부터 상기 어드레스들과 상기 명령신호들의 수신을 제어하기 위한 제1 제어신호를 발생시키는 단계;
    상기 제1 제어신호를 소정시간 지연시키는 단계;
    상기 제1 제어신호와 상기 소정시간 지연된 제1 제어신호를 상기 버퍼링된 클럭신호에 동기시켜 내부클럭신호의 발생을 제어하기 위한 제2 제어신호를 생성하는 단계;
    상기 제2 제어신호에 응답하여 상기 버퍼링된 클럭신호를 수신해서 상기 내부클럭신호를 발생시키는 단계; 및
    상기 내부클럭신호에 동기하여 상기 버퍼링된 어드레스들 및 명령신호들을 수신하여 내부 어드레스들과 내부 명령신호들을 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 모드 제어방법.
  31. 제 30 항에 있어서,
    상기 제1 제어신호에 응답하여 상기 외부 어드레스들 및 상기 외부 명령신호들을 수신할 때까지의 제1 시간과 상기 외부 어드레스들 및 상기 외부 명령신호들이 상기 내부클럭신호에 동기되기까지의 제2 시간을 더한 시간만큼 상기 제1 제어 신호를 지연시키는 것을 특징으로 하는 반도체 메모리 장치의 파워 모드 제어방법.
  32. 제 30 항에 있어서,
    반도체 메모리 장치의 파워 모드로부터의 탈출 시에는 상기 지연된 제1 제어신호에 응답하여 상기 제2 제어신호를 발생시키고, 상기 반도체 메모리 장치의 파워 모드로의 진입 시에는 상기 지연된 제1 제어신호와 무관하게 상기 제2 제어신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치의 파워 모드 제어방법.
  33. 제 30 항에 있어서,
    반도체 메모리 장치의 파워 모드로부터의 탈출 시에는 상기 지연된 제1 제어신호를 이용해서 발생되는 상기 제2 제어신호에 응답하여 상기 내부클럭신호를 발생시키고, 상기 반도체 메모리 장치의 파워 모드로의 진입 시에는 상기 지연된 제1 제어신호와 무관하게 발생되는 상기 제2 제어신호에 응답하여 상기 내부클럭신호를 발생시키지 않는 것을 특징으로 하는 반도체 메모리 장치의 파워 모드 제어방법.
  34. 제 32 항 또는 제 32 항에 있어서,
    상기 반도체 메모리 장치의 파워 모드는 상기 외부클럭신호가 인에이블되어 토글링하고 있는 상태인 파워 다운 모드 혹은 상기 외부클럭신호가 디스에이블되어 있는 상태인 셀프 리프레쉬 모드를 나타내는 것을 특징으로 하는 반도체 메모리 장치의 파워 모드 제어방법.
  35. 제 30 항에 있어서,
    반도체 메모리 장치의 파워 모드로의 진입 시에는 상기 버퍼링된 클럭 인에이블 신호를 이용해서 상기 제1 제어신호를 생성한 후에, 상기 지연된 제1 제어신호와 무관하게 상기 제1 제어신호와 반대의 위상을 갖는 신호를 상기 버퍼링된 클럭신호의 하이 위상에서 감지하여 그것의 로우 위상에서 출력함으로써 상기 제2 제어신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치의 파워 모드 제어방법.
  36. 제 30 항에 있어서,
    상기 반도체 메모리 장치의 파워 모드로부터의 탈출 시에는 상기 버퍼링된 클럭 인에이블 신호를 이용해서 상기 제1 제어신호를 생성한 후에, 상기 제1 제어신호와 반대의 위상을 갖는 신호를 상기 버퍼링된 클럭신호의 하이위상에서 감지하여 그것의 로우 위상에서 출력하고 그 후에 상기 지연된 제1 제어신호를 상기 버퍼링된 클럭신호의 하이 위상에서 감지하여 그것의 로우 위상에 출력함으로써 상기 제2 제어신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치의 파워 모드 제어방법.
  37. 제 30 항에 있어서,
    상기 내부 클럭 신호를 발생시킬 때, 상기 버퍼링된 클럭 인에이블 신호의 레벨을 감지하기 위한 클럭 인에이블 감지 신호도 같이 발생시키는 것을 특징으로 하는 반도체 메모리 장치의 파워 모드 제어방법.
  38. 제 37 항에 있어서,
    상기 버퍼링된 클럭 인에이블 신호를 입력받아 상기 클럭 인에이블 감지 신호에 동기하여 상기 내부 클럭 인에이블 신호와 상기 내부 클럭 인에이블 신호의 반전신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치의 파워 모드 제어방법.
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