KR100571733B1 - 반도체 기억 장치 - Google Patents

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KR100571733B1
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후지쯔 가부시끼가이샤
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Abstract

더블 데이타 레이트(DDR) SDRAM용의 기입 데이타 입력 회로는 클록 신호의 상승 및 하강 에지 모두에서 기입 데이타를 획득한다. 입력 회로는 판독, 기입 또는 리프레시 명령 등의 외부 명령을 수신하기 위한 명령 입력 버퍼를 포함한다. 이 입력 버퍼에 접속된 외부 명령 래치 회로는 제1 클록 신호에 동기하여 외부 명령을 래치한다. 디코더는 래치된 외부 명령을 디코드한다. 기입 명령 판정 회로 또한 외부 명령(디코드되지 않은 것)을 수신하고, 이 외부 명령이 기입 명령인 경우 인에이블 신호를 발생한다. 데이타 입력 버퍼는 인에이블 신호에 의해 활성화되며, 기입 데이타를 수신한다. 데이타 래치 회로는 데이타 입력 버퍼에 제공된 기입 데이타를 제2 클록 신호에 동기하여 래치한다.

Description

반도체 기억 장치{WRITE DATA INPUT CIRCUIT}
도 1은 종래의 DDR SDRAM의 기입 데이타 입력 회로의 개략적인 블록도.
도 2는 도 1의 DDR SDRAM의 기입 명령의 데이타 스트로브 신호와 클록 신호의 동작을 나타내는 타이밍도.
도 3은 본 발명의 제1 실시예에 따른 DDR SDRAM의 개략적인 블록도.
도 4는 도 3의 DDR SDRAM의 기입 데이타 입력 회로의 개략적인 블록도.
도 5는 도 4의 기입 데이타 입력 회로의 판정 회로 및 인에이블 신호 합성 회로의 회로도.
도 6은 도 4의 기입 데이타 입력 회로의 데이타 입력 버퍼의 회로도.
도 7은 본 발명의 제2 실시예에 따른 기입 데이타 입력 회로의 개략적인 블록도.
도 8은 본 발명의 제3 실시예에 따른 기입 데이타 입력 회로의 개략적인 블록도.
도 9는 도 4의 기입 데이타 입력 회로의 외부 명령 래치 회로의 회로도.
도 10은 도 4의 기입 데이타 입력 회로의 명령 디코더 및 내부 명령 래치 회로의 회로도.
< 도면의 주요 부분에 대한 부호의 설명 >
11, 57 : 데이타 입력 버퍼
12, 56 : 데이타 스트로브 신호 입력 버퍼
13, 58 : 제1 데이타 래치 회로
14, 59 : 제2 데이타 래치 회로
21, 53 : 클록 신호 입력 버퍼
22, 51 : 외부 명령 입력 버퍼
23, 52 : 외부 명령 래치 회로
24, 54 : 명령 디코더
25, 55 : 내부 명령 래치 회로
26 : 기입 명령 판정 회로
27 : 인에이블 신호 합성 회로
본 발명은 반도체 기억 장치에 관한 것으로, 특히 더블 데이타 레이트(DDR) SDRAM 등의 반도체 기억 장치에 사용되는 기입 데이타 입력 회로에 관한 것이다.
근래 데이타 전송율을 더욱 증가시키기 위해 DDR SDRAM이 제안되었다.
종래의 SDRAM은 클록 신호에 동기하여 외부 명령을 획득한다. 예를 들어 외부 명령이 기입 명령인 경우, 종래의 SDRAM은 클록 신호의 상승 에지에 동기하여 대응하는 기입 데이타를 수신한다.
이와 달리, DDR SDRAM은 데이타 스트로브 신호의 상승 및 하강 에지 모두에 동기하여 기입 데이타를 획득한다. 특히, DDR SDRAM은 클록 신호에 동기하여 기입 명령을 획득하고, 그후 데이타 스트로브 신호의 상승 에지에 동기하여 기입 데이타를 수신한다. 데이타 스트로브 신호는 기입 명령을 획득하는 클록 신호에 후속하는 클록 신호가 하이 상태로 되는 시점 부근에서 출력된다. 따라서, DDR SDRAM은 종래의 SDRAM 보다 2배 정도 빠른 전송율로 기입 데이타를 획득한다.
도 1은 DDR SDRAM(100)의 개략적인 블록도이다. 도 1에 도시된 바와 같이, DDR SDRAM(100)은 외부 명령 입력 버퍼(51), 외부 명령 래치 회로(52), 클록 신호 입력 버퍼(53), 명령 디코더(54), 내부 명령 래치 회로(55), 데이타 스트로브 신호 입력 버퍼(56), 데이타 입력 버퍼(57), 제1 데이타 래치 회로(58) 및 제2 데이타 래치 회로(59)를 포함한다.
외부 명령 입력 버퍼(51)는 외부 장치(도시 생략)로부터 외부 명령 COM을 수신하여 이 외부 명령 COM을 외부 명령 래치 회로(52)에 제공한다. 외부 명령 래치 회로(52)는 클록 신호 입력 버퍼(53)로부터 제공된 클록 신호의 상승 에지에 동기하여 이 외부 명령 COM을 래치한다.
래치된 명령 COM은 명령 디코더(54)에 의해 디코드된다. 디코드된 명령 COM은 내부 명령 래치 회로(55)에 의해 내부 명령으로서 래치되고, 내부 회로에 제공된다.
래치된 내부 명령이 기입 명령인 경우, 내부 명령 래치 회로(55)는 인에이블 신호 WRTZ를 데이타 스트로브 신호 입력 버퍼(56) 및 데이타 입력 버퍼(57)에 제공 한다. 데이타 스트로브 신호 입력 버퍼(56)는 인에이블 신호 WRTZ에 응답하여 활성화되고, 외부 장치로부터 구형파를 갖는 데이타 스트로브 신호 DQS를 수신하며, 이 데이타 스트로브 신호 DQS를 제1 및 제2 데이타 래치 회로(58, 59)에 제공한다.
데이타 입력 버퍼(57) 또한 인에이블 신호 WRTZ에 의해 활성화된다. 데이타 입력 버퍼(57)는 외부 장치로부터 기입 데이타 DQ(D1, D2)를 순차적으로 수신하고, 이 기입 데이타 DQ(D1, D2)를 데이타 스트로브 신호 DQS의 상승 및 하강 에지에 따라 제1 및 제2 데이타 래치 회로(58, 59)에 제공한다. 제1 데이타 래치 회로(58)는 데이타 스트로브 신호 DQS의 상승에 동기하여 데이타 입력 버퍼(57)로부터의 기입 데이타 DQ(D1)를 래치한다. 제2 데이타 래치 회로(59)는 데이타 스트로브 신호 DQS의 하강에 동기하여 데이타 입력 버퍼(57)로부터의 기입 데이타 DQ(D2)를 래치한다. 래치된 기입 데이타(D1, D2)는 DRAM 코어 회로(도시 생략)에 전송되고, 메모리 셀의 소정 어드레스에 기입된다.
도 2는 기입 명령시의 클록 신호 CLKZ 및 데이타 스트로브 신호 DQS의 동작을 도시한다. 도 2에 도시된 바와 같이, 외부 명령 COM은 클록 신호 CLKZ에 의해 래치된다. 데이타 스트로브 신호 DQS는 클록 신호 CLKZ의 상승에서부터 1주기 tCLK의 ±25% 범위 이내에서 상승한다.
즉, 클록 신호 CLKZ의 1주기를 tCLK로 표시할 때, 외부 명령 COM을 래치하는 클록 신호 CLKZ의 상승과 데이타 스트로브 신호 DQS의 최초 상승 사이의 시간, 즉 최소 시간 tDQSSmin은 다음과 같이 표시된다:
tDQSSmin = 0.75tCLK (㎱)
데이타 스트로브 신호 DQS의 최종 상승까지의 시간, 즉 최대 시간 tDQSSmax은 다음과 같이 표시된다:
tDQSSmax = 1.25tCLK (㎱)
클로 신호 CLKZ의 1주기 tCLK가 10 ㎱가 되면(클록 신호 CLKZ의 주파수가 100㎒), 최소 시간 tDQSSmin 및 최대 시간 tDQSSmax은 다음과 같이 획득된다:
tDQSSmin = 0.75tCLK = 7.5 (㎱)
tDQSSmax = 1.25tCLK = 12.5 (㎱)
따라서, 스트로브 신호 입력 버퍼(56) 및 데이타 입력 버퍼(57)는 데이타 스트로브 신호 DQS가 최소 시간 tDQSSmin으로 상승한다는 것을 고려하여 활성화되어야 한다.
최소 시간 tDQSSmin(0.75 tCLK)이 경과하기 전에 데이타 스트로브 신호 입력 버퍼(56)에 의해, 데이타 스트로브 신호 DQS가 스트로브 신호 DQS의 상승 이전에 로우 상태가 되는지의 여부에 대한 판정이 이루어져야 한다. 더욱이, 데이타 스트로브 신호 입력 버퍼(56)가 일반적으로 전류 미러 회로에 의해 형성되므로, 데이타 스트로브 신호 입력 버퍼(56)를 비활성화 상태에서 활성화하기 위해 특정량의 시간이 필요하다.
데이타 스트로브 신호 DQS가 로우인지의 여부를 판정하기 위해 데이타 스트로브 신호 입력 버퍼(56)가 필요로 하는 시간을 T11로 하고, 데이타 스트로브 신호 입력 버퍼(56)를 활성화하기 위해 필요로 하는 시간을 T12로 하면, 데이타 스트로브 신호 입력 버퍼(56)가 인에이블 신호 WRTZ를 수신할 때, 데이타 스트로브 신호 DQS의 상승에 앞서 적어도 T11 + T12 시간이 필요로 된다.
즉, 기입 명령을 래치하는 클록 신호 CLK가 상승할 때부터 인에이블 신호 WRTZ가 상승할 때까지 적어도 제1 보증 시간 Ta이 필요로 되며, 이는 다음과 같이 표시된다:
Ta = 0.75tCLK - (T11 + T12) (㎱)
클록 신호 CLKZ의 1주기 tCLK 가 10 ㎱이면, 제1 보증 시간 Ta는 다음과 같이 획득된다:
Ta = 7.5 - (T11 + T12) (㎱)
데이타 입력 버퍼(57)의 활성화와 데이타 스트로브 신호 DQS의 상승 사이에는 제1 및 제2 데이타 래치 회로(58, 59)의 셋업 시간이 제공되어야 한다. 또, 데이타 스트로브 신호 입력 버퍼(56)와 동일하게, 데이타 입력 버퍼(57)는 전류 미러 회로에 의해 형성되고, 활성화 전에 특정량의 시간을 필요로 한다.
제1 및 제2 데이타 래치 회로(58, 59)의 셋업 시간을 T21이라 하고, 데이타 입력 버퍼(57)의 활성화에 필요한 시간을 T22라 하면, 데이타 입력 버퍼(57)가 인에이블 신호 WRTZ를 수신할 때, 데이타 스트로브 신호 DQS의 상승 전에 적어도 T21 + T22의 시간이 요구된다.
즉, 기입 명령을 래치한 클록 신호 CLK가 상승할 때부터 인에이블 신호 WRTZ가 상승할 때까지 적어도 제2 보증 시간 Tb가 요구되며, 이는 다음과 같이 표시된다:
Tb = 0.75tCLK - (T21 + T22) (㎱)
클록 신호 CLKZ의 1주기 tCLK가 10 ㎱이면, 제2 보증 시간 Tb는 다음과 같이 획득된다:
Tb = 7.5 - (T21 + T22) (㎱)
기입 명령을 래치한 클록 신호 CLK가 상승할 때부터 인에이블 신호 WRTZ가 출력될 때까지의 시간, 즉 누적 지연 시간 Tc는 외부 명령 입력 버퍼(51) 및 클록 신호 입력 버퍼(53)의 지연 시간 T31, 외부 명령 래치 회로(52)의 래칭 시간 T32, 명령 디코더(54)의 디코딩 시간 T33, 및 내부 명령 래치 회로(55)의 래칭 시간 T34에 의해 결정된다.
즉, 누산 지연 시간 Tc은 다음과 같이 표시된다:
Tc = T31 + T32 + T33 + T34 (㎱)
클록 신호 CLKZ의 1주기가 10 ㎱(주파수가 100 ㎒)일 때 T11이 0.5 ㎱이고 T12가 1.5 ㎱이면, 제1 보증 시간 Ta은 다음과 같이 획득된다:
Ta = 7.5 - (0.5 + 1.5) = 5.5 (㎱)
T21이 0.5 ㎱이고 T22가 1.5 ㎱이면, 제2 보증 시간은 다음과 같이 획득된다:
Tb = 7.5 - (0.5 + 1.5) = 5.5 (㎱)
더욱이, T31 내지 T33이 각각 2 ㎱이고 T34가 1 ㎱이면, 누산 시간 Tc는 다음과 같이 획득된다:
Tc = 2 + 2 + 2 + 1 = 7
따라서, Tc>Ta 및 Tc>Tb의 관계가 성립한다.
즉, 인에이블 신호 WRTZ는 제1 및 제2 보증 시간 Ta, Tb(5.5 ㎱)보다 1.5 ㎱의 지연을 가지고 데이타 스트로브 신호 입력 버퍼(56) 및 데이타 입력 버퍼(57)에 제공된다. 그 결과, 입력 버퍼(56, 57)는 데이타 스트로브 신호 DQS의 상승에 응답하여 기입 데이타 D1을 획득하지 못할 것이다.
보증 동작을 위해, 입력 버퍼(56, 57)와 데이타 래치 회로(58, 59)의 각각은 제1 및 제2 보증 시간 Ta, Tb에 앞서 활성화된다. 특히, 입력 버퍼(56, 57) 및 데이타 래치 회로(58, 59)는 기입 명령이 제공되기 전에 외부 장치에 의해 제공된 활성화 명령에 응답하여 활성화된다. 활성화 명령은 기입 명령에 앞서서 수 클록 전에 제공된다. 따라서, 입력 버퍼(56, 57) 및 데이타 래치 회로(58, 59)가 여유를 가지고 활성화되므로 동작이 보증된다.
그러나, 입력 버퍼(56, 57) 및 데이타 래치 회로(58, 59)가 기입 명령에 앞서 수 클록 이전에 활성화되므로, 입력 버퍼(56, 57)와 데이타 래치 회로(58, 59)를 통해 불필요한 전류가 흐른다. 또한, 입력 버퍼(56, 57) 및 데이타 래치 회로(58, 59)는 기입 명령이 제공되지 않은 경우에도 활성화 명령에 응답하여 항상 활성화된다. 그러므로, 불필요한 전류가 지속적으로 소비된다.
따라서, 본 발명은 데이타를 정확하게 획득하는 전력 소비가 적은 입력 회로를 제공하는 것을 그 목적으로 한다.
상기한 목적을 달성하기 위해, 본 발명은 명령 입력 버퍼, 외부 명령 래치 회로, 디코더, 기입 명령 판정 회로 및 데이타 스트로브 신호 입력 버퍼를 포함하 는 반도체 기억 장치를 제공한다. 명령 입력 버퍼는 외부 명령을 수신한다. 외부 명령 래치 회로는 명령 입력 버퍼에 접속되고, 이 명령 입력 버퍼로부터의 외부 명령을 제1 클록 신호에 동기하여 래치한다. 디코더는 외부 명령 래치 회로에 접속되고, 래치된 외부 명령을 수신하며, 외부 명령을 디코드하여 명령을 발생한다. 기입 명령 판정 회로는 외부 명령을 수신하고, 외부 명령이 기입 명령인 경우 제1 인에이블 신호를 발생한다. 데이타 스트로브 신호 입력 버퍼는 기입 명령 판정 회로로부터의 제1 인에이블 신호에 의해 활성화되고, 데이타 스트로브 신호를 수신한다.
본 발명은 또한 명령 입력 버퍼, 외부 명령 래치 회로, 디코더, 내부 명령 래치 회로, 기입 명령 판정 회로, 데이타 스트로브 신호 입력 버퍼 및 클록 신호 입력 버퍼를 포함하는 반도체 기억 장치를 제공한다. 명령 입력 버퍼는 외부 명령을 수신한다. 외부 명령 래치 회로는 명령 입력 버퍼에 접속되고, 명령 입력 버퍼로부터의 외부 명령을 제1 클록 신호에 동기하여 래치한다. 디코더는 외부 명령 래치 회로에 접속되고, 래치된 외부 명령을 수신하며, 외부 명령을 디코드하여 내부 명령을 발생한다. 내부 명령 래치 회로는 디코더에 접속되고, 디코더로부터의 내부 명령을 래치한다. 기입 명령 판정 회로는 외부 명령을 수신하고, 외부 명령이 기입 명령인 경우 제1 인에이블 신호를 발생한다. 데이타 스트로브 신호 입력 버퍼는 기입 명령 판정 회로로부터의 제1 인에이블 신호에 의해 활성화되고, 데이타 스트로브 신호를 수신한다. 클록 신호 입력 버퍼는 기입 명령 판정 회로로부터의 제1 인에이블 신호에 의해 활성화되고, 제2 클록 신호를 수신한다.
본 발명의 기타 특징 및 장점은 첨부 도면을 참조하여 설명되고 본 발명의 원리의 일례를 예시하고 있는 다음의 상세한 설명으로부터 명백해질 것이다.
본 발명의 특징은 첨부된 특허청구의 범위에 기재되어 있으며, 그 목적 및 장점은 첨부 도면과 함께 바람직한 실시예에 대한 다음의 실시예를 참조함으로써 명확히 이해될 것이다.
본 발명의 제1 실시예에 따른 반도체 기억 장치는 도 3 내지 도 6을 참조하여 설명될 것이다.
DDR SDRAM(100) 등의 반도체 기억 장치는 클록 버퍼 회로(1), 명령 디코더 회로(2), 어드레스 버퍼 회로(3), 입력-출력 데이타 회로(4), 제어 신호 래치 회로(5), 모드 레지스터 회로(6), 열어드레스 카운터 회로(7), 지연 동기 루프(DLL) 회로(8) 및 DRAM 코어 회로(9)를 포함한다.
클록 버퍼 회로(1)는 파워 다운 신호 CKE 및 서로 위상이 180°차이나는 제1 외부 클록 신호 CLKZ, CLKX를 외부 장치(도시 생략)로부터 수신하고, 이들 신호를 명령 디코더 회로(2) 및 DLL 회로(8)에 제공한다. 제1 실시예에서, 클록 신호 CLKZ의 1주기 tCLK는 10 ㎱(주파수가 100 ㎒)이다.
명령 디코더 회로(2)는 클록 버퍼 회로(1)로부터의 클록 신호 CLKZ에 응답하여 외부 장치로부터의 외부 명령 COM을 수신한다. 외부 명령 COM은 열어드레스 스트로브 신호 CAS, 기입 인에이블 신호 WE, 칩 선택 신호 CS, 행어드레스 스트로브 신호 RAS 및 오토 프리차지 인에이블 신호 AP를 포함한다. 명령 디코더 회로(2)는 클록 신호 CLKZ에 응답하여 외부 명령 COM을 디코드하고 신호 CAS, WE, CS, RAS, AP의 각각의 상태(하이 또는 로우)에 의거하여 기입 명령과 판독 명령 등의 명령을 발생한다. 명령 디코더 회로(2)는 디코드된 명령을 내부 명령과 인에이블 신호로서 어드레스 버퍼 회로(3), 입력-출력 데이타 회로(4), 제어 신호 래치 회로(5) 및 모드 레지스터 회로(6)에 제공한다.
어드레스 버퍼 회로(3)는 명령 디코더 회로(2)로부터 전송된 내부 명령에 따라 외부 장치로부터 어드레스 신호 A0∼A11 및 뱅크 어드레스 BA0∼BA1를 수신한다. 어드레스 버퍼 회로(3)는 어드레스 신호 A0∼A11 및 뱅크 어드레스 BA0∼BA 1에 의해 구해진 어드레스 데이타를 제어 신호 래치 회로(5), 모드 레지스터 회로(6) 및 열어드레스 회로(7)에 제공한다. 어드레스 버퍼 회로(3)는 또한 어드레스 신호 A0∼A11 에 의해 구해진 행어드레스를 DRAM 코어 회로(9)에 제공한다.
입력-출력 데이타 회로(4)는 명령 디코더 회로(2)로부터의 인에이블 신호에 의해 활성화되고, 외부 장치로부터 데이타 스트로브 신호 DQS(데이타 샘플링 클록 신호), 기입 데이타 DQ0∼DQ7 및 데이타 마스크 신호 DM를 수신한다. 입력-출력 데이타 회로(4)는 데이타 스트로브 신호 DQS의 상승 및 하강 에지에 응답하여 기입 데이타 DQ0∼DQ7를 래치하고, 래치된 기입 데이타 DQ0∼DQ7를 DRAM 코어 회로(9)에 제공한다. 또한, 입력-출력 데이타 회로(4)는 DRAM 코어 회로(9)로부터의 판독 데이타 DQ0∼DQ7를 명령 디코더 회로(2)로부터의 내부 명령에 따라 외부 장치에 제공 한다.
제어 신호 래치 회로(5)는 명령 디코더 회로(2)로부터 내부 명령을 수신하고, 어드레스 버퍼 회로(3)로부터 어드레스 데이타를 수신하며, 이 내부 명령과 어드레스 데이타에 따라 DRAM 코어 회로(9)의 데이타를 기입하고, 데이타를 판독하며, 리프레시 등의 각종 처리를 수행하기 위한 제어 신호를 출력한다.
모드 레지스터 회로(6)는 명령 디코더 회로(2)로부터 내부 명령을 수신하고, 어드레스 버퍼 회로(3)로부터 어드레스 데이타를 수신하며, 이 내부 명령과 어드레스 데이타에 따라 DRAM 코어 회로(9)의 처리 모드를 유지한다.
열어드레스 카운터 회로(7)는 어드레스 신호 A0∼A11에 의해 구해진 열어드레스 데이타를 어드레스 버퍼 회로(3)로부터 수신하고, 모드 레지스터 회로(6)에 의해 유지된 모드에 따라 열어드레스 데이타를 DRAM 코어 회로(9)에 제공한다.
DLL 회로(8)는 클록 버퍼 회로(1)로부터 제1 및 제2 내부 클록 신호 CLKMZ, CLKMX를 수신하고, 상이한 주파수를 갖는 클록 신호들을 발생한다. 이들 클록 신호는 입력-출력 데이타 회로(4)에 제공된다.
DRAM 코어 회로(9)는 어드레스 버퍼 회로(3)로부터 열어드레스 데이타를 수신하고, 제어 신호 래치 회로(5)로부터 제어 신호를 수신하며, 열어드레스 카운터 회로(7)로부터 열어드레스 데이타를 수신한다. DRAM 코어 회로(9)는 이들 제어 신호와 어드레스 데이타에 따라 메모리 어레이에 데이타를 기입하고, 데이타를 판독하며, 리프레시 등의 처리를 수행한다. 즉, DRAM 코어 회로(9)는 제어 신호 및 어 드레스 데이타에 따라 소정 어드레스로 메모리셀에 데이타 DQ0∼DQ7를 기입한다.
도 4는 입력-출력 데이타 회로(4)에 포함되고 외부 장치로부터 기입 데이타를 수신하는 기입 데이타 입력 회로(16)를 도시하고 있다. 기입 데이타 입력 회로(16)는 8비트의 기입 데이타 DQ0∼DQ7의 각각에 대해 제공된다. 각각의 8개의 기입 데이타 입력 회로(16)는 동일 구조를 가지므로 하나의 기입 데이타 입력 회로(16)에 대해서만 설명될 것이다. 또한, 설명의 간략화를 위해 기입 데이타 DQ0∼DQ7는 기입 데이타 DQ로서 설명될 것이다.
도 4에 도시된 바와 같이, 기입 데이타 입력 회로(16)는 데이타 입력 버퍼(11), 데이타 스트로브 신호 입력 버퍼(12), 제1 데이타 래치 회로(13) 및 제2 데이타 래치 회로(14)를 포함한다.
데이타 입력 버퍼(11)는 명령 디코더 회로(2)로부터의 하이 인에이블 신호 DSENZ에 응답하여 활성화되어 외부 장치로부터 기입 데이타 DQ(D1, D2, D3,…)를 수신하고, 이 데이타 DQ를 제1 및 제2 데이타 래치 회로(13, 14)에 제공한다.
도 6에 도시된 바와 같이, 전류 미러형 버퍼 회로로 구성되는 것이 바람직한 데이타 입력 버퍼(11)는 차동 증폭부를 형성하는 n-채널 MOS 트랜지스터(Q1, Q2)와, 정전류부를 형성하는 NMOS 트랜지스터(Q3)와, 전류 미러부를 형성하는 p-채널 MOS 트랜지스터(Q4, Q5)를 포함한다. 증폭 NMOS 트랜지스터(Q1, Q2)의 소스는 NMOS 트랜지스터(Q3)를 통해 접지된다.
NMOS 트랜지스터(Q1)의 드레인은 PMOS 트랜지스터(Q4)를 통해 고전위의 전원 전압 Vdd에 접속된다. 또한, NMOS 트랜지스터(Q1)의 드레인은 인버터 회로(15)를 통해 제1 및 제2 데이타 래치 회로(13, 14)에 접속된다. NMOS 트랜지스터(Q2)의 드레인은 PMOS 트랜지스터(Q5)를 통해 고전위의 전원 전압 Vdd에 접속된다. PMOS 트랜지스터(Q4, Q5)는 각각 PMOS 트랜지스터(Q6, Q7)를 제어하도록 병렬 접속된다. PMOS 트랜지스터(Q4, Q5)는 NMOS 트랜지스터(Q2)의 드레인에 접속된 게이트를 갖는다.
NMOS 트랜지스터(Q1)의 게이트에는 기입 데이타 DQ(D1, D2, D3,…)가 제공된다. NMOS 트랜지스터(Q2)의 게이트에는 기준 전압 Vref이 제공된다. NMOS 트랜지스터(Q3) 및 PMOS 트랜지스터(Q6, Q7)의 게이트에는 인에이블 신호 DSENZ가 제공된다. 인에이블 신호 DSENZ가 로우이면, PMOS 트랜지스터(Q6, Q7)가 온되고, NMOS 트랜지스터(Q3)가 오프되며, 데이타 입력 버퍼(11)가 비활성화된다. 이 상태에서, 데이타 입력 버퍼(11)는 기능하지 않고, 인버터 회로(15)의 출력 신호는 항상 로우 레벨이 된다.
인에이블 신호 DSENZ가 하이이면, PMOS 트랜지스터(Q6, Q7)는 오프되고, NMOS 트랜지스터(Q3)는 온되며, 이로써 데이타 입력 버퍼(11)가 활성화된다. 인에이블 신호 DSENZ가 상승할 때부터 데이타 입력 버퍼(11)가 활성화될 때까지의 시간(활성화 시간 T22)은 약 1.5 ㎱이다.
데이타 입력 버퍼(11)는 데이타 스트로브 신호 DQS의 상승에 앞서 제1 및 제2 데이타 래치 회로(13, 14)의 셋업 시간(T21) 전에 활성화되어야 할 필요가 있다. 제1 실시예에서는 이 셋업 시간(T21)이 약 0.5 ㎱이다.
따라서, 제2 보증 시간 Tb는 다음과 같이 획득된다:
Tb = 0.75tCLK - (T21 + T22)
= 7.5 - (0.5 + 1.5)
= 5.5 (㎱)
그러므로, 데이타 입력 버퍼(11)는 기입 명령의 입력으로부터 5.5 ㎱ 이내에 하이 인에이블 신호 DSENZ가 제공되어야 한다.
활성화된 상태에서, NMOS 트랜지스터(Q1)가 하이 기입 데이타 DQ(기준 전압 Vref 보다 더 높은 전위를 가짐)를 수신하는 경우, NMOS 트랜지스터(Q1)의 드레인에서의 전위는 감소하고, 인버터 회로(15)의 출력 신호는 하이 레벨로 세트된다. NMOS 트랜지스터(Q1)가 로우 기입 데이타 DQ(기준 전위 Vref보다 낮은 전위를 가짐)를 수신하는 경우, NMOS 트랜지스터(Q1)의 드레인에서의 전위는 증가하고, 인버터 회로(15)의 출력 신호는 로우 레벨로 세트된다. 즉, 활성화된 데이타 입력 버퍼(11)는 외부 장치로부터 기입 데이타 DQ를 수신한 동일 형태로 기입 데이타 DQ를 제1 및 제2 데이타 래치 회로(13, 14)에 제공한다.
도 4를 참조하면, 데이타 스트로브 신호 입력 버퍼(12)는 명령 디코더 회로(2)로부터의 인에이블 신호 DSENZ가 상승할 때 활성화되고, 외부 장치로부터 데이타 스트로브 신호 DQS(데이타 샘플링 신호)를 수신하며, 이 데이타 스트로브 신호 DQS를 래치 신호로서 제1 및 제2 데이타 래치 회로(13, 14)에 제공한다.
데이타 스트로브 신호 입력 버퍼(12)는 도 6의 데이타 입력 버퍼(11)와 실질적으로 동일한 회로 구조를 갖지만, 트랜지스터(Q1)의 게이트에 기입 데이타 DQ 대 신 데이타 스트로브 신호 DQS가 제공되는 점이 상이하다. 그러므로, 인에이블 신호 DSENZ가 로우일때, 데이타 스트로브 신호 입력 버퍼(12)는 비활성화되고, 항상 로우 신호를 출력한다.
인에이블 신호 DSENZ가 상승하는 경우, 데이타 스트로브 신호 입력 버퍼(12)는 활성화된다. 데이타 입력 버퍼(11)와 동양으로, 인에이블 신호 DSENZ가 상승하는 때부터 데이타 스트로브 신호 입력 버퍼(12)가 활성화될 때까지의 시간(활성화 시간 T12)은 대략 1.5 ㎱이다.
활성화된 데이타 스트로브 신호 입력 버퍼(12)는 먼저 데이타 스트로브 신호 DQS가 상승에 앞서 로우인지의 여부를 판정한다. 데이타 스트로브 신호 DQS가 로우인지의 여부를 판정하는데는 대략 0.5 ㎱가 소요된다.
따라서, 제1 보증 시간 Ta는 다음과 같이 획득된다:
Ta = 0.75tCLK - (T11 + T12)
= 7.5 - (0.5 + 1.5)
= 5.5 (㎱)
그러므로, 데이타 스트로브 신호 입력 버퍼(12)는 기입 명령의 입력에서부터 5.5 ㎱ 내에 하이 인에이블 신호 DSENZ가 제공되어야 한다.
활성화된 데이타 스트로브 신호 입력 버퍼(12)는 하이 데이타 스트로브 신호 DQS(기준 전위 Vref보다 전위가 높음)에 응답하여 하이 신호를 출력한다. 한편, 데이타 스트로브 신호 입력 버퍼(12)는 로우 데이타 스트로브 신호 DQS(기준 전위 Vref 보다 전위가 낮음)에 응답하여 로우 신호를 출력한다. 즉, 활성화된 데이타 스트로브 신호 입력 버퍼(12)는 외부 장치로부터 데이타 스트로브 신호 DQS를 수신한 동일 형태로 데이타 스트로브 신호 DQS를 제1 및 제2 데이타 래치 회로(13, 14)에 제공한다.
제1 데이타 래치 회로(13)는 데이타 스트로브 신호 입력 버퍼(12)로부터의 데이타 스트로브 신호 DQS의 상승 에지에 응답하여 데이타 입력 버퍼(11)로부터 기입 데이타 DQ(D1)를 래치한다. 래치된 기입 데이타 DQ(D1)는 DRAM 코어 회로(9)에 제공된다.
제2 데이타 래치 회로(14)는 데이타 스트로브 신호 입력 버퍼(12)로부터의 데이타 스트로브 신호 DQS의 하강 에지에 응답하여 데이타 입력 버퍼(11)로부터의 기입 데이타 DQ(D2)를 래치한다. 래치된 기입 데이타 DQ(D2)는 DRAM 코어 회로(9)에 제공된다.
데이타 입력 버퍼(11) 및 데이타 스트로브 신호 입력 버퍼(12)를 활성화하는 인에이블 신호 DSENZ를 발생하기 위한 회로를 도 4를 참조하여 설명한다.
클록 버퍼 회로(1)는 클록 신호 입력 버퍼(21)를 포함한다. 클록 신호 입력 버퍼(21)는 클록 신호 CLKZ를 수신하고, 이 클록 신호 CLKZ를 래치 신호로서 출력한다. 클록 신호 입력 버퍼(21)는 도 6의 데이타 입력 버퍼(11)와 실질적으로 동일한 회로 구조를 갖고 있지만, 트랜지스터(Q1)의 게이트에 기입 데이타 DQ 대신 클록 신호 CLKZ가 제공되고, 트랜지스터(Q3, Q6, Q7)의 게이트에 인에이블 신호 DSENZ 대신 파워-다운 신호 CKE가 제공된다는 점이 상이하다.
그러므로, 파워-다운 신호 CKE가 로우일때, 클록 신호 입력 버퍼(21)는 비활 성화되고, 항상 로우 신호를 출력한다.
파워-다운 신호 CKE가 상승할 때, 클록 신호 입력 버퍼(21)는 활성화된다. 이로써 클록 신호 입력 버퍼(21)는 클록 신호 CLKZ를 수신하고 이 클록 신호 CLKZ를 외부 명령 래치 회로(23)에 제공한다. 클록 신호 입력 버퍼(21)에서, 클록 신호 CLKZ의 수신에서부터 클록 신호 CLKZ의 출력까지의 시간(지연 시간 Td0)은 대략 2.0 ㎱이다.
명령 디코더 회로(2)는 외부 명령 입력 버퍼(22), 외부 명령 래치 회로(23), 명령 디코더(24), 내부 명령 래치 회로(25), 기입 명령 판정 회로(26) 및 인에이블 신호 합성 회로(27)를 포함한다.
외부 명령 입력 버퍼(22)는 열어드레스 스트로브 신호 CAS, 기입 인에이블 신호 WE, 칩 선택 신호 CS 및 행어드레스 스트로브 신호 RAS를 포함하는 외부 명령 COM을 수신하고, 이 외부 명령 COM을 외부 명령 래치 회로(23) 및 기입 명령 판정 회로(26)에 제공한다. 외부 명령 입력 버퍼(22)는 4개의 입력 버퍼(도시 생략)를 포함한다. 각각의 입력 버퍼는 도 6의 데이타 입력 버퍼(11)와 실질적으로 동일한 회로 구조를 갖지만, 관련 트랜지스터(Q1)의 게이트에 기입 데이타 DQ 대신 열어드레스 스트로브 신호 CAS, 기입 인에이블 신호 WE, 칩 선택 신호 CS 또는 행어드레스 스트로브 신호 RAS가 제공되고, 관련 트랜지스터(Q3, Q6, Q7)의 게이트에 인에이블 신호 DSENZ 대신 파워-다운 신호 CKE가 제공된다는 점이 상이하다. 그러므로, 파워-다운 신호 CKE가 로우인 경우, 외부 명령 입력 버퍼(22)는 비활성화되고 항상 로우 신호를 출력한다.
파워-다운 신호 CKE가 상승할때, 외부 명령 입력 버퍼(22)는 활성화된다. 이로써, 외부 명령 입력 버퍼(22)는 열어드레스 스트로브 신호 CAS, 기입 인에이블 신호 WE, 칩 선택 신호 CS 및 행어드레스 스트로브 신호 RAS를 포함하는 외부 명령 COM을 수신하고, 이 외부 명령 COM을 외부 명령 래치 회로(23)에 제공한다. 외부 명령 입력 버퍼(22)에서, 외부 명령 COM의 수신에서부터 외부 명령 COM의 출력까지의 시간(지연 시간 Td1)은 대략 2 ㎱이다.
외부 명령 래치 회로(23)는 클록 신호 입력 버퍼(21)로부터의 클록 신호 CLKZ의 상승 에지에 응답하여 외부 명령 입력 버퍼(22)로부터의 외부 명령 COM을 래치한다. 외부 명령 래치 회로(23)는 4개의 래치 회로를 포함한다. 각각의 래치 회로는 어드레스 스트로브 신호 CASMZ, 기입 인에이블 신호 WEMZ, 칩 선택 신호 CSMZ 또는 행어드레스 스트로브 신호 RASMZ를 래치하며, 이들 신호 모두는 외부 명령 래치 회로(23)에 포함된다. 외부 명령 래치 회로(23)는 래치된 외부 명령 COM을 명령 디코더(24)에 제공한다. 외부 명령 래치 회로(23)에서, 외부 명령 COM의 래칭에서부터 외부 명령 COM의 출력까지의 시간(지연 시간 Td2)은 대략 2 ㎱이다.
도 9를 참조하면, 외부 명령 래치 회로(23)는 트래지스터(Q12∼Q26) 및 인버터(125, 128, 129, 131, 132, 135)를 포함한다. 외부 명령 래치 회로(23)는 클록 신호 CLKZ에 따라 명령 신호 CASMZ, WEMZ, CSMZ, RASMZ를 수신하고, 래치 명령 신호 CASCZ, WECZ, CSCZ, RASCZ를 발생한다.
다시 도 4를 참조하면, 명령 디코더(24)는 외부 명령 COM(4개의 신호 CASMZ, WEMZ, CSMZ 및 RASMZ)을 디코드하여 기입 명령, 판독 명령 및 리프레시 명령 등의 각종 명령을 발생한다. 이들 명령은 내부 명령 래치 회로(25)에 내부 명령으로서 제공된다. 명령 디코더(24)에서, 외부 명령 COM의 수신에서부터 내부 명령 COM의 출력까지의 시간(지연 시간 Td3)은 대략 2 ㎱이다.
도 10을 참조하면, 명령 디코더(24)는 NAND 회로(130, 131) 및 인버터(140∼143)를 포함한다. NAND 회로(130)는 래치 명령 CASCZ, WECZ, CSCZ, RASCZ을 래치하고, 기입 명령을 발생한다. NAND 회로(131)는 래치 명령 WECZ, CSCZ, RASCZ을 수신하고, 프리차지 신호를 발생한다.
다시 도 4를 참조하면, 내부 명령 래치 회로(25)는 명령 디코더(24)로부터 내부 명령을 수시하고, 이 내부 명령을 제어 신호 래치 회로(5) 및 모드 레지스터 회로(6)에 제공한다. 내부 명령이 기입 명령인 경우, 내부 명령 래치 회로(25)는 기입 명령이 래치된다는 것을 나타내는 하이 레벨의 제2 기입 인에이블 신호 WRTZ를 인에이블 신호 합성 회로(27)에 제공한다. 내부 명령 회로(25)에서, 내부 명령(기입 명령)의 수신에서부터 기입 인에이블 신호 WRTZ의 출력까지의 시간(지연 시간 Td4)은 대략 1 ㎱이다.
도 10을 참조하면, 내부 명령 래치 회로(25)는 NAND 회로(132, 133) 및 인버터(144)를 포함한다. 각각의 NAND 회로(132, 133)는 NAND 회로(132, 133)의 출력 단자에 접속된 입력 단자를 갖는다. NAND 회로(132)는 명령 디코더(24)로부터 명령을 수신하고, NAND 회로(133)는 명령 디코더(24)로부터의 프리차지 신호 및 카운터 회로(도시 생략)로부터의 버스트 종료 신호를 수신한다. 버스트 길이를 카운트하는 카운터 회로가 버스트 종료 신호를 발생한다.
도 4를 다시 참조하면, 기입 명령 판정 회로(26)는 외부 명령 입력 버퍼(22)로부터 외부 명령 COM을 수신하고, 이 외부 명령 COM이 기입 명령인 경우 하이 레벨의 제1 기입 인에이블 신호 DSZ를 인에이블 신호 합성 회로(27)에 제공한다.
제1 실시예에서, 기입 명령은 열어드레스 스트로브 신호 CASMZ, 기입 인에이블 신호 WEMZ 및 칩 선택 신호 CSMZ가 하이 레벨이고 행어드레스 스트로브 신호 RASMZ가 로우인때에 판정된다.
도 5에 도시된 바와 같이, 기입 명령 판정 회로(26)는 AND 회로(31) 및 인버터 회로(32)를 포함한다. AND 회로(31)는 열어드레스 스트로브 신호 CASMZ, 기입 인에이블 신호 WEMZ, 칩 선택 신호 CSMZ 및 행어드레스 스트로브 신호 RASMZ를 수신하기 위해 4개의 입력 단자를 갖는다. 행어드레스 스트로브 신호 RASMZ는 인버터 회로(32)를 경유하여 수신된다. 기입 명령 판정 회로(26)는 행어드레스 스트로브 신호 RASMZ가 로우이고 다른 신호 CASMZ, WEMZ, CSMZ가 하이인 경우에 기입 인에이블 신호 DSZ를 출력한다. 기입 명령 판정 회로(26)에서, 외부 명령 COM(CASMZ, WEMZ, CSMZ, RASMZ 신호)의 수신에서부터 제1 기입 인에이블 신호 DSZ의 출력까지의 시간(지연 시간 Td5)은 대략 1 ㎱이다.
인에이블 신호 합성 회로(27)는 OR 회로(33)를 포함하는 것이 바람직하다. OR 회로(33)는 기입 명령 판정 회로(26)로부터의 제1 기입 인에이블 신호 DSZ 및 내부 명령 래치 회로(25)로부터의 제2 기입 인에이블 신호 WRTZ를 수신하기 위한 2개의 입력 단자를 갖는다. OR 회로(33)[인에이블 신호 합성 회로(27)]는 하이 레벨의 제1 기입 인에이블 신호 DSZ 또는 하이 레벨의 제2 기입 인에이블 신호 WRTZ 를 수신할때에 데이타 입력 버퍼(11) 및 데이타 스트로브 신호 입력 버퍼(12)에 하이 레벨의 인에이블 신호 DSENZ를 제공한다. 인에이블 신호 합성 회로(27)에서, 제1 기입 인에이블 신호 DSZ 또는 제2 기입 인에이블 신호 WRTZ의 수신에서부터 인에이블 신호 DSENZ의 출력까지의 시간(지연 시간 Td6)은 대략 0.5 ㎱이다.
외부 명령 입력 버퍼(22)가 기입 명령을 수신할때부터 인에이블 신호 합성 회로(27)가 제1 기입 인에이블 신호 DSZ에 응답하여 인에이블 신호 DSENZ를 출력할때까지 요구되는 시간 DT1은 외부 명령 입력 버퍼(22)의 지연 시간 Td1, 기입 명령 판정 회로(26)의 지연 시간 Td5, 인에이블 신호 합성 회로(27)의 지연 시간 Td6, 및 외부 명령(기입 명령)의 클록 신호 CLKZ에 대한 셋업 시간(-0.15tCLK)의 합이 된다. 셋업 시간(-0.15tCLK)은 외부 명령을 획득하는 클록 신호 CLK의 상승에 앞서 셋업 동안 외부 명령 입력 버퍼(22)에 이미 외부 명령(기입 명령)이 제공되기 때문에 고려되어야 한다.
따라서, 시간 DT1은 다음과 같이 획득된다:
DT1 = Td1 + Td5 + Td6 - 0.15tCLK
= 2 + 1 + 0.5 - 1.5
= 2.0 (㎱)
외부 명령 입력 버퍼(22)가 기입 명령을 수신할때부터 인에이블 신호 합성 회로(27)가 제2 기입 인에이블 신호 WRTZ에 응답하여 인에이블 신호 DSENZ를 출력할때까지 요구되는 시간 DT2은 외부 명령 입력 버퍼(22)의 지연 시간 Td1, 외부 명령 래치 회로(23)의 지연 시간 Td2, 명령 디코더(24)의 지연 시간 Td3, 내부 명령 래치 회로(25)의 지연 시간 Td4 및 인에이블 신호 합성 회로(27)의 지연 시간 Td6의 합이 된다.
따라서, 시간 DT2는 다음과 같이 획득된다:
DT2 = Td1 + Td2 + Td3 + Td4 + Td6
= 2 + 2 + 2 + 2 + 0.5
= 8.5 (㎱)
그러므로, 시간 DT1(2.0 ㎱)은 시간 DT2(8.5 ㎱)보다 6.5 ㎱ 정도 짧다.
제1 기입 인에이블 신호 DSZ는 외부 명령 입력 버퍼(22) 및 기입 명령 판정 회로(26)를 통해 발생되는 한편, 제2 기입 인에이블 신호 WRTZ는 외부 명령 입력 버퍼(22), 외부 명령 래치 회로(23), 명령 디코더(24) 및 내부 명령 래치 회로(25)를 통해 발생된다. 이러한 방식에서, 각 신호가 통과하는 더 적은 수의 회로에 의해 제1 기입 인에이블 신호 DSZ가 제2 기입 인에이블 신호 WRTZ보다 더 일찍 인에이블 신호 합성 회로(27)에 제공된다. 또한, 도 5로부터 명확히 알 수 있는 바와 같이, AND 회로(31) 및 인버터 회로(32)에 의해 형성되는 기입 명령 판정 회로(26)의 간략한 구조에 의해, 기입 명령 판정 회로(26)의 지연 시간 Td5은 단축되어 불과 1 ㎱만이 소요된다.
OR 회로(33)에 의해 형성되는 인에이블 신호 합성 회로(27)의 간략한 구조에 의해, 인에이블 신호 합성 회로(27)의 지연 시간 Td6 또한 단축되어 불과 0.5 ㎱가 소요된다.
그 결과, 외부 명령 입력 버퍼(22)에 기입 명령이 제공되는 경우, 인에이블 신호 DSENZ는 시간 DT1(2.0 ㎱) 이내에 입력 버퍼(11, 12)에 제공된다. 즉, 인에이블 신호 DSENZ는 제1 및 제2 보증 시간 Ta, Tb(5.5 ㎱)보다 더 짧은 시간 DT1(2.0 ㎱)내에 입력 버퍼(11, 12)에 제공된다.
그러므로, 입력 버퍼(11, 12) 및 데이타 래치 회로(13, 14)는 각각 시간 여유를 가지고 활성화되어 그들의 동작이 보장된다. 또한, 인에이블 신호 DSENZ(2.0 ㎱)의 보증 시간 DT1과 제1 및 제2 보증 시간 Ta, Tb(5.5 ㎱)간에는 약 3.5 ㎱의 여유가 존재한다. 따라서, 클록 신호 CLKZ의 주파수는 더욱 증가될 수 있다.
제1 실시예에서, 인에이블 신호 DSENZ는 기입 명령에 의거하여 발생된다. 따라서, 입력 버퍼(11, 12) 및 데이타 래치 회로(13, 14)의 필요한 동작 시간이 단축되어 기입 명령 전에 저항을 경험하는 활성 명령을 사용하는 종래의 장치에 비해 전류 소비가 감소된다.
제1 실시예에서, 인에이블 신호 합성 회로(27)[OR 회로(22)]는 하이 레벨의 제1 기입 인에이블 신호 DSZ 또는 하이 레벨의 제2 기입 인에이블 신호 WRTZ 중의 하나에 응답하여 인에이블 신호 DSENZ를 출력한다. 기입 명령이 여전히 수행되는 경우, 현재 기입 명령에 후속하는 신규 외부 명령 COM의 입력은 제1 기입 인에이블 신호 DSZ를 무효로 한다. 이 상태에서, 지속적으로 출력된 제2 기입 인에이블 신호 WRTZ는 입력 버퍼(11, 12)를 활성화 상태로 유지한다. 이로써 기입 동작이 완료될 때까지 입력 버퍼(11, 12)의 동작이 보장된다.
반도체 기억 장치는 종래의 SDRAM과 마찬가지로 버스트 기입 모드로 동작할 것이다. 이 경우, 데이타 스트로브 신호 입력 버퍼(56) 및 데이타 입력 버퍼(57) 는 명령 입력에서부터 소정 기간 동안 활성화되어야 한다. 데이타 스트로브 신호 입력 버퍼(56) 및 데이타 입력 버퍼(57)는 내부 명령 래치 회로(25)로부터의 인에이블 신호 WRTZ에 의해 소정 시간 기간 동안 활성화 상태로 유지된다.
더욱이, 기입 명령 판정 회로(26) 및 인에이블 신호 합성 회로(27)의 간략한 구조에 의해 지연 시간 Td5, Td6이 단축되고, 인에이블 신호 DSENZ의 발생 시간 DT1을 감소시킨다. 또한, 회로를 확장할 필요가 없다.
도 7에 도시된 바와 같이, 기입 명령 판정 회로(26)는 외부 명령 래치 회로(23)에 의해 래치되는 외부 명령 COM을 수신할 것이다. 이 경우, 외부 명령 COM을 기입 명령 판정 회로(26)에 제공하기 위한 시간은 외부 명령 래치 회로(23)에 의해 지연된다. 그러나, 지연 시간(래치 시간) Td2은 약 2 ㎱에 불과하다. 따라서, 인에이블 신호 DSENZ의 발생 시간 DT1은 외부 명령 입력 버퍼(22)의 지연 시간 Td1, 외부 명령 래치 회로(23)의 지연 시간 Td2, 기입 명령 판정 회로(26)의 지연 시간 Td5, 및 인에이블 신호 합성 회로(27)의 지연 시간 Td6의 합에 대응한다. 따라서, 발생 시간 DT1은 다음과 같이 획득된다:
DT1 = Td1 + Td2 + Td5 + Td6
= 2 + 2 + 1 + 0.5
= 5.5 (㎱)
즉, 인에이블 신호 DSENZ는 제1 및 제2 보증 시간 Ta, Tb(5.5 ㎱) 내에 입력 버퍼(11, 12)에 제공된다. 이로써 입력 버퍼(11, 12) 및 데이타 래치 회로(13, 14)의 동작이 보장된다.
도 8에 도시된 바와 같이, 명령 디코더 회로(2)는 2개의 기입 명령 판정 회로(26a, 26b)를 포함할 수 있다. 기입 명령 판정 회로(26a)는 외부 명령 입력 버퍼(22)로부터 외부 명령 COM을 수신하고, 제1 기입 인에이블 신호 DSZa를 출력한다. 기입 명령 판정 회로(26b)는 외부 명령 래치 회로(23)에 의해 래치된 외부 명령 COM을 수신하고, 래치된 외부 명령 COM이 기입 명령인 경우에 제3 기입 인에이블 신호 DSZb를 출력한다. 인에이블 신호 합성 회로(27)는 기입 인에이블 신호 DSZa, DSZb, WRTZ를 수신한다.
이 경우, 인에이블 신호 DSENZ의 발생 시간 DT1은 제1 기입 인에이블 신호 DSZa에 의해 결정된다. 또한, 인에이블 신호 DSENZ는 후속하는 제3 기입 인에이블 신호 DSZb에 의해 지속적으로 발생된다. 이로써 제1 기입 인에이블 신호 DSZa가 무효로 되는 경우에도 인에이블 신호 DSENZ가 하이 레벨로 유지된다. 따라서, 인에이블 신호 DSENZ는 제2 기입 인에이블 신호 WRTZ가 출력될 때까지 제1 기입 인에이블 신호 DSZa가 무효로 되는 경우에도 하이 레벨로 유지된다.
전술한 각각의 실시예에서, 기입 인에이블 신호 DSZ, DSZa, DSZb는 인에이블 신호 합성 회로(27)를 통과하지 않고서도 인에이블 신호 DSENZ로서 입력 버퍼(11, 12)에 제공될 수 있다. 이러한 구성은 입력 버퍼(11, 12)의 활성화 타이밍을 더욱 향상시킨다.
전술한 각각의 실시예에서, 제2 기입 인에이블 신호 WRTZ는 제거될 수 있다. 이 경우, 기입 동작을 수행하는데 요구되는 시간 동안 입력 버퍼(11, 12)를 활성화하기 위해서는 소정 기간에 걸쳐 인에이블 신호 DSENZ(제1 기입 인에이블 신호 DSZ)를 유지하는 유지 회로가 요구된다.
이상과 같이, 본 발명의 기입 데이타 입력 회로에 의하면, 미리 데이타 입력 버퍼를 활성화시킬 필요가 없이 기입 명령의 외부 명령이 입력된 후에도 데이타 입력 버퍼를 활성화시키는 동작을 보증할 수 있는 동시에 소비 전력을 감소시킬 수 있는 효과가 있다.
본 발명은 발명의 기술적 사상을 이탈하지 않는 범위 내에서 각종의 다른 변형 실시예로 실시될 수도 있으며, 이러한 변형 실시예는 첨부된 특허청구의 범위를 통해 보호받고자 하는 범위 내에 모두 포함되는 것이다.

Claims (8)

  1. 기입 명령으로부터 지연되어 기입 데이타를 수신하는 반도체 기억 장치에 있어서,
    외부 명령 신호를 클록 신호에 동기하여 래치하는 명령 래치 회로와,
    상기 명령 래치 회로로 보내지는 상기 외부 명령 신호가 상기 기입 명령인 경우, 인에이블 신호를 출력하는 기입 명령 판정 회로와,
    상기 인에이블 신호에 응답하여 활성화하고, 상기 기입 데이타를 수신하는 데이타 입력 회로
    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 기입 명령 판정 회로는 상기 외부 명령 신호의 셋업 시간에 이 외부 명령 신호가 상기 기입 명령인지의 여부를 판정하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 데이타 입력 회로는 상기 기입 명령으로부터 지연되어 데이타 스트로브 신호를 수신하고, 상기 기입 데이타를 상기 데이타 스트로브 신호의 상승 및 하강에 응답하여 래치하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서, 상기 명령 래치 회로의 출력 신호를 디코드하고, 상기 외부 명령 신호가 상기 기입 명령인 경우, 내부 기입 신호를 출력하는 명령 디코더를 더 포함하며,
    상기 데이타 입력 회로는 상기 인에이블 신호 및 상기 내부 기입 신호에 응답하여 활성화되는 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 인에이블 신호 및 상기 내부 기입 신호를 합성하여, 합성 신호를 상기 데이타 입력 회로에 출력하는 인에이블 합성 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제4항에 있어서, 상기 인에이블 신호 및 상기 내부 기입 신호에 응답하여 활성화되고, 데이타 스트로브 신호를 수신하는 데이타 스트로브 신호 입력 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서, 상기 데이타 입력 회로 및 상기 데이타 스트로브 신호 입력 회로에 결합되고, 상기 데이타 스트로브 신호의 상승에 응답하여, 상기 기입 데이타를 래치하는 제1 래치 회로와,
    상기 데이타 입력 회로 및 상기 데이타 스트로브 신호 입력 회로에 결합되고, 상기 데이타 스트로브 신호의 하강에 응답하여, 상기 기입 데이타를 래치하는 제2 래치 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제4항에 있어서, 상기 내부 기입 신호 및 어드레스 신호에 기초하여, 메모리 코어 회로에 기입 제어 신호를 출력하는 제어 신호 생성 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
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