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Die
vorliegende Erfindung betrifft ein Verfahren zum Betreiben einer
Halbleiterspeichervorrichtung und eine Halbleiterspeichervorrichtung.
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Ein
Signaldiagramm, welches Signalverläufe gemäß dem Stand der Technik zeigt,
wenn Daten in eine Halbleiterspeichervorrichtung geschrieben werden,
ist in 2 dargestellt.
Hierbei wird ein Schreibkommando (CMD "W")
synchron mit einem externen Zeitgeber- bzw. Clock-Signal CK initiiert.
Nach einer bestimmten Zeitspanne tDQSS geht
ein DQS-Signal in einen "low"-Zustand über. Das
DQS-Signal ist hierbei das Signal, welches für das Schreiben von Daten in die
Halbleiterspeichervorrichtung verwendet wird. Nach einer vorbestimmten
Zeitspanne wird die für das
Schreiben von Daten benötigte
Anzahl an Kanten des DQS-Signals
generiert. Im vorliegenden Beispiel ist die Burstlänge vier
Bits und die Daten eines Bursts sollen übertragen werden. Somit werden
vier steigende bzw. fallende Kanten für die Datenübertragung benötigt.
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Die
sog. "write-latency" WL ist die Zeitspanne
bzw. Anzahl der Clockzyklen zwischen dem Schreibkommando und dem
Zeitpunkt des ersten eingelesen Datenbits, unter der Annahme daß die Daten
bezüglich
des Clock-Signals CK zentriert sind (2).
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Ein
wichtiger Timing-Parameter hierbei ist die Zeit tDQSS,
welche den Freiheitsgrad des DQS-Signals bezüglich des Zeitgebersignals
CK definiert. Diese Zeitspanne ist die Zeitspanne zwi schen der Kante
des Zeitgebersignals CK, mit welcher das Schreibkommando initiiert
wird und der ersten aktiven Kante des DQS-Signals. Hierbei tritt
das Problem auf, daß die
erste Kante des DQS-Signals aufgrund von Reflektionen auf dem Übertragungspfad
nur mit einer gewissen Ungenauigkeit generiert werden kann (mit
A in 2 dargestellt).
tDQSS wird in der Regel derart festgelegt,
daß folgende
Gleichung erfüllt
ist:
tDQSS = WL ± 0.25 TCK,
wobei TCK die Periodendauer des Clock-Signals ist. Des
weiteren wird tDQSS immer kleiner je höher die
Taktrate, mit welcher die Halbleiterspeichervorrichtung betrieben
wird, ist. tDQSS ist insbesondere abhängig von
den Laufzeiten der Signale auf der Halbleiterspeichervorrichtung
und äußeren Bedingungen
wie dem verwendeten Prozess, der angelegten Spannung und der herrschenden
Umgebungstemperatur. Somit ist tDQSS ein
beschränkender Faktor
beim Betrieb der Halbleiterspeichervorrichtung bei hohen Frequenzen.
Bei höheren
Betriebsfrequenzen wird es somit zunehmend schwieriger, die obige
Gleichung für
tDQSS zu erfüllen.
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Die
US 6,295,245 B1 offenbart
eine Halbleiterspeichervorrichtung bei welcher, wie z.B. ein Schreibkommando
eine Halbleiterspeichervorrichtung übermittelt werden synchron
mit einem externen Taktsignal empfangen wird. Zum Einlesen von Daten wird
für den
Zeitraum des Einlesens ein Datentaktsignal erzeugt.
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Die
DE 199 43 176 A1 beschreibt
einen Puffermanager, welcher Adreßinformation zum Lesen und
Schreiben von Daten aus einem und in einen SDRAM vorsieht. Die Adreßinformation
wird aus einem flachen Speicheradreßraum in einen SDRAM Adreßraum übersetzt.
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Die
US 6,002,615 A beschreibt
einen Maskiersteuerschaltkreis zum Erzeugen eines internen Maskierbestimmungssignals
zum Maskieren von Lesedaten.
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Es
ist eine Aufgabe der vorliegenden Erfindung ein Verfahren zum Betreiben
einer Halbleiterspeichervorrichtung und eine Halbleiterspeichervorrichtung
bereitzustellen, welche auf einfache Weise einen sicheren Betrieb
der Halbleiterspeichervorrichtung, insbesondere bei hohen Taktraten,
ermöglichen.
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Diese
Aufgabe wird gemäß der vorliegenden Erfindung
gelöst
durch ein Verfahren mit den in Anspruch 1 angegebenen Merkmalen
und eine Halbleiterspeichervorrichtung mit den in Anspruch 8 angegebenen
Merkmalen. Bevorzugte Ausführungsformen
sind Inhalt der abhängigen
Ansprüche.
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Gemäß der Erfindung
wird ein Verfahren zum Betreiben einer Halbleiterspeichervorrichtung bereitgestellt,
umfassend die Schritte:
- – Bereitstellen eines ersten
Zeitgebersignals bzw. clock-Signals;
- – Bereitstellen
eines zweiten Zeitgebersignals bzw. clock-Signals, welches von dem ersten Zeitgebersignal
im wesentlichen unabhängig
ist;
- – Bereitstellen
eines Daten-Validierungs-Signals bzw. data-valid-Signals, welches zumindest einen ersten
Wert und einen zweiten Wert annehmen kann, wobei
- – das
Daten-Validierungs-Signal den ersten Wert annimmt, wenn eine Datenübertragung
von und/oder zu der Halbleiterspeichervorrichtung nicht stattfindet,
und
- – das
Daten-Validierungs-Signal den zweiten Wert annimmt, wenn eine Datenübertragung
von und/oder zu der Halbleiterspeichervorrichtung stattfindet;
- – Übertragen
eines Schreib-Kommandos an die Halbleiterspeichervorrichtung synchron
zu dem ersten Zeitgebersignal;
- – Setzen
des Daten-Validierungs-Signals, so daß dieses den zweiten Wert annimmt;
- – Einlesen
von Daten synchron zu dem zweiten Zeitgebersignal während das
Daten-Validierungs-Signal gesetzt ist,
wobei das Setzen
und Zurücksetzen
des Daten-Validierungs-Signals synchron zu dem zweiten Zeitgebersignal
durchgeführt
wird.
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Das
Daten-Validierungs-Signal nimmt vorzugsweise den ersten Wert an,
wenn kein Schreibvorgang durchgeführt werden soll. Das Setzen
des Daten-Validierungs-Signals bedeutet, daß der Wert des Daten-Validierungs-Signals
von dem ersten Wert in den zweiten Wert übergeht.
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Im
Sinne dieser Erfindung bedeutet synchron, daß ein Ereignis mit einer steigenden
oder fallenden Flanke eines Taktsignals durchgeführt wird bzw. eintritt.
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Mit
Hilfe des vorstehend beschriebenen Verfahrens wird ein von dem ersten
Zeitgebersignal im wesentlichen unabhängiges zweites Zeitgebersignal dazu
verwendet, einkommende Daten, welche in die Halbleiterspeichervorrichtung
geschrieben werden sollen zu latchen bzw. bitweise synchron mit
dem zweiten Zeitgebersignal in die Halbleiterspeichervorrichtung
zu schreiben. Insbesondere kann das tDQSS-Timing
um ungefähr
den Faktor 2 entspannt werden.
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Durch
das Vorsehen eines kontinuierlichen zweiten Zeitgebersignals kann
die Genauigkeit der Abordnung der Kanten des Zeitgebersignals bzw. clock
edge placement accuracy erhöht
werden.
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Vorzugsweise
umfaßt
das Verfahren ferner die folgenden Schritte:
- – Zwischenspeichern
einer vorbestimmten Anzahl von eingelesenen Daten, und
- – paralleles Übertragen
der zwischengespeicherten Daten in die Speicherzellen innerhalb
der Halbleiterspeichervorrichtung.
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Die
vorbestimmte Anzahl der eingelesenen Daten, welche zwischengespeichert
wird, entspricht vorzugsweise der für die jeweilige Halbleiterspeichervorrichtung
vorgegebenen Burst-Länge.
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Bevorzugt
wird das parallele Übertragen synchron
zu dem ersten Zeitgeber-Signal durchgeführt.
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Dadurch,
daß das
parallele Übertragen
synchron zu dem ersten Zeitgebersignal durchgeführt wird, wird eine Transition
bzw. ein Übergang
von der Zeitdomäne
des zweiten Zeitgebersignals in die Zeitdomäne des ersten Zeitgebersignals
durchgeführt.
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Weiter
bevorzugt ist das erste Zeitgeber-Signal ein Kommando- und/oder Adress-Zeitgebersignal bzw.
command-address-clock.
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In
einer bevorzugten Ausführungsform
ist das zweite Zeitgebersignal ein Daten-Zeitgebersignal bzw. data-latching-clock.
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Der
Pfadverlauf des zweiten Zeitgeberssignals ist vorzugsweise der gleiche
wie derjenige der entsprechenden Datenleitung. Somit sind die Laufzeiten
des zweiten Zeitgebersignals und der übertragenen Datenbits im wesentlichen
gleich.
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Das
Setzen und Zurücksetzen
des Daten-Validierungs-Signals
wird synchron zu dem zweiten Zeitgebersignal durchgeführt.
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Das
Zurücksetzen
des Daten-Validierungs-Signals bedeutet insbesondere, daß das Daten-Validierungs-Signal
von dem zweiten Wert in den ersten Wert übergeht.
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Das
Einlesen der Daten wird vorzugsweise mit der steigenden und fallenden
Flanke des zweiten Zeitgeber-Signals durchgeführt.
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In
einer bevorzugten Ausführungsform
umfaßt
das Verfahren ferner die folgenden Schritte:
- – Setzen
des Daten-Validierungs-Signals, so daß dieses den zweiten Wert annimmt;
- – Ausgeben
von Daten synchron zu dem zweiten Zeitgeber-Signal während das Daten-Validierungs-Signal
gesetzt ist.
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Somit
kann gemäß der bevorzugten
Ausführungsform
der vorliegenden Erfindung zusätzlich
zu dem Schreiben von Daten auf die Halbleiterspeichervorrichtung
mit Hilfe des Daten-Validierungs-Signal auch
ein Auslesen von Daten aus der Halbleiterspeichervorrichtung erfolgen.
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Gemäß der Erfindung
wird ferner eine Halbleiterspeichervorrichtung bereitgestellt, insbesondere
zur Verwendung in dem Verfah ren gemäß einem der vorangehenden Ansprüche, umfassend
eine Vielzahl von Kontakten bzw. Anschlüssen bzw. Pins, wobei die Kontakte
umfassen:
- – einen
ersten Zeitgebersignalkontakt, welcher ausgelegt ist zum Empfangen
eines ersten Zeitgebersignals;
- – einen
zweiten Zeitgebersignalkontakt, welcher ausgelegt ist zum Empfangen
eines zweiten Zeitgebersignals, welches von dem ersten Zeitgebersignal
im Wesentlichen unabhängig
ist;
- – einen
Daten-Validierungs-Signal-Kontakt, welcher ausgelegt ist zum Empfangen
eines Daten-Validierungs-Signals, welches zumindest einen ersten
Wert und einen zweiten Wert annehmen kann, wobei
- – das
Daten-Validierungs-Signal den ersten Wert annimmt, wenn eine Datenübertragung
von und/oder zu der Halbleiterspeichervorrichtung nicht stattfindet,
und
- – das
Daten-Validierungs-Signal den zweiten Wert annimmt, wenn eine Datenübertragung
von und/oder zu der Halbleiterspeichervorrichtung stattfindet;
- – zumindest
einen Kommandokontakt, welcher zumindest ausgelegt ist zum Empfangen
eines Schreib-Kommandos an die Halbleiterspeichervorrichtung synchron
zu dem ersten Zeitgebersignal;
- – zumindest
einen Datenkontakt, welcher ausgelegt ist zum Empfangen zum Einlesen
von Daten synchron zu dem zweiten Zeitgebersignal während das
Daten-Validierungs-Signal den zweiten Wert aufweist.
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Weitere
Merkmale, Aufgaben und Vorteile der vorliegenden Erfindung werden
offensichtlich aus der detaillierten Beschreibung einer bevorzugten Ausführungsform
mit Bezug auf die Zeichnungen, in welchen zeigt:
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1 ein
Signaldiagramm, welches den Verlauf mehrerer Signale während der
Durchführung
des Verfahrens gemäß einer
bevorzugten Ausführungsform
der vorliegenden Erfindung zeigt; und
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2 ein
Signaldiagramm, welches den Verlauf von Signalen zeigt bei der Durchführung eines Verfahrens
gemäß dem Stand
der Technik.
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In
einer bevorzugten Ausführungsform
der vorliegenden Erfindung wird eine Halbleiterspeichervorrichtung
(nicht dargestellt) bereitgestellt, welche eine Vielzahl von Kontakten
bzw. Anschlüssen
bzw. Pins umfaßt.
Die Kontakte umfassen einen ersten Zeitgebersignalkontakt bzw. Systemtaktkontakt
bzw. -pin, welcher ausgelegt ist zum Empfangen eines ersten Zeitgebersignals
bzw. eines Systemtakts CK und einen zweiten Zeitgebersignalkontakt
bzw. Data-latching-clock-Kontakt, welcher ausgelegt ist zum Empfangen
eines zweiten Zeitgebersignals DK, welches von dem ersten Zeitgebersignal
im wesentlichen unabhängig
ist. Des weiteren umfassen die Kontakte einen Daten-Validierungs-Signal-Kontakt, welcher
ausgelegt ist zum Empfangen eines Daten-Validierungs-Signals DVLD, welches zumindest einen
ersten Wert, vorzugsweise "low" bzw. "0", und einen zweiten Wert, vorzugsweise "high" bzw. "1", annehmen kann. Das Daten-Validierungs-Signal DVLD nimmt
den ersten Wert an, wenn eine Datenübertragung von und/oder zu
der Halbleiterspeichervorrichtung nicht stattfindet, und das Daten-Validierungs-Signal
DVLD nimmt den zweiten Wert an, wenn eine Datenübertragung stattfindet. Ferner
ist zumindest einen Kommandokontakt vorgesehen, welcher zumindest
ausgelegt ist zum Empfangen eines Schreib-Kommandos "W" an die Halbleiterspeichervorrichtung
synchron zu dem ersten Zeitgebersignal CK und zumindest ein Datenkontakt,
welcher ausgelegt ist zum Empfangen zum Einlesen von Daten bzw.
Daten bits D0 bis D3 synchron zu dem zweiten Zeitgebersignal DK
während
das Daten-Validierungs-Signal DVLD den zweiten Wert aufweist.
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Nachfolgend
wird eine bevorzugte Ausführungsform
des erfindungsgemäßen Verfahrens
mit Bezug auf 1 im Detail beschrieben. Mit
Hilfe des nachfolgend beschriebenen Verfahrens sollen insbesondere
Daten in eine Halbleiterspeichervorrichtung geschrieben werden.
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In 1 stellt
das Signal CK den Signalverlauf eines ersten Zeitgebersignals bzw.
des Systemtakts bzw. der Systemclock bzw. des Kommando- und Adresszeitgebers
dar. Das Signal CMD zeigt den Verlauf eines Kommandosignals, wie
z.B. ein Schreibkommando "write" oder ein Lesekommando "read", welche an die Halbleiterspeichervorrichtung übertragen
werden bzw. werden können.
Der Signalverlauf DVLD ist der Signalverlauf eines Daten-Validierungs-Signals,
welches verwendet wird zum Schreiben und/oder Lesen bzw. Auslesen
von Daten. Der Signalverlauf DK stellt den Signalverlauf eines zweiten
Zeitgebersignals bzw. einer Dataclock bzw. eines Datenzeitgebersignals
bzw. einer Data-latching-clock dar. Das DK-Signal ist im wesentlichen von
dem CK-Signal unabhängig
und um den Wert tCKDK bezüglich dem
CK-Siganl verschoben.
Der Signalverlauf DQ zeigt die eingelesenen Datenbits D0 bis D3,
welche in die Halbleiterspeichervorrichtung geschrieben werden sollen.
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In
der nachfolgenden Beschreibung werden in 1 dargestellte
Zeitpunkte jeweils mit Z und einer nachfolgenden Ziffer gekennzeichnet.
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Ein
Schreibkommando "W" wird synchron mit
einer steigenden Flanke des CK-Taktsignals an die Halbleiterspeichervorrichtung übertragen
(Zeitpunkt Z1). Nach einer vorbestimmten Zeitspanne wird das DVLD-Signal
synchron zu dem DK-Taktsignal von einem ersten Wert bzw. low in
einen zweiten Wert bzw. "high" gebracht bzw. gesetzt
(Zeitpunkt Z2). Wenn das DVLD-Signal den zweiten Wert angenommen
hat, sind die Empfänger
der Halbleiterspeichervorrichtung bereit, Daten zu empfangen. Daten können empfangen
werden, solange das DVLD-Signal den zweiten Wert aufweist. Das DVLD-Signal wird
vorzugsweise eine halbe Periodendauer TDK/2 des
DK-Taktsignals vor dem Übertragen
des ersten Datenbits D0 gesetzt.
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Nachfolgend
werden synchron zu dem DK-Taktsignal Datenbits D0 bis D3 einer Burstlänge eingelesen
(Zeitpunkte Z3 bis Z6). Im vorliegenden Fall beträgt die Länge eines
Bursts vier Bits. Es kann jedoch alternativ vorgesehen sein, daß die Länge bzw.
Bitanzahl eines Bursts einen anderen Wert aufweist. In einer weiteren
bevorzugten Ausführungsform
beträgt
die Länge
eines Bursts acht Bits. Die Datenbits D0 bis D3 werden jeweils mit
der steigenden und fallenden Flanke des DK Signals gelatcht bzw.
eingelesen. Die eingelesenen Daten werden zwischengespeichert und,
wenn alle Bits D0 bis D3 eines Bursts eingelesen wurden, werden
diese Datenbits D0 bis D3 parallel übertragen.
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Das
parallele Übertragen
der Datenbits D0 bis D3 wird synchron mit dem CK-Taktsignal durchgeführt. Es
erfolgt somit eine Transition bzw. ein Übergang in die CK-Zeitdomäne. Für das parallele Übertragen
der Daten stehen vorzugsweise zwei Taktperioden zur Verfügung.
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Nach
dem Einlesen der Datenbits D0 bis D3 wird das DVLD-Signal wieder
zurückgesetzt
bzw. geht von dem zweiten Wert zu dem ersten Wert bzw. "low". Dies erfolgt in
der dargestellten Ausführungsform
vorzugsweise synchron zu der Flanke des DK-Signals mit welcher das
letzte Datenbit D3 eingelesen wird (Zeitpunkt Z6). Jedoch ist es
ebenfalls denkbar, ein anderes Timing für das DVLD-Signal vorzusehen.
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Durch
das Vorsehen des vom CK-Signal im wesentlichen unabhängigen DK-Signals
wird die Positionierung der Kanten des Taktsignals für die Datenübertragung
in Vergleich zum Stand der Technik verbessert. Insbesondere ist
die Zeitdifferenz zwischen der ersten Flanke des DK-Signals, welche
zur Datenübertragung
genutzt wird und einer entsprechenden Flanke des CK-Signals im wesentlichen
abhängig von
der zeitlichen Verschiebung der bei den Signale bezüglich einander.
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Das
Einlesen bzw. Latchen der Datenbits D0 bis D3 erfolgt in der DK-Zeitdomäne bzw.
synchron zu dem DK-Signal. Nachfolgend werden die zwischengespeicherten
Daten parallel in die CK-Zeitdomäne übertragen.
Somit erfolgt eine Entkopplung der Zeitdomänen. Das Zeitgebersignal, welches
zum Einlesen von Datenbits verwendet wird, ist im wesentlichen unabhängig von
Reflexionen auf dem Übertragungsweg.
Somit kann der zeitliche Bezug des Zeitgebersignals DK, welches
zum Einlesen der Daten verwendet wird, zu den Daten präziser bestimmt
werden. Somit kann im Vergleich zum Stand der Technik ein engeres
bzw. kürzeres
Timing für
das Einlesen der Datenbits vorgesehen werden. Der Margin bzw. der
benötigte
Spielraum bzw. die benötigte zusätzliche
Zeitspanne, welche auf Grund von Ungenauigkeiten der Signale vorgesehen
werden müssen, kann
verringert werden.
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Zusätzlich zu
der oben beschriebenen Ausführungsform
kann vorgesehen sein, daß das DVLD-Signal
ebenfalls verwendet wird, wenn Daten aus der Halbleiterspeichervorrichtung
ausgelesen werden (nicht in 1 dargestellt).
Das Auslesen erfolgt entsprechend zu dem Schreiben der Daten. In diesem
Fall wird das DVLD-Signal bi-direktional verwendet, um sowohl ein
Schreiben als auch ein Auslesen der Halbleiterspeichervorrichtung
zu ermöglichen.
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- CK
- erstes
Zeitgebersignal
- CMD
- Kommandosignal
- DVLD
- Daten-Validierungs-Signal
- DK
- zweites
Zeitgebersignal
- DQ
- Datensignal