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Die
vorliegende Erfindung betrifft einen integrierten Speicher mit jeweils
einem Anschluß für ein Taktsignal
und ein Datentaktsignal sowie mit einem Datenanschluß, bei dem
für einen
Schreibvorgang ein Schreibbefehl infolge des Taktsignals und dazu zeitverzögert mehrere
Daten an dem Datenanschluß infolge
des Datentaktsignals vom Speicher übernommen werden, sowie mit
einer Zugriffssteuerung zur Steuerung eines Zugriffs auf ein Speicherzellenfeld des
Speichers zum parallelen Einschreiben der übernommenen Daten in ausgewählte Speicherzellen.
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Integrierte
Speicher wie beispielsweise bekannte DRAMs in sogenannter Double-Data-Rate-Architektur
(DDR DRAMs) weisen vergleichsweise hohe Schalt- und Zugriffsgeschwindigkeiten
auf. Derartige integrierte Speicher weisen im allgemeinen neben
einem Taktsignal, das üblicherweise
von extern zugeführt
ist, einen Anschluß für ein Datenreferenzsignal
beziehungsweise Datentaktsignal ("Data-Strobe") auf, das zum Auslesen oder Schreiben
von Daten des integrierten Speichers an einem externen Anschluß anliegt.
Dieses Data-Strobe-Signal wird während
eines Schreibzugriffs zusammen mit einzuschreibenden Datensignalen
vom integrierten Speicher übernommen
und dient als Referenzsignal zur Übernahme der einzuschreibenden
Daten.
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In
einem Normalbetrieb des Speichers ist beispielsweise ein Controller
an den Datenanschluß zur
Eingabe von Daten und an den Anschluß des Datentaktsignals angeschlossen.
Ein Schreibzugriff des Controllers auf den Speicher wird dabei durch
das Datentaktsignal gesteuert. Insbesondere wird durch das Datentaktsignal
dem Speicher angezeigt, zu welchem Zeitpunkt einzuschreibende Daten
in den Speicher übernommen
werden sollen.
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In
den heutigen DDR SDRAMs ist für
die Eingabe der Schreibdaten eine sogenannte Schreiblatenz (Write
Latency) vorgesehen, damit die Daten mit der doppelten Taktfrequenz
seriell eingegeben, zwischengespeichert und mit der einfachen Taktfrequenz
in den Speicherkern geschrieben werden können. Üblicherweise wird ein Schreibbefehl
mit der steigenden Flanke des Taktsignals detektiert, während die
Daten mit der steigenden und fallenden Flanke des Datentaktsignals
(das eine gleiche Periodendauer wie das Taktsignal aufweist) übernommen werden.
Dabei ist im allgemeinen gemäß Spezifikation
festgelegt, daß die
Verzögerungszeit
zwischen dem Schreibbefehl, der mit der steigenden Taktflanke übernommen
wird, und dem ersten Datenpaket, das mit der steigenden Flanke des
Datentaktsignals übernommen
wird, zwischen dem 0,75-fachen und 1,25-fachen der Taktperiode des
Taktsignals beträgt. Das
bedeutet, ein komplettes Datenpaar steht nach der fallenden Flanke
des Datentaktsignals und somit nach frühestens dem 1,25-fachen und
spätestens 1,75-fachen
der Taktperiode des Taktsignals nach Übernahme des Schreibbefehls
zur Verfügung.
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Wie
beim sogenannten Single-Data-Rate SDRAM wird der Zugriff auf ein
Speicherzellenfeld im Speicherkern und damit der interne Schreibvorgang zum
Einschreiben der übernommenen
Daten durch eine steigende Flanke des Taktsignals ausgelöst. Die beiden
seriell mit der steigenden und fallenden Flanke des Datentaktsignals übernommenen
Datenpakete werden parallel in das Speicherzellenfeld eingeschrieben.
Infolge des Auslösens
des internen Schreibvorgangs durch das Taktsignal müssen die Datenpaare
für einen
Zeitraum des 0,25-fachen bis 0,75-fachen der Taktperiode des Taktsignals
zwischengespeichert werden.
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In
US 2001/0004335 A1 ist
ein DDR SDRAM beschrieben, bei dem Schreibdaten von einem Eingangsregister
zu den Speicherzellen des Speicherterms in Reaktion auf eine Signalflanke
des Datentaktsignals DQS transferiert werden, ohne daß hierzu der
Systemtakt CLK zur Synchronisation benutzt wird. Insbesondere wird
ein Schreibpuffer zum Einschreiben von Daten in den Speicherkern
von einem Steuersignal synchronisiert, das mit der fallenden Flanke
des Datentaktsignals DQS erzeugt wird.
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In
US 6 316 979 B1 ist
auf eine Treiberschaltung zur Ansteuerung von Datenregistern (Data
Latches) für
integrierte Speicherschaltungen Bezug genommen, um Treibersignale
zur präzisen
Synchronisation der Datenregister bereitzustellen.
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Die
Aufgabe der vorliegenden Erfindung ist es, einen integrierten Speicher
der eingangs genannten Art anzugeben, bei dem die effektive Zeitspanne für einen
Schreibvorgang vom Anlegen des Schreibbefehls bis zum Schließen der
betreffenden Speicherbank mittels eines Vorladebefehls bei einer minimalen vorgegebenen
Zeit zwischen dem letzten Schreibdatum und dem Vorladebefehl erhöht werden kann.
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Diese
Aufgabe wird gelöst
durch einen integrierten Speicher gemäß Patentanspruch 1.
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Bei
dem erfindungsgemäßen Speicher
wird der Zugriff auf das Speicherzellenfeld durch die Zugriffssteuerung
ausgelöst,
bevor das Taktsignal eine nächste
steigende Flanke nach der Übernahme
der Daten aufweist. Damit wird die frühere Verfügbarkeit der einzuschreibenden
Daten genutzt, um diese früher
in das Speicherzellenfeld des Speichers einzuschreiben. Der Grundsatz,
den Schreibzugriff auf den Speicherkern und damit den internen Schreibvorgang
durch eine steigende Flanke des Taktsignals auszulösen, wird
aufgegeben und demgegenüber der
Zugriff auf das Speicherzellenfeld durch die Zugriffssteuerung ausgelöst, bevor
das Taktsignal eine nächste
steigende Flanke nach der Übernahme
der Daten aufweist. Damit kann die effektive Einschreibezeit vom
Anlegen des Schreibbefehls bis zum Schließen einer Speicherbank mittels
eines Vorladebefehls bei minimaler Zeit zwischen dem letzten Schreibdatum
und dem Vorladebefehl erhöht
werden. Damit ist eine Voraussetzung geschaffen, die Leistungsfähigkeit
des Speichers auch bei höheren
Frequenzen mit abnehmenden Schreibzykluszeiten sicherzustellen.
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Der
Speicher weist eine Phasenschieberschaltung auf, die das Taktsignal
empfängt
und an einem Ausgang ein zweites Taktsignal erzeugt, das gegenüber dem
Taktsignal negativ phasenverschoben ist. Der Ausgang der Phasenschieberschaltung
ist mit einem Steuereingang der Zugriffssteuerung verbunden. Der
Zugriff auf das Speicherzellenfeld wird durch die Zugriffssteuerung
infolge des zweiten Taktsignals ausgelöst.
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Weitere
vorteilhafte Aus- und Weiterbildungen der Erfindung sind in Unteransprüchen angegeben.
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Die
Erfindung wird im folgenden anhand der in der Zeichnung dargestellten
Figuren näher
erläutert.
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Es
zeigen:
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1 ein
Signaldiagramm für
einen Schreibvorgang eines DDR DRAMs nach dem Stand der Technik,
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2 zwei Ausführungsformen eines DDR DRAMs,
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3 ein
beispielhaftes Signaldiagramm für einen
Schreibvorgang zum Ausführungsbeispiel
eines erfindungsgemäßen Speichers
gemäß 2A,
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4 ein
beispielhaftes Signaldiagramm für einen
Schreibvorgang eines Speichers gemäß 2B.
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In
den Figuren sind gleiche oder einander entsprechende Komponenten
und Signale mit gleichem Bezugszeichen versehen.
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Anhand
des Signaldiagramms gemäß 1 wird
zunächst
ein Schreibvorgang eines DDR DRAMs nach dem Stand der Technik kurz
erläutert. Der
Schreibbefehl WRITE wird mit der steigenden Flanke des Taktsignals
CLK detektiert, während
die Daten DATA mit der steigenden und der fallenden Flanke des Datentaktsignals
DQS in den Speicher übernommen
werden. Gemäß der Spezifikation
muß die
Verzögerung
zwischen der Übernahme
des Schreibbefehls WRITE bei der steigenden Taktflanke des Taktsignals
CLK und der Übernahme
des ersten Datenpakets bei der steigenden Flanke des Datentaktsignals
DQS zwischen dem 0,75-fachen
und 1,25-fachen der Taktperiode des Taktsignals CLK betragen. Damit
steht ein komplettes Datenpaar nach der fallenden Flanke des Datentaktsignals
DQS und somit nach frühestens
dem 1,25-fachen und spätestens
1,75-fachen der Taktperiode des Taktsignals CLK nach Übernahme
des Schreibbefehls WRITE zur Weiterverarbeitung zur Verfügung.
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Wie
beim SDRAM wird der Zugriff auf den Speicherkern und damit der interne
Schreibvorgang durch die nächste
steigende Flanke des Taktsignals CLK gesteuert. Das heißt, das
Spaltenzugriffssignal CAS wird mit der nächsten steigenden Flanke des Taktsignals
CLK nach Übernahme
eines Datenpaares aktiviert. Die Datenpaare müssen demzufolge für einen
Zeitraum des 0,25-fachen bis 0,75-fachen der Taktperiode des Taktsignals
CLK zwischengespeichert werden. Im vorliegenden Beispiel gemäß 1 beträgt die Verzögerung zwischen
der Übernahme des
Schreibbefehls WRITE und Übernahme
des ersten Datenpakets das 0,75-fache der Taktperiode. Das zweite
Datenpaket muß damit
für eine
Zeit entsprechend dem 0,75-fachen der Taktperiode zwischengespeichert
werden, bevor die Datenpakete parallel in ausgewählte Speicherzellen des Speichers
bei steigender Flanke des Taktsignals CLK eingeschrieben werden
können.
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In 2A ist
eine Ausführungsform
eines erfindungsgemäßen DDR
DRAMs dargestellt. Eine Zugriffssteuerung 2 dient zur Steuerung
eines Zugriffs auf ein Speicherzellenfeld 1 des Speichers über ein Spaltenzugriffssignal
CAS. Eine Phasenschieberschaltung 3 empfängt das
Taktsignal CLK und erzeugt an einem Ausgang ein zweites Taktsignal CLK2.
Das Taktsignal CLK2 ist gegenüber
dem Taktsignal CLK negativ phasenverschoben (siehe hierzu auch 3).
Der Ausgang der Phasenschieberschaltung 3 ist mit einem
Steuereingang der Zugriffssteue rung 2 verbunden. Das Taktsignal
CLK ist am Ausgang einer Empfängerschaltung 4 abgreifbar, dem
ein externes Taktsignal CLKext zugeführt wird. Entsprechend wird
einer Empfängerschaltung 5 ein Datentaktsignal
DQSext zugeführt,
wobei an einem Ausgang der Empfängerschaltung 5 das
interne Datentaktsignal DQS abgreifbar ist. An dem Datenanschluß DQ liegen
Daten DATA an, die infolge des Datentaktsignals DQS über die
Empfängerschaltung 6 in
den Speicher übernommen
werden. Die Daten werden jeweils mit einer steigenden und einer
darauffolgenden fallenden Flanke des Datentaktsignals DQS vom Datenanschluß DQ übernommen
und zumindest das erste Datenpaket in der Speicherschaltung 7 zwischengespeichert,
bevor die Datenpakete parallel in das Speicherzellenfeld 1 eingeschrieben werden.
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Anhand 3 ist
ein beispielhaftes Signaldiagramm zum Ausführungsbeispiel des Speichers
gemäß 2A gezeigt.
Wie bereits für
einen herkömmlichen
Speicher anhand 1 gezeigt, werden für den Schreibvorgang
der Schreibbefehl WRITE infolge der steigenden Flanke des Taktsignals
CLK und dazu zeitverzögert
die einzelnen Datenpakete DATA an dem Datenanschluß DQ jeweils
mit einer steigenden und einer darauffolgenden fallenden Flanke
des Datentaktsignals DQS vom Speicher übernommen. Der Zugriff auf
das Speicherzellenfeld zum parallelen Einschreiben der übernommenen
Daten in ausgewählte
Speicherzellen wird durch die Zugriffssteuerung infolge einer nächsten steigenden
Flanke des vorgezogenen Taktsignals CLK2 nach der Übernahme
der Daten ausgelöst.
Damit wird die frühere
Verfügbarkeit
der Schreibdaten ausgenutzt, um das Signal CAS zum Schreiben der
Daten in den Speicherkern vorzuziehen. Damit wird der Zugriff auf
das Speicherzellenfeld ausgelöst,
bevor das Taktsignal CLK nach der Übernahme der Daten eine nächste steigende
Flanke aufweist. Damit kann die effektive Schreibzeit bis zum Schließen einer
Speicherbank mittels eines Vorladebefehls erhöht werden.
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Gemäß der Spezifikation
muß eine
auslösende
Flanke des Datentaktsignals zur Übernahme eines
ersten Datenpakets gegenüber
einer auslösenden
Flanke des Taktsignals zur Übernahme
des Schreibbefehls um eine Zeitspanne verzögert sein, die dem 0,75-fachen
bis 1,25-fachen der Taktperiode tCK des Taktsignals CLK entspricht.
Diese Verzögerungszeit
wird üblicherweise
als tDQSS bezeichnet. Die Phasenverschiebung des zweiten Taktsignals CLK2
muß durch
die Phasenschieberschaltung so eingestellt werden, daß die Daten
bei maximalem tDQSS noch sicher übernommen
werden. Dementsprechend wird das zweite Taktsignal CLK2 gegenüber dem
Taktsignal CLK durch die Phasenschieberschaltung um eine Phase vorgezogen,
die dem 0,25-fachen
der Taktperiode tCK entspricht. Dabei gilt allgemein für die Phasenverschiebung: Δ =
2 tCK – (tDQSSmax
+ 0,5 tCK).
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In 2B ist
eine andere Ausführungsform eines
DDR DRAMs dargestellt. In Abweichung zum Speicher gemäß 2A ist
der Anschluß für das Datentaktsignal
DQS mit dem Steuereingang der Zugriffssteuerung 2 verbunden.
Das Signal WE stellt ein Aktivierungssignal dar, das der Zugriffssteuerung 2 einen
Schreibvorgang anzeigt. Beim Speicher gemäß 2B wird
ein Zugriff auf das Speicherzellenfeld 1 durch die Zugriffssteuerung 2 infolge
des Datentaktsignals DQS ausgelöst.
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In 4 ist
ein Signaldiagramm zum Ausführungsbeispiel
des Speichers gemäß 2B gezeigt. Die
einzelnen Daten DATA1 beziehungsweise DATA2 werden an dem Datenanschluß DQ jeweils mit
einer steigenden und einer darauffolgenden fallenden Flanke des
Datentaktsignals DQS1 beziehungsweise DQS2 vom Speicher übernommen.
Der Zugriff auf das Speicherzellenfeld 1 wird durch die Zugriffssteuerung 2 infolge
der fallenden Flanke des Datentaktsignals DQS1 beziehungsweise DQS2 ausgelöst. Die
Zeit tDQSS entspricht für
die Signale DQS1 sowie DATA1 hier 0,75 tCK, für die Signale DQS2 und DATA2
1,25 tCK.
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Der
Speicher gemäß 2A hat
den Vorteil, daß das
CAS-Timing bezogen
auf das Taktsignal CLK und damit die CAS-Zykluszeit konstant sind. Allerdings
ist zusätzlicher
Schaltungsaufwand in Form der benötigten Phasenschieberschaltung
notwendig. Diese muß imstande
sein, die negative Phasenverschiebung unter allen Betriebsbedingungen
und bei jeder Frequenz sicherzustellen, damit die Synchronisation
der beiden Zeitdomänen
des Taktsignals CLK und Datentaktsignals DQS zuverlässig funktioniert.
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Der
Speicher gemäß 2B ist
vom schaltungstechnischen Aufwand her weniger kompliziert, da die
Daten komplett in der DQS-Domäne
von den Eingängen
bis zum Speicherkern transportiert werden. Allerdings können aufeinanderfolgende DQS-Flanken unterschiedlich
zum Taktsignal CLK in Beziehung stehen, d. h. dazu unterschiedliche
Timings aufweisen, so daß unter
Umständen
relativ kurze Schreibzyklen entstehen können.
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- 1
- Speicherzellenfeld
- 2
- Zugriffssteuerung
- 3
- Phasenschieberschaltung
- 4,
5, 6
- Empfängerschaltung
- 7
- Speicherschaltung
- CLK,
CLK2, CLKext
- Taktsignal
- WE
- Aktivierungssignal
- CAS
- Spaltenzugriffssignal
- DATA,
DATA1, DATA2
- Daten
- DQ
- Datenanschluß
- DQS,
DQS1, DQS2, DQSext
- Datentaktsignal
- tCK
- Taktperiode
- tDQSS
- Verzögerungszeit
- WRITE
- Schreibbefehl