DE102006020857A1 - Integrierter Halbleiterspeicher zur Synchronisierung eines Signals mit einem Taktsignal - Google Patents

Integrierter Halbleiterspeicher zur Synchronisierung eines Signals mit einem Taktsignal Download PDF

Info

Publication number
DE102006020857A1
DE102006020857A1 DE102006020857A DE102006020857A DE102006020857A1 DE 102006020857 A1 DE102006020857 A1 DE 102006020857A1 DE 102006020857 A DE102006020857 A DE 102006020857A DE 102006020857 A DE102006020857 A DE 102006020857A DE 102006020857 A1 DE102006020857 A1 DE 102006020857A1
Authority
DE
Germany
Prior art keywords
signal
circuit
clock
clock signal
control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE102006020857A
Other languages
English (en)
Inventor
Kazimierz Szczypinski
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Polaris Innovations Ltd
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102006020857A1 publication Critical patent/DE102006020857A1/de
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter

Abstract

Ein integrierter Halbleiterspeicher (100) umfasst eine Steuerschaltung (10) zur Erzeugung eines internen Lese-Kommandosignals (PAR) in Abhängigkeit von einem extern angelegten Lese-Kommandosignal (RD). Eine Takterzeugerschaltung (20) erzeugt ein Systemtaktsignal (CLKD) und ein zeitverschobenes Taktsignal (DLLCLK), das von einer DLL-Schaltung erzeugt wird. Eine Verzögerungs-Zählerschaltung (30) umfasst eine erste Steuerschaltung (31) zur Erzeugung eines ersten Steuersignals (iPoint) und eine zweite Steuerschaltung (32) zur Erzeugung eines zweiten Steuersignals (oPoint). Das erste Steuersignal (iPoint) wird zur Speicherung des internen Lese-Kommandosignals (PAR) in einer von mehreren FIFO-Speicherzellen (F0, ..., FS) verwendet. Die Speicherung wird in einer Systemtakt-Domänse durchgeführt. Das zweite Steuersignal (o-Point) wird zur Ausgabe eines zeitverschobenen internen Lese-Kommandosignals (OUT) aus der einen der FIFO-Speicherzellen (F0, ..., F5) in einer DLL-Takt-Domäne verwendet. Die Beziehung zwischen dem ersten und zweiten Steuersignal (iPoint, o-Point) bestimmt eine CAS-Latenz, zu der Daten (DQ) synchron zu einem extern angelegten Taktsignal (CLKE) an einem Datenanschluss (IO100) erzeugt werden.

Description

  • Die Erfindung betrifft einen integrierten Halbleiterspeicher zur Synchronisation eines Signals, beispielsweise eines Datensignals, mit einem Taktsignal. Des Weiteren betrifft die Erfindung ein Verfahren zur Synchronisierung eines Signals, beispielsweise eines Datensignals, mit einem Taktsignal.
  • 1 zeigt einen Halbleiterspeicher 100 mit einem Speicherzellenfeld 40. Das Speicherzellenfeld umfasst Speicherzellen, die beispielsweise als DRAM (Dynamic Random Access Memory)-Speicherzellen ausgebildet sind. Aus Gründen der besseren Übersichtlichkeit ist innerhalb des Speicherzellenfeldes 40 lediglich eine Speicherzelle dargestellt, die einen Auswahltransistor AT und einen Speicherkondensator SC umfasst. Der Steueranschluss des Auswahltransistors AT ist mit einer Wortleitung WL verbunden. Der Speicherkondensator SC, der mit einem Anschluss zum Anlegen eines Referenzpotenzials verbunden ist, ist über die steuerbare Strecke des Auswahltransistors mit einer Bitleitung BL verbindbar.
  • Lese- oder Schreibzugriffe werden synchron zu einem externen Taktsignal CLKE gesteuert, das an einen Taktanschluss T100 angelegt wird. Eine Takt-Empfängerschaltung 20 empfängt das externe Taktsignal CLKE und erzeugt ein internes Taktsignal CLKI. Interne Steuervorgänge, beispielsweise das Aktivieren der Speicherzelle SZ durch Ein- und Ausschalten des Auswahltransistors AT werden synchron zu dem internen Taktsignal CLKI gesteuert.
  • Für den Lesezugriff auf eine Speicherzelle wird ein Lese-Kommandosignal RD ausgangsseitig an einen Steueranschluss S100b angelegt, der mit der Steuerschaltung 10 verbunden ist.
  • Daraufhin wird die Speicherzelle SZ für einen Lesezugriff aktiviert und ein Datum DQ, das in der Speicherzelle SZ gespeichert ist, wird einer Ausgabepufferschaltung 50 zur Zwischenspeicherung zugeführt. Nachdem die Steuerschaltung 10 das Lese-Kommandosignal RD empfangen hat, erzeugt sie synchron zu steigenden und fallenden Flanken eines internen Taktsignals CLKI ein internes Lese-Kommandosignal PAR. Das interne Lese-Kommandosignal PAR wird einer Verzögerungs-Zählerschaltung 30 zugeführt. Nach Ablauf einer Verzögerungszeit, die in Abhängigkeit von einem an einen Steueranschluss S100a angelegten Konfigurationssignal MR vorgegeben ist, erzeugt die Verzögerungs-Zählerschaltung 30 synchron zu dem internen Taktsignal CLKI ein zeitverschobenes internes Lese-Kommandosignal OUT. Das zeitverschobene interne Lese-Kommandosignal OUT steuert die Ausgabepufferschaltung 50 an. Daraufhin gibt die Ausgabepufferschaltung 50 das zwischengespeicherte Datum DQ an einem Datenanschluss IO100 aus.
  • Aufgrund von internen Verzögerungs- und Verarbeitungszeiten der Ausgabepufferschaltung 50, die im Wesentlichen durch eine Verzögerungszeit tDp des Datenpfades und einer Verzögerungszeit tOCD der Ausgangstreiber der Ausgabepufferschaltung hervorgerufen werden, erscheint das Datum DQ nicht gleichzeitig zu dem Zeitpunkt, an dem das externe Lese-Kommandosignal RD an den Steueranschluss S100b angelegt wird. Um zu verhindern, dass Daten an dem Datenanschluss IO100 zu beliebigen Zeitpunkten nach dem Anlegen des externen Lese-Kommandosignals an den Steueranschluss S100b erzeugt werden, wird die Verzögerungszeit zwischen dem Anlegen des externen Lese-Kommandosignals RD und dem Zeitpunkt des Erscheinens des entsprechen den Datums am Datenanschluss IO100 in Abhängigkeit von dem Konfigurationssignal MR festgelegt. Die Verzögerung ist üblicherweise als sogenannte CAS-Latenz spezifiziert.
  • Anstatt ein einziges internes Taktsignal CLKI zu verwenden, werden moderne SDRAMs (Synchrones Dynamic Random Access Memory) in unterschiedlichen Takt-Domänen betrieben. Beispielsweise wird eine Takt-Empfängerschaltung, wie zum Beispiel die Takt-Empfängerschaltung 20 der 1, von einem externen Taktsignal angesteuert und erzeugt ein Systemtaktsignal CLKD, das in Bezug auf das externe Taktsignal CLKE verzögert ist. Eine DLL (Delay Locked Loop)-Schaltung ist zur Erzeugung eines DLL-Taktsignals DLLCLK, das eine konstante Verzögerungszeit zu dem Systemtaktsignal CLKD aufweist, mit der Taktsignal-Empfängerschaltung verbunden. Das interne Lese-Kommandosignal PAR wird beispielsweise von der Steuerschaltung 10 synchron zu dem Systemtaktsignal CLKD erzeugt, wohingegen das zeitverschobene interne Lese-Kommandosignal OUT von der Verzögerungs-Zählerschaltung 30 synchron zu dem DLL Taktsignal DLLCLK erzeugt wird.
  • 2 zeigt die Beziehung zwischen den Taktsignalen CLKE, CLKD und DLLCLK. Das Systemtaktsignal CLKD ist im Vergleich zu dem externen Taktsignal CLKE um eine Verzögerungszeit tRCV, der Taktsignal-Empfängerschaltung, in der Verzögerungszeiten von nachgeschalteten Treiberschaltungen ebenfalls erfasst sind, verzögert. Das DLL-Taktsignal DLLCLK eilt dem Systemtaktsignal CLKD voraus. Eine Zeitverschiebung tA zwischen den beiden Taktsignalen CLKD und DLLCLK entspricht der Summe der Verzögerungszeiten tRCV, tDp und tOCD. Diese Beziehung ist durch die DLL-Schaltung vorgegeben und wird durch diese beibehalten, solange die DLL-Schaltung gerastet ist und die Taktsignale nicht umgeschaltet werden, was beispielsweise ge schieht, wenn der integrierte Halbleiterspeicher in einem Power-Down-Zustand betrieben wird und zu Störungen der Taktsignale führt. Die Zeitverschiebung tA des DLL-Taktsignals DLLCLK wird derart gewählt, dass das Datum DQ, das intern mit dem DLL-Taktsignal DLLCLK getriggert ist, ausgangsseitig zu der markierten Flanke des externen Taktsignals CLKE auftritt, wenn die Ausgabepufferschaltung 50 zum Zeitpunkt der markierten Flanke des DLL-Taktsignals DLLCLK von dem zeitverschobenen internen Lese-Kommandosignal OUT angesteuert wird.
  • Die Zeitverschiebung tA ändert sich mit der Temperatur und der Versorgungsspannung. Die DLL-Schaltung passt jedoch das DLL-Taktsignal DLLCLK iterativ an das Systemtaktsignal CLKD an. Wie in 2 gezeigt, eilt das DLL-Taktsignal DLLCLK dem externen Taktsignal CLKE und dem internen Taktsignal CLKD voraus. Die markierten steigenden Flanken des externen Taktsignals CLKE, des Systemtaktsignals CLKD und des DLL-Taktsignals DLLCLK entsprechen einander in der Weise, dass die steigende Flanke des Systemtaktsignals CLKD von der Taktsignal-Empfängerschaltung 20 mit einer Verzögerung der Verzögerungszeit tRCV, in Bezug auf den Zeitpunkt, zu dem die entsprechende Flanke des externen Taktsignals CLKE die Taktsignal-Empfängerschaltung 20 ansteuert, erzeugt wird. Wenn die Ausgabepufferschaltung 50 zu der markierten steigenden Flanke des DLL-Taktsignals DLLCLK angesteuert wird, erzeugt sie zur markierten steigenden Flanke des externen Taktsignals CLKE an dem Datenanschluss IO100 ein Datum. Im Beispiel der 2 erzeugt die DLL-Schaltung das DLL-Taktsignal in der Weise, dass eine entsprechende Flanke des DLL-Taktsignals DLLCLK einer entsprechenden Flanke des Systemtaktsignals CLKD um eine Zeitverschiebung tA von 1,5 Taktzyklen voraus eilt.
  • 3A zeigt die beiden Taktsignale CLKD und DLLCLK. Das DLL-Taktsignal DLLCLK eilt dem Systemtaktsignal CLKD voraus. Das interne Lese-Kommandosignal PAR wird in einer Systemtakt-Domäne erzeugt, wohingegen das zeitverschobene interne Lese-Kommandosignal OUT in einer DLL-Takt-Domäne erzeugt wird. Wenn ein Datum am Datenanschluss IO100 zu dem Zeitpunkt erscheinen soll, an dem die markierte steigende Flanke EC0 des Systemtaktsignals CLKD gültig ist, muss das zeitverschobene interne Lese-Kommandosignal OUT zur markierten Flanke ED0 des DLL-Taktsignals DLLCLK gültig sein, die 1,5 Taktzyklen vor der markierten steigenden Flanke EC0 des Systemtaktsignals CLKD liegt.
  • Im tatsächlichen Anwendungsfall ist dies jedoch nicht möglich, da das zeitverschobene interne Lese-Kommandosignal OUT erzeugt wird, nachdem die Verzögerungs-Zählerschaltung 30 von dem internen Lese-Kommandosignal PAR angesteuert wird. Wenn das interne Lese-Kommandosignal PAR zum Zeitpunkt der markierten steigenden Flanke EC0 des Systemtaktsignals CLKD erzeugt wird, ist die markierte steigende Flanke ED0 des zeitverschobenen Taktsignals DLLCLK bereits um 1,5 Taktzyklen vorgeeilt. Dies bedeutet, dass mit der in 3 dargestellten Taktkonstellation das zeitverschobene interne Lese-Kommandosignal OUT von der Verzögerungs-Zählerschaltung 30 nur mit einer Verzögerung von wenigstens zwei Taktzyklen tCK in Bezug auf den Taktzyklus zu der markierten Flanke ED0 des DLL-Taktsignals DLLCLK erzeugt werden kann.
  • 3B zeigt das Systemtaktsignal CLKD und das DLL-Taktsignal DLLCLK mit einer höheren Frequenz als in 3A dargestellt. Die Zeitverzögerung tA ist die Gleiche wie in 3A gezeigt, da die Zeitverzögerung nur von den konstanten Parametern der Verzögerungszeit tDp des Datenpfades, der Verzögerungszeit tOCD der Ausgangstreiber und von der Verzögerungszeit tRCV der Taktsignal-Empfängerschaltung abhängig ist. Wegen der höheren Frequenz sind die entsprechenden Flanken EC0 und ED0 des Systemtaktsignals CLKD und des DLL-Taktsignals DLLCLK zueinander um drei Taktzyklen zeitverschoben. Wenn das interne Lese-Kommandosignal PAR zur markierten Flanke EC0 des Systemtakts CLKD gültig ist, kann das zeitverschobene interne Lese-Kommandosignal OUT nur zu einer der steigenden Flanken ED3, ED4, ..., EDm erzeugt werden, die um 3, 4, ..., m Taktzyklen tCK in Bezug zu der markierten steigenden Flanke ED0 des DLL-Taktsignals DLLCLK verzögert ist, erzeugt werden.
  • Bei sehr niedrigen Frequenzen, wie in 3C gezeigt, wird das interne Lese-Kommandosignal PAR mit der markierten steigenden Flanke EC0 des Systemtaktsignals CLKD eine lange Zeit vor der steigenden Flanke ED1 des DLL-Taktsignals DLLCLK aber nach der markierten steigenden Flanke ED0 des DLL-Taktsignals DLLCLK erzeugt und getriggert.
  • Die Anzahl der Taktzyklen tCK zwischen der markierten Flanke ED0 und der Flanke des DLL-Taktsignals DLLCLK, zu der das zeitverzögerte interne Lese-Kommandosignal OUT erzeugt wird, ist abhängig von dem Konfigurationssignal MR. Die CAS-Latenz ist ein Wert, in der die Anzahl der Taktzyklen zwischen dem Zeitpunkt, zu dem das externe Lese-Kommandosignal RD an den Steueranschluss S100b zur Aktivierung eines Lesezugriffs auf die Speicherzelle angelegt wird, und dem Zeitpunkt, zu dem das Datum DQ dieser Speicherzelle an dem Datenanschluss IO100 erzeugt wird, enthalten sind. Einen Taktzyklus bevor das Datum ausgegeben wird, muss eine Präambel eines Data-Strobe-Signals aktiviert werden. Aus diesem Grund wird das zeitverschobene interne Lese-Kommandosignal OUT mit der steigenden Flanke des DLL-Taktsignals DLLCLK erzeugt, die eine Taktperiode tCK vor dem Wert liegt, der durch die CAS-Latenz angegeben wird.
  • 3A zeigt einen Signalverlauf, bei dem das zeitverschobene interne Lese-Kommandosignal OUT mit der steigenden Flanke ED2 des DLL-Taktsignals DLLCLK synchronisiert ist, die zwei Taktzyklen tCK nach der markierten steigenden Flanke ED0 des DLL-Taktsignals DLLCLK liegt. Die dargestellte Konstellation weist eine CAS-Latenz von drei auf.
  • In 3B beträgt die mindestens erforderliche Verzögerung drei Taktzyklen nach der markierten steigenden Flanke ED0 des DLL-Taktsignals DLLCLK. Bei dieser Konstellation beträgt die CAS-Latenz vier.
  • In 3C ist das zeitverschobene interne Lese-Kommandosignal OUT mit der ersten steigenden Flanke ED1 des DLL-Taktsignals DLLCLK synchronisiert, die nachfolgend zu der steigenden Flanke ED0 erfolgt. Das dargestellte Beispiel zeigt eine CAS-Latenz mit dem Wert zwei.
  • 4 zeigt eine Schaltungsanordnung, die in einem Grafik-DRAM zur Synchronisierung des zeitverschobenen internen Lese-Kommandosignals OUT, das von dem internen Lese-Kommandosignals PAR abgeleitet wird, mit einer der steigenden Flanken des DLL-Taktsignals DLLCLK verwendet wird. Die Verschiebung zwischen der steigenden Flanke ED0 des DLL-Taktsignals DLLCLK und der Flanke, mit der das zeitverschobene interne Lese-Kommandosignal OUT synchronisiert ist, lässt sich durch das Konfigurationssignal MR vorgeben, das einer Verzögerungs-Zählerschaltung 30' zugeführt wird. Eine Takterzeugerschaltung 20' umfasst eine Taktsignal-Empfängerschaltung 21', eine DLL-Schaltung 22' und eine rückgekoppelte DLL-Verzögerungsschaltung 23'. Die Taktsignal-Empfängerschaltung 21' wird von dem externen Taktsignal CLKE angesteuert und erzeugt das Systemtaktsignal CLKD, das von der DLL-Schaltung 22' zeitverschoben wird und in der DLL-Takt-Domäne als DLL-Taktsignal DLLCLK ausgegeben wird. Das DLL-Taktsignal DLLCLK steuert die Verzögerungs-Zählerschaltung 30' an. Die Verzögerungs-Zählerschaltung 30' wird ebenfalls von einem Taktsignal PARCLK angesteuert, das von der rückgekoppelten DLL-Verzögerungsschaltung 23' erzeugt wird. Das Taktsignal PARCLK ist ein Taktsignal, das gegenüber dem DLL-Taktsignal DLLCLK um 4, ..., 6 Nanosekunden verzögert ist und hat einen Sicherheitsabstand von 0,5 Taktzyklen des DLL-Taktsignals DLLCLK.
  • Die Verzögerungs-Zählerschaltung 30' umfasst eine Eingangszählerschaltung 31' und eine Ausgangszählerschaltung 32'. Die Ausgangszählerschaltung 32a' ist über eine Schieberegister 32b' mit einer Speicherschaltung 33' (Latch), die FIFO (First-In-First-Out)-Speicherzellen umfasst, verbunden. Das Schieberegister 32b wird von einem Steuersignal angesteuert, das von dem Konfigurationssignal MR mittels eines Verzögerungs-Decoders 34' abgeleitet wird. Ein Steuersignal iPoint' wird synchron zu dem verzögerten Taktsignal PARCLK erzeugt. Ein Steuersignal oPoint' wird synchron zu dem DLL-Taktsignal DLLCLK erzeugt. In Abhängigkeit von einem Zustand des Steuersignals iPoint' wird das interne Lese-Kommandosignal PAR in einer der FIFO-Speicherzellen der Speicherschaltung 33' gespeichert. Das interne Lese-Kommandosignal PAR wird aus der einen der FIFO-Speicherzellen in Abhängigkeit von einem Zustand des Steuersignals oPoint' ausgelesen. Die Verzögerung, die mit dem Schieberegister 32b' erzeugt wird, gibt die Anzahl der Taktzyklen an, um die das zeitverschobene interne Lese-Kommandosignal OUT in Bezug auf das interne Lese-Kommandosignal PAR zeitverschoben ist.
  • Bei der angegebenen Ausführungsform eines Grafik-DRAMs werden die Steuersignale iPoint' und oPoint' nur ein einziges Mal angepasst, nachdem die DLL-Schaltung 22' gerastet ist. Die Ausrichtung der beiden Steuersignale erfolgt mittels einer Initialisierungssequenz während einer Initialisierungsphase des integrierten Halbleiterspeichers. Nach Beendigung der Initialisierungssequenz wird der integrierte Halbleiterspeicher in einen Normalbetriebszustand umgeschaltet, in dem Lese- oder Schreibzugriffe erfolgen. Im Normalbetriebszustand erfolgt die Umschaltung von Taktsignalen in der Weise, dass die Steuersignale iPoint' und oPoint' zueinander ausgerichtet bleiben. Falls es jedoch zu einer Fehlausrichtung der Steuersignale kommt, bleibt dieser Zustand stabil bis zu einem nächsten Zurücksetzen (Reset) der DLL-Schaltung. Ein zwischenzeitliches Zurücksetzen während des Normalbetriebs des Halbleiterspeichers ist nicht möglich. Dies hat zur Folge, dass die für einen Grafik-DRAM angegebene Ausführungsform der Schaltung nicht zu einer Selbstanpassung der Steuersignale iPoint' und oPoint' während des Normalbetriebs geeignet ist.
  • Des Weiteren treten Probleme auf, wenn nach Beendigung eines Power-Down-Zustands der Zustand der Steuersignale iPoint' und oPoint' schnell erfasst werden muss. Das Taktsignal PARCLK, zu dem das Steuersignal iPoint' synchronisiert ist, wird von dem DLL-Taktsignal DLLCLK abgeleitet und ist in auf Bezug auf das DLL-Taktsignal DLLCLK um einige Taktzyklen tCK verzögert. Aufgrund des engen zeitlichen Time-Budgets nach Beendigung eines Power-Down-Zustands kann es vorkommen, dass noch kein Taktsignal PARCLK zur Verfügung steht, um ein frühzeitiges Speichern des internen Lese-Kommandosignals PAR zu ermöglichen.
  • Ein weiteres Verfahren zur Synchronisierung des internen Lese-Kommandosignals PAR mit dem DLL-Taktsignal DLLCLK wird in herkömmlichen DRAMs, die für den Massenmarkt bestimmt sind, verwendet. Bei diesen Speicherbausteinen werden verschiedene Taktsignale, die von dem DLL-Taktsignal DLLCLK abgeleitet sind, mit unterschiedlichen Verzögerungszeiten erzeugt. Das interne Lese-Kommandosignal PAR wird in nachfolgenden Schritten synchron zu den verschiedenen verzögerten Taktsignalen gespeichert, bis schließlich ein Speichervorgang synchron zu dem DLL-Taktsignal DLLCLK erfolgt. Bei modernen DRAMs, die mit einer hohen Betriebsfrequenz arbeiten, steht die große Anzahl von unterschiedlich verzögerten Taktsignalen, die zur Synchronisation erforderlich ist, jedoch nicht mehr zur Verfügung. Daher können integrierte Halbleiterspeicher, die mit der oben beschriebenen Methode zur Synchronisierung arbeiten, nur bei niedrigen Frequenzen betrieben werden.
    •
  • Die Aufgabe der vorliegenden Erfindung ist es, einen integrierten Halbleiterspeicher anzugeben, bei dem ein Signal zu einem Taktsignal mit hoher Zuverlässig synchronisiert werden kann. Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren anzugeben, mit dem ein Signal zu einem Taktsignal mit hoher Zuverlässigkeit synchronisiert werden kann.
  • Die Aufgabe wird gelöst durch einen integrierten Halbleiterspeicher zur Synchronisation eines Signals mit einem Taktsignal, der einen ersten Steueranschluss zum Anlegen eines Konfigurationssignals, eine Takterzeugerschaltung zur Erzeugung eines ersten Taktsignals und eines zweiten Taktsignals, wobei das zweite Taktsignal zu dem ersten Taktsignal zeitverschoben ist, und eine erste Steuerschaltung zur Erzeugung eines ersten Steuersignals und zur Erzeugung eines internen Taktsignals, das zu dem ersten Taktsignal zeitverzögert ist, umfasst. Die erste Steuerschaltung ist derart ausgebildet, dass sie das erste Steuersignal synchron zu dem internen Taktsignal zu einem Zeitpunkt erzeugt, der von dem Konfigurationssignal abhängig ist. Des weiteren umfasst der integrierte Halbleiterspeicher eine zweite Steuerschaltung zur Erzeugung eines zweiten Steuersignals, wobei das zweite Steuersignal synchron zu dem zweiten Taktsignal erzeugt wird. Darüber hinaus ist eine Speicherschaltung zur Speicherung eines ersten Kommandosignals und zur Ausgabe eines zweiten Kommandosignals vorgesehen. Die Speicherschaltung ist dabei derart ausgebildet, dass das erste Kommandosignal der Speicherschaltung synchron zu dem internen Taktsignal gespeichert wird, wenn die Speicherschaltung von dem ersten Steuersignal angesteuert wird und das zweite Kommandosignal von der Speicherschaltung synchron zu dem zweiten Taktsignal ausgegeben wird, wenn die Speicherschaltung von dem zweiten Steuersignal angesteuert wird.
  • Indem die Erzeugung des ersten Steuersignals in Abhängigkeit von einem internen Taktsignal, das von einem ersten Taktsignal abgeleitet ist, erfolgt und, indem die Erzeugung des zweiten Steuersignals in Abhängigkeit von einem zweiten Taktsignal gesteuert wird, wird bei der vorliegenden Erfindung ein Schaltungskonzept mit einer Selbstausrichtung der Steuersignale realisiert. Die lange Verzögerung des Taktsignals, zu dem das erste Steuersignal getriggert ist und die beispielsweise für die Ausgestaltung einer Verzögerungs-Zählerschaltung für einen Grafik-DRAM verwendet worden ist, wird bei dem vorliegenden Schaltungskonzept vermieden. wenn der integrierte Halbleiterspeicher aus dem Power-Down-Zustand heraus, in dem er in einer Art Standby-Betrieb zur Reduzierung des Leistungsverbrauchs betrieben wird und in dem keine Lese- oder Schreibzugriffe stattfinden, wieder aktiviert wird, kann die Ausrichtung des ersten und zweiten Steuersignals sehr schnell durchgeführt werden. Des Weiteren kann unmittelbar nach Beendigung des Power-Down-Zustands das erste Kommandosignal in der Speicherschaltung zwischengespeichert werden, selbst wenn das zweite Taktsignal noch nicht zur Verfügung steht, da das Zwischenspeichern synchron zu dem ersten Taktsignal erfolgt, welches unmittelbar nach Beendigung des Power-Down-Zustands zur Verfügung steht. Daher kann ein sehr früh auftretendes erstes Kommandosignal, beispielsweise ein internes Lese-Kommandosignal, zwischengespeichert werden.
  • Gemäß einer Weiterbildung des integrierten Halbleiterspeichers ist ein Taktanschluss zum Anlegen eines externen Taktsignals vorgesehen. Das externe Taktsignal wird der Takterzeugerschaltung zugeführt. Des Weiteren ist ein zweiter Steueranschluss zum Anlegen eines externen Kommandosignals vorgesehen, wobei das externe Kommandosignal synchron zu dem externen Taktsignal eingelesen wird. Die Takterzeugerschaltung ist derart ausgebildet, dass sie das erste und zweite Taktsignal mit einer Frequenz in Abhängigkeit von einer Frequenz des externen Taktsignals erzeugt, wobei das erste Taktsignal in Bezug auf das externe Taktsignal um eine erste Verzögerungszeit verzögert ist. Des Weiteren ist eine dritte Steuerschaltung zur Erzeugung des ersten Kommandosignals vorgesehen, wobei das erste Kommandosignal synchron zu dem ersten Taktsignal erzeugt wird. Die dritte Steuerschaltung ist dabei derart ausgebildet, dass sie das erste Kommandosignal erzeugt, nachdem sie von dem externen Kommandosignal angesteuert wird.
  • Eine Ausführungsform des integrierten Halbleiterspeichers sieht vor, dass der Halbleiterspeicher mindestens eine Speicherzelle zur Speicherung eines Datums und einen Datenanschluss zur Ausgabe des Datums umfasst. Des Weiteren ist eine Ausgabeschaltung zur Speicherung des Datums und zur Ausgabe des Datums an dem Datenanschluss vorgesehen. Die Speicherzelle wird für den Lesezugriff aktiviert, wenn das externe Kommandosignal an den zweiten Steueranschluss angelegt wird. Während des Lesezugriffs wird das Datum von der Speicherzelle der Ausgabeschaltung zur Speicherung des Datums zugeführt. Die Ausgabeschaltung ist dabei derart ausgebildet, dass sie das Datum nach Ablauf einer zweiten Verzögerungszeit an dem Datenanschluss erzeugt, nachdem sie von dem zweiten Kommandosignal angesteuert worden ist.
  • Gemäß einer Weiterbildung des integrierten Halbleiterspeichers werden das erste Taktsignal der ersten Steuerschaltung und das zweite Taktsignal der zweiten Steuerschaltung zugeführt.
  • Bei einer anderen Ausgestaltungsform des integrierten Halbleiterspeichers ist die Takterzeugerschaltung derart ausgebildet, dass eine Flanke eines ersten Taktzyklus des zweiten Taktsignals von der Takterzeugerschaltung zeitverzögert zu einer Flanke eines ersten Taktzyklus des ersten Taktsignals mit einer ersten Zeitverschiebung erzeugt wird, wobei die erste Zeitverschiebung einer Summe der ersten und zweiten Verzögerungszeit entspricht. Die erste Steuerschaltung ist derart ausgebildet, dass eine Flanke eines ersten Taktzyklus des internen Taktsignals um eine zweite Zeitverschiebung zu der Flanke des ersten Taktzyklus des ersten Taktsignals erzeugt wird, wobei die zweite Zeitverschiebung eine Zeitdauer von mindestens einer Verarbeitungszeit der dritten Steuer schaltung aufweist und die Verarbeitungszeit einer Zeitdauer zwischen der Flanke des ersten Taktzyklus des ersten Taktsignals und dem Zeitpunkt, zudem das erste Steuersignal von der dritten Steuerschaltung erzeugt wird, entspricht. Die erste Steuerschaltung ist derart ausgebildet, dass ein Zustand des ersten Steuersignals um eine Anzahl von Taktzyklen des internen Taktsignals in Bezug auf den ersten Taktzyklus des internen Taktsignals verschoben wird, wobei die Anzahl von Taktzyklen abhängig von dem Konfigurationssignal ist. Darüber hinaus ist die zweite Steuerschaltung derart ausgebildet, dass sie das zweite Steuersignal zu dem ersten Taktzyklus des zweiten Taktsignals erzeugt.
  • In einer bevorzugten Ausführungsform umfasst die erste Steuerschaltung eine Zählerschaltung zur Erzeugung eines ersten Zählersignals, ein Schieberegister zur Erzeugung eines zeitverschobenen ersten Zählersignals, eine Speicherschaltung zur Erzeugung des ersten Steuersignals und eine Verzögerungs-/Taktschaltung. Das erste Taktsignal wird der Verzögerungs-/Taktschaltung der ersten Steuerschaltung zugeführt. Das Konfigurationssignal wird dem Schieberegister der ersten Steuerschaltung zugeführt. Die Verzögerungs-/Taktschaltung der ersten Steuerschaltung ist derart ausgebildet, dass sie das interne Taktsignal abgeleitet von dem ersten Taktsignal erzeugt. Das interne Taktsignal der Zählerschaltung wird der ersten Steuerschaltung zugeführt. Die Zählerschaltung der ersten Steuerschaltung ist derart ausgebildet, dass sie das erste Zählersignal synchron zu dem internen Taktsignal erzeugt. Das erste Zählersignal wird dem Schieberegister der ersten Steuerschaltung zugeführt. Das Schieberegister der ersten Steuerschaltung ist derart ausgebildet, dass sie das zeitverschobene erste Zählersignal synchron zu dem internen Taktsignal erzeugt, wobei ein Zustand des zeitverschobenen ersten Zählersignals um eine Anzahl von Taktzyklen des internen Taktsignals in Bezug auf den ersten Taktzyklus des internen Taktsignals verschoben ist. Die Speicherschaltung der ersten Steuerschaltung wird von dem zeitverschobenen ersten Zählersignal und dem internen Taktsignal angesteuert. Die Speicherschaltung der ersten Steuerschaltung ist derart ausgebildet, dass sie das erste Steuersignal synchron zu dem internen Taktsignal erzeugt.
  • Bei einer Weiterbildung des integrierten Halbleiterspeichers umfasst die zweite Steuerschaltung eine Zählerschaltung zur Erzeugung eines zweiten Zählersignals und ein Schieberegister zur Erzeugung des zweiten Steuersignals. Die Zählerschaltung der zweiten Steuerschaltung wird von dem zweiten Taktsignal angesteuert. Die Zählerschaltung der zweiten Steuerschaltung ist derart ausgebildet, dass sie das zweite Zählersignal synchron zu dem zweiten Taktsignal erzeugt. Das zweite Zählersignal wird dem Schieberegister der zweiten Steuerschaltung zugeführt. Das Schieberegister der zweiten Steuerschaltung ist derart ausgebildet, dass es das zweite Steuersignal synchron zu dem zweiten Taktsignal erzeugt, wobei ein Zustand des zweiten Zählersignals um eine Anzahl von Taktzyklen des zweiten Taktsignals auf den ersten Taktzyklus des zweiten Taktsignals verschoben wird.
  • Bei einer anderen Ausführungsform des integrierten Halbleiterspeichers enthält die zweite Steuerschaltung eine Speicherschaltung zur Erzeugung eines ersten internen Steuersignals. Die Speicherschaltung der zweiten Steuerschaltung wird von dem ersten Zählersignal angesteuert. Die Speicherschaltung der zweiten Steuerschaltung ist derart ausgebildet, dass sie einen Zustand des ersten internen Steuersignals erzeugt, der einen Zustand des ersten Zählersignals zu dem ersten Taktzyklus des internen Taktsignals angibt. Das erste interne Steuersignal wird dem Schieberegister der zweiten Steuerschaltung zugeführt.
  • Eine andere Ausführungsform des integrierten Halbleiterspeichers sieht vor, dass die erste Steuerschaltung eine Verzögerungs-/Taktschaltung zur Erzeugung eines zweiten internen Steuersignals enthält. Die zweite Steuerschaltung enthält die Zählerschaltung zur Erzeugung eines dritten internen Steuersignals. Das dritte interne Steuersignal wird der Verzögerungs-/Taktschaltung der ersten Steuerschaltung zugeführt. Die Zählerschaltung der zweiten Steuerschaltung ist derart ausgebildet, dass sie das dritte interne Steuersignal erzeugt, wenn ein Zustandswechsel des zweiten Zählersignals von der Zählerschaltung der zweiten Steuerschaltung erzeugt wird. Die Verzögerungs-/Taktschaltung der ersten Steuerschaltung ist derart ausgebildet, dass sie einen ersten Zustand des zweiten internen Steuersignals zu dem ersten Taktzyklus des internen Taktsignals erzeugt. Der Speicherschaltung der zweiten Steuerschaltung wird das zweite interne Steuersignal zugeführt. Die Speicherschaltung der zweiten Steuerschaltung ist derart ausgebildet, dass sie das erste interne Steuersignal mit dem Zustand des ersten internen Steuersignals erzeugt, der einen Zustand des ersten Zählersignals angibt, wenn das zweite interne Steuersignal den ersten Zustand annimmt.
  • Gemäß einem weiteren Merkmal des integrierten Halbleiterspeichers enthält die Verzögerungs-/Taktschaltung der ersten Steuerschaltung eine Verzögerungsschaltung, eine erste Speicherschaltung und eine zweite Speicherschaltung zur Erzeugung des zweiten internen Steuersignals. Die Verzögerungsschaltung und die Speicherschaltungen sind derart ausgebildet und mit einander verschaltet, dass sie das dritte interne Steuersignal um die erste Zeitverschiebung verzögern, um das dritte interne Steuersignal mit dem ersten Taktsignal zu synchronisieren und danach das dritte interne Steuersignal um eine dritte Zeitverschiebung zu verzögern, um das zweite interne Steuersignal zu erzeugen, wobei die dritte Zeitverschiebung kürzer als die zweite Zeitverschiebung ist.
  • Eine weitere Ausführungsform des integrierten Halbleiterspeichers sieht vor, dass die Speicherschaltung Speicherkomponenten umfasst. Jede der Speicherkomponente der Speicherschaltung weist einen Eingangsanschluss und einen Ausgangsanschluss auf. Die Eingangsanschlüsse sind zur Speicherung des ersten Kommandosignals in einer der Speicherkomponenten in Abhängigkeit von einem Zustand des ersten Steuersignals miteinander verbunden. Die Ausgangsanschlüsse sind zur Ausgabe des zweiten Kommandosignals aus einer der Speicherkomponenten in Abhängigkeit von einem Zustand des zweiten Steuersignals miteinander verbunden.
  • Weitere Ausführungsformen des integrierten Halbleiterspeichers sind den Unteransprüchen zu entnehmen.
  • Im Folgenden wird ein Verfahren zur Synchronisierung eines Signals mit einem Taktsignal bei einem integrierten Halbleiterspeicher angegeben. Dazu ist ein integrierter Halbleiterspeicher bereitzustellen, der mindestens eine Speicherzelle, einen Datenanschluss zur Ausgabe eines Datums, einen Taktanschluss zum Anlegen eines externen Taktsignals, einen ersten Steueranschluss zum Anlegen eines Konfigurationssignals, einen zweiten Steueranschluss zum Anlegen eines externen Kommandosignals, das synchron zu dem externen Taktsignal eingelesen wird, eine Takterzeugerschaltung zur Erzeugung eines ersten und zweiten Taktsignals, eine erste Steuerschaltung zur Erzeugung eines ersten Steuersignals, eine zweite Steuerschaltung zur Erzeugung eines zweiten Steuersignals, eine Speicherschaltung mit Speicherkomponenten, wobei jede der Speicherkomponenten zur Speicherung eines ersten Kommandosignals und zur Ausgabe eines zweiten Kommandosignals ausgebildet ist, umfasst. Das externe Taktsignal wird an den Taktanschluss angelegt. Das Konfigurationssignal wird an den ersten Steueranschluss angelegt. Das externe Kommandosignal wird synchron zu dem externen Taktsignal an den zweiten Steueranschluss angelegt. Das erste Taktsignal, das von dem externen Taktsignal abgeleitet wird, wird durch die Takterzeugerschaltung erzeugt, wobei das erste Taktsignal zu dem externen Taktsignal verzögert ist. Ein internes Taktsignal, das von dem ersten Taktsignal abgeleitet ist, wird durch die erste Steuerschaltung erzeugt. Ein erstes Steuersignal wird synchron zu dem internen Taktsignal durch die erste Steuerschaltung zu einer Zeit in Abhängigkeit von dem Konfigurationssignal erzeugt. Das erste Kommandosignal wird in Folge des Anlegens des externen Kommandosignals an den zweiten Steueranschluss erzeugt. Das erste Kommandosignal wird in einer der Speicherkomponenten der Speicherschaltung synchron zu dem internen Taktsignal durch Ansteuerung der einen der Speicherkomponenten mit einem Zustand des ersten Steuersignals gespeichert. Das zweite Taktsignal, das von dem externen Taktsignal abgeleitet ist, wird durch die Takterzeugerschaltung erzeugt, wobei das zweite Taktsignal zeitverschoben zu dem ersten Taktsignal ist. Das zweite Steuersignal wird von der zweiten Steuerschaltung synchron zu dem zweiten Taktsignal zu einer Zeit in Abhängigkeit von dem Konfigurationssignal erzeugt. Das zweite Kommandosignal wird aus der einen der Speicherkomponenten der Speicherschaltung synchron zu dem zweiten Taktsignal durch Ansteuerung der einen der Speicherkomponen ten mit einem Zustand des zweiten Steuersignals ausgegeben. Die Speicherzelle wird für einen Lesezugriff in Folge des Anlegens des externen Kommandosignals aktiviert. Ein Datum, das in der aktivierten Speicherzelle gespeichert ist, wird an dem Datenanschluss synchron zu dem externen Taktsignal ausgegeben, wobei die Zeit zwischen dem Anlegen des externen Kommandosignals und der Ausgabe des Datums abhängig von dem Konfigurationssignal ist.
  • Gemäß einer Weiterbildung des Verfahrens wird der integrierte Halbleiterspeicher mit einer Ausgabeschaltung zur Ausgabe eines Datums an einem Datenanschluss bereitgestellt, wobei das Datum an dem Datenanschluss nach einer ersten Verzögerungszeit bereitgestellt wird. Das erste Taktsignal wird von der Takterzeugerschaltung erzeugt, wobei das erste Taktsignal in Bezug auf das externe Taktsignal um eine zweite Verzögerungszeit verzögert ist. Das zweite Taktsignal wird von der Takterzeugerschaltung erzeugt, wobei eine Flanke eines ersten Taktzyklus des zweiten Taktsignals von der Takterzeugerschaltung zeitverschoben um eine erste Zeitverschiebung zu einer Flanke eines ersten Taktzyklus des ersten Taktsignals erzeugt wird, wobei die erste Zeitverschiebung eine Zeitdauer aufweist, die der Summe aus der ersten und zweiten Verzögerungszeit entspricht. Das interne Taktsignal, das von dem ersten Taktsignal abgeleitet ist, wird von der ersten Steuerschaltung erzeugt, wobei eine Flanke des ersten Taktzyklus des internen Taktsignals von der ersten Steuerschaltung um eine zweite Zeitverschiebung zeitverzögert zu der Flanke des ersten Taktzyklus des ersten Taktsignals erzeugt wird.
  • Gemäß einer anderen Ausführungsform des Verfahrens wird der integrierte Halbleiterspeicher mit einer dritten Steuerschaltung zur Erzeugung des ersten Kommandosignals synchron zu dem ersten Taktsignal bereitgestellt, wobei die dritte Steuerschaltung das erste Kommandosignal um die zweite Zeitverschiebung zeitverzögert zu der Flanke des ersten Taktzyklus des ersten Taktsignals erzeugt.
  • Eine Weiterbildung des Verfahrens sieht vor, dass das erste Steuersignal von der ersten Steuerschaltung zu einem zweiten Taktzyklus des internen Taktsignals, die um eine Anzahl von Taktzyklen des internen Taktsignals in Bezug auf den ersten Taktzyklus des internen Taktsignals verschoben ist, erzeugt, wobei die Anzahl der Taktzyklen abhängig von dem Konfigurationssignal ist. Dabei wird das zweite Steuersignal von der zweiten Steuerschaltung zu dem ersten Taktzyklus des zweiten Taktsignals erzeugt.
    •
  • Die Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele der vorliegenden Erfindung zeigen, näher erläutert.
  • Es zeigen:
  • 1 eine vereinfachte Ausführungsform einer Schaltungsanordnung eines integrierten Halbleiterspeichers zur Synchronisierung eines Datums mit einem ausgangsseitig angelegten Taktsignal,
  • 2 drei verschiedene Taktsignale eines integrierten Halbleiterspeichers, die zueinander um verschiedene Verzögerungszeiten zeitverschoben sind,
  • 3A ein erstes Taktsignaldiagramm von zwei Taktsignalen mit einer ersten CAS-Latenz,
  • 3B ein zweites Taktsignaldiagramm von zwei Taktsignalen mit einer zweiten CAS-Latenz,
  • 3C ein drittes Taktsignaldiagramm von zwei Taktsignalen mit einer dritten CAS-Latenz,
  • 4 eine Schaltungsanordnung einer Taktsignalerzeugerschaltung und eine Verzögerungs-Zählerschaltung zur Synchronisierung eines Datums mit einem extern angelegten Taktsignal nach dem Stand der Technik,
  • 5 eine Schaltungsanordnung eines integrierten Halbleiterspeichers zur Synchronisierung eines Datums mit einem extern angelegten Taktsignal gemäß der vorliegenden Erfindung,
  • 6 eine vereinfachte Ausführungsform einer Verzögerungs-Zählerschaltung gemäß der vorliegenden Erfindung,
  • 7 ein Zeitdiagramm von Taktsignalen und Steuersignalen einer vereinfachten Verzögerungs-Zählerschaltung gemäß der vorliegenden Erfindung,
  • 8 eine Schaltungsanordnung einer Verzögerungs-Zählerschaltung gemäß der vorliegenden Erfindung,
  • 9A eine Schaltungsanordnung einer Steuerschaltung gemäß der vorliegenden Erfindung,
  • 9B eine Schaltungsanordnung einer Verzögerungs-/Taktsignalschaltung der Steuerschaltung gemäß der vorliegenden Erfindung,
  • 10 ein Zeitdiagramm von Takt- und Steuersignalen der Verzögerungs-Zählerschaltung gemäß der vorliegenden Erfindung,
  • 11A eine Schaltungsanordnung einer Verzögerungs-Zählerschaltung gemäß der vorliegenden Erfindung,
  • 11B ein Zeitdiagramm von Takt- und Steuersignalen der Verzögerungs-Zählerschaltung gemäß der vorliegenden Erfindung,
  • 12 ein idealisiertes Zeitdiagramm von Steuer- und Kommandosignalen der Verzögerungs-Zählerschaltung gemäß der vorliegenden Erfindung,
  • 13 ein erstes Zeitdiagramm von Takt- und Steuersignalen in einem DLL-Off-Zustand der Verzögerungs-Zählerschaltung gemäß der vorliegenden Erfindung,
  • 14 ein Zeitdiagramm von Takt- und Steuersignalen in einem DLL-On-Zustand eines Halbleiterspeichers gemäß der vorliegenden Erfindung,
  • 15 ein zweites Diagramm von Takt- und Steuersignalen in einem DLL-Off-Zustand eines Halbleiterspeichers gemäß der vorliegenden Erfindung.
  • 5 zeigt einen integrierten Halbleiterspeicher zur Synchronisierung eines Datums DQ, das nach einem Lesezugriff an einem Datenanschluss IO100 synchron zu einem Taktzyklus eines externen Taktsignals CLK ausgegeben wird. Ein externes Lese-Kommandosignal RD wird an einen Steueranschluss S100b angelegt, um einen Lesezugriff auf eine Speicherzelle innerhalb des Speicherzellenfeldes 40 anzuzeigen. Eine Speicherzelle innerhalb des Speicherzellenfeldes wird daraufhin aktiviert und das darin gespeicherte Datum wird zu einer Ausgabepufferschaltung 50 übertragen und dort zwischengespeichert. Eine Steuerschaltung 10 ist mit einem Steueranschluss S100b verbunden und erzeugt ein internes Lese-Kommandosignal PAR. Das interne Lese-Kommandosignal PAR wird einer Verzögerungs-Zählerschaltung 30 zugeführt. In Abhängigkeit von einem Konfigurationssignal MR, das an einen Steueranschluss S100a angelegt wird und eine CAS-Latenz angibt, erzeugt die Verzögerungs-Zählerschaltung ein zeitverschobenes internes Lese-Kommandosignal OUT. Das zeitverschobene interne Lese-Kommandosignal OUT wird der Ausgabepufferschaltung 50 zugeführt. Nachdem die Ausgabepufferschaltung 50 von dem zeitverschobenen internen Lese-Kommandosignal OUT angesteuert wird, gibt sie das zwischengespeicherte Datum DQ an dem Datenanschluss IO100 aus.
  • Das externe Taktsignal CLKE wird an einen Taktanschluss T100 angelegt. Eine Takterzeugerschaltung 20 empfängt das externe Taktsignal CLKE und erzeugt zwei interne Taktsignale, ein Systemtaktsignal CLKD und ein DLL-Taktsignal DLLCLK, welches dem Systemtaktsignal CLKD vorauseilt. Die Takterzeugerschaltung 20 umfasst eine Taktsignal-Empfängerschaltung 21 und eine DLL-Schaltung 22. Die Taktsignal-Empfängerschaltung 21 empfängt das extern angelegte Taktsignal CLKE und erzeugt das Systemtaktsignal CLKD als ein erstes internes Taktsignal. Wie anhand der 3A bis 3C gezeigt, wird das Systemtaktsignal CLKD von der Taktsignal-Empfängerschaltung um eine Verzögerungszeit tRCV in Bezug auf das externe Taktsignal CLKE verzögert. Die DLL-Schaltung 22 erzeugt aus dem empfangenen Systemtaktsignal CLKD ein zeitverschobenes internes DLL-Taktsignal DLLCLK, welches dem Systemtaktsignal um die Zeit verschiebung tA vorauseilt. Wie oben anhand von 1 ausgeführt bedeutet "Vorauseilen" hier, dass das Datum DQ am Datenanschluss IO100 gleichzeitig mit der markierten Flanke des externen Taktsignals CLKE oder gleichzeitig mit der markierten Flanke des Systemtaktes CLKD erzeugt wird, wenn das zeitverschobene interne Lese-Kommandosignal OUT, das von der Verzögerungs-Zählerschaltung 30 ausgegeben wird, die Ausgabepufferschaltung 50 zur markierten Flanke des DLL-Taktsignals DLLCLK ansteuert.
  • Die Steuerschaltung 10 empfängt das Systemtaktsignal CLKD und erzeugt das interne Lese-Kommandosignal PAR in der Systemtakt-Domäne. Das Systemtaktsignal CLKD und das DLL-Taktsignal DLLCLK steuern die Verzögerungs-Zählerschaltung 30 an. Im Unterschied zu bisherigen Schaltungsanordnungen, wie sie für die Verzögerungs-Zählerschaltung eines Grafik-DRAMs oder eines herkömmlichen DRAMs beschrieben worden ist, speichert die Verzögerungs-Zählerschaltung 30 gemäß der vorliegenden Erfindung das interne Lese-Kommandosignal PAR in der Systemtakt-Domäne und erzeugt ausgangsseitig das zeitverschobene interne Lese-Kommandosignal OUT in der DLL-Takt-Domäne.
  • Der integrierte Halbleiterspeicher 100 kann in einem DLL-On-Betriebszustand oder in einem DLL-Off-Betriebszustand betrieben werden. Die beiden Betriebsarten werden von extern durch ein Zustandssignal MD, welches an einen Steueranschluss S100c angelegt wird, aktiviert und werden intern mittels eines Aktivierungssignals ACT umgeschaltet. In dem DLL-On-Betriebszustand werden Daten am Datenanschluss IO100 synchron zu den Taktzyklen des extern angelegten Taktsignals CLKE erzeugt, während sie in dem DLL-Off-Betriebszustand am Datenanschluss IO100 nicht synchron zu den Taktzyklen des externen Taktsignals CLKE erzeugt werden.
  • 6 zeigt eine vereinfachte Ausführungsform einer Verzögerungs-Zählerschaltung gemäß der vorliegenden Erfindung. Die Verzögerungs-Zählerschaltung 30 synchronisiert das interne Lese-Kommandosignal PAR, das in der Domäne des Systemtaktsignals CLKD erzeugt wird in die Domäne des DLL-Taktsignal DLLCLK und verzögert es um eine bestimmte Anzahl von Taktzyklen tCK in Abhängigkeit von dem Konfigurationssignal MR.
  • Die Verzögerungs-Zählerschaltung 30 umfasst FIFO-Speicherzellen F0, ..., F5, um das interne Lese-Kommandosignal PAR zwischenzuspeichern. Die Zwischenspeicherung des internen Lese-Kommandosignals PAR wird von dem Steuersignal iPoint gesteuert, welches von einer Steuerschaltung 31 erzeugt wird. Das Steuersignal iPoint wird in der Systemtakt-Domäne von einem Taktsignal getriggert, das von dem Systemtaktsignal CLKD abgeleitet ist und innerhalb der Steuerschaltung 31 erzeugt wird. Die Ausgabe des zwischengespeicherten internen Lese-Kommandosignals PAR wird von einem Steuersignal oPoint gesteuert, welches von einer Steuerschaltung 32 erzeugt wird. Das Steuersignal oPoint ist in der DLL-Takt-Domäne direkt synchron zu dem DLL-Taktsignal DLLCLK getriggert.
  • Jede der FIFO-Speicherzellen ist als eine Speicherschaltung (Latch) mit einem Tri-State-Ausgang ausgebildet. Der Tri-State-Ausgang ermöglicht, dass das in einer der FIFO-Speicherzellen zwischengespeicherte interne Lese-Kommandosignal PAR als zeitverschobenes internes Lese-Kommandosignal OUT nur dann ausgegeben wird, wenn die FIFO-Speicherzelle von dem Steuersignal oPoint angesteuert wird. Ansonsten hat der Ausgang einen hohen Widerstand. Zu jedem Taktzyklus des DLL-Taktsignals DLLCLK erzeugt lediglich eine der FIFO-Speicherzellen F0, ..., F5 das zeitverschobene interne Lese-Kommandosignal OUT, das in ihr gespeichert ist.
  • Aufgrund der Tatsache, dass Speicheroperationen in jede der FIFO-Speicherzellen und die Ausgabefunktionen aus jeder der FIFO-Speicherzellen von unterschiedlichen Steuersignalen, die in verschiedenen Takt-Domänen erzeugt werden, gesteuert sind, kann das interne Lese-Kommandosignal PAR unabhängig von dem Zustand des Ausgangs der FIFO-Speicherzelle gespeichert werden. Die Steuerschaltungen 31 und 32 enthalten Zählerschaltungen, die als Ringzähler ausgebildet sind und kontinuierlich von 0, ..., 5 entsprechend der Anzahl der FIFO-Speicherzellen zählen, so dass lediglich eine der FIFO-Speicherzellen F0, ..., F5 zur Speicherung oder Ausgabe zu einem bestimmten Zeitpunkt angesprochen wird. Die frei laufenden Zähler müssen dazu Steuersignale iPoint und oPoint mit einer speziellen Ausrichtung zueinander erzeugen, da die gewünschte Verzögerung zwischen dem Anlegen des externen Lese-Kommandosignals RD und dem Erzeugen des entsprechenden Datums an dem Datenanschluss IO100 durch die Ausrichtung der Steuersignal iPoint und oPoint zueinander entsprechend der gewünschten CAS-Latenz bestimmt ist. In einer bevorzugten Ausführungsform sind die Ringzähler durch Gray-Code-Zählerschaltungen ersetzt. Die Verwendung von Gray-Code-Zählerschaltungen, die im Gray-Code zählen, hat den Vorteil, dass die Zählerschaltungen auf einem Zählerstand stehen bleiben. Des Weiteren ist auch kein Zurücksetzen der Zählerschaltungen erforderlich. Die Gray-Code-Zähler erlauben ein störungsfreies Decodieren.
  • Der zeitliche Unterschied zwischen der Erzeugung der Steuersignale iPoint und oPoint bestimmt die Verzögerung der Verzögerungs-Zählerschaltung. 7 zeigt ein Zustandsdiagramm des Steuersignals iPoint, das in der Systemtakt-Domäne synchronisiert ist, und des Steuersignals oPoint, das in der DLL-Takt-Domäne erzeugt wird. Die Steuerschaltung 31 erzeugt das Steuersignal iPoint mit den Zuständen iPoint0, ..., iPoint5 zur Zwischenspeicherung des internen Lese-Kommandosignals PAR in einer der FIFO-Speicherzellen F0, ..., F5. Die Steuerschaltung 32 erzeugt das Steuersignal oPoint mit den Zuständen oPoint0, ..., oPoint5 zur Ausgabe des zwischengespeicherten internen Lese-Kommandosignals PAR aus einer der FIFO-Speicherzellen F0, ..., F5. Aus Gründen der besseren Übersichtlichkeit werden die Zustände iPoint0, ..., iPoint5 des Steuersignals iPoint von der Steuerschaltung 31 synchron zu dem Systemtaktsignal CLKD erzeugt. Die Zustände oPoint0, ..., oPoint5 des Steuersignals oPoint werden von der Steuerschaltung 32 synchron zu dem DLL-Taktsignal DLLCLK erzeugt.
  • Einander entsprechende Flanken des Systemtaktsignals CLKD und des DLL-Taktsignals DLLCLK sind markiert. Das DLL-Taktsignal DLLCLK eilt dem Systemtaktsignal CLKD um die Zeitverschiebung tA voraus. Das interne Lese-Kommandosignal PAR wird mit jeder steigenden Flanke des Systemtaktsignals CLKD unabhängig von einem aktiven oder inaktiven Zustand gespeichert. Das interne Lese-Kommandosignal PAR weist einen aktiven Zustand auf, wenn die Zustände iPoint0, iPoint1 und iPoint2 des Steuersignals iPoint einen hohen Pegel aufweisen. Das Zwischenspeichern findet zum ersten Mal synchron mit der fallenden Flanke des Steuersignals iPoint oder mit der nächsten steigenden Flanke des Systemtaktsignals CLKD statt. Daher wird das interne Lese-Kommandosignal PAR mit seinem aktiven Zustand in den FIFO-Speicherzellen F0 und F1 gespeichert, die zur Speicherung von den Steuersignalzuständen iPoint0 und iPoint1 aktiviert sind. Im Unterschied zur Speicherung findet die Ausgabe des zeitverschobenen internen Lese-Kommandosignals OUT aus einer FIFO-Speicherzelle synchron zu der steigenden Flanke des Steuersignals oPoint0 statt. Das zeitverschobene interne Lese-Kommandosignal OUT wird aus einer der FIFO-Speicherzellen F0, ..., F5 ausgelesen, wenn die entsprechenden Steuersignalzustände oPoint0, ..., oPoint5 einen hohen Pegel aufweisen.
  • Wie in den vorherigen Figuren dargestellt ist, sind Flanken von zugehörigen Taktsignalen in beiden Takt-Domänen markiert. Dies bedeutet: Wenn ein zeitverschobenes internes Lese-Kommandosignal OUT die Ausgabepufferschaltung 50 zu einem Taktzyklus D0 des DLL-Taktsignals DLLCLK ansteuert, wird das Datum DQ am Datenanschluss IO100 zum Taktzyklus C0 des Systemtaktsignals CLKD erzeugt. Daher liegt keine Verzögerung vor, wenn das interne Lese-Kommandosignal PAR zum Taktzyklus C0 des Systemtaktsignals CLKD erzeugt und gespeichert wird und wenn das zeitverschobene interne Lese-Kommandosignal OUT bereits im Vorhinein die Ausgabepufferschaltung 50 zu der markierten steigenden Flanke ED0 oder innerhalb des entsprechenden Taktzyklus D0 des DLL-Taktsignals DLLCLK angesteuert hat. Gleichzeitig mit der markierten steigenden Flanken EC0 des Systemtaktsignals CLKD wechselt jedoch der Steuersignalzustand iPoint0 von einem niedrigen zu einem hohen Pegel, um das interne Lese-Kommandosignal PAR in der FIFO-Speicherzelle F0 zu speichern. Wenn also eine Verzögerung von null Taktzyklen erreicht werden soll, muss der Steuersignalzustand oPoint0 von einem niedrigen in einen hohen Pegel zu der markierten Flanke oder innerhalb des entsprechenden Taktzyklus D0 des DLL-Taktsignals DLLCLK wechseln, um das zeitverschobene interne Lese-Kommandosignal OUT auszugeben und die Ausgabepufferschaltung 50 damit anzusteuern. Ausgehend von den Zuständen der Steuer- und Taktsignale in 7 muss der Steuersignalzustand oPoint0 von seiner in 7 dargestellten Position um vier Taktzyklen zurückgeschoben werden, das heißt vom Taktzyklus D4 zum Taktzyklus D0 des DLL-Taktsignals DLLCLK, um eine Latenz von null zu erreichen. Da der Zustandswechsel des Steuersignalzustands oPoint0 tatsächlich allerdings während dem Taktzyklus D4 stattfindet, beträgt die Latenz in 7 vier Taktzyklen, was wegen dem zusätzlichen Taktzyklus zur Präambelerzeugung einer CAS-Latenz von fünf entspricht.
  • Die Verwendung von Halte-Speicherschaltungen (Hold-Latches) zur Speicherung des internen Lese-Kommandosignals PAR verbessert die Betriebseigenschaften der Verzögerungs-Zählerschaltung und weitet den Betriebsbereich aus, so lange gewisse Mindestanforderungen nicht verletzt sind. Um die Synchronisation möglich zu machen, ist es erforderlich, dass das zu synchronisierende Signal, beispielsweise das interne Lese-Kommandosignal PAR bereits zu einer Setup-Zeit tS (3A) vor der steigenden Taktflanke des Taktsignals der Zieltakt-Domäne, beispielsweise der DLL-Takt-Domäne, gültig ist. Gemäß der vorliegenden Erfindung wird es ermöglicht, dass sich aktive Phasen der Steuersignale iPoint und oPoint überlappen. Dadurch kann eine kürzere Verzögerung/Latenz zur Synchronisation genutzt werden beziehungsweise es wird eine größere Zeitverschiebung tA bei derselben Latenz unterstützt. Die entsprechende FIFO-Speicherzelle ist in diesem Fall durchlässig gesteuert und das erzeugte Ausgangssignal ist noch nicht zwischengespeichert worden. Dadurch wird der Betriebsbereich der Verzögerungs-Zählerschaltung um weniger als einen Taktzyklus ausgedehnt. Eine weitere Zeitverschiebung würde Störungen am Ausgang verursachen und letztendlich zu einem Ausfall führen.
  • Um das zeitverschobene interne Lese-Kommandosignal OUT mit der steigenden Flanke des DLL-Taktsignals DLLCLK in einer Weise zu synchronisieren, dass die gewünschte Latenz erhalten wird, müssen die Steuersignale iPoint und oPoint auf einander ausgerichtet werden. Dies wird mit der Verzögerungs-Zählerschaltung 30, für die 8 eine Ausführungsform zeigt, erreicht. Eine Speicherschaltung (Latch) 33 umfasst FIFO-Speicherzellen F0, ..., F5. Die Verzögerungs-Zählerschaltung 30 umfasst eine Steuerschaltung 31 zur Erzeugung des Steuersignals iPoint und eine Steuerschaltung 32 zur Erzeugung des Steuersignals oPoint. Die Steuerschaltung 31 steuert die Speicherschaltung 33 mit dem Steuersignal iPoint in der System-Taktdomäne synchron zu einem intern erzeugten internen Taktsignal CLKIP an, das von dem Systemtaktsignal CLKD abgeleitet ist.
  • Die Steuerschaltung 31 umfasst eine Zählerschaltung 310 zur Erzeugung eines Zählersignals iCount, ein Schieberegister 311 zur Erzeugung eines zeitverschobenen Zählersignals iCount', eine Speicherschaltung 312 zur Erzeugung des Steuersignals iPoint, eine Verzögerungs-/Taktschaltung 313 und eine Decoderschaltung 314. Die Steuerschaltung 32 umfasst eine Zählerschaltung 320 zur Erzeugung eines Zählersignals oCount, ein Schieberegister 321 zur Erzeugung des Steuersignals oPoint und eine Speicherschaltung 322 zur Erzeugung eines internen Steuersignals SHIFT.
  • Die Funktionsweise der Verzögerungs-Zählerschaltung 30 wird im Folgenden anhand der 8, 9 und 10 beschrieben. 10 zeigt ein Zeitdiagramm von Taktsignalen DLLCLK, CLKD und CLKIP, interne Steuersignale xSNAP, TRIGINT, TRIG_D1, SNAP und SHIFT und Zählersignale iCount und oCount. Das DLL-Taktsignal DLLCLK eilt dem Systemtaktsignal CLKD, wie oben erläutert, um einen Zeitverschiebung tA voraus. Alle Taktsignale weisen eine Taktperiode von einer Periodendauer tCK auf.
  • Entsprechende Flanken der Taktsignale DLLCLK, CLKD und CLKIP sowie entsprechende Flanken der Zählersignale oCount und iCount sind markiert.
  • Die Zählerschaltung 320 wird von dem DLL-Taktsignal DLLCLK angesteuert. Gemäß 9A umfasst die Zählerschaltung 320 einen Zähler 3200, eine Speicherschaltung (Latch) 3210 und eine Steuerschaltung 3220, die jeweils von dem DLL-Taktsignal DLLCLK getriggert sind. Der Zähler 3200 zählt vorzugsweise im Gray-Code. Der Gray-Code wird wegen seiner störungsfreien Übergänge zwischen den einzelnen Zählerschritten benutzt. Im Beispiel der 10 erzeugt der Zähler 3200 kontinuierlich und wiederholend das Zählersignal oCount' mit den Zuständen 0, ..., 5. Das Zählersignal oCount' hat kein präzises Zeitverhalten. Um ein besseres Zeitverhalten zu erzielen, wird das Zählersignal oCount' in der Speicherschaltung 3210 synchron zu dem DLL-Taktsignal DLLCLK gespeichert. Das Latch 3210 gibt das Zählersignal oCount mit Zuständen, die kontinuierlich und wiederholend von 0 bis 5 verändert werden, synchron zu dem DLL-Taktsignal DLLCLK aus, wie in 10 dargestellt. Die Steuerschaltung 3220 erzeugt das interne Steuersignal xSNAP, wenn das Zählersignal oCount seinen Zustand vom Zustand 0 zu dem Zustand 1 ändert. Daher repräsentiert das interne Steuersignal xSNAP den Zählerzustand 1.
  • Im nächsten Schritt wird das interne Steuersignal xSNAP verzögert, um es von der DLL-Takt-Domäne in die System-Takt-Domäne zu überführen. Zu diesem Zweck wird das interne Steuersignal xSNAP an die Verzögerungs-/Taktschaltung 313 weiter geleitet. Eine Ausführungsform der Verzögerungs-/Taktschaltung 313 ist in 9B dargestellt. Die Verzögerungs-/Taktschaltung 313 umfasst eine Verzögerungsschaltung 3130, eine Speicherschaltung (Latch) 3131 und eine Speicherschal tung (Latch) 3132. Eine Speicherschaltung (Latch) 3133, die eine Verzögerungsstufe 3133a und eine Verzögerungsstufe 3133b umfasst, empfängt das Systemtaktsignal CLKD und erzeugt ein internes Taktsignal CLKIP, das in Bezug auf das Systemtaktsignal CLKD um eine Zeitverschiebung tDip verzögert ist. Das interne Steuersignal xSNAP wird in der Verzögerungsschaltung 3130 um eine vorgegebene Zeitverschiebung tAneg verzögert. Die Zeitverschiebung tAneg ist dabei um eine Zeit zur Durchführung der Speicheroperation und die Setup-Zeit tsD kürzer als die Zeitverschiebung tA. Ein ungefährer Wert für den Zeitunterschied zwischen tAneg und tA entspricht die Hälfte der minimalen Taktperiodendauer tCKmin des Taktsignals des Halbleiterspeichers.
  • Die Verzögerungsschaltung 3130 erzeugt ausgangsseitig das interne Steuersignal TRIGINT. Um die Taktsignalumwandlungen zu vervollständigen, wird das Steuersignal TRIGINT in der Speicherschaltung 3131 zwischengespeichert, die synchron zu dem Systemtaktsignal CLKD betrieben wird. Das Latch 3131 erzeugt ausgangsseitig das interne Steuersignal TRIG_D1 synchron zu dem Systemtaktsignal CLKD. Zu diesem Zeitpunkt sind die Übergänge der Taktsignale zwischen den Takt-Domänen bereits ausgeführt.
  • Jedoch sind weitere Schritte erforderlich, um den Zählerzustand der Zählerschaltung 310, der dem Zählerzustand 1 der Zählerschaltung 320 entspricht, zu bestimmen. Wie in 8 gezeigt, wird die Zählerschaltung 310 nicht von dem Systemtaktsignal CLKD angesteuert, sondern läuft synchron zu dem internen Taktsignal CLKIP. Da das interne Taktsignal CLKIP um die Zeitverzögerung tDip in Bezug auf das Systemtaktsignal CLKD verzögert ist, wird das interne Steuersignal TRIG_D1 in der Speicherschaltung 3132 gespeichert und mit einer Zeitver schiebung tDtrig in Bezug auf das interne Steuersignal SNAP verzögert ausgegeben. Um das interne Steuersignal SNAP um eine Haltezeit tm2 vor der markierten steigenden Flanke des internen Taktsignals CLKIP zu erhalten, wird das Latch 3132 von einem Taktsignal CLKIP' getriggert, das von der Verzögerungsstufe 3133a erzeugt wird. Daher ist die Zeitverschiebung tDtrig um die Haltezeit tm2 kürzer als die Zeitverschiebung tDip. Das Latch 3132 kann auch als ein Register ausgebildet sein.
  • Der Zustand des Zählersignals iCount während dem Taktzyklus I0 des internen Taktsignals CLKIP, der dem Zustand 0 des Zählersignals oCount in dem entsprechenden Taktzyklus D0 des DLL-Taktsignals DLLCLK entspricht, wird nun in der Speicherschaltung 322 mit der steigenden Flanke des internen Steuersignals SNAP gespeichert. Da die Zeitverschiebung tDtrig kürzer als die Zeitverschiebung tDip ist, ist sichergestellt, dass der Zustand des Zählersignals iCount zwischen den markierten Flanken des Taktzyklus I0 des internen Taktsignals CLKIP dem Zustand des Zählersignals oCount zwischen den markierten Flanken des Taktzyklus D0 des DLL-Taktsignals DLLCLK entspricht.
  • Mit der steigenden Flanke des internen Steuersignals SNAP wird der gegenwärtige Zustand des Zählersignals iCount in der Speicherschaltung 322 gespeichert. Die Speicherschaltung 322 umfasst mehrere Flip-Flops. Diese Flip-Flops werden verwendet, um die Steuersignalinformation zwischen einzelnen Pulsen des internen Steuersignals SNAP zu speichern. Daher gibt der Zustand der Speicherschaltung 322 den Unterschied zwischen den Zählersignalen iCount und oCount an. Dieser Unterschied wird durch das interne Steuersignal SHIFT angezeigt.
  • Das Steuersignal SHIFT wird von der Speicherschaltung 322 ausgegeben und steuert das Schieberegister 321 an. Das Schieberegister 321 ist vorzugsweise als ein sogenannter Barrel-Shifter ausgebildet. Der Barrel-Shifter dient dazu, alle Zustände der Zählersignale oCount um eine vorgegebene Anzahl von Taktzyklen tCK asynchron zu verschieben. Im Beispiel der 10 wird der Zählerzustand 3 des Zählersignals iCount in der Speicherschaltung 322 mit der steigenden Flanke des internen Steuersignals SNAP gespeichert. Wie anhand von 7 erläutert ist, wird eine Latenz von 0 erhalten, wenn zu einem Taktzyklus des Taktsignals in der Systemtakt-Domäne und einem entsprechenden Taktzyklus in der DLL-Takt-Domäne die Steuersignale oder die in 10 dargestellt Zählersignale den gleichen Zustand aufweisen. In diesem Fall sind die Zählersignale von beiden Takt-Domänen mit einer Latenz von 0 aufeinander ausgerichtet. Um die Zählersignale iCount und oCount auszurichten, verschiebt der Barrel-Shifter die Zählersignale oCount in Abhängigkeit von dem internen Steuersignal SHIFT, im Beispiel der 10, um drei Taktzyklen tCK, so dass beide Zählersignale den gleichen Zustand bei den entsprechenden (markierten) Taktzyklen einnehmen. Das verschobene Zählersignal oCount repräsentiert das Steuersignal oPoint zur Ausgabe des gespeicherten internen Lese-Kommandosignals PAR aus den FIFO-Speicherzellen F0, ..., F5, die in der Speicherschaltung 33 enthalten sind.
  • Die große Anzahl von Zeitverschiebungen und Steuersignalen wird zur Erhöhung der Betriebssicherheit der Schaltung benutzt. Das Erzeugen von zusammengesetzten Verzögerungen in kleinen Schritten ist vorteilhafter als die Realisierung einer Verzögerung zwischen dem DLL-Taktsignal DLLCLK und dem internen Taktsignal CLKIP in einem einzigen Schritt. Der Übergang zwischen den Takt-Domänen soll zum frühestmöglichen Zeitpunkt ausgeführt werden. Die Zeitverschiebung tAneg wird so klein wie möglich gehalten, um stochastische oder systematische Fehler zu eliminieren, so dass eine möglichst große Flexibilität bei der Anpassung des DLL-Taktsignals DLLCLK und des Systemtaktsignals CLKD, das von der Anpassung der DLL-Schaltung abhängt, besteht.
  • Die Decoderschaltung 314 wird von dem Konfigurationssignal MR angesteuert und erzeugt das interne Steuersignal MR'. Das interne Steuersignal MR' gibt die Anzahl der Taktzyklen tCK an, um die das Zählersignal iCount verschoben werden muss, um die gewünschte CAS-Latenz zu erzeugen. Zu diesem Zweck ist das Schieberegister 311 vorgesehen. Das Schieberegister 311 ist vorzugsweise als ein Barrel-Shifter ausgebildet, um sämtliche Zustände des Zählersignals iCount um eine vorgegebene Anzahl von Taktzyklen tCK asynchron zu verschieben. Das Schieberegister 311 arbeitet statisch. Wenn die CAS-Latenz sich vergrößert, verschiebt das Schieberegister 311 das Zählersignal iCount in rückwärtige Richtung in Bezug auf den Zustand, zu dem das Zählersignal iCount korrekt ausgerichtet ist. Nach dem alle Zustände des Zählersignals iCount verschoben sind, erzeugt das Schieberegister 311 ausgangsseitig das verschobene Zählersignal iCount'.
  • Die Speicherschaltung 312 wird von dem verschobenen Zählersignal iCount' angesteuert. Sie umfasst mehrere Flip-Flops. Diese werden dazu verwendet, um die zeitliche Präzision des Steuersignals iPoint, das von der Speicherschaltung 312 erzeugt wird, zu erhöhen. Dies ist nur möglich, wenn eine zusätzliche Stufe von Flip-Flops vorgesehen ist, womit eine zusätzliche Zeitverschiebung von einem Taktzyklus erforderlich ist. Diese zusätzliche Verschiebung ist notwendig, um Zustände des Steuersignals iPoint mit hoher zeitlicher Präzision zu erzeugen, um das interne Lese-Kommandosignal PAR zu speichern.
  • Die Steuersignale iPoint mit ihren Zuständen iPoint0, ..., iPoint5 und das Steuersignal oPoint mit seinen Zuständen oPoint0, ..., oPoint5 werden zu der Speicherschaltung 33 übertragen. Die Speicherschaltung 33 umfasst FIFO-Speicherzellen mit einem Tri-State-Ausgang AF, wie in 6 gezeigt. Alle Eingangsanschlüsse EF der FIFO-Speicherzellen sind miteinander verbunden. Ebenso sind auch die Ausgangsanschlüsse AF aller FIFO-Speicherzellen untereinander verbunden.
  • Zwei Flip-Flops 34 und 35 sind mit dem Ausgangsanschluss A33 der Speicherschaltung 33 verbunden und arbeiten synchron zu dem DLL-Taktsignal DLLCLK. Das zeitverschobene interne Lese-Kommandosignal OUT wird dem Flip-Flop 34 zugeführt, welches ein Steuersignal OUTENm1 erzeugt. Das Steuersignal OUTENm1 stellt ein Präambel-Triggersignal dar. Das Flip-Flop 34 leitet das Steuersignal OUTENm1 dem Flip-Flop 35 zu. Das Flip-Flop 35, das ebenfalls synchron zu dem DLL-Taktsignal DLLCLK betrieben wird, erzeugt ausgangsseitig ein Steuersignal OUTENm0. Das Steuersignal OUTENm0 repräsentiert ein Daten-Triggersignal.
  • Die 11A und 11B verdeutlichen das beschriebene Verfahren zur Verschiebung der Zustände iPoint0, ..., iPoint5 des Steuersignals iPoint in Abhängigkeit von der gewünschten CAS-Latenz. 11A zeigt aus Gründen der besseren Übersichtlichkeit eine einzelne FIFO-Speicherzelle F0. Eine Speicheroperation wird von dem Steuersignalzustand iPoint0, der von der Steuerschaltung 31 erzeugt wird, kontrolliert. Die Steuerschaltung 31 wird in der Systemtakt-Domäne betrieben. Das gespeicherte interne Lese-Kommandosignal PAR wird als zeitverschobenes internes Lese-Kommandosignal OUT ausgegeben, wenn der Steuersignalzustand oPoint0 die FIFO-Speicherzelle F0 ansteuert.
  • Die 11B zeigt ein Zeitdiagramm des Zustandes iCount0' des Zählersignals iCount und des Zustandes oPoint0 des Steuersignals oPoint. Der Zustand iPoint0 wird synchron zu dem internen Taktsignal CLKIP erzeugt, wohingegen der Zustand oPoint0 synchron zu dem DLL-Taktsignal DLLCLK erzeugt wird. Die durchgezogenen Linien der Zustände iPoint0 und oPoint0 zeigen die Konstellation für den Fall, dass beide Steuersignale korrekt angepasst sind. Zu diesem Zweck verschiebt das Schieberegister 321 das Zählersignal oCount in der Weise, dass die Steuersignale iPoint und oPoint den gleichen Zustandswechsel von einem Zustand iPoint0/oPoint0 zu einem Zustand iPoint1/oPoint1 zu den markierten Flanken und ihren zugehörigen Taktzyklen I0 und D0 aufweisen. Die erwünschte CAS-Latenz wird mittels einer Verschiebung der Zustände des Zählersignals iCount erhalten. Die Verschiebeoperation wird innerhalb des Schieberegisters 311 durchgeführt. Im Beispiel der 11B wird der Steuersignalzustand iPoint0 von dem Schieberegister 311 um zwei Taktzyklen nach hinten verschoben, so dass eine Latenz mit dem Wert 2 erhalten wird.
  • Neben dem beschriebenen Verfahren gibt es viele Möglichkeiten die berechneten Verschiebungen der Steuersignale zu implementieren. Es sei jedoch erwähnt, dass insbesondere die Verwendung von zwei verschiedenen Barrel-Shiftern viele Vorteile bietet. Die CAS-Latenz-Verschiebung kann fast innerhalb eines Taktzyklus und ohne Änderung der Zählerausrichtung ausgeführt werden. Dabei werden Steuersignale iPoint und die meisten Registersignale innerhalb der Systemtakt-Domäne erzeugt.
  • Die Zählerausrichtung ist in der Steuerschaltung 32 aus Gründen einer besseren zeitlichen Ausrichtung realisiert. In einem System mit einer DLL-Schaltung ist das DLL-Taktsignal DLLCLK nach einem Umschalten der Taktsignale für eine ausreichend lange Zeit nach dem Systemtaktsignal CLKD verfügbar. Mit der Verschiebung des Zählersignals oCount ist es möglich, das interne Lese-Kommandosignal PAR zu speichern, bevor das DLL-Taktsignal DLLCLK zur Verfügung steht und die Steuersignale iPoint und oPoint entsprechend anzupassen. Des Weiteren ist eine sehr schnelle Anpassung nach Abschaltung eines Power-Down-Zustandes des Halbleiterspeichers möglich. Die Taktsignal-Empfängerschaltung zum Empfang des externen Taktsignal CLKE kann selbst in einem aktiven Power-Down-Zustand ausgeschaltet werden.
  • In 12 ist ein idealisiertes Zeitdiagramm mit einer CAS-Latenz von 6 dargestellt. Das interne Lese-Kommandosignal PAR wird mit ausreichender Setup-Zeit zum Speichern zur Verfügung gestellt. Wegen der zusätzlichen Flip-Flop-Speicherstufe 312 wird das Steuersignal iPoint um einen Taktzyklus in Bezug auf das verschobene Zählersignal iCount' verzögert. Wie durch den Pfeil angedeutet, wird das interne Lese-Kommandosignal PAR in den FIFO-Speicherzellen 4 und 5 mit einem aktiven Zustand gespeichert und aus den FIFO-Speicherzellen 4 und 5 als zeitverschobenes internes Lese-Kommandosignal OUT ausgegeben. In 12 entspricht die Ausrichtung der Steuersignale einer Ausrichtung ohne eine CAS-Latenz. Daher entspricht das Zählersignal iCount dem Steuersignal iCount'. Das zeitverschobene interne Lese-Kommandosignal OUT wird mit einiger Verzögerung zu dem Steuersignal oPoint erzeugt, um eine ausreichende Haltezeit zur Speicherung des Präambel-Triggersignals OUTENm bereitzustellen.
  • Ohne die Latenz-Verschiebung werden die Steuersignale derart erzeugt, dass die resultierende Latenz den wert 6 hat. Dies entspricht einem Zählerüberlauf und hat zur Folge, dass mit einer CAS-Latenz von 6 keine Latenz-Verzögerung verwendet wird. Um eine niedrigeren Latenzwert einzustellen, muss das Zählersignal oCount zu einer höheren Taktperiode verschoben werden (Beschleunigung), oder die Zählersignale iCount müssen zu einer kleineren Taktperiode (Verzögerung) verschoben werden.
  • Bisher ist der Betrieb der Verzögerungs-Zählerschaltung in einem sogenannten DLL-On-Betriebszustand beschrieben worden. In den DLL-On-Betriebszustand wird die Verzögerungs-Zählerschaltung von einem ersten Zustand des Steuersignals ACT angesteuert. In dem DLL-On-Betriebszustand stellt die Verzögerungs-Zählerschaltung sicher, dass Daten DQ am Datenanschluss IO100 synchron zu den Flanken des externen Taktsignals CLKE erzeugt werden. Um den DLL-Off-Betriebszustand zu aktivieren, wird die Verzögerungs-Zählerschaltung von einem zweiten Zustand des Steuersignals ACT angesteuert. In dem DLL-Off-Betriebszustand werden Daten DQ dann nicht mehr synchron zu dem externen Taktsignal CLKE ausgegeben.
  • 13 zeigt ein Signal-Zeitdiagramm im DLL-Off-Betriebszustand des integrierten Halbleiterspeichers. Bei Verwendung der gleichen CAS-Latenz des Konfigurationssignals MR erfolgt im DLL-Off-Betriebszustand eine Verzögerung, die um einen Taktzyklus tCK kleiner als im DLL-On-Betriebszustand ist, wobei im DLL-Off-Betriebszustand jedoch noch eine zusätzliche konstante Verzögerung hinzukommt. Im Gegensatz dazu weist das Timing-Diagramm im DLL-On-Betriebszustand keine derartige konstante Verzögerung stattdessen aber eine konstante Anzahl von Taktzyklen auf. Um das korrekte Zeitverhalten im DLL-Off- Betriebszustand zu erhalten, wird lediglich das Taktsignal-Umwandlungsschema geändert. Die CAS-Latenz-Decodierung wird in allen Betriebszuständen auf die gleiche Art und Weise ausgeführt. Wenn die DLL-Schaltung aktiv ist, wird das interne Steuersignal xSNAP um die Zeitverschiebung tAneg in der Weise verzögert, dass das interne Steuersignal TRIGINT vor der steigenden Flanke des Systemtaktsignals CLKD aktiviert wird. Im DLL-Off-Betriebszustand wird das interne Steuersignal TRIGINT nach der steigenden Flanke des Systemtaktsignals CLKD aktiviert. Dies reduziert die CAS-Latenz um einen Zeitschritt.
  • Die Umschaltung zwischen negativen und positiven Zeitverschiebungen wird in der Taktsignal-Verzögerungsschaltung 313 ausgeführt. Wenn die Delay-Locked-Loop ausgeschaltet ist, wird die Zeitverschiebung tA auf null reduziert oder nimmt einen negativen Wert an. In diesem Fall vergrößert sich die Verzögerung, allerdings weniger als in dem DLL-On-Betriebszustand. Diese Differenz resultiert daher, dass das interne Steuersignal TRIGINT erst nach der steigenden Flanke des Systemtaktsignals CLKD mit einem aktiven Zustand erzeugt wird.
  • 14 zeigt ein Signal-Zeitdiagramm im DLL-On-Betriebszustand des integrierten Halbleiterspeichers. Wenn die DLL-Schaltung aktiviert ist, beträgt die spezifizierte Zeitverschiebung tA zwischen dem DLL-Taktsignal DLLCLK und dem Systemtaktsignal CLKD ungefähr vier Nanosekunden. Diese Zahl ist per Definition bei dem vorliegenden Halbleiterspeicher konstant für alle Frequenzen. Bei der gegenwärtigen Schaltungsausführung wird das interne Lese-Kommandosignal PAR um eine Verzögerungszeit tp von circa zwei Nanosekunden in Bezug auf das Systemtaktsignal CLKD verzögert. Um die Speicherung des internen Lese-Kommandosignals PAR so sicher wie möglich zu machen, wird der Zeitpunkt der Speicheroperation mit einem größtmöglichen Zeitverschiebung eingestellt. In diesem Fall beträgt die zeitliche Verschiebung die Hälfte der minimalen Taktperiode tCK (tm1 = 1,25 ns). Daher beträgt die Zeitverschiebung zwischen dem Systemtaktsignal CLKD und dem Augenblick des Speicherns des internen Lese-Kommandosignals PAR ungefähr 3,25 ns. Das Präambel-Triggersignal OUTENm1 (DQS-Triggersignal) wird einen Taktzyklus vor dem Daten-Triggersignal OUTENm0 (gewählte CAS-Latenz) aktiviert. In 14 ist beispielhaft eine CAS-Latenz mit dem Wert vier gezeigt.
  • 15 zeigt ein Signal-Zeitdiagramm im DLL-Off-Betriebszustand des integrierten Halbleiterspeichers. Der DLL-Off-Betriebszustand ist nicht für hohe Frequenzen vorgesehen. In diesem Betriebszustand wird der Chip lediglich in einer Taktsignal-Domäne betrieben, da das DLL-Taktsignal DLLCLK von dem Systemtaktsignal CLKD abgeleitet wird und zu dem Systemtaktsignal CLKD keine Verzögerungszeit aufweist. Aus diesem Grund ist das Zeitverhalten des Ausgangssignals im Vergleich zum DLL-On-Betriebszustand unterschiedlich. Wegen der fehlenden Verzögerungszeit werden das Präambel-triggersignal OUTENm1 und das Daten-Triggersignal OUTENm0 einen Taktzyklus tCK früher aktiviert als im DLL-On-Betriebszustand. Das Einstellen einer CAS-Latenz von vier resultiert somit in einer Verzögerung um drei Taktperioden. Die Daten DQ sind nicht an das externe Taktsignal angepasst.
  • Im DLL-Off-Betriebszustand sind einige Zeitverschiebungen die gleichen wie im DLL-On-Betriebszustand. Der Zeitpunkt zur Speicherung des internen Lese-Kommandosignals PAR ist auf die gleiche Weise gewählt, das heißt 0,5 Taktzyklen vor einer Änderung des internen Lese-Kommandosignals PAR.
  • Ein wichtiger Unterschied zwischen den beiden Betriebsarten besteht darin, dass das DLL-Taktsignal DLLCLK nicht vor dem Systemtaktsignal CLKD sondern in Bezug auf das Systemtaktsignal CLKD zeitverzögert erzeugt wird. Die Zeitabhängigkeit ist in beiden Richtungen konstant.
    • 10
    Steuerschaltung
    20
    Takterzeugerschaltung
    21
    Taktsignal-Empfängerschaltung
    22
    DLL-Schaltung
    23
    rückgekoppelte DLL-Verzögerungsschaltung
    30
    Verzögerungs-Zählerschaltung
    31
    erste Steuerschaltung
    32
    zweite Steuerschaltung
    33
    Speicherschaltung
    34, 35
    Flip-Flops
    40
    Speicherzellenfeld
    100
    integrierter Halbleiterspeicher
    310
    Zählerschaltung
    311
    Schieberegister
    312
    Speicherschaltung
    313
    Verzögerungs-/Taktschaltung
    314
    Decoder
    320
    Zählerschaltung
    321
    Schieberegister
    322
    Speicherschaltung
    3130, ..., 3132
    Verzögerungsglieder
    3133
    Empfängerschaltung
    3200
    Zähler
    3210
    Speicherschaltung
    3220
    Steuerschaltung
    ACT
    Aktivierungssignal
    AT
    Auswahltransistor
    BL
    Bitleitung
    CLKD
    Systemtaktsignal
    CLK
    externes Taktsignal
    CLKIP
    internes Taktsignal
    DLLCLK
    zeitverschobenes Taktsignal
    DQ
    Datum
    F
    FIFO-Speicherzelle
    iCount
    Zählersignal
    IO
    Datenanschluss
    iPoint
    erstes Steuersignal
    MR
    Konfigurationssignal
    oCount
    Zählersignal
    oPoint
    zweites Steuersignal
    OUT
    zeitverschobenes internes Lese-Kommando
    signal
    OUTENm0
    Datentriggersignal
    OUTENm1
    Präambel-Triggersignal
    PAR
    internes Lese-Kommandosignal
    RD
    externes Lese-Kommandosignal
    SZ
    Speicherzelle
    SC
    Speicherkondensator
    t
    Zeitverschiebung
    WL
    Wortleitung

Claims (22)

  1. Integrierter Halbleiterspeicher zur Synchronisation eines Signals mit einem Taktsignal – mit einem ersten Steueranschluss (S100a) zum Anlegen eines Konfigurationssignals (MR), – mit einer Takterzeugerschaltung (20) zur Erzeugung eines ersten Taktsignals (CLKD) und eines zweiten Taktsignals (DLLCLK), wobei das zweite Taktsignal (DLLCLK) zu dem ersten Taktsignal (CLKD) zeitverschoben ist, – mit einer ersten Steuerschaltung (31) zur Erzeugung eines ersten Steuersignals (iPoint) und zur Erzeugung eines internen Taktsignals (CLKIP), das zu dem ersten Taktsignal (CLKD) zeitverzögert ist, – bei dem die erste Steuerschaltung (31) derart ausgebildet ist, dass sie das erste Steuersignal (iPoint) synchron zu dem internen Taktsignal (CLKIP) zu einem Zeitpunkt erzeugt, der von dem Konfigurationssignal (MR) abhängig ist, – mit einer zweiten Steuerschaltung (32) zur Erzeugung eines zweiten Steuersignals (oPoint), wobei das zweite Steuersignal (oPoint) synchron zu dem zweiten Taktsignal (DLLCLK) erzeugt wird, – mit einer Speicherschaltung (33) zur Speicherung eines ersten Kommandosignals (PAR) und zur Ausgabe eines zweiten Kommandosignals (OUT), – bei dem die Speicherschaltung (33) derart ausgebildet ist, dass das erste Kommandosignal (PAR) in der Speicherschaltung (33) synchron zu dem internen Taktsignal (CLKIP) gespeichert wird, wenn die Speicherschaltung (33) von dem ersten Steuersignal (iPoint) angesteuert wird und das zweite Kommandosignal (OUT) von der Speicherschaltung (33) synchron zu dem zweiten Taktsignal (DLLCLK) ausgegeben wird, wenn die Spei cherschaltung (33) von dem zweiten Steuersignal (oPoint) angesteuert wird.
  2. Integrierter Halbleiterspeicher nach Anspruch 1, – mit einem Taktanschluss (T100) zum Anlegen eines externen Taktsignals (CLKE), – bei dem das externe Taktsignal (CLKE) der Takterzeugerschaltung (20) zugeführt wird, – mit einem zweiten Steueranschluss (S100b) zum Anlegen eines externen Kommandosignals (RD), wobei das externe Kommandosignal (RD) synchron zu dem externen Taktsignal (CLKE) eingelesen wird, – bei dem die Takterzeugerschaltung (20) derart ausgebildet ist, dass sie das erste und zweite Taktsignal (CLKD, DLLCLK) mit einer Frequenz in Abhängigkeit von einer Frequenz des externen Taktsignals (CLKE) erzeugt, wobei das erste Taktsignal (CLKD) in Bezug auf das externe Taktsignal (CLKE) um eine erste Verzögerungszeit (tRCV) verzögert ist, – mit einer dritten Steuerschaltung (10) zur Erzeugung des ersten Kommandosignals (PAR), wobei das erste Kommandosignal synchron zu dem ersten Taktsignal (CLKD) erzeugt wird, – wobei die dritte Steuerschaltung (10) derart ausgebildet ist, dass sie das erste Kommandosignal (PAR) erzeugt, nachdem sie von dem externen Kommandosignal (RD) angesteuert wird.
  3. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 oder 2, – mit mindestens einer Speicherzelle (SZ) zur Speicherung eines Datums (DQ), – mit einem Datenanschluss (IO100) zur Ausgabe des Datums (DQ) – mit einer Ausgabeschaltung (50) zur Speicherung des Datums und zur Ausgabe des Datums (DQ) an dem Datenanschluss (IO100), – bei dem die Speicherzelle (SZ) für den Lesezugriff aktiviert wird, wenn das externe Kommandosignal (RD) an den zweiten Steueranschluss (S100b) angelegt wird, – bei dem während des Lesezugriffs das Datum von der Speicherzelle (SZ) der Ausgabeschaltung (50) zur Speicherung des Datums zugeführt wird, – bei dem die Ausgabeschaltung (50) derart ausgebildet ist, dass sie das Datum (DQ) nach Ablauf einer zweiten Verzögerungszeit (tDp, tOCD) an dem Datenanschluss (IO100) erzeugt, nachdem sie von dem zweiten Kommandosignal (OUT) angesteuert worden ist.
  4. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 3, – bei dem das erste Taktsignal (CLKD) der ersten Steuerschaltung (31) zugeführt wird, – bei dem das zweite Taktsignal (DLLCLK) der zweiten Steuerschaltung (32) zugeführt wird.
  5. Integrierter Halbleiterspeicher nach einem der Ansprüche 3 oder 4, – bei dem die Takterzeugerschaltung (20) derart ausgebildet ist, dass eine Flanke (ED0) eines ersten Taktzyklus (D0) des zweiten Taktsignals (DLLCLK) von der Takterzeugerschaltung (20) zeitverzögert zu einer Flanke (EC0) eines ersten Taktzyklus (C0) des ersten Taktsignals (CLKD) mit einer ersten Zeitverschiebung (tA) erzeugt wird, wobei die erste Zeitverschiebung (tA) einer Summe der ersten und zweiten Verzögerungszeit (tRCV, tDp, tOCD) entspricht, – bei dem die erste Steuerschaltung (31) derart ausgebildet ist, dass eine Flanke (EI0) eines ersten Taktzyklus (I0) des internen Taktsignals um eine zweite Zeitverschiebung (tDip) zu der Flanke (EC0) des ersten Taktzyklus (C0) des ersten Taktsignals (CLKD) erzeugt wird, wobei die zweite Zeitverschiebung (tDip) eine Zeitdauer von mindestens einer Verarbeitungszeit (tp) der dritten Steuerschaltung (10) aufweist und die Verarbeitungszeit (tp) einer Zeitdauer zwischen der Flanke (EC0) des ersten Taktzyklus (C0) des ersten Taktsignals (CLKD) und dem Zeitpunkt, zu dem das erste Steuersignal (PAR) von der dritten Steuerschaltung (10) erzeugt wird, entspricht, – bei dem die erste Steuerschaltung (31) derart ausgebildet ist, dass ein Zustand (iPoint0, ..., iPoint5) des ersten Steuersignals (iPoint) um eine Anzahl (n-1) von Taktzyklen des internen Taktsignals (CLKIP) in Bezug auf den ersten Taktzyklus (I0) des internen Taktsignals (CLKIP) verschoben wird, wobei die Anzahl (n-1) von Taktzyklen abhängig von dem Konfigurationssignal (MR) ist, – bei dem die zweite Steuerschaltung (32) derart ausgebildet ist, dass sie das zweite Steuersignal (oPoint) zu dem ersten Taktzyklus (D0) des zweiten Taktsignals (DLLCLK) erzeugt.
  6. Integrierter Halbleiterspeicher nach einem der Ansprüche 4 oder 5, – bei dem die erste Steuerschaltung (31) eine Zählerschaltung (310) zur Erzeugung eines ersten Zählersignals (iCount), ein Schieberegister (311) zur Erzeugung eines zeitverschobenen ersten Zählersignals (iCount'), eine Speicherschaltung (312) zur Erzeugung des ersten Steuersignals (iPoint) und eine Verzögerungs-/Taktschaltung (313) enthält, – bei dem das erste Taktsignal (CLKD) der Verzögerungs-/Taktschaltung (313) der ersten Steuerschaltung (31) zugeführt wird, – bei dem das Konfigurationssignal (MR) dem Schieberegister (311) der ersten Steuerschaltung (31) zugeführt wird, – bei dem die Verzögerungs-/Taktschaltung (313) der ersten Steuerschaltung (31) derart ausgebildet ist, dass sie das interne Taktsignal (CLKIP) abgeleitet von dem ersten Taktsignal (CLKD) erzeugt, – bei dem das interne Taktsignal (CLKIP) der Zählerschaltung (310) der ersten Steuerschaltung (31) zugeführt wird, – bei dem die Zählerschaltung (310) der ersten Steuerschaltung (31) derart ausgebildet ist, dass sie das erste Zählersignal (iCount) synchron zu dem internen Taktsignal (CLKIP) erzeugt, – bei dem das erste Zählersignal (iCount) dem Schieberegister (311) der ersten Steuerschaltung (31) zugeführt wird, – bei dem das Schieberegister (311) der ersten Steuerschaltung (31) derart ausgebildet ist, dass sie das zeitverschobene erste Zählersignal (iCount') synchron zu dem internen Taktsignal (CLKIP) erzeugt, wobei ein Zustand des zeitverschobenen ersten Zählersignals um eine Anzahl (n) von Taktzyklen des internen Taktsignals (CLKIP) in Bezug auf den ersten Taktzyklus (I0) des internen Taktsignals verschoben ist, – bei dem die Speicherschaltung (312) der ersten Steuerschaltung (31) von dem zeitverschobenen ersten Zählersignal (ICount') und dem internen Taktsignal (CLKIP) angesteuert wird, – bei dem die Speicherschaltung (312) der ersten Steuerschaltung (31) derart ausgebildet ist, dass sie das erste Steuersignal (iPoint) synchron zu dem internen Taktsignal (CLKIP) erzeugt.
  7. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 6, – bei dem die zweite Steuerschaltung (32) eine Zählerschaltung (320) zur Erzeugung eines zweiten Zählersignals (oCount) und ein Schieberegister (321) zur Erzeugung des zweiten Steuersignals (oPoint) umfasst, – bei dem die Zählerschaltung (320) der zweiten Steuerschaltung (32) von dem zweiten Taktsignal (DLLCLK) angesteuert wird, – bei dem die Zählerschaltung (320) der zweiten Steuerschaltung (32) derart ausgebildet ist, dass sie das zweite Zählersignal (oCount) synchron zu dem zweiten Taktsignal (DLLCLK) erzeugt, – bei dem das zweite Zählersignal (oCount) dem Schieberegister (321) der zweiten Steuerschaltung (32) zugeführt wird, – bei dem das Schieberegister (321) der zweiten Steuerschaltung (32) derart ausgebildet ist, dass es das zweite Steuersignal (oPoint) synchron zu dem zweiten Taktsignal (DLLCLK) erzeugt, wobei ein Zustand (oPoint0) des zweiten Zählersignals um eine Anzahl von Taktzyklen des zweiten Taktsignals auf den ersten Taktzyklus (D0) des zweiten Taktsignals (DLLCLK) verschoben wird.
  8. Integrierter Halbleiterspeicher nach Anspruch 7, – bei dem die zweite Steuerschaltung (32) eine Speicherschaltung (322) zur Erzeugung eines ersten internen Steuersignals (SHIFT) enthält, – bei dem die Speicherschaltung (322) der zweiten Steuerschaltung (32) von dem ersten Zählersignal (iCount) angesteuert wird, – bei dem die Speicherschaltung (322) der zweiten Steuerschaltung (32) derart ausgebildet ist, dass sie einen Zustand (SHIFT3) des ersten internen Steuersignals (SHIFT) erzeugt, der einen Zustand (iCount3) des ersten Zählersignals (iCount) zu dem ersten Taktzyklus (I0) des internen Taktsignals (CLKIP) angibt, – bei dem das erste interne Steuersignal (SHIFT) dem Schieberegister (321) der zweiten Steuerschaltung (32) zugeführt wird.
  9. Integrierter Halbleiterspeicher nach Anspruch 8, – bei dem die erste Steuerschaltung (31) eine Verzögerungs-/Taktschaltung (313) zur Erzeugung eines zweiten internen Steuersignals (SNAP) enthält, – bei dem die zweite Steuerschaltung (32) die Zählerschaltung (320) zur Erzeugung eines dritten internen Steuersignals (xSNAP) enthält, – bei dem das dritte interne Steuersignal (xSNAP) der Verzögerungs-/Taktschaltung (313) der ersten Steuerschaltung (31) zugeführt wird, – bei dem die Zählerschaltung (320) der zweiten Steuerschaltung (32) derart ausgebildet ist, dass sie das dritte interne Steuersignal (xSNAP) erzeugt, wenn ein Zustandswechsel (oCount0, oCount1) des zweiten Zählersignals (oCount) von der Zählerschaltung (320) der zweiten Steuerschaltung (32) erzeugt wird, – bei dem die Verzögerungs-/Taktschaltung (313) der ersten Steuerschaltung (31) derart ausgebildet ist, dass sie einen ersten Zustand des zweiten internen Steuersignals (SNAP) zu dem ersten Taktzyklus (I0) des internen Taktsignals (CLKIP) erzeugt, – bei dem der Speicherschaltung (322) der zweiten Steuerschaltung (32) das zweite interne Steuersignal (SNAP) zugeführt wird, – bei dem die Speicherschaltung (322) der zweiten Steuerschaltung (32) derart ausgebildet ist, dass sie das erste in terne Steuersignal (SHIFT) mit dem Zustand (SHIFT3) des ersten internen Steuersignals erzeugt, der einen Zustand (iCount3) des ersten Zählersignals (iCount) angibt, wenn das zweite interne Steuersignal (SNAP) den ersten Zustand annimmt.
  10. Integrierter Halbleiterspeicher nach Anspruch 9, – bei dem die Verzögerungs-/Taktschaltung (313) der ersten Steuerschaltung (31) eine Verzögerungsschaltung (3130), eine erste Speicherschaltung (3131) und eine zweite Speicherschaltung (3132) zur Erzeugung des zweiten internen Steuersignals (SNAP) enthält, – bei der die Verzögerungsschaltung (3130) und die Speicherschaltungen (3131, 3132) derart ausgebildet und miteinander verschaltet sind, dass sie das dritte interne Steuersignal (xSNAP) um die erste Zeitverschiebung (tA) verzögern, um das dritte interne Steuersignal (xSNAP) mit dem ersten Taktsignal (CLKD) zu synchronisieren und danach das dritte interne Steuersignal (xSNAP), um eine dritte Zeitverschiebung (tDtrig) zu verzögern um das zweite interne Steuersignal (SNAP) zu erzeugen, wobei die dritte Zeitverschiebung (tDtrig) kürzer ist als die zweite Zeitverschiebung (tDip).
  11. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 10, – bei dem die Speicherschaltung (33) Speicherkomponenten (F0, ..., F5) umfasst, – bei dem jede der Speicherkomponenten (F0, ..., F5) der Speicherschaltung (33) einen Eingangsanschluss (EF) und einen Ausgangsanschluss (AF) aufweist, – bei dem die Eingangsanschlüsse zur Speicherung des ersten Kommandosignals (PAR) in einer der Speicherkomponenten (F0, ..., F5) in Abhängigkeit von einem Zustand (iPoint0, ..., o Point5) des ersten Steuersignals (iPoint) miteinander verbunden sind, – bei dem die Ausgangsanschlüsse zur Ausgabe des zweiten Kommandosignals (OUT) aus einer der Speicherkomponenten (F0, ..., F5) in Abhängigkeit von einem Zustand (oPoint0, ..., oPoint5) des zweiten Steuersignals (oPoint) miteinander verbunden sind.
  12. Integrierter Halbleiterspeicher nach Anspruch 11, bei dem jede der Speicherkomponenten (F0, ..., F5) der Speicherschaltung (33) einen Tri-State-Ausgangsanschluss (AF) aufweist.
  13. Integrierter Halbleiterspeicher nach einem der Ansprüche 7 bis 12, die Takterzeugerschaltung (20) eine Delay-Locked-Loop Schaltung (22) zur Erzeugung des zweiten Taktsignals (DLLCLK) umfasst.
  14. Integrierter Halbleiterspeicher nach einem der Ansprüche 7 bis 13, bei dem die Zählerschaltung (310) der ersten Steuerschaltung (31) und die Zählerschaltung (320) der zweiten Steuerschaltung (32) jeweils als Ringzähler ausgebildet sind.
  15. Integrierter Halbleiterspeicher nach einem der Ansprüche 7 bis 14, bei dem die Zählerschaltung (310) der ersten Steuerschaltung (31) und die Zählerschaltung (320) der zweiten Steuerschaltung jeweils als ein Zähler, der in einem Gray-Code zählt, ausgebildet sind.
  16. Integrierter Halbleiterspeicher nach einem der Ansprüche 7 bis 14, bei dem die Zählerschaltung (310) der ersten Steuerschaltung (31) und die Zählerschaltung (320) der zweiten Steuerschaltung (32) jeweils als ein Binär-Code-Zähler ausgebildet sind.
  17. Integrierter Halbleiterspeicher nach einem der Ansprüche 7 bis 16, bei dem das Schieberegister (311) der ersten Steuerschaltung (31) und das Schieberegister (321) der zweiten Steuerschaltung (32) jeweils als ein Barrel-Shifter ausgebildet sind.
  18. Integrierter Halbleiterspeicher nach einem der Ansprüche 6 bis 17, bei dem jede der Speicherschaltungen (312, 322) der ersten und zweiten Steuerschaltung (31, 32) jeweils Flip-Flops umfassen.
  19. Verfahren zur Synchronisierung eines Signals mit einem Taktsignal bei einem integrierten Halbleitespeicher, umfassend die folgenden Schritte: – Bereitstellen eines integrierten Halbleiterspeichers, der mindestens eine Speicherzelle (SZ), einen Datenanschluss (IO100) zur Ausgabe eines Datums (DQ), einen Taktanschluss (T100) zum Anlegen eines externen Taktsignals (CLKE), einen ersten Steueranschluss (S100a) zum Anlegen eines Konfigurationssignals (MR), einen zweiten Steueranschluss (S100b) zum Anlegen eines externen Kommandosignals (RD), das synchron zu dem externen Taktsignal (CLKE) eingelesen wird, eine Takterzeugerschaltung (20) zur Erzeugung eines ersten und zweiten Taktsignals (CLKD, DLLCLK), eine erste Steuerschaltung (31) zur Erzeugung eines ersten Steuersignals (iPoint), eine zweite Steuerschaltung (32) zur Erzeugung eines zweiten Steuer signals (oPoint), eine Speicherschaltung (33) mit Speicherkomponenten (F0, ..., F5), wobei jede der Speicherkomponenten zur Speicherung eines ersten Kommandosignals (PAR) und zur Ausgabe eines zweiten Kommandosignals (OUT) ausgebildet ist, – Anlegen des externen Taktsignals (CLKE) an den Taktanschluss (T100), – Anlegen des Konfigurationssignals (MR) an den ersten Steueranschluss (S100a), – Anlegen des externen Kommandosignals (RD) synchron zu dem externen Taktsignal (CLKE) an den zweiten Steueranschluss (S100b), – Erzeugen des ersten Taktsignals (CLKD), das von dem externen Taktsignal (CLKE) abgeleitet wird, durch die Takterzeugerschaltung (20), wobei das erste Taktsignal (CLKD) zu dem externen Taktsignal (CLKE) verzögert ist, – Erzeugen eines internen Taktsignals (CLKIP), das von dem ersten Taktsignal (CLKD) abgeleitet ist, durch die erste Steuerschaltung (31), – Erzeugen eines ersten Steuersignals (iPoint) synchron zu dem internen Taktsignal (CLKIP) durch die erste Steuerschaltung (31) zu einer Zeit in Abhängigkeit von dem Konfigurationssignal (MR), – Erzeugen des ersten Kommandosignals (PAR) in Folge des Anlegens des externen Kommandosignals (RD) an den zweiten Steueranschluss (S100b), – Speichern des ersten Kommandosignals (PAR) in einer der Speicherkomponenten (F0, ..., F5) der Speicherschaltung (33) synchron zu dem internen Taktsignal (CLKIP) durch Ansteuerung der einen der Speicherkomponenten mit einem Zustand (iPoint0, ..., iPoint5) des ersten Steuersignals (iPoint), – Erzeugen des zweiten Taktsignals (DLLCLK), das von dem externen Taktsignal (CLKE) abgeleitet ist, durch die Takterzeu gerschaltung (20), wobei das zweite Taktsignal (DLLCLK) zeitverschoben zu dem ersten Taktsignal (CLKD) ist, – Erzeugen des zweiten Steuersignals (oPoint) von der zweiten Steuerschaltung (32) synchron zu dem zweiten Taktsignal (DLLCLK) zu einer Zeit in Abhängigkeit von dem Konfigurationssignal (MR), – Ausgeben des zweiten Kommandosignals (OUT) aus der einen der Speicherkomponenten (F0, ..., F5) der Speicherschaltung (33) synchron zu dem zweiten Taktsignal (DLLCLK) durch Ansteuerung der einen der Speicherkomponenten mit einem Zustand (oPoint0, ..., oPoint5) des zweiten Steuersignals (oPoint), – Aktivieren der Speicherzelle (SZ) für einen Lesezugriff infolge des Anlegens des externen Kommandosignals (RD), – Ausgeben eines Datums (DQ), das in der aktivierten Speicherzelle (SZ) gespeichert ist, an dem Datenanschluss (IO100) synchron zu dem externen Taktsignal (CLK), wobei die Zeit zwischen dem Anlegen des externen Kommandosignals (RD) und der Ausgabe des Datums (DQ) abhängig von dem Konfigurationssignal (MR) ist.
  20. Verfahren nach Anspruch 19, umfassend die folgenden Schritte: – Bereitstellen des integrierten Halbleiterspeichers mit einer Ausgabeschaltung (50) zur Ausgabe eines Datums (DQ) an dem Datenanschluss (IO100), wobei das Datum an dem Datenanschluss (IO100) nach einer ersten Verzögerungszeit (tDp, tOCD) bereitgestellt wird, – Erzeugen des ersten Taktsignals (CLKD) von der Takterzeugerschaltung (20), wobei das erste Taktsignal (CLKD) in Bezug auf das externe Taktsignal (CLKE) um eine zweite Verzögerungszeit (tRCV) verzögert ist, – Erzeugen des zweiten Taktsignals (DLLCLK) von der Takterzeugerschaltung (20), wobei eine Flanke (ED0) eines ersten Taktzyklus (D0) des zweiten Taktsignals (DLLCLK) von der Takterzeugerschaltung (20) zeitverschoben um eine erste Zeitverschiebung (tA) zu einer Flanke (EC0) eines ersten Taktzyklus (C0) des ersten Taktsignals (CLKD) erzeugt wird, wobei die erste Zeitverzögerung (tA) eine Zeitdauer aufweist, die der Summe aus der ersten und zweiten Verzögerungszeit (tRCV, tDp, tOCD) entspricht, – Erzeugen des internen Taktsignals (CLKIP), das von dem ersten Taktsignal (CLKD) abgeleitet ist, von der ersten Steuerschaltung (31), wobei eine Flanke (EI0) des ersten Taktzyklus (I0) des internen Taktsignals von der ersten Steuerschaltung (31) um eine zweite Zeitverschiebung (tDip) zeitverzögert zu der Flanke (EC0) des ersten Taktzyklus (C0) des ersten Taktsignals (CLKD) erzeugt wird.
  21. Verfahren nach Anspruch 20, umfassend die folgenden Schritte: – Bereitstellen des integrierten Halbleiterspeichers mit einer dritten Steuerschaltung (10) zur Erzeugung des ersten Kommandosignals (PAR) synchron zu dem ersten Taktsignal (CLKD), wobei die dritte Steuerschaltung (10) das erste Kommandosignal (PAR) um die zweite Zeitverschiebung (tDip) zeitverzögert zu der Flanke (EC0) des ersten Taktzyklus (C0) des ersten Taktsignals (CLKD) erzeugt.
  22. Verfahren nach Anspruch 21, umfassend die folgenden Schritte: – Erzeugen des ersten Steuersignals (iPoint) von der ersten Steuerschaltung (31) zu einem zweiten Taktzyklus (I1-) des internen Taktsignals (CLKIP), die um eine Anzahl von Taktzyklen des internen Taktsignals (CLKIP) in Bezug auf den ersten Taktzyklus (I0) des internen Taktsignals (CLKIP) verschoben ist, wobei die Anzahl der Taktzyklen abhängig von dem Konfigurationssignal (MR) ist, – Erzeugen des zweiten Steuersignals (oPoint) von der zweiten Steuerschaltung (32) zu dem ersten Taktzyklus (D0) des zweiten Taktsignals (DLLCLK).
DE102006020857A 2005-05-04 2006-05-04 Integrierter Halbleiterspeicher zur Synchronisierung eines Signals mit einem Taktsignal Ceased DE102006020857A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/121,171 US7170819B2 (en) 2005-05-04 2005-05-04 Integrated semiconductor memory device for synchronizing a signal with a clock signal
US11/121,171 2005-05-04

Publications (1)

Publication Number Publication Date
DE102006020857A1 true DE102006020857A1 (de) 2006-11-09

Family

ID=37111695

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102006020857A Ceased DE102006020857A1 (de) 2005-05-04 2006-05-04 Integrierter Halbleiterspeicher zur Synchronisierung eines Signals mit einem Taktsignal

Country Status (4)

Country Link
US (1) US7170819B2 (de)
KR (1) KR100742020B1 (de)
CN (1) CN1862701A (de)
DE (1) DE102006020857A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8756393B2 (en) 2007-10-30 2014-06-17 Qimonda Ag Control circuit in a memory chip

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1830363A4 (de) * 2004-12-24 2008-10-08 Spansion Llc Speicherbaustein des synchronisationstyps und steuerverfahren dafür
KR100673904B1 (ko) * 2005-04-30 2007-01-25 주식회사 하이닉스반도체 반도체메모리소자
US7549092B2 (en) * 2005-09-29 2009-06-16 Hynix Semiconductor, Inc. Output controller with test unit
US7535777B2 (en) * 2005-09-29 2009-05-19 Hynix Semiconductor, Inc. Driving signal generator for bit line sense amplifier driver
JP4400601B2 (ja) * 2006-08-21 2010-01-20 エルピーダメモリ株式会社 レイテンシカウンタ
KR100752671B1 (ko) * 2006-09-06 2007-08-29 삼성전자주식회사 Ｍ 행 ｎ 열의 레이턴시 래치들을 이용하는 레이턴시 신호생성기 및 레이턴시 신호 생성 방법
US7716510B2 (en) 2006-12-19 2010-05-11 Micron Technology, Inc. Timing synchronization circuit with loop counter
CN101617371B (zh) 2007-02-16 2014-03-26 莫塞德技术公司 具有多个外部电源的非易失性半导体存储器
US7656745B2 (en) * 2007-03-15 2010-02-02 Micron Technology, Inc. Circuit, system and method for controlling read latency
JP2009020932A (ja) * 2007-07-10 2009-01-29 Elpida Memory Inc レイテンシカウンタ及びこれを備える半導体記憶装置、並びに、データ処理システム
US7548471B2 (en) * 2007-09-21 2009-06-16 Qimonda North America Corp. Method and apparatus for adjusting the timing of an electronic circuit
KR100931026B1 (ko) * 2008-07-10 2009-12-10 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 구동 방법
KR100985410B1 (ko) * 2008-12-30 2010-10-06 주식회사 하이닉스반도체 반도체 장치
US8102720B2 (en) * 2009-02-02 2012-01-24 Qualcomm Incorporated System and method of pulse generation
US7969813B2 (en) 2009-04-01 2011-06-28 Micron Technology, Inc. Write command and write data timing circuit and methods for timing the same
KR20110040538A (ko) * 2009-10-14 2011-04-20 삼성전자주식회사 레이턴시 회로 및 이를 포함하는 반도체 장치
US8984320B2 (en) 2011-03-29 2015-03-17 Micron Technology, Inc. Command paths, apparatuses and methods for providing a command to a data block
US8509011B2 (en) 2011-04-25 2013-08-13 Micron Technology, Inc. Command paths, apparatuses, memories, and methods for providing internal commands to a data path
KR101847543B1 (ko) * 2011-10-05 2018-05-24 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR101882852B1 (ko) * 2011-12-22 2018-07-31 에스케이하이닉스 주식회사 클럭 신호 생성 회로와 그를 이용하는 반도체 메모리 장치
US8552776B2 (en) 2012-02-01 2013-10-08 Micron Technology, Inc. Apparatuses and methods for altering a forward path delay of a signal path
US9166579B2 (en) 2012-06-01 2015-10-20 Micron Technology, Inc. Methods and apparatuses for shifting data signals to match command signal delay
US8825978B2 (en) * 2012-06-04 2014-09-02 Macronix International Co., Ltd. Memory apparatus
US9054675B2 (en) 2012-06-22 2015-06-09 Micron Technology, Inc. Apparatuses and methods for adjusting a minimum forward path delay of a signal path
US9329623B2 (en) 2012-08-22 2016-05-03 Micron Technology, Inc. Apparatuses, integrated circuits, and methods for synchronizing data signals with a command signal
US8913448B2 (en) 2012-10-25 2014-12-16 Micron Technology, Inc. Apparatuses and methods for capturing data in a memory
WO2014129386A1 (ja) * 2013-02-19 2014-08-28 ピーエスフォー ルクスコ エスエイアールエル コマンドｆｉｆｏ回路
US9734097B2 (en) 2013-03-15 2017-08-15 Micron Technology, Inc. Apparatuses and methods for variable latency memory operations
US9727493B2 (en) 2013-08-14 2017-08-08 Micron Technology, Inc. Apparatuses and methods for providing data to a configurable storage area
US9183904B2 (en) 2014-02-07 2015-11-10 Micron Technology, Inc. Apparatuses, memories, and methods for facilitating splitting of internal commands using a shared signal path
US9508417B2 (en) 2014-02-20 2016-11-29 Micron Technology, Inc. Methods and apparatuses for controlling timing paths and latency based on a loop delay
KR102193468B1 (ko) * 2014-04-04 2020-12-21 삼성전자주식회사 타이밍 마진을 적응적으로 보정하는 메모리 장치 및 이를 포함하는 집적 회로
US9530473B2 (en) 2014-05-22 2016-12-27 Micron Technology, Inc. Apparatuses and methods for timing provision of a command to input circuitry
CN105304121B (zh) * 2014-07-31 2018-11-16 展讯通信（上海）有限公司 Sram存储器的中央管控电路
US9531363B2 (en) 2015-04-28 2016-12-27 Micron Technology, Inc. Methods and apparatuses including command latency control circuit
US9813067B2 (en) 2015-06-10 2017-11-07 Micron Technology, Inc. Clock signal and supply voltage variation tracking
CN107851081B (zh) * 2015-07-20 2021-01-15 美国莱迪思半导体公司 低速总线时间戳记方法和电路
US9837995B2 (en) * 2015-07-27 2017-12-05 Qualcomm Incorporated Clock gating using a delay circuit
US10447461B2 (en) * 2015-12-01 2019-10-15 Infineon Technologies Austria Ag Accessing data via different clocks
US9601170B1 (en) 2016-04-26 2017-03-21 Micron Technology, Inc. Apparatuses and methods for adjusting a delay of a command signal path
US9865317B2 (en) 2016-04-26 2018-01-09 Micron Technology, Inc. Methods and apparatuses including command delay adjustment circuit
US9997220B2 (en) 2016-08-22 2018-06-12 Micron Technology, Inc. Apparatuses and methods for adjusting delay of command signal path
US10090026B2 (en) * 2017-02-28 2018-10-02 Micron Technology, Inc. Apparatuses and methods for providing internal memory commands and control signals in semiconductor memories
US10224938B2 (en) 2017-07-26 2019-03-05 Micron Technology, Inc. Apparatuses and methods for indirectly detecting phase variations
US10403340B2 (en) * 2018-02-07 2019-09-03 Micron Technology, Inc. Techniques for command synchronization in a memory device
CN108646984B (zh) * 2018-05-16 2020-01-03 华为技术有限公司 一种dqs位置调整方法和装置
KR20200082918A (ko) * 2018-12-31 2020-07-08 에스케이하이닉스 주식회사 클럭 생성 회로 및 이를 포함하는 메모리 장치
KR102553855B1 (ko) * 2019-03-05 2023-07-12 에스케이하이닉스 주식회사 시프트레지스터

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3476231B2 (ja) * 1993-01-29 2003-12-10 三菱電機エンジニアリング株式会社 同期型半導体記憶装置および半導体記憶装置
JP3922765B2 (ja) * 1997-07-22 2007-05-30 富士通株式会社 半導体装置システム及び半導体装置
JPH11316617A (ja) * 1998-05-01 1999-11-16 Mitsubishi Electric Corp 半導体回路装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8756393B2 (en) 2007-10-30 2014-06-17 Qimonda Ag Control circuit in a memory chip

Also Published As

Publication number Publication date
KR20060115657A (ko) 2006-11-09
US20060250883A1 (en) 2006-11-09
CN1862701A (zh) 2006-11-15
KR100742020B1 (ko) 2007-07-23
US7170819B2 (en) 2007-01-30

Similar Documents

Publication Publication Date Title
DE102006020857A1 (de) Integrierter Halbleiterspeicher zur Synchronisierung eines Signals mit einem Taktsignal
DE102005019041B4 (de) Halbleiterspeicher und Verfahren zur Anpassung der Phasenbeziehung zwischen einem Taktsignal und Strobe-Signal bei der Übernahme von zu übertragenden Schreibdaten
DE10084993B3 (de) Ausgabeschaltung für einen mit doppelter Datenrate arbeitenden dynamischen Speicher mit wahlfreiem Zugriff (DDR DRAM), ein mit doppelter Datenrate arbeitender dynamischer Speicher mit wahlfreiem Zugriff (DDR DRAM), ein Verfahren zum getakteten Auslesen von Daten aus mit doppelter Datenrate arbeitenden dynamischen Speicher mit wahlfreiem Zugriff (DDR DRAM)
DE102008008194A1 (de) Speicherbauelement und Verfahren zum Betreiben eines Speicherbauelements
DE69838852T2 (de) Verfahren und vorrichtung zur kopplung von signalen zwischen zwei schaltungen, in verschiedenen taktbereichen arbeitend
DE102005051206B4 (de) Speichersystem, Halbleiterspeicherbauelement und Abtastsignalerzeugungsverfahren
DE102007038615B4 (de) Speicher mit Speicherbänken und Modusregistern, sowie Verfahren zum Betreiben eines solchen Speichers
DE102004025900A1 (de) Leselatenz-Steuerschaltung
DE102004050080B4 (de) Halbleiterspeichervorrichtung mit Spaltenadresspfad darin zur Energieverbrauchsreduzierung
DE60214992T2 (de) Mehrbit-prefetch-ausgangsdatenweg
DE10235448A1 (de) Eichverfahren und Speichersystem
DE102006030377A1 (de) Verzögerungsregelschleifenschaltung
DE10208715B4 (de) Latenz-Zeitschalter für ein S-DRAM
DE10326774B4 (de) Auf-Chip Erfassung der Systemoperationsfrequenz in einem DRAM, um DRAM-Operationen einzustellen
DE102014107661A1 (de) Kontinuierliches Einstellen einer Präambel-Freigabe-Zeitsteuerung in einer Schnittstelle einer Speichereinrichtung mit doppelter Datenrate
DE10101553C1 (de) Halbleiterspeicher mit Verzögerungsregelkreis
DE102009020758A1 (de) Halbleiterspeicherbauelement und zugehöriges Zugriffsverfahren
DE102006030373A1 (de) Halbleiterspeichervorrichtung
DE10102626B4 (de) Halbleiterspeicherbauelement, Puffer und zugehörige Signalübertragungsschaltung
DE10208716B4 (de) Steuerschaltung für ein S-DRAM
DE102004031450A1 (de) Verzögerungsregelkreis-Vorrichtung
DE10210726B4 (de) Latenz-Zeitschaltung für ein S-DRAM
DE102006022124A1 (de) Eingangsschaltung mit aktualisiertem Ausgangssignal, das mit Taktsignal synchronisiert ist
DE102007004713A1 (de) Datenübergabeeinheit zum Übertragen von Daten zwischen unterschiedlichen Taktbereichen
DE10106817C1 (de) Speicheranordnung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: INFINEON TECHNOLOGIES AG, DE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

R082 Change of representative

Representative=s name: EPPING HERMANN FISCHER, PATENTANWALTSGESELLSCH, DE

Representative=s name: EPPING HERMANN FISCHER PATENTANWALTSGESELLSCHA, DE

R016 Response to examination communication
R002 Refusal decision in examination/registration proceedings
R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

R082 Change of representative

Representative=s name: EPPING HERMANN FISCHER, PATENTANWALTSGESELLSCH, DE

Representative=s name: EPPING HERMANN FISCHER PATENTANWALTSGESELLSCHA, DE

R003 Refusal decision now final