DE10106817C1 - Speicheranordnung - Google Patents
SpeicheranordnungInfo
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Abstract
Ein Modul (1), das extern die Funktionalität von DDR SDRAMs aufweist, umfaßt intern zwei Gruppen (2, 3) herkömmlicher SDRAMs. Eine Umsetzungseinrichtung (4) sorgt für die Umsetzung von Taktsignalen (CLK, CLK1, CLK2), Befehlen (RAS, CAS, RAS1, CAS1, RAS2, CAS2) und Daten (DATA, DATA1, DATA2). Die Umsetzungseinrichtung (4) umfaßt einen Umschalter (44), einen Verzögerungsregelkreis (41) und Pufferspeicher für Adressen und Befehle (43) sowie für die Daten (45, 46), die in geeigneter Weise von der Verzögerungsregelschaltung (41) angesteuert werden.
Description
Die Erfindung betrifft eine Speicheranordnung mit mindestens
zwei Halbleiterspeicherbausteinen, bei denen Daten in Abhängig
keit von einem Taktsignal ausgegeben und eingegeben werden.
Bei synchron betriebenen Halbleiterspeichern erfolgt die Ein-
und Ausgabe von Daten und Befehlen taktsynchron zu einem extern
anliegenden Betriebstakt. Einerseits sind Halbleiterspeicher
bekannt, bei denen Befehle und Daten synchron mit der steigen
den Flanke des Taktsignals gültig vorliegen. Diese Art von syn
chronen Halbleiterspeichern wird als SDRAM (Synchronous Dynamic
Random Access Memory) bezeichnet. Andererseits sind synchron
arbeitende Halbleiterspeicher bekannt, bei denen die Daten syn
chron mit steigender und fallender Taktflanke gültig anliegen.
Beim Lesen sind die Datenwerte um einen Vierteltakt verschoben
synchron zu einer Flanke des Taktsignals und beim Schreiben
synchron zu den Flanken des Taktsignals gültig. Diese Art von
Halbleiterspeichern wird als DDR SDRAM (Double Data Rate Syn
chronous Dynamic Random Access Memory) bezeichnet. Aufgrund der
geringeren Anforderungen an die Toleranz der Schaltungen sind
SDRAMs kostengünstiger herstellbar als DDR SDRAMs. Die Konzep
tion von DDR SDRAMs ist jünger, so daß deren Produktion und
Verfügbarkeit erst anläuft, während bereits genügend SDRAMs am
Markt verfügbar sind. Es besteht daher ein Bestreben, Systemar
chitekturen mit SDRAMs bedienen zu können, die DDR SDRAM-
Funktionalität aufweisen, um die höhere Datenrate bei DDR
SDRAMs ausnützen zu können.
In der US 5 971 923 A ist eine Anordnung zur Verarbeitung von
Akustikdaten beschrieben, die eine Prozessorarchitektur mit ei
nem Speicher aufweist. Der Speicher ist über eine Schnittstel
leneinrichtung mit den weiteren Komponenten der Prozes
sorarchitektur verbunden. Die Schnittstelleneinrichtung dient
der Umsetzung von Steuersignalen, der Zwischenpufferung von Da
ten und steuert ansonsten anderweitig den Speicher. Der Spei
cher kann aus verschiedenen Arten von synchron oder nicht-
synchron betriebenen Speicherbausteinen aufgebaut sein. Unter
anderem können SDRAMs verwendet werden.
Die Aufgabe der Erfindung besteht darin, eine Speicheranordnung
anzugeben, die SDRAMs enthält und extern DDR SDRAM-
Funktionalität aufweist.
Gemäß der Erfindung wird diese Aufgabe durch eine Speicher
anordnung gelöst, die umfaßt: mindestens zwei Halbleiterspeicherbau
steine, die durch je ein zugeordnetes internes Taktsignal
steuerbar sind und die Daten nur an einer steigenden oder nur
an einer fallenden Flanke ausgeben oder empfangen; eine
Schnittstelleneinrichtung, der ein externes Taktsignal zu
führbar ist und die an einer steigenden und einer unmittelbar
darauffolgenden fallenden Flanke des externen Taktsignals Da
ten empfängt oder zwischen einer steigenden und einer unmit
telbar darauf fallenden Flanke des externen Taktsignals Daten
abgibt; und eine Umsetzungseinrichtung, die zwischen die
Schnittstelleneinrichtung und die mindestens zwei Halbleiter
speicherbausteine geschaltet ist, um die Daten zum Ausgeben oder Emp
fangen umzusetzen.
Die Speicheranordnung gemäß der Erfindung weist zwei Blöcke
von SDRAMs auf, die Daten nur zu einem Flankentyp, also je
weils stets nur einer negativen oder stets nur einer positi
ven Flanke des Taktsignals, gültig verarbeiten, also ein-
oder ausgeben, welches auch als Schreiben oder Lesen bezeich
net wird. Nach außen hin sorgt eine Schnittstelleneinrichtung
dafür, daß die Speicheranordnung als DDR SDRAM mit entspre
chender Funktionalität angesehen wird. Eine Umsetzungsein
richtung bewirkt, daß die von außen anliegenden einzugebenden
oder auszugebenden Befehle, Daten und sonstigen Signale nach
innen hin auf die Anforderungen der SDRAMs angepaßt werden.
Die Halbleiterspeicherbausteine sowie die Schnittstellen- und
die Umsetzungseinrichtung sind auf einer einzigen Schaltungs
platine, einem sogenannten Speichermodul, angeordnet. Je nach
Anzahl von parallel zu verarbeitenden Datenbits, der soge
nannten Datenwortbreite, kann eine Vielzahl von SDRAMs den
mindestens zwei SDRAMs parallel geschaltet sein. In allgemei
ner Form enthält das Modul also zwei Gruppen von jeweils par
allel angesteuerten SDRAMs. Dadurch wird ein Speichermodul
geschaffen, das im internen Aufbau herkömmliche, relativ ko
stengünstig herstellbare SDRAMs aufweist, nach außen hin je
doch DDR SDRAM-Eigenschaften hat. Das Modul ist einfacher,
flexibler und schneller produzierbar als ein monolithisch in
tegrierter DDR SDRAM.
Die den beiden Gruppen von SDRAMs zuführbaren Taktsignale
sind um 180 Grad, also um einen halben Takt, verschoben. Die
Umsetzungseinrichtung erzeugt diese komplementären Taktsigna
le mit einem Verzögerungsregelkreis, dem eingangsseitig das
von der Schnittstelleneinrichtung gelieferte externe Taktsi
gnal zugeführt wird und die ausgangsseitig die beiden komple
mentären Taktsignale an die entsprechenden Taktsignaleingänge
der beiden Gruppen von SDRAMs weiterleitet.
Der Lesevorgang sowie der Schreibvorgang werden durch negati
ve Impulse zweier Steuersignale erzeugt, nämlich dem Steuer
signal für den Zeilenzugriff RAS (Row Address Strobe) und dem
Steuersignal für den Spaltenzugriff CAS (Column Access Stro
be). Bekanntlich sind die Speicherzellen in Zeilen und Spal
ten angeordnet und durch eine aus der Adresse der Speicher
zelle ermittelte Spalten- und Zeilenadresse auswählbar. Das
gültige Anliegen der jeweiligen Zeilen- oder Spaltenadresse
wird durch die Signale RAS, CAS angegeben.
Beim Empfangen von Daten oder dem Schreiben liegen bei SDRAMs
die Signale RAS und CAS jeweils an der negativen Flanke um
zwei Taktperioden voneinander getrennt vor. Beim DDR SDRAM
liegen die Signale RAS und CAS um zwei Taktperioden voneinan
der getrennt an der steigenden Flanke vor. Bei SDRAMs liegt
gleichzeitig mit dem bei der fallenden Flanke gültigen Signal
CAS auch flankenzentriert der entsprechende Datenwert zur
Eingabe an den Speicherbaustein an. Bei DDR SDRAMs werden
beim Schreiben die Daten flankenzentriert als gültig angese
hen, wobei zwei Taktperioden nach dem Anliegen des Signals
CAS an einer steigenden Flanke des Taktsignals die Daten emp
fangen werden. Die entsprechende Umsetzung von Befehlen und
Daten des DDR SDRAM-Protokolls, nach welchem Daten und Befeh
le von außen an die Schnittstelle angelegt werden, auf das
SDRAM-Protokoll, welches unmittelbar an den Halbleiterspeicherbausteinen
auf dem Modul abläuft, erfolgt durch die Um
setzungseinrichtung. So werden die an die Schnittstelle ange
legten Impulse der Signale RAS und CAS bezüglich des extern
angelegten Taktsignals um 3 1/2 Taktperioden verzögert und
dann an die erste Gruppe der SDRAMs angelegt. Die Signale RAS
und CAS werden um 3 Taktperioden verzögert und an die zweite
Gruppe von SDRAMs angelegt. Die von außen eingegebenen Daten
werden zum Anlegen an die erste Gruppe von SDRAMs um genau
einen Takt bezüglich des externen Taktsignals verzögert und
zum Anlegen an die zweite Gruppe von SDRAMs ebenfalls um ge
nau einen Takt.
Beim Lesen oder Ausgeben von Daten liegen bei einem SDRAM die
Datenflanken zentriert zum Taktsignal um zwei Takte nach dem
Impuls des Signals CAS ausgangsseitig vor. Bei einem DDR
SDRAM liegen die Daten um 2 1/4 Takte nach einem Impuls des
Signals CAS vor, also zentriert auf die Mitte einer Halbperi
ode des Taktsignals für das DDR SDRAM. Daher sind bei einem
Lesezugriff auf die DDR SDRAM-Schnittstelle die Signale RAS
und CAS an die erste Gruppe der SDRAMs unmittelbar anzulegen
und an die zweite Gruppe um einen halben Betriebstakt des
Taktsignals für das DDR SDRAM verzögert. Die Daten werden zum
Auslesen von der ersten Gruppe der SDRAMs an die DDR SDRAM-
Schnittstelle von der Umsetzungseinrichtung um ein Viertel
einer Taktperiode des externen Taktsignals verzögert und beim
Auslesen aus der zweiten Gruppe der SDRAMs ebenfalls um ein
Viertel einer Taktperiode.
Die entsprechende Umsetzung von Befehlssignalen und Datensi
gnalen wird von der Umsetzungseinrichtung wie oben angegeben
bewirkt. Die Umsetzungseinrichtung enthält einen Umschalter,
über den Daten in der entsprechenden Wortbreite ein- und aus
gegeben werden können. Der Umschalter hat die Funktion eines
Multiplexers bzw. Demultiplexers. Der gemeinsame Anschluß des
Umschalters ist mit der Schnittstelleneinrichtung verbunden,
die abwechselnd ansteuerbaren Ausgänge des Umschalters sind
mit den jeweiligen Datenanschlüssen der verschiedenen Gruppen
der SDRAMs verbunden. Die Umschaltung erfolgt in Abhängigkeit
vom Verzögerungsregelkreis bei jedem Pegelwechsel des extern
zugeführten Taktsignals, also mit doppelter Frequenz des ex
tern zugeführten Taktsignals. Die Daten werden beim Lesen und
Schreiben so von den beiden Gruppen von SDRAMs zusammenge
setzt bzw. an die beiden Gruppen aufgeteilt, daß von der ex
ternen Schnittstelle her gesehen Daten der ersten Gruppe und
der zweiten Gruppe miteinander abwechseln.
Das DDR SDRAM-Zugriffsprotokoll sieht vor, daß die Validie
rung der eingelesenen und ausgegebenen Daten synchron zu ei
nem Abtasttakt erfolgt. Das zu erzeugende Taktsignal wird als
sogenanntes Data-Strobe-Signal DQS bezeichnet. Die Umset
zungseinrichtung weist einen solchen DQS-Signalgenerator auf.
Beim Lesen werden Daten und das Signal DQS derart erzeugt,
daß eine Flanke des Datensignals, das den auszugebenden Da
tenwert repräsentiert, an einer Flanke des Signals DQS aus
richtet ist und daß beim Schreiben eines Datenwerts einer der
logischen Signalpegel des den Datenwert repräsentierenden Da
tensignals an einer Flanke des Signals DQS ausgerichtet ist.
Die Bedeutung des Signals DQS ist im Stand der Technik be
kannt und beispielsweise in der Literaturstelle Design Line
der Firma Micron Technology Incorporated, Band 8, Ausgabe 3,
3. Quartal 1999, mit dem Titel "DDR SDRAM Functionality and
Controller Read Data Capture" beschrieben.
Nachfolgend wird die Erfindung anhand des in der Zeichnung
dargestellten Ausführungsbeispiels näher erläutert. Es zeigen
Fig. 1 ein Blockschaltbild eines die Speicheranordnung ge
mäß der Erfindung enthaltenden Speichermoduls,
Fig. 2 Signalverläufe während eines Lesezugriffs und
Fig. 3 Signalverläufe während eines Schreibzugriffs.
Das in Fig. 1 dargestellte Speichermodul 1 umfaßt zwei Grup
pen von SDRAMs 2 und 3, eine Umsetzungseinrichtung 4 sowie
eine Schnittstelle 5. Die Schnittstelle 5 weist einen An
schluß 51 für ein Taktsignal CLK, Anschlüsse 52 für Befehle,
Anschlüsse 53 zur Datenein- und Datenausgabe und Anschlüsse
54 für das Data-Strobe-Signal DQS auf. Das Taktsignal CLK ist
ein den synchronen Speicherbetrieb steuerndes Taktsignal. Zur
Befehlseingabe werden verschiedene Kombinationen von Signal
zuständen des Row-Address-Strobe-Signals RAS, des Column-
Address-Strobe-Signals CAS und eines Schreib-/Lesesignals WR
ausgewertet. Für die Daten DATA stehen entsprechend der Wort
breite ein oder mehrere Anschlüsse zur Verfügung. Das Signal
DQS am Anschluß 54 dient zur Validierung der am Anschluß 53
vorliegenden zu schreibenden oder zu lesenden Daten. Bei
spielsweise ist das Modul 1 in einen Steckplatz eines Compu
ters eingesetzt, dessen Bus nach DDR SDRAM-Protokoll arbei
tet. Der Bus und sämtliche der Anschlüsse 51, 52, 53, 54 wer
den von einem Speicher-Controller angesteuert. Die mit DDR
SDRAM-Funktionalität busseitig an der Schnittstelle 5 des Mo
duls 1 anliegenden Befehls-, Takt- und Datensignale werden
durch die Umsetzungseinrichtung 4 so umgesetzt, daß herkömm
liche SDRAMs 2 und 3 ansteuerbar sind.
Entsprechend der Wortbreite der am Anschluß 53 zugeführten
Daten DATA sind eine zu der Anzahl der Anschlüsse 53 identi
sche Anzahl von SDRAM-Speicherbausteinen jeweils in den Grup
pen 2 und 3 vorgesehen. Sämtliche SDRAMs der Gruppen 2 und 3
werden parallel angesteuert. Die Gruppen 2 und 3 der SDRAMs
werden an ihren jeweiligen Anschlüssen 21 bzw. 31, 22 bzw. 32
und 23 bzw. 33 mit Taktsignalen CLK1, CLK2, Befehlen RAS1,
CAS1, RAS2, CAS2 und Daten DATA1, DATA2 angesteuert.
Die zwischen DDR SDRAM-Funktionalität und reiner SDRAM-
Funktionalität umsetzende Steuerungseinrichtung 4 weist einen
Verzögerungsregelkreis 41 auf, dem eingangsseitig das Taktsi
gnal CLK zugeführt wird und der ausgangsseitig die Taktsigna
le CLK1, CLK2, die komplementär zueinander sind, erzeugt. Die
Umsetzungseinrichtung 4 weist weiterhin einen Befehlsdecoder
42 auf, der mit den Anschlüssen 52 verbunden ist und in Ab
hängigkeit von den ihm zugeführten Signalen entsprechende Be
fehle für Lesen, Schreiben, Wiederauffrischung, Standby-
Zustand usw. umsetzt. Im vorliegenden Fall sind von besonde
rem Interesse die Befehlssignale für Schreiben und Lesen. Ein
Pufferspeicher 43 dient zur Zwischenspeicherung der vom Be
fehlsdecoder 42 detektierten Befehle und verzögert die Signa
le für RAS und CAS wie im Zusammenhang mit den Fig. 2 und
3 unten ausgeführt zur Weiterleitung an die SDRAM-Gruppen 2
und 3. Darüber hinaus ist vergleichbar zum Pufferspeicher 43
ein Adreßpuffer vorgesehen, um die über die Schnittstellen
einrichtung 5 angelegten Adressen für die Speicherzellen an
die SDRAM-Gruppen 2 und 3 zeitgerecht umzusetzen und weiter
zuleiten. Wesentlich ist ein Multiplexer und Demultiplexer
44, durch den die Datenanschlüsse 53 der Schnittstelle 5 mit
den Datenanschlüssen 23 und 33 der SDRAM-Gruppen 2 und 3 ver
bunden werden. Der Umschalter 44 arbeitet bidirektional. Er
schaltet jeweils abwechselnd bei Schreib- und Lesevorgängen
zwischen den SDRAM-Gruppen 2 und 3 um, um am Ausgang 53 eine
Folge von Datenwerten zu erzeugen bzw. abzugreifen, die ab
wechselnd den SDRAM-Gruppen 2 und 3 zuordnenbar sind. Der Um
schalter 44 ist bei jedem halben Takt des externen Taktsi
gnals CLK entweder in die eine oder in die andere Stellung zu
schalten, so daß entsprechend der doppelten DDR SDRAM-
Datenrate die Anschlüsse 53 wechselweise mit den Anschlüssen
23 und 33 verbunden werden. Die Datenwerte sind in im Zusam
menhang mit den Fig. 2 und 3 noch detaillierter angegebe
ner Weise beim Lesen und Schreiben um verschiedene Anteile
einer Taktperiode des externen Taktsignals CLK zu verzögern.
Daher sind in die Signalpfade zwischen dem Umschalter 44 und
den SDRAM-Gruppen 2 und 3 jeweilige Datenpufferspeicher 45
und 46 zur Zwischenspeicherung eines Datenworts geschaltet.
Die Pufferspeicher 45, 46 werden von vom Verzögerungsregel
kreis 41 entsprechend bereitgestellten Taktsignalen taktweise
gesteuert.
Der Zeitablauf von Daten-, Befehls- und Taktsignalen während
eines Lesezugriffs ist in Fig. 2 dargestellt. Ein Lesezu
griff wird dem Modul 1 von außen durch negative Impulse der
Signale RAS, CAS bei um zwei Taktperioden auseinanderliegen
den steigenden Flanken 61, 62 des Taktsignals CLK mitgeteilt.
Das Taktsignal CLK wird gleichzeitig auch an die SDRAM-Gruppe
2 angelegt. Die Datenwerte DATA werden dann um 2 1/4 Taktpe
rioden verzögert am Ausgangsanschluß 53 abgegriffen. Die Da
tenwerte DATA weisen jeweils ein Bit 64, 65, 66, 67 auf, das
abwechselnd vom Signal DATA1 der SDRAM-Gruppe 2 oder vom Si
gnal DATA2 der SDRAM-Gruppe 3 bereitgestellt wird. Das Daten
bit 64 sowie die weiteren Datenbits während eines Lesevor
gangs bei einem DDR SDRAM liegen synchron zur Mitte eines
Taktimpulses, z. B. 63, des externen Taktsignals CLK gültig
an.
Der von außen an das Modul angelegte Lesebefehl wird unverzö
gert an die SDRAMs 2 weitergeleitet. Das bedeutet, daß die
Signale RAS, CAS an den Anschlüssen 52 als Signale RAS1, CAS1
an die SDRAMs 2 weitergeleitet werden. In Fig. 2 erfolgt
dies ohne Verzögerung. Für die technische Realisierung ist
gegebenenfalls aufgrund der Signal- und Verarbeitungszeiten
innerhalb der Umsetzungseinrichtung 4, insbesondere zur Ein
haltung von Setup- und Hold-Zeiten, eine Verzögerung um eine
Taktperiode des Signals CLK einzubeziehen. Eine solche Verzö
gerung ist zur Vereinfachung in Fig. 2 nicht dargestellt.
Nachdem die Signale RAS1, CAS1 und impulssynchron die zugehö
rigen Zeilen- und Spaltenadressen an die SDRAMs 2 angelegt
worden sind, steht nach dem Impuls CAS1 um zwei Taktperioden
verzögert synchron zur Flanke 68 der Datenwert 64' des Daten
signals DATA1 an den SDRAMs 2 zur Verfügung. Da gemäß der
SDRAM-Spezifikation beim Lesen ein Datenwert synchron mit der
steigenden Flanke, z. B. 68, vorliegt, für DDR SDRAMs jedoch
ein Datenwert synchron zur Mitte eines Taktimpulses, z. B.
63, vorliegt, ist der an den SDRAMs 2 ausgegebene Datenwert
64' bezüglich des Taktsignals CLK oder CLK1 um ein Viertel
einer Taktperiode dieser Taktsignale zu verzögern.
Die Befehle RAS2, CAS2 und die dementsprechenden Zeilen- und
Spaltenadressen sind den SDRAMs 3 synchron zur steigenden
Flanke des Taktsignals CLK2 um jeweils 2 Taktperioden ausein
anderliegend zuzuführen. Ausgehend von den von außen am An
schluß 52 angelegten Befehlen RAS, CAS sind bezüglich des ex
ternen Taktsignals CLK die Impulse RAS2, CAS2 um die Hälfte
einer Taktperiode verzögert. Zur Berücksichtigung von Setup-
und Hold-Zeiten ist, wie bereits oben ausgeführt, eine Verzö
gerung um eine weitere vollständige Taktperiode einzufügen.
Bezogen auf das Taktsignal CLK2 liegt der von den SDRAMs 3
ausgelesene Datenwert 65' an der steigenden Flanke zwei Takt
perioden später vor. Er ist um ein Viertel einer Taktperiode
zu verzögern, um als Datenwert 65 im Datensignal DATA am An
schluß 53 des Moduls 1 ausgegeben werden zu können.
Die Verzögerung der Datenwerte 64' und 65' um die halbe Takt
periode wird durch entsprechende Ansteuerung der Pufferspei
cher 45, 46 bewirkt. Die Aufschaltung auf den Ausgangsan
schluß 53 erfolgt durch eine Umschaltung des Umschalters 44
bei jeder halben Taktperiode des Signals CLK.
Der Schreibvorgang in Fig. 3 zeigt die Signals RAS, CAS an
je einer steigenden Flanke des Signals CLK. Gleichzeitig mit
den negativen Impulsen der Signale RAS, CAS werden Zeilen-
und Spaltenadressen angelegt. Die Unterscheidung zwischen Le
sen und Schreiben wird durch das am Anschluß 52 zugeführte
Signal WR gesteuert. Mit der steigenden Flanke zwei Taktperi
oden nach Anlegen des Signals CAS verzögert liegen Datenbits
74, 75, 76, 77 für das Datensignal DATA an den Datenanschlüs
sen 53 des Moduls 1 an. Der Schreibbefehl und die entspre
chenden Spalten- und Zeilenadressen werden den SDRAMs 2 um
drei volle Taktperioden des externen Taktsignals CLK verzö
gert mitgeteilt. Entsprechend der SDRAM-Funktionalität sind
die Daten synchron mit dem Zeilenadreßimpuls CAS1 bereitzu
stellen. Die Datenbits 74 sind daher um eine Taktperiode des
Taktsignals CLK zu verzögern und als Datenbits 74' synchron
mit dem Impuls CAS1 den SDRAMs2 zuzuführen. Die Verzögerung
wird durch den Zwischenspeicher 45 und die geeignete aus der
Verzögerungsregelschleife 41 abgeleitete Taktansteuerung be
wirkt.
Den SDRAMs 3 werden Zeilen- und Spaltenadressen synchron mit
den Zeilen- und Spaltenadreßimpulsen RAS2, CAS2 zugeführt,
welche aus den von extern angelegten Zeilen- und Spaltenim
pulsen RAS, CAS und Zeilen- und Spaltenadressen durch Verzö
gerung um 3 1/2 Takte des externen Taktsignals CLK erzeugt
werden. Daraufhin liegt synchron mit dem Spaltenadreßimpuls
CAS2 der Datenwert 75' an den Datenanschlüssen 33 der SDRAMs
3 an. Die Datenbits 75' werden aus den Datenbits 75 des am
Anschluß 53 anliegenden Datensignals DATA durch Verzögerung
um eine volle Taktperiode erhalten. Die Verzögerung bewirkt
der Zwischenspeicher 46 durch geeignete Taktansteuerung.
Wie oben dargestellt, wird durch die Erfindung ermöglicht,
daß das Modul 1 über die Schnittstelle 5 von außen her gese
hen die Funktionalität eines DDR SDRAMs aufweist, während in
nerhalb des Moduls 1 herkömmliche SDRAMs verwendet werden,
wobei die Umsetzung zwischen DDR SDRAM- und reiner SDRAM-
Funktionalität durch den Umsetzer 4 bewirkt wird.
Der Umsetzer 4 weist darüber hinaus einen herkömmlichen Si
gnalgenerator 47 zur Erzeugung eines Taktsignals DQS auf,
welches bei DDR SDRAMs verwendet wird, um die zeitliche Vali
dierung der im Datensignal DATA vorliegenden Daten anzugeben.
Die Bedeutung des DQS-Signals und dessen relative Phasenlage
zu den zu lesenden oder zu schreibenden Daten ist auf Seite 5
der obengenannten Literaturstelle in Micron Design Line ange
geben. Beim Lesen sind die Flanken des Signals DQS an den
Flanken der Daten DATA ausgerichtet. Beim Schreiben sind die
Flanken des Signals DQS auf die Mitte eines Impulses des Da
tensignals DATA ausgerichtet.
1
Speichermodul
2
Halbleiterspeicher
3
Halbleiterspeicher
4
Umsetzeinrichtung
5
Schnittstelleneinrichtung
21
,
31
Taktanschlüsse
22
,
32
Befehlsanschlüsse
23
,
33
Datenanschlüsse
41
Verzögerungsregelkreis
42
Befehlsdecoder
43
Befehlspuffer
44
Umschalter
45
,
46
Pufferspeicher
47
Taktgenerator
51
Taktanschluß
52
Befehlssignalanschlüsse
53
Datensignalanschlüsse
54
Taktsignalausgang
61
,
62
,
68
Flanken
63
Taktimpulsmitte
64
,
65
,
66
,
67
Datenbits
64
',
65
' Datenbits
74
,
75
,
76
,
77
Datenbits
74
',
75
' Datenbits
RAS, RAS1, RAS2 Zeilenadreßimpuls
CAS, CAS1, CAS2 Spaltenadreßimpuls
CLK Externes Taktsignal
CLK1, CLK2 Internes Taktsignal
DATA, DATA1, DATA2 Datensignale
DQS Datentaktsignal
RAS, RAS1, RAS2 Zeilenadreßimpuls
CAS, CAS1, CAS2 Spaltenadreßimpuls
CLK Externes Taktsignal
CLK1, CLK2 Internes Taktsignal
DATA, DATA1, DATA2 Datensignale
DQS Datentaktsignal
Claims (10)
1. Speicheranordnung, umfassend:
mindestens zwei Halbleiterspeicherbausteine (2, 3), die durch je ein zugeordnetes internes Taktsignal (CLK1, CLK2) steuerbar sind und die Daten nur an einer steigenden oder nur an einer fallenden Flanke ausgeben oder empfangen,
eine Schnittstelleneinrichtung (5), der ein externes Takt signal (CLK) zuführbar ist und die an einer steigenden und einer unmittelbar darauffolgenden fallenden Flanke des exter nen Taktsignals (CLK) Daten (DATA) empfängt oder zwischen ei ner steigenden und einer unmittelbar darauf fallenden Flanke des externen Taktsignals (CLK) Daten (DATA) abgibt, und
eine Umsetzungseinrichtung (4), die zwischen die Schnitt stelleneinrichtung (5) und die mindestens zwei Halbleiter speicherbausteine (2, 3) geschaltet ist, um die Daten zum Ausgeben oder Empfangen umzusetzen.
mindestens zwei Halbleiterspeicherbausteine (2, 3), die durch je ein zugeordnetes internes Taktsignal (CLK1, CLK2) steuerbar sind und die Daten nur an einer steigenden oder nur an einer fallenden Flanke ausgeben oder empfangen,
eine Schnittstelleneinrichtung (5), der ein externes Takt signal (CLK) zuführbar ist und die an einer steigenden und einer unmittelbar darauffolgenden fallenden Flanke des exter nen Taktsignals (CLK) Daten (DATA) empfängt oder zwischen ei ner steigenden und einer unmittelbar darauf fallenden Flanke des externen Taktsignals (CLK) Daten (DATA) abgibt, und
eine Umsetzungseinrichtung (4), die zwischen die Schnitt stelleneinrichtung (5) und die mindestens zwei Halbleiter speicherbausteine (2, 3) geschaltet ist, um die Daten zum Ausgeben oder Empfangen umzusetzen.
2. Speicheranordnung nach Anspruch 1,
dadurch gekennzeichnet, daß
das externe Taktsignal (CLK) der Schnittstelleneinrichtung
(5) zuführbar ist und die Umsetzungseinrichtung (4) komple
mentäre Taktsignale (CLK1, CLK2) erzeugt, von denen eines
(CLK1) einem ersten der Halbleiterspeicherbausteine (2) und
ein anderes (CLK2) einem zweiten (3) der Halbleiterspeicher
bausteine zuführbar ist.
3. Speicheranordnung nach Anspruch 2,
dadurch gekennzeichnet, daß
eine Verzögerungsregelschleife (41) vorgesehen ist, der ein
gangsseitig das externe Taktsignal (CLK) zuführbar ist und
die ausgangsseitig das eine und das andere der internen Takt
signale (CLK1, CLK2) erzeugt.
4. Speicheranordnung nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß
ein Befehlsdecoder (42) vorgesehen ist, durch den ein Befehl
zum Empfangen von Daten detektiert wird, der mindestens zwei
Impulse (RAS, CAS) umfaßt, die an je einer steigenden Flanke
des externen Taktsignals (CLK) vorliegen, und daß der Befehl
zum Empfangen von Daten an dem ersten der Halbleiterspeicher
bausteine (2) um 3 1/2 Taktperioden des externen Taktsignals
(CLK) verzögert und an den zweiten der Halbleiterspeicherbau
steine (3) um 3 Taktperioden des externen Taktsignals (CLK)
verzögert weitergeleitet wird.
5. Speicheranordnung nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet, daß
eine Detektionseinrichtung (42) vorgesehen ist, durch die ein
Befehl zum Ausgeben von Daten detektiert wird, der zwei Im
pulse (RAS, CAS) umfaßt, die an je einer steigenden Flanke
des externen Taktsignals (CLK) vorliegen, und daß der Befehl
zum Ausgeben von Daten an den ersten der Halbleiterspeicher
bausteine (2) höchstens um einen Takt des externen Taktsi
gnals (CLK) verzögert und an den zweiten der Halbleiterspei
cherbausteine (3) höchstens um 1 1/2 Taktperioden des exter
nen Taktsignals (CLK) verzögert weitergeleitet wird.
6. Speicheranordnung nach Anspruch 4 oder 5,
dadurch gekennzeichnet, daß
der Befehl zum Ausgeben von Daten und der Befehl zum Empfan
gen von Daten jeweils umfaßt: zwei Impulse (RAS, CAS), die
jeweils einen niedrigen Pegel aufweisen und die zentriert zu
zwei um zwei Taktperioden auseinanderliegenden steigenden
Flanken des externen Taktsignals (CLK) vorliegen.
7. Speicheranordnung nach einem der Ansprüche 2 bis 6,
dadurch gekennzeichnet, daß
ein Umschalter (44) vorgesehen ist mit einem Anschluß, der
mit der Schnittstelleneinrichtung (5) verbunden ist, und zwei
anderen Anschlüssen, zwischen denen umschaltbar ist und von
denen einer mit einem Datensignalanschluß des ersten der
Halbleiterspeicherbausteine (2) und ein anderer mit einem Da
tensignalanschluß des zweiten der Halbleiterspeicherbausteine
(3) verbunden ist, und daß die Ansteuerung des Umschalters
(44) in Abhängigkeit von jedem Flankenwechsel des externen
Taktsignals (CLK) steuerbar ist.
8. Speicheranordnung nach Anspruch 7,
dadurch gekennzeichnet, daß
an einem Datensignalanschluß (53) der Schnittstelleneinrich
tung (4) nach jeder halben Taktperiode des externen Taktsi
gnals (CLK) abwechselnd ein Datenwert (64, 66, 74, 76) an
liegt, der an dem ersten der Halbleiterspeicherbausteine (2)
aus- oder einzugeben ist, und ein Datenwert (65, 67, 75, 77),
der an dem zweiten der Halbleiterspeicherbausteine (3) aus-
oder einzugeben ist.
9. Speicheranordnung nach einem der Ansprüche 1 bis 8,
dadurch gekennzeichnet, daß
die Umsetzungseinrichtung (4) einen Signalgenerator (47) ent
hält, der ein Taktsignal erzeugt, dessen Flanken während der
Datenausgabe an den Flanken des Datensignals ausgerichtet sind
und das Flanken aufweist, die während der Dateneingabe an dem
binären Signalpegel des Datensignals ausgerichtet sind.
10. Speicheranordnung nach einem der Ansprüche 1 bis 9,
dadurch gekennzeichnet, daß
den ersten und zweiten Halbleiterspeicherbausteinen (2, 3)
jeweils mindestens ein weiterer Speicherbaustein zur Speiche
rung je eines weiteren Bits eines Datenworts parallel ge
schaltet ist.
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