DE10084993B3

DE10084993B3 - Ausgabeschaltung für einen mit doppelter Datenrate arbeitenden dynamischen Speicher mit wahlfreiem Zugriff (DDR DRAM), ein mit doppelter Datenrate arbeitender dynamischer Speicher mit wahlfreiem Zugriff (DDR DRAM), ein Verfahren zum getakteten Auslesen von Daten aus mit doppelter Datenrate arbeitenden dynamischen Speicher mit wahlfreiem Zugriff (DDR DRAM)

Info

Publication number: DE10084993B3
Application number: DE10084993T
Authority: DE
Inventors: Wen Li
Original assignee: Micron Technology Inc
Current assignee: Round Rock Research LLC
Priority date: 1999-09-02
Filing date: 2000-08-31
Publication date: 2013-03-21
Anticipated expiration: 2020-09-01
Also published as: JP4787988B2; KR100493477B1; TW546668B; GB2368947A; WO2001016957A1; JP5017708B2; US6240042B1; KR20030009292A; GB0204835D0; JP2006120311A; AU7342200A; JP2006172695A; GB2368947B; US20010014053A1; US6381194B2; JP2003508872A; DE10084993T1

Abstract

Ausgabeschaltung (19) für einen mit doppelter Datenrate arbeitenden dynamischen Speicher mit wahlfreiem Zugriff (DDR DRAM), mit: – einer DLL-Schaltung (32), die einen Eingang hat, der zum Annehmen eines externen Taktsignals (XCLK) konfiguriert ist, wobei die DLL-Schaltung (32) ein erstes internes Taktsignal (DLLF0) und ein zweites internes Taktsignal (DLLR0) liefert, und das erste und das zweite interne Taktsignal mit dem externen Taktsignal (XCLK) in vorbestimmten Zeiteinteilungsverhältnissen stehen, und – eine Daten-Strobe-Schaltung (64), die mit der DLL-Schaltung (32) verbunden ist, wobei die Daten-Strobe-Schaltung (64) zum Liefern eines eine Präambel aufweisenden Daten-Strobe-Signals (DQS) und zum Synchronisieren des Daten-Strobe-Signals (DQS) und der Präambel mit dem ersten und dem zweiten internen Taktsignal (DLLF0, DLLR0) konfiguriert ist, dadurch gekennzeichnet, dass – das erste und das zweite interne Taktsignal (DLLF0, DLLR0) verschachtelt sind, wobei die ersten und die zweiten internen Taktsignale (DLLF0, DLLR0) stabil sind und einander entgegengesetzte logische Zustände während aller...

Description

Technisches Gebiet
Die Erfindung bezieht sich auf eine Ausgabeschaltung für einen mit doppelter Datenrate arbeitenden dynamischen Speicher mit wahlfreiem Zugriff (DDR DRAM, einen mit doppelter Datenrate arbeitenden dynamischen Speicher mit wahlfreiem Zugriff (DDR DRAM, und ein Verfahren zum getakteten Auslesen von Daten aus einem mit doppelter Datenrate arbeitenden dynamischen Speicher mit wahlfreiem Zugriff (DDR DRAM).
Hintergrund der Erfindung
Oft wird gewünscht, aus IC-Schaltungen (integrierten Schaltungen) mit dynamischem Speicher mit wahlfreiem Zugriff (DRAMs) Daten auszulesen und Daten in sie hinein zu schreiben. Bei immer größer werdenden in Speicher-IC-Schaltungen gespeicherten Datenmengen und bei immer höher werdenden Taktfrequenzen zum Austausch von Daten mit Speicher-IC-Schaltungen besteht ein erhöhter Bedarf nach der Fähigkeit, Daten aus Speicher-IC-Schaltungen mit fortschreitend höherer Bandbreite auszulesen. Diesem Bedarf ist nicht leicht gerecht zu werden.
Vorhergehende Generationen von DRAM-Vorrichtungen waren zum Beispiel ein DRAM ”mit schnellem Seitenmodus” (fast page mode DRAM) und ein DRAM ”mit erweiterter Datenausgabe” (extended data output DRAM/EDO DRAM). Diese DRAMs erfassen Eingabedaten und senden Ausgabedaten bei der fallenden Flanke eines Spaltenadress-Strobe*-Signal (CAS*-Signal), wobei das ”*” ein Komplement bedeutet.
Im synchronen DRAM (SDRAM) ist der Daten-Auslösepunkt für Lese- und Schreiboperationen die steigende Flanke des Taktsignals. Diese herkömmlichen DRAMs werden als mit einfacher Datenrate arbeitende DRAM-Vorrichtungen (SDR DRAM) bezeichnet. Die Spitzenbandbreite (MBytes/s) eines SDR DRAMs verwendenden Speichersystems ist durch die folgende Gleichung gegeben (Speichersystembusbreite) × (Taktfrequenz) (1)
Wenn man bei einem SDR-DRAM-System eine höhere Spitzenbandbreite erzielen will, muss man den Taktgeber so schnell wie möglich machen und die Systembusbreite so weit wie möglich erweitern.
Der Taktgeber muss jedoch alle DRAMs im Speichersystem parallel ansteuern, was erfordert, dass eine kapazitive Last angesteuert werden muss, und es gehen Synchronisationsanforderungen damit einher. Es kann daher sein, dass höhere Taktgeschwindigkeiten in der Praxis schwierig zu erzielen sind. Eine Erhöhung der Busbreite benötigt außerdem eine größere Fläche auf der das DRAM-System haltenden Leiterplatte. Folglich ist es nicht einfach, die Spitzenbandbreite eines SDR-DRAM-Systems zu erhöhen.
DDR-DRAM-Systeme (double data rate/DDR DRAM) sind eine attraktivere Möglichkeit, eine höhere Datenrate und daher eine größere Systembandbreite zu erzielen. Bei DDR-DRAM-Systemen sind sowohl die steigenden als auch die fallenden Flanken des Taktsignals bzw. Daten-Strobe-Signals Auslösepunkte für Lese- und Schreiboperationen. DDR-DRAM-Systeme liefern daher die doppelte Spitzen-Datenrate vergleichbarer SDR-DRAM-Systeme unter Verwendung der gleichen Taktfrequenz, benötigen aber eine erhöhte Zeiteinteilungsgenauigkeit.
Um den Anforderungen einer erhöhten Zeiteinteilungsgenauigkeit gerecht zu werden, wird bei DDR-DRAM-Speichersystemen ein differentielles Taktgeberverfahren (CLK und CLK*) eingesetzt. Solche DDR-RAM-Systeme sind z. B. in ”A 64-Mbit, 640-Mbyte/s Bidirectional Data Strobed, Double-Data-Rate SDRAM with a 40 mW DLL for a 256-MByte Memory System” von Kim, C. H. et al., erschienen im IEEE Journal of Solid-State Circuits, November 1998, Band 33, Nr. 11, Seiten 1703–1710 beschrieben. In dieser Lösung, die als nächstliegender Stand der Technik für die vorliegenden Erfindung betrachtet wird, ist eine DLL-Schaltung (delay-locked-loop) mit einem externen Taktsignal getaktet und liefert interne Taktsignale, die zueinander um 90° in der Phase verschoben oder zueinander verzögert sind. Diese internen Taktsignale sind mit dem Signal einer Daten-Strobe-Schaltung gesteuert. Die Synchronisation der internen Taktsignale mit dem externen Takt über eine DLL-Schaltung ist auch aus US 5,939,913 bekannt. Ferner liefern DE 198 21 641 A1 und US 5,598,113 weitere Anregungen für praktische Ausführungen solcher Systeme.
Es besteht jedoch nach wie vor ein Bedarf nach einer Synchronisation interner Taktsignale mit Taktsignalen in den außerhalb des DDR DRAMs liegenden Schaltungen. Da außerdem Übergänge in diesen Taktsignalen, bei denen Daten übertragen werden, wesentlich häufiger auftreten als diejenigen von CAS*-Signalen in SDR DRAMs sind die Zeiteinteilungstoleranzen viel enger. Folglich müssen neue Verfahren zum Erzeugen interner Taktsignale CLK und CLK* und zum Synchronisieren dieser Taktsignale sowie Ausgabedaten mit externen Taktsignalen XCLK entwickelt werden.
Zusammenfassung der Erfindung
In einem Aspekt weist die vorliegende Erfindung eine Ausgabeschaltung für einen mit doppelter Datenrate arbeitenden dynamischen Speicher mit wahlfreiem Zugriff (DDR DRAM) auf. Die Ausgabeschaltung weist eine DLL-Schaltung (delay-locked loop) auf, deren Eingang zum Annehmen eines externen Taktsignals konfiguriert ist. Die DLL-Schaltung liefert ein erstes und ein zweites internes Taktsignal, die verschachtelt (interleaved) und mit dem externen Taktsignal synchronisiert sind. Die Ausgabeschaltung weist außerdem eine Daten-Strobe-Schaltung auf, die mit der DLL-Schaltung gekoppelt ist. Die Daten-Strobe-Schaltung liefert ein Daten-Strobe-Signal (DQS-Signal) mit einer Präambel. Die Daten-Strobe-Schaltung synchronisiert das Daten-Strobe-Signal und die Präambel mit dem ersten und zweiten internen Taktsignal. In einem weiteren Aspekt weist die Erfindung einen DDR DRAM mit einer solchen Ausgabeschaltung auf.
In einem weiteren Aspekt weist die vorliegende Erfindung ein Verfahren zum getakteten Auslesen von Daten aus einem DDR DRAM auf. Das Verfahren weist den Schritt des Vorsehens eines Datenfreischaltsignals nach einer fallenden Flanke eines ersten internen Taktsignals und vor einer steigenden Flanke eines zweiten internen Taktsignals auf. Das erste und das zweite interne Taktsignal sind verschachtelt. Das Verfahren weist außerdem die folgenden Schritte auf: Koppeln erster Daten aus einem ersten Datenfeld durch eine erste kombinatorische Logikschaltung in Reaktion auf das Datenfreischaltsignal, getaktetes Durchleiten der ersten Daten durch einen ersten Multiplexer mit dem ersten internen Taktsignal, Koppeln zweiter Daten von einem zweiten Datenfeld durch eine zweite kombinatorische Logikschaltung in Reaktion auf das Datenfreischaltsignal, getaktetes Durchleiten der zweiten Daten durch einen zweiten Multiplexer mit dem zweiten Taktsignal, Koppeln der ersten und zweiten Daten aus dem ersten und dem zweiten Multiplexer an einen Datenpuffer und Liefern eines Daten-Strobe-Signals an einen Daten-Strobe-Puffer. Das Daten-Strobe-Signal wird mit den ersten und zweiten Daten und mit dem externen Taktsignal synchronisiert.
Kurzbeschreibung der Zeichnungen
Bevorzugte Ausführungsformen der Erfindung werden im Folgenden anhand der Zeichnungen beschrieben. Es zeigt:
1 ein vereinfachtes Blockdiagramm eines DDR DRAM nach einer erfindungsgemäßen Ausführungsform,
2 ein vereinfachtes Blockdiagramm der Ausgabeschaltung des DDR DRAM von 1 nach einer erfindungsgemäßen Ausführungsform,
3 einen vereinfachten Schaltplan einer Ausführungsform des Zeiteinteilungsgenerators von 2 nach einer erfindungsgemäßen Ausführungsform,
4 einen vereinfachten Schaltplan einer Ausführungsform der Ausgabetreiber von 2 nach einer erfindungsgemäßen Ausführungsform,
5 ein vereinfachtes Zeiteinteilungsdiagramm, das eine Datenausgabeoperation mit einer Latenz von drei Zyklen und einer Burstlänge von vier Zyklen nach einer erfindungsgemäßen Ausführungsform zeigt,
6 ein vereinfachtes Zeiteinteilungsdiagramm, das eine Datenausgabeoperation mit einer Latenz von zweieinhalb Zyklen und einer Burstlänge von acht Zyklen nach einer erfindungsgemäßen Ausführungsform zeigt, und
7 ein vereinfachtes Zeiteinteilungsdiagramm, das eine Datenausgabeoperation mit einer Latenz von zwei Zyklen und einer Burstlänge von acht Zyklen nach einer erfindungsgemäßen Ausführungsform zeigt.
Beste Vorgehensweisen bei der Durchführung und Offenbarung der Erfindung
Die Erfindung umfasst Verfahren und Vorrichtungen zum Erzeugen komplementärer Taktsignale im Inneren eines DDR DRAM, die mit externen Taktsignalen zur Dateneingabe und -ausgabe synchronisiert sind. In bestimmten Ausführungsformen umfasst die Erfindung Verfahren und Vorrichtungen zum Ausgleichen von Verzögerungen zwischen Taktsignalen, die aus einer DLL-Schaltung im Inneren des DDR DRAM stammen, und dem externen Taktsignal.
Wie aus den unten erörterten Ausführungsformen klar werden wird, besteht ein Aspekt der Erfindung darin, die Längen der zur Datenausgabe vorgesehenen Datenserien (Bursts) zu verändern, zum Beispiel von einem Zwei-Byte-Burst in einen Vier- oder Acht-Byte-Burst. Ein weiterer Aspekt der Erfindung besteht darin, unterschiedliche Datenlatenzen (Pausenzeiten) mit einzubeziehen. Datenlatenz ist hier so definiert, dass damit eine Verzögerung gemeint ist, die in Taktzyklen oder Bruchteilen von Taktzyklen zwischen einer Zeit gemessen wird, zu der ein Befehl bestimmte Daten aus dem DRAM anfordert und einer Zeit, zu der aus dem DRAM ausgelesene Daten am Ausgang erscheinen. Diese Datenburstlängen- und Latenzveränderungen werden unter Verwendung von Steuersignalen vorgenommen, die Multiplexer und Taktsysteme zum Liefern von Ausgabesignalen mit spezifischen vorbestimmten Verzögerungen und in spezifischen vorbestimmten Burstlängen einstellen.
1 ist ein vereinfachtes Blockdiagramm eines DDR DRAM 10 nach einer Ausführungsform der vorliegenden Erfindung. Der DDR DRAM 10 weist Felder 12A und 12B von Speicherzellen auf, die in Zeilen (rows) und Spalten (columns) organisiert sind, sowie eine Zeilenadressschaltung 14, eine Spaltenadressschaltung 16, Erfassungsverstärker 18, Ausgabeschaltungen 19 und einen I/O-Bus 20. Der I/O-Bus 20 koppelt die Speicherfelder 12A und 12B mit (nicht gezeigten) Polen (pins) des DDR DRAM 10 und daher mit einem Prozessor 22, wie zum Beispiel einem Computer, einem Mikroprozessor oder einer anderen Datenverarbeitungsvorrichtung. In einer Ausführungsform ist der I/O-Bus 20 zwei Bytes breit und wird mit Taktgeschwindigkeiten von bis zu 200 MHz betrieben, was eine I/O-Bandbreite von 800 MBytes pro Sekunde ergibt.
Der Prozessor 22 tauscht Daten mit den Feldern 12A und 12B aus, indem Zeilenadressen an den Zeilenadressdekoder 14 und Spaltenadressdekoder 16 geliefert werden, sowie Befehle zum Konfigurieren des DDR DRAM 10 für bestimmte Datenaustauschformate, die weiter unten anhand von 2–7 eingehend erörtert werden. Wenn der Prozessor 22 Daten aus den Feldern 12A und 12B abruft, werden Befehle, Adressen und das externe Taktsignal XCLK vom Prozessor 22 durch den I/O-Bus 20 an den DDR DRAM 10 weitergeleitet. In Reaktion hierauf lesen die Erfassungsverstärker 18 Daten aus den Feldern 12A und 12B aus und leiten die Daten an die Ausgabeschaltung 19 weiter. Die Ausgabeschaltung 19 erzeugt Takt- und Zeiteinteilungssignale und verwendet diese Signale zum Synchronisieren einer Weiterleitung der Daten aus den Erfassungsverstärkern 18 durch den I/O-Bus 20 an den Prozessor 22.
2 ist ein vereinfachtes Blockdiagramm der Ausgabeschaltung 19 des DDR DRAM 10 von 1 nach einer erfindungsgemäßen Ausführungsform. Die Ausgabeschaltung 19 weist eine Taktpufferschaltung 24, einen Befehlsdekoder 26, einen Burstzähler 28, eine QED0-Generatorschaltung 30 und eine DLL-Schaltung 32 auf. Das externe Taktsignal XCLK wird an einen Eingang der Taktpufferschaltung 24 geleitet. Ein internes Taktsignal CLK wird durch die Taktpufferschaltung 24 aus dem externen Taktsignal XCLK abgeleitet. Das interne Taktsignal CLK wird an den Befehlsdekoder 26, den Burstzähler 28, die QED0-Generatorschaltung 30 und die DLL-Schaltung 32 geleitet.
Die DLL-Schaltung 32 hat Ausgänge CLK_DQ, DLLR0 und DLLF0.
DLL-Schaltungen sind außerdem in ”A Portable Digital DLL for High-Speed CMOS Interface Circuits” (”Tragbare digitale DLL-Schaltung für Hochgeschwindigkeits-CMOS-Schnittstellenschaltungen”) von B. W. Garlepp et al., in IEEE JSSC, Bd. 34, Nr. 5, Mai 1999, S. 632–644 beschrieben, das hier durch Bezugnahme mit einbezogen ist. Eine spezifisch zur Verwendung in DDR DRAMs 10 konstruierte DLL-Schaltung ist in ”A Register-Controlled Symmetrical DLL for Double-Data-Rate DRAM” (”Registergesteuerte symmetrische DLL-Schaltung für DDR DRAM”) von F. Lin et al., IEEE JSSC, Bd. 34, Nr. 4, April 1999, S. 565–568 beschrieben, das hier durch Bezugnahme mit einbezogen ist.
Die Signale DLLR0, DLLF0 und CLK_DQ sind alle so synchronisiert, dass sie definierte Phasenverschiebungen von unterschiedlichen Teilen des externen Taktsignals XCLK haben. Das Ergebnis ist, dass die Signale DLLR0, DLLF0 und CLK_DQ alle die gleiche Frequenz wie das externe Taktsignal XCLK haben, und jedes dieser Signale hat auch eine Phasen- und Verzögerungsbeziehung zum externen Taktsignal XCLK, die in einen vorbestimmten Bereich fällt, der dem bestimmten Signal eigentümlich ist.
Die Signale DLLR0 und DLLF0 sind verschachtelt, das heißt, dass DLLR0 nur dann einen logischen Zustand ”1” hat, wenn DLLF0 einen logischen Zustand ”0” hat, und DLLF0 nur dann einen logischen Zustand ”1” hat, wenn DLLR0 einen logischen Zustand ”0” hat. Übergänge von einer logischen ”1” zu einer logischen ”0” können, müssen aber nicht, zeitlich bei diesen beiden Signalen zusammen fallen, was dazu führt, dass es möglich ist, dass beide Signale während eines Teils eines Taktzyklus gleichzeitig eine logische ”0” haben. Steigende Flanken des Signals DLLR0 gehen steigenden Flanken des externen Taktsignals XCLK um eine vorbestimmte Zeit voraus. Steigende Flanken des Signals DLLF0 gehen den fallenden Flanken des externen Taktsignals XCLK um eine vorbestimmte Zeit voraus.
Der Befehlsdekoder 26 hat einen Eingang XCMD zum Annehmen von Befehlen aus Schaltungen außerhalb des DDR DRAM 10, zum Beispiel vom Prozessor 22 von 1, und hat einen Ausgang READ zum Liefern von Lesebefehlen an den Burstzähler 28 und die QED0-Generatorschaltung 30. Der Befehlsdekoder 26 liefert ebenfalls Latenzbefehle über einen Latenzbus 34. Eine Zeiteinteilungsschaltung 36 liefert einen Satz von Zeiteinteilungssignalen auf einem Zeiteinteilungsbus 38. Ein Eingang der Zeiteinteilungsschaltung 36 ist mit dem aus der DLL-Schaltung 32 kommenden Ausgang CLK_DQ verbunden. Die Zeiteinteilungsschaltung 36 weist ein Verzögerungselement 40 und einen Inverter 42 auf. Das Verzögerungselement 40 hat einen Eingang, der mit dem aus der DLL-Schaltung 32 kommenden Ausgang CLK_DQ verbunden ist, und einen Ausgang, der mit einem Inverter 42 verbunden ist.
Die Zeiteinteilungsschaltung 36 weist fünf transparente Latches 50, 52, 54, 56 und 58 auf, von denen jeder einen Dateneingang D, einen Datenausgang Q und Latch-Eingänge LAT und LAT* aufweist. Die Eingänge LAT sind mit dem aus dem Verzögerungselement 40 kommenden Ausgang verbunden, und die Eingänge LAT* sind mit dem Ausgang des Inverters 42 verbunden. Der Dateneingang D des Latchs 50 ist mit dem aus dem QED0-Generator 30 kommenden Ausgang QED0 verbunden, und der Ausgang Q des Latchs 50 ist mit dem Dateneingang D des Latchs 52 verbunden. Die Latches 52, 54, 56 und 58 sind kaskadierend geschaltet, wobei der Dateneingang D jeweils mit dem Datenausgang Q des vorhergehenden Latchs verbunden ist. Daher wird eine Reihe von Zeiteinteilungssignalen Q0, Q1, 1h, Q2, 2h und Q3 auf dem Zeiteinteilungsbus 38 geliefert. Die Zeiteinteilungssignale Q0–Q3 werden in Reaktion darauf, dass der QED0-Generator 30 das Zeiteinteilungssignal QED0 liefert, jeweils um einen halben Taktzyklus gegenüber dem vorhergehenden Zeiteinteilungssignal verzögert. Jedes der Reihe von Zeiteinteilungssignalen Q0–Q3 geht einen halben Taktzyklus, nachdem das vorhergehende Zeiteinteilungssignal auf eine logische ”1” geht, auf eine logische ”1” und kehrt einen halben Taktzyklus, nachdem das vorhergehende Taktsignal zu einer logischen ”0” zurückkehrt, auf eine logische ”0” zurück.
Wenn daher das Signal QED0 einen Impuls einer logischen ”1” mit einer vorbestimmten Länge aufweist, dann weisen entsprechende Zeiteinteilungssignale Q0–Q3 ebenfalls einen Impuls einer logischen ”1” mit der vorbestimmten Länge auf, jedoch gegenüber dem vorhergehenden Zeiteinteilungssignal um einen halben Taktzyklus verzögert. Die Reihe von Zeiteinteilungssignalen Q0–Q3 wird zusammen mit Latenzbefehlen zum Erzeugen von Ausgabezeiteinteilungssignalen verwendet, wie weiter unten anhand von 3–7 eingehender beschrieben ist.
Ein Zeiteinteilungsgenerator 60 ist mit dem Latenzbus 34 und mit dem Zeiteinteilungsbus 38 verbunden und hat Ausgänge QED, QES und QS0. Ein Datenausgabetreiber DQ DRIVER 62 hat einen Eingang, der mit dem Ausgang QED verbunden ist, und ein Ausgabe-Daten-Strobe-Treiber DQS DRIVER 64 hat Eingänge, die mit den Ausgängen QES und QS0 verbunden sind. Der Ausgang QED schaltet Daten DQ zur Ausgabe aus dem DDR DRAM 10 von 1 frei, und der Daten-Strobe-Ausgang QES schaltet die Ausgabe von Ausgabe-Daten-Strobe-Signalen DQS aus dem DDR DRAM 10 frei.
3 ist ein vereinfachter Schaltplan einer Ausführungsform des Zeiteinteilungsgenerators 60 von 2 nach einer Ausführungsform der vorliegenden Erfindung. Der Zeiteinteilungsgenerator 60 weist eine Latenzauswahlschaltung 69 auf. Die Latenzauswahlschaltung 69 weist Multiplexer MUX 70, 72, 74 und 76 auf, die jeweils Dateneingänge A und B, einen Auswahleingang S und Datenausgänge AO und BO aufweisen.
Die Datenausgänge AO der Multiplexer MUX 70, 72, 74 und 76 sind alle miteinander verbunden und liefern ein Datenfreischaltsignal LQED. Die Datenausgänge BO der Multiplexer MUX 70, 72, 74 und 76 sind alle miteinander verbunden und liefern ein Daten-Strobe-Freischaltsignal LQES. An jeden der Auswahleingänge S des Multiplexer MUX 70, 72, 74 und 76 wird ein entsprechendes Latenzauswahlsignal LATE1h, LATE2, LATE2h und LATE3 aus dem Latenzbus 34 geleitet, und nur eines der Latenzauswahlsignale setzt sich jeweils zu einer Zeit durch. Folglich ist nur einer der Multiplexer MUX 70, 72, 74 oder 76 jeweils zu einer bestimmten Zeit aktiv, und hierdurch wird die Anzahl von Taktzyklen nach einem Datenlesebefehl bestimmt, nach der Daten aus dem DDR DRAM von 1 ausgegeben werden.
In einer Ausführungsform werden an die Dateneingänge A und B der Multiplexer MUX 70, 72, 74 und 76 Zeiteinteilungssignale aus der Zeiteinteilungsschaltung 36 von 2 geleitet, wie in 3 gezeigt. Es sind auch andere Anordnungen zur Umsetzung anderer Latenzen möglich.
Der Zeiteinteilungsgenerator 60 weist auch einen Steuersignalgenerator 78 auf. Der Steuersignalgenerator 78 weist eine monostabile Schaltung 80 und Inverter 82 und 84 auf. Die monostabile Schaltung 80 hat Eingänge, an die die Signale LQES und LQED von den Multiplexern MUX 70, 72, 74 und 76 gesendet werden, und einen Ausgang, der mit einem Eingang des Inverters 82 verbunden ist. Der Inverter 82 hat einen Ausgang, der mit einem Eingang des Inverters 84 verbunden ist. Ein Ausgang des Inverters 84 liefert das Ausgangssignal QS0. Das Ausgangssignal QS0 wird zum Erzeugen eines Präambelteils des Ausgabe-Daten-Strobe-Signals SQS verwendet, wie weiter unten anhand von 5 bis 7 noch eingehender beschrieben wird.
Der Zeiteinteilungsgenerator 60 weist außerdem ein NOR-Gatter 90 und einen Inverter 92 auf. Das NOR-Gatter 90 hat einen Eingang, an den das Signal LQED gesendet wird, und einen weiteren Eingang, an den ein Signal TEST MODE gesendet wird. Das Signal TEST MODE ist normalerweise eine logische ”0”, so dass das NOR-Gatter 90 normalerweise als ein Inverter wirkt. Ein Ausgang des NOR-Gatters 90 ist mit einem Eingang des Inverters 92 verbunden. Ein Ausgang des Inverters 92 liefert das Signal QED, das die Datensignalausgabe freischaltet.
Der Zeiteinteilungsgenerator 60 weist außerdem ein NOR-Gatter 96 und einen Inverter 98 auf. Das NOR-Gatter 96 hat einen Eingang, an den das Signal LQED gesendet wird, und einen anderen Eingang, an den das Signal LQES gesendet wird. Ein Ausgang des NOR-Gatters 96 ist mit einem Eingang des Inverters 98 verbunden. Ein Ausgang des Inverters 98 liefert das Signal QES, das die Daten-Strobe-Signalausgabe freischaltet.
Die Anzahl von Elementen (z. B. Gatter, Inverter und dergleichen), die zwischen die Multiplexer MUX (70–76) und die Ausgangssignale QS0, QED und QES geschaltet sind, muss abgestimmt sein, damit entlang der Pfade für die verschiedenen Ausgangssignale im Wesentlichen identische Verzögerungen beibehalten werden können. Durch Ausbilden der Pfade unter Verwendung ähnlicher Elemente mit ähnlichem Verzögerungsverhalten über die Temperatur bleiben die Verzögerungen bei einer sich verändernden Betriebstemperatur des DDR DRAM 10 von 1 aufeinander abgestimmt.
4 ist ein vereinfachter Schaltplan einer Ausführungsform der Daten- und Daten-Strobe-Ausgabetreiber 62 und 64 von 2 nach einer Ausführungsform der vorliegenden Erfindung. Der Datenausgabetreiber 62 weist ein NAND-Gatter 110 und einen Inverter 112 auf. Das NAND-Gatter 110 hat einen Eingang, an den das Signal QES vom Zeiteinteilungsgenerator 60 von 3 gesendet wird, und einen weiteren Eingang, an den ein Signal TEST* gesendet wird. Ein Eingang des Inverters 112 ist mit einem Ausgang des NAND-Gatters 110 verbunden. Der Ausgang des NAND-Gatters liefert ein Zeiteinteilungssignal IQED*, und ein Ausgang des Inverters 112 liefert ein komplementäres Zeiteinteilungssignal IQED.
Der Datenausgabetreiber 62 weist auch ein NAND-Gatter 114 und ein NOR-Gatter 116 auf. Das NAND-Gatter 114 hat einen Eingang, an den das Signal IQED gesendet wird, und einen weiteren Eingang, an den Daten aus dem Feld 12A von 1 gesendet werden. Das NOR-Gatter 116 hat einen Eingang, an den Daten aus dem Feld 12A gesendet werden und einen weiteren Eingang, an den das Signal IQED* gesendet wird.
Der Datenausgabetreiber 62 weist auch ein NAND-Gatter 118 und ein NOR-Gatter 120 auf. Das NAND-Gatter 118 hat einen Eingang, an den das Signal IQED gesendet wird, und einen weiteren Eingang, an den Daten aus dem Feld 12B von 1 gesendet werden. Das NOR-Gatter 120 hat einen Eingang, an den Daten aus dem Feld 12B gesendet werden, und einen weiteren Eingang, an den das Signal IQED* gesendet wird.
Der Datenausgabetreiber 62 weist auch einen ersten Satz von Multiplexern 122 und 124 und einen zweiten Satz von Multiplexern 126 und 128 auf. Der erste Satz von Multiplexern 122 und 124 wird durch aus der DLL-Schaltung 32 von 2 kommende Signale DLLR0 und DLLR0* getaktet, und der zweite Satz von Multiplexern 126 und 128 wird durch aus der DLL-Schaltung 32 kommende Signale DLLF0 und DLLF0* getaktet. Für Latenzen, die eine ganze Zahl von Taktzeiträumen betragen, sind steigende Flanken der Signale DLLR0 und DLLR0* zeitlich so abgestimmt, dass sie steigenden Flanken des externen Taktsignals XCLK vorausgehen, und steigende Flanken der Signale DLLF0 und DLLF0* sind zeitlich so abgestimmt, dass sie fallenden Flanken des Signals XCLK vorausgehen. Für Latenzen, die keine ganzen Zahlen von Taktzeiträumen betragen, sind steigende Flanken der Signale DLLR0 und DLLR0* zeitlich so abgestimmt, dass sie fallenden Flanken des externen Taktsignals XCLK vorausgehen, und steigenden Flanken der Signale DLLF0 und DLLF0* sind zeitlich so abgestimmt, dass sie steigenden Flanken des Signals XCLK vorausgehen.
Ein Ausgang des NAND-Gatters 114 ist mit einem Dateneingang des Multiplexers 122 verbunden, und ein Ausgang des NOR-Gatters 116 ist mit einem Dateneingang des Multiplexers 124 verbunden. In ähnlicher Weise ist ein Ausgang des NAND-Gatters 118 mit einem Dateneingang des Multiplexers 126 und ist ein Ausgang des NOR-Gatters 120 mit einem Dateneingang des Multiplexers 128 verbunden.
Der Datenausgabetreiber 62 weist auch Inverter 130 und 132, einen DQ-Puffer 134 mit Eingängen 133 und 135 und Inverter 136 und 138 auf. Die Ausgänge der Multiplexer 122 und 126 sind miteinander und mit einem Eingang des Inverters 130 verbunden. Ein Ausgang des Inverters 130 ist mit einem Eingang des Inverters 132 verbunden. Ein Ausgang des Inverters 132 ist mit dem ersten Eingang 133 des DQ-Puffers 134 verbunden. In ähnlicher Weise sind die Ausgänge der Multiplexer 124 und 128 mit einem Eingang des Inverters 136 verbunden. Ein Ausgang des Inverters 136 ist mit einem Eingang des Inverters 138 verbunden. Ein Ausgang des Inverters 138 ist mit dem Eingang 135 des DQ-Puffers 134 verbunden.
Der Daten-Strobe-Ausgabetreiber 64 ist dem Datenausgabetreiber 62 ähnlich. Der Daten-Strobe-Ausgabetreiber 64 weist ein NAND-Gatter 150, einen Inverter 152, ein NAND-Gatter 154, ein NOR-Gatter 156, ein NAND-Gatter 158, ein NOR-Gatter 160, Multiplexer 162, 164, 166 und 168, Inverter 170 und 172, einen DQS-Puffer 174 mit Eingängen 173 und 175 und Inverter 176 und 178 auf.
Das NAND-Gatter 150 und der Inverter 152 erzeugen Zeiteinteilungssignale IQES und IQES* aus den Signalen QES und TEST*. Das NAND-Gatter 154 und das NOR-Gatter 156 haben jeweils einen Eingang, an den die Signale IQES bzw. IQES* gesendet werden, und jedes hat einen weiteren Eingang, an den das Signal QS0 gesendet wird. Das NAND-Gatter 158 und das NOR-Gatter 160 haben jeweils einen Eingang, an den das Signal IQES bzw. IQES* gesendet wird, und jedes hat einen weiteren Eingang, an dem eine logische ”1” anliegt. Ausgänge der Gatter 154 und 156 sind mit Dateneingängen der Multiplexer 162 bzw. 164 verbunden, und Ausgänge der Gatter 158 und 160 sind mit Dateneingängen der Multiplexer 166 bzw. 168 verbunden.
In Reaktion auf Taktsignale DLLR0 und DLLF0 aus der DLL-Schaltung 32 von 2, werden Ausgangssignale von den Multiplexern 164 und 168 durch Inverter 170 und 172 an den ersten Eingang 173 des DQS-Puffers 174 geleitet. In ähnlicher Weise werden Ausgangssignale von den Multiplexern 162 und 166 durch Inverter 176 und 178 an den komplementären Eingang 175 des DQS-Puffers 174 geleitet.
5 ist ein vereinfachtes Zeiteinteilungsdiagramm, das eine Datenausgabeoperation mit einer Latenz von drei Zyklen und einer Burstlänge von vier Zyklen nach einer Ausführungsform der vorliegenden Erfindung zeigt. Acht Signale sind in 5 und 6 gezeigt, die (von oben nach unten) mit XCLK, DLLR0, DLLF0, QED (5) oder LQED (6), QES, QS0, DQS und DQ bezeichnet sind. Das externe Taktsignal XCLK von 2 ist in der obersten Zeile gezeigt.
Steigende Flanken des DLL-Schaltungs-Ausgangssignals DLLR0, das unterhalb des externen Taktsignals XCLK gezeigt ist, gehen steigenden Flanken des externen Taktsignals XCLK um ungefähr 8 Nanosekunden voraus. In ähnlicher Weise gehen steigende Flanken des DLL-Schaltungs-Ausgangssignals DLLF0 den fallenden Flanken des externen Taktsignals XCLK voraus. Hierdurch wird es den Multiplexern 122 bis 128 von 4 ermöglicht, Daten an den DQ-Puffer 134 zu senden und daher an den I/O-Bus 20 von 1, ohne dass dabei eine Desynchronisation der Datenausgabe im Verhältnis zum externen Taktsignal XCLK entstünde.
Für die Datenausgabeoperation mit einer Latenz von drei Zyklen und einer Burstlänge von vier Zyklen von 5 setzt sich das LATE3-Signal durch (d. h. wird auf eine logische ”1” gesetzt) durch den Befehlsdekoder 26 von 2, wodurch es nur dem Multiplexer 76 von 3 erlaubt wird, die Zeiteinteilungssignale Q3 und Q2 zum Bilden der Signale LQED bzw. LQES hindurch zu lassen. Das Signal LQED muss die logische ”1” nach einer fallenden Flanke von DLLF0 verändern und muss ebenfalls die Veränderung in die logische ”1” vor einer nächsten steigenden Flanke von DLLR0 abgeschlossen haben, damit Daten aus den Feldern 12A und 12B mit Taktsignalen DLLR0 und DLLF0 in den Multiplexern 122, 124, 126 und 128 synchronisiert sind.
Die monostabile Schaltung 80 von 3 erzeugt das Signal QS0 aus den Signalen LQES und LQED. Das Signal QS0 wird dann von den Gattern 154 und 156 (4) im DQS-Treiber 64 (3 und 4) zum Erzeugen eines Präambelteils einer logischen ”0” des Signals DQS aus dem Ausgang des DQS-Treibers 64 verwendet, der einen Hochwiderstands-Ruhezustand hat. Folglich ändert sich das Signal DQS am Ausgang des DQS-Treibers 64 von 4 von einem Signalpegel von ungefähr 1,4 Volt im Ruhezustand auf eine logische ”0”, kurz nachdem das Signal QS0 die logische ”1” signalisiert.
Einen Taktzyklus später und synchron mit der steigenden Flanke des vierten Zyklus des externen Taktsignals XCLK fangen Datensignale DQ aus dem Ausgang des DQ-Puffers 134 von 4 und Daten-Strobe-Signale DQS aus dem Ausgang des Daten-Strobe-Puffers 174 an, aus dem DDR DRAM 10 (1) ausgegeben zu werden. Wenn der Burst von zwei Bytes aus jedem der Felder 12A und 12B (1) aus den DQ-Puffern 134 (4) getaktet ausgelesen wurde, kehren das DQ- und das DQS-Signal beide wieder in den Hochwiderstands-Ruhezustand zurück, was synchron mit der steigenden Flanke des siebten Zyklus des externen Taktsignals XCLK ist.
6 ist ein vereinfachtes Zeiteinteilungsdiagramm, das eine Datenausgabeoperation mit einer Latenz von zweieinhalb Zyklen und einer Burstlänge von acht Zyklen nach einer Ausführungsform der vorliegenden Erfindung zeigt. Das LATE2h-Signal wird vom Befehlsdekoder 26 von 2 durchgesetzt, wodurch es nur dem Multiplexer von 74 von 3 erlaubt wird, die Zeiteinteilungssignale 2h und 1h zum Bilden der Signale LQED bzw. LQES hindurch zu lassen. Die monostabile Schaltung 80 von 3 erzeugt das Signal QS0 aus den Signalen LQES und LQED, und das Signal QS0 wird zum Erzeugen der DQS-Präambel verwendet, wie anhand von 5 beschrieben, wobei jedoch die Präambel des DQS-Signals mit der fallenden Flanke des zweiten Zyklus des externen Taktsignals XCLK beginnt.
Einen Taktzyklus später und synchron mit der fallenden Flanke des dritten Zyklus des externen Taktsignals XCLK (d. h. nach zweieinhalb Taktzyklen) werden Daten DQ aus dem Ausgang des DQ-Puffers 134 von 4 aus dem DDR DRAM 10 (1) getaktet ausgelesen. Wenn der Burst von acht Bytes, vier von jedem der Felder 12A und 12B (1), mit der steigenden Flanke des siebten Zyklus des externen Taktsignals XCLK aus den DQ-Puffern 134 (4) getaktet ausgelesen wurde, kehren die Signale DQ und DQS synchron mit der fallenden Flanke des siebten Zyklus des externen Taktsignals XCLK beide in den Hochwiderstands-Ruhezustand zurück.
7 ist ein vereinfachtes Zeiteinteilungsdiagramm, das eine Datenausgabeoperation mit einer Latenz von zwei Zyklen und einer Burstlänge von acht Zyklen nach einer Ausführungsform der vorliegenden Erfindung zeigt. In 7 sind acht Signale gezeigt, die (von oben nach unten) mit XCLK, DLLR0, DLLF0, QES, QS0, DQS und DQ bezeichnet sind.
Das LATE2-Signal wird durch den Befehlsdekoder 26 von 2 durchgesetzt, wodurch es nur dem Multiplexer 72 von 3 erlaubt wird, die Zeiteinteilungssignale Q2 und Q1 zum Bilden der Signale LQED bzw. LQES hindurch zu lassen. Das Signal QS0 wird zum Erzeugen der DQS-Präambel, wie oben anhand von 5 beschrieben, gebildet und verwendet, wobei jedoch die Präambel mit der steigenden Flanke des zweiten Zyklus des externen Taktsignals XCLK beginnt.
Einen Taktzyklus später und synchron mit der steigenden Flanke des dritten Zyklus des externen Taktsignals XCLK werden Daten DQ aus dem Ausgang des DQ-Puffers 134 von 4 aus dem DDR DRAM 10 (1) getaktet ausgelesen. Wenn der Burst von vier Bytes aus jedem der Felder 12A und 12B (1) aus den DQ-Puffern 134 (4) mit der fallenden Flanke des sechsten Zyklus des externen Taktsignals XCLK getaktet ausgelesen wurde, kehren die Signale DQ und DQS synchron mit der steigenden Flanke des siebten Zyklus des externen Taktsignals XCLK beide zum Hochwiderstands-Ruhezustand zurück.
Die Beispiele der 5 bis 7 verwenden eine Präambel mit einer Länge von einem Taktzyklus. Wenn eine Präambel mit einer Länge eines halben Taktzyklus benötigt wird, kann das Eingangssignal Q2 an den Multiplexer 76 von 3 durch das Signal 2h, das Eingangssignal 1h an den Multiplexer 74 durch das Signal Q2, das Eingangssignal Q1 an den Multiplexer 72 durch das Signal 1h und das Eingangssignal QED0 an den Multiplexer 70 durch Q1 ersetzt werden. Andere Präambellängen können durch eine geeignete Auswahl von Zeiteinteilungssignalen für die Multiplexer 70, 72, 74 und 76 gewählt werden. Das Entscheidende bei allen Datenausgabeoperationen von 5 bis 7 ist, dass Signale DLLR0 und DLLF0 zum getakteten Auslesen von Daten durch die Multiplexer 122–128 und 162–168 (4) aus der DLL-Schaltung 32 von 2 und nicht aus herkömmlichen Taktsignalquellen gezogen werden. Dies ist vorteilhaft, weil die Signale DLLR0 und DLLF0 aus der DLL-Schaltung 32 ein vorbestimmtes Phasenverhältnis zum externen Taktsignal XCLK haben. Das Ergebnis ist, dass von den Signalen DLLR0 und DLLF0 getaktete Signale während der viel strengeren Zeiteinteilungsfenster gültig sind, die zum DDR-Betrieb (Betrieb mit doppelter Datenrate) und daher zur Umsetzung höherer Taktfrequenzen benötigt werden.
Ein Ableiten der Zeiteinteilungssignale Q1, 1h, Q2, 2h und Q3 aus Ausgangssignalen der DLL-Schaltung 32 ermöglicht es, dass diese Zeiteinteilungssignale während des viel engeren Zeiteinteilungsfensters gültig sind, das für den Betrieb das DDR DRAM nötig ist. Ein Ausgleich von Propagationsverzögerungen für die Zeiteinteilungssignale zur Erzeugung und Propagation des Steuersignale QES, QED, QS0 und zum Erzeugen der Signale DQ und DQS erleichtert eine Synchronisation der Signale DQ und DQS und ergibt eine robuste Temperaturnachführung der Synchronisation.
Der Zeiteinteilungsgenerator 69 und der Steuersignalgenerator 78 von 3 liefern eine einfache aber robuste Art und Weise zum Erhalten dieser Vorteile und zum Liefern von Eingabesignalen an den Datenausgabetreiber 62 und den Daten-Strobe-Ausgabe-Treiber 64 von 2 und 4. In einer Ausführungsform werden durch Garantieren, dass die Anzahl von Gattern in jedem Signalpfad die gleiche ist und dass feste Verzögerungen korrekt gewählt werden, und durch Verwenden der Zeiteinteilungssignale DLLR0 und DLLF0 aus der DLL-Schaltung 32 von 2 erhöhte Ausgaberaten zusammen mit strengeren Zeiteinteilungseinschränkungen im Verhältnis zum externen Taktsignal XCLK erzielt.

Claims

Ausgabeschaltung (19) für einen mit doppelter Datenrate arbeitenden dynamischen Speicher mit wahlfreiem Zugriff (DDR DRAM), mit: – einer DLL-Schaltung (32), die einen Eingang hat, der zum Annehmen eines externen Taktsignals (XCLK) konfiguriert ist, wobei die DLL-Schaltung (32) ein erstes internes Taktsignal (DLLF0) und ein zweites internes Taktsignal (DLLR0) liefert, und das erste und das zweite interne Taktsignal mit dem externen Taktsignal (XCLK) in vorbestimmten Zeiteinteilungsverhältnissen stehen, und – eine Daten-Strobe-Schaltung (64), die mit der DLL-Schaltung (32) verbunden ist, wobei die Daten-Strobe-Schaltung (64) zum Liefern eines eine Präambel aufweisenden Daten-Strobe-Signals (DQS) und zum Synchronisieren des Daten-Strobe-Signals (DQS) und der Präambel mit dem ersten und dem zweiten internen Taktsignal (DLLF0, DLLR0) konfiguriert ist, dadurch gekennzeichnet, dass – das erste und das zweite interne Taktsignal (DLLF0, DLLR0) verschachtelt sind, wobei die ersten und die zweiten internen Taktsignale (DLLF0, DLLR0) stabil sind und einander entgegengesetzte logische Zustände während aller Übergänge des Taktsignals (XCLK) zwischen verschiedenen logischen Zuständen aufweisen, – wobei die DLL-Schaltung (32) das erste interne Taktsignal (DLLF0) von dem externen Taktsignal (XCLK) ableitet, wobei das erste interne Taktsignal (DLLF0) eine steigende Flanke hat, die einer fallenden Flanke des externen Taktsignals (XCLK) vorausgeht, wenn eine Latenz einer ganzen Zahl von Taktzyklen ausgewählt wird; und – das erste interne Taktsignal (DLLF0) eine steigende Flanke hat, die einer steigenden Flanke des externen Taktsignals (XCLK) vorausgeht, wenn eine Latenz keiner ganzen Zahl von Taktzyklen ausgewählt wird, – wobei die DLL-Schaltung (32) das zweite interne Taktsignal (DLLR0) vom externen Taktsignal (XCLK) ableitet, wobei das zweite interne Taktsignal (DLLF0) eine steigende Flanke hat, die einer steigenden Flanke des externen Taktsignals (XCLK) vorausgeht, wenn eine Latenz einer ganzen Zahl von Taktzyklen ausgewählt wird, und – das zweite interne Taktsignal (DLLR0) eine steigende Flanke hat, die einer fallenden Flanke des externen Taktsignals (XCLK) vorausgeht, wenn eine Latenz keiner ganzen Zahl von Taktzyklen ausgewählt wird.
Ausgabeschaltung nach Anspruch 1, dadurch gekennzeichnet, dass jedes der ersten und zweiten internen Taktsignale (DLLF0 und DLLR0) in einen anderen logischen Zustand nach jedem Übergang des externen Taktsignals (XCLK) zwischen verschiedenen logischen Zuständen übergeht.
Ausgabeschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Daten-Strobe-Schaltung (64) aufweist: – ein erstes Paar Multiplexer (166, 168), die zur Taktung durch das erste der internen Taktsignale (DLLF0) konfiguriert ist, – ein zweites Paar Multiplexer (162, 164), die zur Taktung mit dem zweiten der internen Taktsignale (DLLR0) konfiguriert ist, und – eine kombinatorische Logikschaltung (154, 156, 158, 160), die Eingänge hat, an die Zeiteinteilungssignale gesendet werden, und Ausgänge, die mit Eingängen des ersten und des zweiten Paares (166, 168 und 162, 164) von Multiplexern verbunden sind.
Ausgabeschaltung nach Anspruch 3, dadurch gekennzeichnet, dass die Daten-Strobe-Schaltung (64) weiter aufweist: – Verzögerungsausgleichsschaltungen (170, 172, 176, 178), die Eingänge haben, an die Ausgangssignale aus den ersten und zweiten Multiplexern (166, 168 und 162, 164) gesendet werden, und die Ausgänge aufweisen, und – eine Ausgabepufferschaltung (174), die komplementäre Eingänge hat, an die die Ausgangssignale der Verzögerungsausgleichsschaltungen (170, 172, 176, 178) geleitet werden, und einen Ausgang, der zum Liefern eines Ausgabe-Daten-Strobe-Signals (SQS) konfiguriert ist.
Ausgabeschaltung nach Anspruch 4, dadurch gekennzeichnet, dass die Verzögerungsausgleichsschaltungen (170, 172, 176, 178) eine kombinatorische Logikschaltung aufweisen.
Ausgabeschaltung nach Anspruch 1, gekennzeichnet durch eine Datenausgabeschaltung (62), die zum Annehmen eines Eingangssignals von einem ersten und einem zweiten Feld (12A und 12B) von Speicherzellen konfiguriert ist, wobei die Datenausgabeschaltung (62) mit der DLL-Schaltung (32) verbunden ist und zur Synchronisation von Daten aus dem ersten und dem zweiten Feld (12A und 12B) von Speicherzellen mit dem ersten und dem zweiten internen Taktsignal (DLLF0, DLLR0) konfiguriert ist.
Ausgabeschaltung nach Anspruch 4, dadurch gekennzeichnet, dass die Verzögerungsausgleichsschaltungen (170, 172, 176, 178) jeweils in Reihe geschaltete Inverter aufweisen.
Ausgabeschaltung nach Anspruch 7, dadurch gekennzeichnet, dass die Verzögerungsausgleichsschaltungen (170, 172, 176, 178) jeweils einen ersten Inverter und einen zweiten Inverter aufweisen, die in Reihe geschaltet sind.
Ausgabeschaltung nach Anspruch 1, gekennzeichnet durch einen Zeiteinteilungsgenerator (60) mit: – einer Gruppe von Multiplexern (70, 72, 74, 78), die Dateneingänge, Auswahleingänge und Datenausgänge haben, – einem Latenzauswahlbus (34), der zum Aktivieren eines ausgewählten der Gruppe von Multiplexern (70, 72, 74, 78) ein Latenzauswahlsignal (LATE1h, LATE2, LATE2h, LATE3) an einen entsprechenden Auswahleingang an einem der Gruppe von Multiplexem sendet, – einem Zeiteinteilungsbus (38), der zum Liefern einer Reihe von Zeiteinteilungsimpulsen konfiguriert ist, wobei die Reihe von Zeiteinteilungsimpulsen verglichen mit einem nächsten Zeiteinteilungsimpuls in der Reihe jeweils um einen halben Taktzyklus verzögert wird, wobei jeweils einer eines Paares von Zeiteinteilungsimpulsen um eine Verzögerung von einem Taktzyklus getrennt wird, die an entsprechende Dateneingänge der Multiplexer (70, 72, 74, 78) geleitet werden, – einer kombinatorischen Logikschaltung (80, 82, 84), die Eingänge hat, die jeweils mit den Datenausgängen der Multiplexer (70, 72, 74, 78) verbunden sind, zum Liefern eines einen Taktzyklus langen Impulses zum Bilden eines Daten-Strobe-Präambelsignals, und – einer kombinatorischen Logikschaltung (96, 98), die einen Eingang hat, der zum Empfangen eines späteren des Paares von Zeiteinteilungsimpulsen durch den ausgewählten der Multiplexer zum Liefern eines Daten-Strobe-Freischaltsignals verschaltet ist.
Ausgabeschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Datenausgabeschaltung (62) aufweist: – ein erstes Paar Multiplexer (126, 128), die zur Taktung durch das erste der internen Taktsignale konfiguriert ist; – ein zweites Paar Multiplexer (122, 124), die zur Taktung mit dem zweiten der internen Taktsignale konfiguriert ist. – eine kombinatorische Logikschaltung (114, 116, 118, 120), die Eingänge hat, an die Zeiteinteilungssignale geleitet werden und die mit einem Paar Speicherzellenfelder (12A, 12B) verbunden sind, und die Ausgänge aufweisen, die zum Liefern von Daten aus einem ersten des Paares von Speicherzellenfelder (12A) an Eingänge der ersten Paares von Multiplexern (126, 128) und zum Liefern von Daten aus einem zweiten des Paares von Speicherzellenfeldern (12B) an das zweite Paar von Multiplexern (122, 124) konfiguriert sind, – Verzögerungsausgleichsschaltungen (130, 132, 136, 138), die Eingänge haben, an die jeweils die Ausgangssignale vom ersten und vom zweiten Multiplexer (122, 124, 126, 128) gesendet werden, und die Ausgänge aufweisen, und – eine Ausgabepufferschaltung (134), die komplementäre Eingänge hat, an die Ausgangssignale der Verzögerungsausgleichsschaltungen (130, 132, 136, 138) geleitet werden, und die Ausgänge hat, die abwechselnd Daten vom ersten und vom zweiten Speicherzellenfeld (12A, 12B) liefern.
Ausgabeschaltung nach Anspruch 6, dadurch gekennzeichnet, dass die Datenausgabeschaltung (62) zum abwechselnden Liefern von Daten vom ersten und vom zweiten Speicherzellenfeld (12A, 12B) während entsprechender Zyklen des Daten-Strobe-Signals (DQS) konfiguriert ist.
Mit doppelter Datenrate arbeitender dynamischer Speicher mit wahlfreiem Zugriff (DDR DRAM), mit: – einem ersten Feld (12B) von Speicherzellen, die in Zeilen und Spalten angeordnet sind, – einem zweiten Feld (12A) von Speicherzellen, die in Zeilen und Spalten angeordnet sind, – einem Zeilendekoder (14), der mit Reihen des ersten und zweiten Felds (12A, 12B) von Speicherzellen verbunden ist, – einem Spaltendekoder (16), der mit Spalten des ersten und zweiten Felds (12A, 12B) von Speicherzellen verbunden ist, – einem I/O-Bus (20), der mit Polen des Speichers und mit den Reihen- und Spaltendekodern verbunden ist, – Erfassungsverstärkern (18), die mit dem ersten und dem zweiten Feld (12A, 12B) von Speicherzellen verbunden sind, und – einer Ausgabeschaltung (19) nach einem der vorhergehenden Ansprüche, wobei die Ausgabeschaltung Eingänge (19) hat, die mit den Erfassungsverstärkern (18) verbunden sind, und Ausgänge, die mit dem I/O-Bus (20) verbunden sind.
Verfahren zum getakteten Auslesen von Daten aus einem mit doppelter Datenrate arbeitenden dynamischen Speicher (10) mit wahlfreiem Zugriff (DDR DRAM), mit den folgenden Schritten: – Ableiten eines ersten internen Taktsignals (DLLF0) von einem externen Taktsignal (XCLK) unter Verwendung einer DLL-Schaltung (32), wobei das erste interne Taktsignal (DLLF0) eine steigende Flanke hat, die einer fallenden Flanke des externen Tatsignals (XCLK) vorausgeht, wenn eine Latenz einer ganzen Zahl von Taktzyklen ausgewählt wird, und – das erste interne Taksignal (DLLF0) eine steigende Flanke hat, die einer steigenden Flanke des externen Taktsignals (XCLK) vorausgeht, wenn eine Latenz keiner ganzen Zahl von Taktzyklen ausgewählt wird, – Ableiten eines zweiten internen Taktsignals (DLLR0) von dem externen Taktsignal (XCLK) unter Verwendung der DLL-Schaltung (32), wobei das zweite interne Taktsignal (DLLF0) eine steigende Flanke hat, die einer steigenden Flanke des externen Taktsignals (XCLK) vorausgeht, wenn eine Latenz einer ganzen Zahl von Taktzyklen ausgewählt wird, und – das zweite interne Taktsignal (DLLR0) eine steigende Flanke hat, die einer fallenden Flanke des externen Taktsignals (XCLK) vorausgeht, wenn eine Latenz keiner ganzen Zahl von Taktzyklen ausgewählt wird, – Vorsehen eines Datenfreischaltsignals (IQED) nach einer fallenden Flanke eines ersten internen Taktsignals (DLLF0) und vor einer steigenden Flanke des zweiten internen Taktsignals (DLLR0), wobei das erste und das zweite interne Taktsignal verschachtelt sind und die ersten und zweiten internen Taktsignale (DLLF0, DLLR0) stabil sind und einander entgegengesetzte logische Zustände während aller Übergänge eines externen Taktsignals (XCLK) zwischen verschiedenen logischen Zuständen aufweisen, – Koppeln erster Daten von einem ersten Feld (12A) von Speicherzellen durch eine erste kombinatorische Logikschaltung (118, 120) in Reaktion auf das Datenfreischaltsignal (DLLF0), – getaktetes Durchleiten der ersten Daten durch einen ersten Multiplexer (126) mit dem ersten internen Taktsignal (DLLF0), – Koppeln zweiter Daten von einem zweiten Feld (12B) von Speicherzellen durch eine zweite kombinatorische Logikschaltung (114, 116) in Reaktion auf das Datenfreischaltsignal (IQED), – getaktetes Durchleiten der zweiten Daten durch einen zweiten Multiplexer (122) mit dem zweiten internen Taktsignal (DLLR0), – Koppeln der ersten und zweiten Daten vom ersten und zweiten Multiplexer (126, 122) an einen Datenpuffer (134); und – Vorsehen eines Daten-Strobe-Signals (DQS) an einen Daten-Strobe-Puffer (174), wobei das Daten-Strobe-Signal (DQS) mit den ersten und zweiten Daten und mit dem externen Taktsignal (XCLK) synchronisiert ist.
Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass jedes der ersten und zweiten internen Taktsignale (DLLF0 und DLLR0) in einen anderen logischen Zustand nach jedem Übergang des externen Taktsignals (XCLK) zwischen verschiedenen logischen Zuständen übergeht.
Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass das Koppeln der ersten und zweiten Daten an einen Datenpuffer (134) ein Koppeln der ersten und zweiten Daten durch logische Elemente (130, 132, 136, 138) zum Vorsehen eines vorbestimmten Verzögerungszeitraums einschließt.
Verfahren nach Anspruch 13, bei dem das Vorsehen eines Daten-Strobe-Signals (DQS) aufweist: – Vorsehen eines Daten-Strobe-Freischaltsignals (IQES) nach der fallenden Flanke des ersten internen Taktsignals (DLLF0) und vor der steigenden Flanke des zweiten internen Taktsignals (DLLR0), – getaktetes Durchleiten des Daten-Strobe-Freischaltsignals (IQES) durch einen dritten Multiplexer (166) mit dem ersten internen Taktsignal (DLLF0), – getaktetes Durchleiten des Daten-Strobe-Freischaltsignals (IQES) durch einen vierten Multiplexer (162) mit dem zweiten internen Taktsignal (DLLR0), – Koppeln der Ausgaben vom dritten und vierten Multiplexer (166, 162) an einen Daten-Strobe-Puffer (174) zum Liefern des Daten-Strobe-Signals (DQS), wobei das Daten-Strobe-Signal (DQS) mit den ersten und zweiten Daten synchronisiert ist und zum externen Taktsignal (XCLK) ein vorbestimmtes Verhältnis hat.
Verfahren nach Anspruch 16, gekennzeichnet durch die weiteren Schritte: – Koppeln des Datenfreischaltsignals an einen ersten Eingang einer monostabilen Schaltung (80), – Koppeln des Daten-Strobe-Freischaltsignals an einen zweiten Eingang der monostabilen Schaltung (80), – Erzeugen eines Impulses mit einer Impulsbreite eines Taktzyklus durch die monostabile Schaltung (80), wenn das Daten-Strobe-Freischaltsignal und die Datenfreischaltsignale unterschiedliche logische Zustände aufweisen, – Koppeln des Impulses durch logische Elemente zum Vorsehen eines vorbestimmten Verzögerungszeitraums, und – Koppeln des Impulses von den logischen Elementen an den Daten-Strobe-Puffer (174) zum Erzeugen einer Präambel für das Daten-Strobe-Signal (DQS).