KR100927395B1

KR100927395B1 - 데이터 인 스트로브 신호 발생 장치

Info

Publication number: KR100927395B1
Application number: KR1020030027000A
Authority: KR
Inventors: 박경욱
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-04-29
Filing date: 2003-04-29
Publication date: 2009-11-19
Also published as: KR20040095967A

Abstract

본 발명의 데이터 인 스트로브 신호 발생 장치는, 딜레이 회로를 없애고, 테스트 모드 클럭 신호를 적용하여 데이터 클럭 신호를 최적화함으로써, 불량 펄스의 발생을 방지하고, 이를 통하여 DRAM 설계 시 발생하는 치명적인 불량을 감소시키는 데이터 인 스트로브 신호 발생 장치를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 읽기 명령을 반영하는 복수개의 신호를 생성하는 코딩부; 기본 클럭 신호 및 테스트 모드 클럭 신호를 입력받고, 상기 테스트 모드 클럭 신호에 따라 상기 기본 클럭 신호의 딜레이량을 조절한 데이터 클럭 신호를 생성하는 클럭 조정부; 및 상기 클럭 조정부에서 출력된 상기 데이터 클럭 신호를 기준으로 상기 코딩부의 복수개의 출력 신호의 논리 단계를 반영하는 복수개의 데이터-인 스트로브 신호를 생성하는 신호 생성부를 포함한다.

데이터-인 스트로브 신호, 센스 앰프, DRAM

Description

데이터 인 스트로브 신호 발생 장치{APPARATUS FOR GENERATING DATA-IN STROBE SIGNAL}

도 1은 종래의 데이터 인 스트로브 신호 발생 장치를 나타낸 회로도,

도 2a 및 도 2b는 종래의 데이터 인 스트로브 신호 발생 장치의 동작을 나타낸 파형도,

도 3은 본 발명의 일 실시예에 의한 데이터 인 스트로브 신호 발생 장치를 나타낸 회로도,

도 4는 상술한 본 발명의 일 실시예에 의한 데이터 인 스트로브 신호 발생 장치의 동작은 나타낸 파형도.

* 도면의 주요 부분에 대한 부호의 설명 *

310 : 코딩부 320 : 클럭 조정부

330 : 신호 생성부

본 발명은 데이터 인 스트로브 신호 발생 장치에 관한 것으로, 특히, DRAM 설계에 있어서 쓰기(Write) 동작 시의 데이터-인 스트로브 신호를 발생하는 데이터 인 스트로브 신호 발생 장치에 관한 것이다.

도 1은 종래의 데이터 인 스트로브 신호 발생 장치를 나타낸 회로도로서, ×4, ×8 및 ×16 동작 여부에 따라 선택되는 최종 출력 신호의 개수를 결정하는 제1 어드레스 신호(A) 및 제2 어드레스 신호(D)를 입력받고, 테스트 모드 신호(B)를 입력받으며, ×16 동작 신호(C) 및 ×8 동작 신호(E)를 입력받고, 이러한 신호를 코드화하여 복수개의 신호로서 출력하는 코딩부(110); 데이터 입출력 시 활성화되는 데이터 클럭 신호(F)를 입력받아 지연시킨 후 출력하는 딜레이부(120); 및 코딩부(110)의 복수개의 출력 신호 및 딜레이부(120)에서 출력된 클럭 신호를 입력받아 복수개의 데이터-인 스트로브 신호(K)를 생성하는 신호 생성부(130)를 포함한다.

도 2a 및 도 2b는 종래의 데이터 인 스트로브 신호 발생 장치의 동작을 나타낸 파형도로서, 도 2a는 긴 클럭 신호가 적용된 경우이고, 도 2b는 짧은 클럭 신호가 적용된 경우이다. 즉, 도 2a 및 도 2b를 참조하면, 데이터 클럭 신호(F) 및 코딩부(110)의 복수개의 출력 신호(G,H,I,J)가 제2 논리 단계(High)인 구간에서만 데이터-인 스트로브 신호(K)의 활성화된 펄스가 생성되는데, 복수개의 출력 신호(G,H,I,J)가 제2 논리 단계(High)인 구간에서는 필요한 데이터만 생성되어야 한다.

그러나, 상술한 종래의 데이터 인 스트로브 신호 발생 장치에 의하면, 데이 터 클럭 신호(F)가 짧은 클럭 신호로 변환되면 원하지 않는 데이터-인 스트로브 펄스(불량 펄스)가 나타내게 되어 DRAM 설계 시 치명적인 불량으로 나타나는 문제점이 있다.

상기 문제점을 해결하기 위하여 안출된 본 발명은, 딜레이 회로를 없애고, 테스트 모드 클럭 신호를 적용하여 데이터 클럭 신호를 최적화함으로써, 불량 펄스의 발생을 방지하고, 이를 통하여 DRAM 설계 시 발생하는 치명적인 불량을 감소시키는 데이터 인 스트로브 신호 발생 장치를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명의 데이터 인 스트로브 신호 발생 장치는, 읽기 명령을 반영하는 복수개의 신호를 생성하는 코딩부; 기본 클럭 신호 및 테스트 모드 클럭 신호를 입력받고, 상기 테스트 모드 클럭 신호에 따라 상기 기본 클럭 신호의 딜레이량을 조절한 데이터 클럭 신호를 생성하는 클럭 조정부; 및 상기 클럭 조정부에서 출력된 상기 데이터 클럭 신호를 기준으로 상기 코딩부의 복수개의 출력 신호의 논리 단계를 반영하는 복수개의 데이터-인 스트로브 신호를 생성하는 신호 생성부를 포함한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.

먼저, 도 3은 본 발명의 일 실시예에 의한 데이터 인 스트로브 신호 발생 장치를 나타낸 회로도로서, 이러한 본 발명의 데이터 인 스트로브 신호 발생 장치는, 코딩부(310), 클럭 조정부(320) 및 신호 생성부(330)를 포함한다.

코딩부(310)는, ×4, ×8 및 ×16 동작 여부에 따라 선택되는 최종 출력 신호의 개수를 결정하는 제1 어드레스 신호(A) 및 제2 어드레스 신호(D)를 입력받고, 테스트 모드 신호(B)를 입력받으며, ×16 동작 신호(C) 및 ×8 동작 신호(E)를 입력받고, 이러한 신호를 코드화하여 복수개의 신호로서 출력하는 역할을 한다. 여기서, 상기 ×16 동작 신호(C) 및 상기 ×8 동작 신호(E)가 모두 제1 논리 단계(Low)이면 ×4로 동작하고, 상기 ×16 동작 신호(C)가 제2 논리 단계(High)이고 상기 ×8 동작 신호(E)가 제1 논리 단계(Low)이면 ×16으로 동작하며, 상기 ×16 동작 신호(C)가 제1 논리 단계(Low)이고, 상기 ×8 동작 신호(E)가 제2 논리 단계(High)이면 ×8로 동작하게 된다.

또한, 클럭 조정부(320)는, 기본 클럭 신호(CLK) 및 테스트 모드 클럭 신호(Tclk)를 입력받고, 상기 테스트 모드 클럭 신호(Tclk)에 따라 상기 기본 클럭 신호(CLK)의 딜레이량을 조절한 데이터 클럭 신호(DCLK)를 생성하며, 상기 데이터 클럭 신호(DCLK)를 후술하는 신호 생성부(330)에 출력하는 역할을 한다. 여기서, 상기 클럭 조정부(320)에 관하셔 상세히 설명하면 다음과 같다.

상기 클럭 조정부(320) 내에 장착된 클럭 버퍼(321)는, 상기 기본 클럭 신호(CLK) 및 지연 클럭 신호를 입력받고, 상기 기본 클럭 신호(CLK) 및 상기 지연 클럭 신호를 참조하여 상기 데이터 클럭 신호(DCLK)를 생성하는 역할을 한다.

또한, 상기 클럭 조정부(320) 내에 장착된 딜레이부(322)는, 상기 클럭 버퍼(321)로부터 상기 데이터 클럭 신호(DCLK)를 입력받아 지연시켜 상기 지연 클럭 신호로서 출력하는 역할을 한다.

한편, 신호 생성부(330)는, 상기 코딩부(310)의 복수개의 출력 신호 및 상기 클럭 조정부(320)에서 출력된 상기 데이터 클럭 신호(DCLK)를 입력받아 복수개의 데이터-인 스트로브 신호(K)를 생성하는 역할을 한다.

도 4는 상술한 본 발명의 일 실시예에 의한 데이터 인 스트로브 신호 발생 장치의 동작은 나타낸 파형도로서, 이를 참조하여 본 발명의 데이터 인 스트로브 신호 발생 장치의 동작에 관하여 설명하면 다음과 같다.

도 4를 참조하면, 읽기 명령(write command)이 2회 입력되는데, 이 때, 제1 어드레스 신호(A) 및 제2 어드레스 신호(D)의 상태 정보가 지정된다. 여기서, 제1 어드레스 신호(A) 및 제2 어드레스 신호(D)가 각각 제1 논리 단계(Low) 및 제2 논리 단계(High)일 때 및 모두 제1 논리 단계(Low)일 때 읽기 동작이 수행되는 상태라고 지정되면, 코딩부(310)의 유효한 출력 신호(G,I)가 제1 어드레스 신호(A) 및 제2 어드레스 신호(D)가 각각 제1 논리 단계(Low) 및 제2 논리 단계(High)일 때 및 모두 제1 논리 단계(Low)일 때 데이터-인 스트로브 신호(K0, K2)에 반영된다. 읽기 명령(write command) 입력 후 2클럭이 지난 경우에 데이터-인 스트로브 신호(K0~K3)가 생성된다고 가정할 때, 2개의 연속적인 읽기 명령(write command)을 입력시키면 유효한 데이터-인 스트로브 신호(K0~K3)가 생성되고, 이후에, 이러한 데이터-인 스트로브 신호(K0~K3)는 입출력 센스 앰프에 입력되어 데이터를 메모리 셀에 저장하도록 한다. 즉, 도 2b와 비교해 보면, 테스트 모드 클럭 신호(Tclk)를 사용하여 데이터 클럭 신호(F)의 펄스 폭을 조정함으로써, 불량 펄스가 발생이 방지되는 것을 알 수 있다.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.

본 발명은 딜레이 회로를 생략함으로써, 레이아웃(layout) 면적을 줄이는 동시에, 테스트 모드 클럭 신호를 적용하여 데이터 클럭 신호를 최적화함으로써, 불량 펄스의 발생을 방지하고, 이를 통하여 DRAM 설계 시 발생하는 치명적인 불량을 감소시키는 장점이 있다.

Claims

읽기 명령을 반영하는 복수개의 신호를 생성하는 코딩부;

기본 클럭 신호 및 테스트 모드 클럭 신호를 입력받고, 상기 테스트 모드 클럭 신호에 따라 상기 기본 클럭 신호의 딜레이량을 조절한 데이터 클럭 신호를 생성하는 클럭 조정부; 및

상기 클럭 조정부에서 출력된 상기 데이터 클럭 신호를 기준으로 상기 코딩부의 복수개의 출력 신호의 논리 단계를 반영하는 복수개의 데이터-인 스트로브 신호를 생성하는 신호 생성부

를 포함하는 것을 특징으로 하는 데이터 인 스트로브 신호 발생 장치.
제1항에 있어서,

상기 클럭 조정부는,

상기 기본 클럭 신호 및 지연 클럭 신호를 참조하여 상기 데이터 클럭 신호를 출력하는 클럭 버퍼; 및

상기 데이터 클럭 신호를 입력받아 지연시켜 상기 지연 클럭 신호로서 출력하는 딜레이부

를 포함하는 것을 특징으로 하는 데이터 인 스트로브 신호 발생 장치.