KR20030009292A - 아날로그 정보 전송용 장치 - Google Patents

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Abstract

출력 데이터 및 데이터 스트로브 신호 동기화를 위한 방법 및 장치는 외부 클럭과 동기화되는 DDR DRAM의 내부 삽입 클럭 신호를 이용한다. DDR DRAM에 대해 내부적인 지연 동기화 루프는 외부 클럭 신호에 대해 동기화되고, 내부 삽입형 클럭 신호를 발생시킨다. 내부 삽입형 클럭 신호는 대기시간 및 버스트 길이 선택 신호에 연결되는 타이밍 회로를 통해 전파함에 따라 외부 클럭 신호와 지연 일치된다. 지연 동기화 루프로부터 클럭 신호를 이용하여 데이터 스트로브 신호가 발생되며, 내부 삽입형 클럭 신호와 동기화된다. 데이터 스트로브 신호와 데이터는 외부 클럭 신호와 정해진 지연 관계를 가지는 출력 데이터 및 데이터 스트로브 신호를 제공하도록 비교할만한 숫자와 종류의 지연 요소를 가지는 경로를 통해 연결된다.

Description

아날로그 정보 전송용 장치{APPARAUTS FOR ANALOGUE INFORMATION TRANSFER}
DRAM 집적 회로(IC)로부터 데이터를 판독하거나 기록하는 경우가 자주 있다. 각 메모리 IC에 저장되는 데이터의 양이 증가함에 따라, 그리고 메모리 IC와 데이터를 교환하는 소자에 대한 클럭 주파수가 증가함에 따라, 매우 높은 대역폭을 가지는 메모리 IC로부터 데이터를 판독할 필요성이 점차 증가하고 있다. 이 필요성은 쉽게 얻을 수 있는 것이 아니다.
이전 세대의 DRAM 소자들은 고속 페이지 모드 DRAM과 확장형 데이터 출력 (EDO) DRAM을 포함하였다. 이 DRAM들은 입력 데이터를 캡쳐하고 열 주소 스트로브*(CAS*) 신호의 하강부에서 출력 데이터를 구동한다. 이때 "*"는 여수(complement)를 의미한다.
동기식 DRAM(SDRAM)에서, 판독 및 기록용 데이터 트리거 포인트는 클럭 신호의 상승부이다. 이 기존의 DRAM들은 단일 데이터 레이트(SDR) DRAM 소자로 불린다. SDR DRAM을 이용한 메모리 시스템의 피크 대역폭(메가바이트/초)은 다음과 같이 주어진다.
(메모리 시스템 버스 폭) X (클럭 주파수) (방정식 1)
SDR DRAM으로부터 더 높은 피크의 대역폭을 얻으려면, 가능한 클럭을 빠르게 하여야 하고 시스템 버스 폭을 가능한 넓혀야 한다.
그러나, 클럭 드라이버는 메모리 시스템 내 모든 DRAM을 병렬로 구동하여야 한다. 이는 충전적 부하의 구동을 필요로하고 동기식 요구사항을 포함한다. 따라서, 클럭 속도를 높이는 것은 현실적으로 어렵다. 추가적으로, 버스 대역폭을 증가시키려면, DRAM 시스템을 유지시키는 회로 보드 상의 면적이 더 커야 한다. 그 결과, SDR DRAM 시스템의 피크 대역폭을 증가시킨다는 것이 결코 용이하지 않다.
DDR DRAM 시스템은 더 빠른 데이터 속도를 얻는, 따라서 더 큰 시스템 대역폭을 얻는 보다 매력적인 방식이다. DDR DRAM 시스템에서, 클럭 신호나 데이터 스트로브의 상승부와 하강부는 판독 및 기록에 대한 트리거 포인트이다. DDR DRAM 시스템은 따라서 동일한 클럭 주파수를 이용하여 비교할만한 SDR DRAM의 피크 데이터 속도를 두배로 제공하지만, 타이밍 정확성이 향상되어야 할 것을 요구한다.
타이밍 정확도 향상을 처리하기 위해 차등 클럭(CLK와 CLK*) 기법이 DDR DRAM 메모리 시스템에 사용된다. 그러나, DDR DRAM에 대해 외부 회로의 클럭 신호에 내부 클럭 신호를 동기화시킬 필요가 여전히 있다. 더욱이, 데이터가 전달되는 이 클럭 신호의 전송이 SDR SRAM의 CAS* 신호의 경우보다 더 자주 나타나기 때문에, 타이밍 허용한계가 보다 엄격하다. 그 결과, 내부 클럭 신호 CLK CLK*를 발생시키는 새 접근법을 개발하고 이 클럭 신호들 및 출력 데이터를 외부 클럭 신호XCLK와 동기화시킬 필요가 있다.
본 발명은 DDR(더블 데이터 레이트) DRAM 용 출력 회로, DDR DRAM, DDR DRAM으로부터의 데이터 클럭 방법, 그리고 데이터 스트로브 신호 제공 방법에 관한 것이다.
도 1은 본 발명의 한 실시예에 따른 DDR DRAM의 단순화된 블록도표.
도 2는 본 발명의 한 실시예에 따른 도 1의 DDR DRAM의 출력 회로의 단순화된 블록도표.
도 3은 본 발명의 한 실시예에 따른 도 2의 타이밍 발생기 실시예의 단순화된 도면.
도 4는 본 발명의 한 실시예에 따른 도 2의 출력 드라이버 실시예의 단순화된 도면.
도 5는 본 발명의 한 실시예에 따른 대기시간 3, 버스트 길이 4의 데이터 출력 연산을 도시하는 단순화된 타이밍 도표.
도 6은 본 발명의 한 실시예에 따른 대기시간 2.5, 버스트 길이 8의 데이터 출력 연산을 도시하는 단순화된 타이밍 도표.
도 7은 본 발명의 한 실시예에 따른 대기시간 2, 버스트 길이 8의 데이터 출력 연산을 도시하는 단순화된 타이밍 도표.
한 태양에서, 발명은 DDR DRAM에 대한 출력 회로를 포함한다. 출력 회로는 외부 클럭 신호를 수용하도록 구성되는 입력을 가지는 지연 동기화 루프(delay-locked loop)를 포함한다. 지연 동기화 루프는 제 1, 2 내부 클럭 신호를 제공하며, 이 두 신호는 중간에 삽입되어 외부 클럭 신호와 동기화된다. 출력 회로는 지연 동기화 루프에 연결되는 데이터 스트로브 회로를 또한 포함한다. 데이터 스트로브 회로는 프리앰블을 포함한 데이터 스트로브 신호를 제공한다. 데이터 스트로브 회로는 데이터 스트로브 신호와 프리앰블을 제 1, 2 내부 클럭 신호와 동기화시킨다. 또다른 태양에서, 발명은 이러한 출력 회로를 포함한 DDR DRAM(Double Data Rate Dynamic Random Access Memory)을 포함한다.
또다른 태양에서, 본 발명은 DDR DRAM으로부터 데이터를 클럭하는 방법을 포함한다. 이 방법은 제 1 내부 클럭 신호의 하강부 다음, 그리고 제 2 내부 클럭 신호의 상승부 이전에, 데이터 동작 신호를 제공하는 단계를 포함한다. 제 1, 2 내부 클럭 신호가 사이에 삽입된다. 이 방법은 제 1 데이터 배열로부터 제 1 조합 로직을 통해 데이터 동작 신호에 따라 제 1 데이터를 연결하고, 제 1 데이터를 제 1 멀티플렉서를 통해 제 1 내부 클럭 신호로 클럭하며, 제 2 데이터 배열로부터 제 2 조합 로직을 통해 데이터 동작 신호에 따라 제 2 데이터를 연결하고, 제 2 데이터를 제 2 멀티플렉서를 통해 제 2 클럭 신호로 클럭하며, 제 1, 2 멀티플렉서로부터 제 1, 2 데이터를 데이터 버퍼에 연결하고, 그리고 데이터 스트로브 신호를 데이터스트로브 버퍼에 제공하는, 이상의 단계를 포함한다. 데이터 스트로브 신호는 제 1, 2 데이터 및 외부 클럭 신호와 동기화된다.
또다른 태양에서, 본 발명은 데이터 스트로브 신호를 제공하는 방법을 포함한다.
발명은 데이터 입력 및 출력에 대해 외부 클럭 신호와 동기화되는 DDR DRAM에 대해 내부적인 보완 클럭 신호를 발생시키기 위한 방법 및 장치를 포함한다. 특정 실시예에서, 발명은 DDR DRAM에 대해 내부적인 지연 동기화 루프(DLL)로부터 도출되는 클럭 신호와 외부 클럭 신호 사이의 지연을 등가화시키는 방법 및 장치를 포함한다.
아래에 설명되는 실시예들로부터 명백해지는 바와 같이, 발명의 한 태양은 데이터 출력 버스트 길이를 변화시키는 과정을 포함한다. 예를 들어, 2바이트 버스트로부터 4나 8바이트 버스트로 변화시키는 과정을 포함한다. 발명의 또다른 태양은 서로 다른 데이터 대기시간을 수용하는 과정을 포함한다. 데이터 대기시간은 DRAM으로부터 특정 데이터를 요청하는 시간과, DRAM으로부터 판독되는 데이터가 출력에 나타날 때의 시간 사이 클럭 사이클로, 또는 클럭 사이클의 일부로 측정되는 지연을 의미하는 것으로 여기서 규정된다. 이러한 데이터 버스트 길이와 대기시간 변화는 구체적인 지정 버스트 길이로 구체적인 지정 지연을 가진 출력 신호를 제공하도록 멀티플렉서 및 클럭 시스템을 설정하는 제어 신호를 이용하여 만들어진다.
도 1은 발명의 한 실시예에 따른 DDR DRAM(10)의 단순화된 블록도표다. DDR DRAM(10)은 행과 열로 조직된 메모리 셀의 배열(12A, 12B), 행 주소 회로(14), 열 주소 회로(16), 감지 증폭기(18), 출력 회로(19), 입/출력 버스(20)를 포함한다. 입/출력 버스(20)는 메모리 배열(12A, 12B)을 DDR DRAM(10)의 핀(도시되지 않음)과 프로세서(22)에 연결한다. 한 실시예에서, 입/출력 버스(20)는 2바이트 폭으로서 최대 200MHz까지의 클럭 속도로 동작하며, 초당 800 메가바이트의 데이터 입/출력 대역폭을 제공한다.
프로세서(22)는 행 주소 디코더(14)와 열 주소 디코더(16)에 행 주소를 제공함으로서 배열(12A, 12B)과 데이터를 교환하며, 도 2-7을 들어 보다 상세하게 설명되는 특정 데이터 교환 포맷을 위해 DDR DRAM(10)를 구성하도록 하는 명령까지도 제공함으로서 배열(12A, 12B)과 데이터를 교환한다. 프로세서(22)가 배열(12A, 12B)로부터 데이터를 검색중일 때, 명령, 주소, 외부 클럭 신호 XCLK는 프로세서(22)로부터 입/출력 버스(20)를 통해 DDR DRAM(10)에 연결된다. 이에 따라, 감지 증폭기(18)가 배열(12A, 12B)로부터 데이터를 판독하고, 데이터를 출력 회로(19)에 연결한다. 출력 회로(19)는 클럭 및 타이밍 신호를 발생시키고, 이 신호들을 이용하여 감지 증폭기(18)로부터 프로세서(22)까지 입/출력 버스(20)를 통해 데이터 연결을 동기화시킨다.
도 2는 발명의 한 실시예에 따른, 도 1의 DDR DRAM(10) 출력 회로(19)의 단순화된 블록도표다. 출력 회로(19)는 클럭 버퍼 회로(24), 명령 디코더(26), 버스트 카운터(28), QED0 발생기 회로(30), 지연 동기화 루프(32)를 포함한다. 외부 클럭 신호 XCLK는 클럭 버퍼 회로(24)에 대한 입력에 연결된다. 내부 클럭 신호 CLK는 클럭 버퍼 회로(24)에 의해 외부 클럭 신호 XCLK로부터 도출된다. 내부 클럭 신호 CLK는 명령 디코더(26), 버스트 카운터(28), QED0 발생기 회로(30), 지연 동기화 루프(32)에 연결된다.
지연 동기화 루프(32)는 출력 CLK_DQ, DLLR0, DLLF0를 가진다. 지연 동기화 루프의 동작은 본 출원과 함께 계류중인 미국특허출원 09/303,076 호에서 설명되며, 여기서 참고로 인용된다.
지연 동기화 루프는 1999년 5월의 IEEE JSSC Vol.34, No.5 632-644쪽에 실린 B.W.Garlepp 외 다수의 "A Portable Digital DLL for High-Speed CMOS Interface Circuits"에 또한 설명되며, 이 내용은 여기서 참고로 인용된다. DDR DRAM(10)에 사용하기 위해 고안된 지연 동기화 루프는 199년 4월의 IEEE JSSC Vol.34, No.4 565-568쪽에 실린 F.Lin 외 다수의 "A Register-Controlled Symmetrical DLL for Double-Data-Rate DRAM"에 또한 설명되며, 이 내용은 여기서 참고로 인용된다.
신호 DLLR0, DLLF0, CLK_DQ는 외부 클럭 신호 XCLK의 서로 다른 부분으로부터 위상 편이를 규정하도록 모두 동기화된다. 그 결과, 신호 DLLR0, DLLF0, CLK_DQ는 모두 외부 클럭 신호 XCLK와 같은 주파수를 가지며, 이 신호들 각각은 특정 신호에 대해 구체적인 지정 범위 내에 있는 외부 클럭 신호 XCLK와 위상이나 지연 관계를 가진다.
신호 DLLR0와 DLLF0가 사이에 삽입된다. 즉, DDLF0가 로직 "0"에 있을 때만 DLLR0가 로직 "1"에 있으며, DLLR0가 로직 "0"에 있을때만 DLLF0가 로직 "1"에 있다. 로직 "1"에서 로직 "1"로의 전환은 이 두 신호에 대해 시간상으로 동시에 일어날 수 있고, 그 결과, 클럭 사이클 부분 중 두 신호가 동시에 로직 "0"에 놓일 수 있다. 신호 DLLR0의 상승부는 지정 크기만큼 외부 클럭 신호 XCLK의 상승부를 앞서나간다. 신호 DLLF0의 상승부는 지정 크기만큼 외부 클럭 신호 XCLK의 하강부를 앞서나간다.
명령 디코더(26)는 도 1의 프로세서(22)처럼 DDR DRAM(10)에 대해 외부적인 회로로부터 명령을 수용하는 입력 XCMD를 가지며, 판독 명령을 버스트 카운터(28)와 QED0 발생기 회로(30)에 제공하기 위한 출력 READ를 가진다. 명령 디코더(26)는 대기시간 버스(34)를 통해 대기시간 명령을 또한 제공한다. 타이밍 회로(36)는 타이밍 버스(38)에서 타이밍 신호 세트를 제공한다. 타이밍 회로(36)로의 입력은 지연 동기화 루프(32)로부터의 출력 CLK_DQ에 연결된다. 타이밍 회로(36)는 지연 요소(40)와 인버터(42)를 포함한다. 지연 요소(40)는 지연 동기화 루프(32)로부터의 출력 CLK_DQ에 연결되는 입력을 가지며, 인버터(42)에 연결되는 출력을 가진다.
타이밍 회로(36)는 다섯 개의 투명 래치(50, 52, 54, 56, 58)를 또한 포함하고, 각각의 래치는 데이터 입력 D, 데이터 출력 Q, 래칭 입력 LAT, LAT*를 가진다. 입력 LAT는 지연 요소(40)로부터의 출력에 연결되고, 입력 LAT*는 인버터(42)의 출력에 연결된다. 래치(50)의 데이터 입력 D는 QED0 발생기(30)로부터의 출력 QED0에 연결되고, 래치(50)의 데이터 출력 Q는 래치(52)의 데이터 입력 D에 연결된다. 래치(52, 54, 56, 58)는 직렬로 연결되고, 각 래치의 데이터 입력 D는 선행 래치의 데이터 출력 Q에 연결된다. 그 결과, 일련의 타이밍 신호 Q0, Q1, 1h, Q2, 2h, Q3가 타이밍 버스(38)에 제공된다. 타이밍 신호 Q0-Q3는 타이밍 신호 QED0를 제공하는 QED0 발생기(30)에 따라 선행 타이밍 신호로부터 반파 클럭 사이클만큼 각각 지연된다. 일련의 타이밍 신호 Q0-Q3 각각은 선행 타이밍 신호가 로직 "1"로 간 반파 클럭 사이클 다음에 로직 "1"로 가며, 선행 타이밍 신호가 로직 "0"으로 간 반파 클럭 사이클 다음에 로직 "0"으로 돌아온다.
그 결과, 신호 QED0이 지정 길이의 로직 "1" 펄스를 제시할 때, 타이밍 신호 Q0-Q3는 지정 길이를 가지지만 선행 타이밍 신호에 대해 반파 클럭 사이클만큼 지연된 로직 "1"의 펄스를 나타낸다. 일련의 타이밍 신호 Q0-Q3는 출력 타이밍 신호를 발생시키기 위해 대기시간 명령과 함께 사용되며, 이 내용은 도 3-7을 들어 보다 상세하게 아래에서 설명될 것이다.
타이밍 발생기(60)는 대기시간 버스(34)와 타이밍 버스(38)에 연결되며, 출력 QED, QES, QS0을 가진다. 데이터 출력 드라이버 DQ DRIVER(62)는 출력 QED에 연결되는 입력을 가지며, 출력 데이터 스트로브 드라이버 DQS DRIVER(64)는 출력 QES와 QS0에 연결되는 입력을 가진다. 출력 QED는 도 1의 DDR DRAM(10)으로부터 데이터 DQ를 출력하게 하며, 데이터 스트로브 출력 QES는 DDR DRAM(10)으로부터 출력 데이터 스트로브 신호 DQS를 출력하게 한다.
도 3은 발명의 한 실시예에 따른, 도 2의 타이밍 발생기(60)의 한 실시예의 단순화된 도면이다. 타이밍 발생기(60)는 대기시간 선택 회로(69)를 포함한다. 대기시간 선택 회로(69)는 입력 A, B, 선택 입력 S, 데이터 출력 A0와 BO를 각각 가지는 MUX(70, 72, 74, 76)를 포함한다.
멀티플렉서 MUX(70, 72, 74, 76)의 데이터 출력 AO는 모두 함께 연결되고 데이터 동작 신호 LQED를 제공한다. 멀티플렉서 MUX(70, 72, 74, 76)의 데이터 출력 BO는 모두 함께 연결되어 데이터 스트로브 동작 신호 LQES를 제공한다. 멀티플렉서 MUX(70, 72, 74, 76)의 선택 입력 S 각각은 대기시간 버스(34)로부터 대기시간 선택 신호 LATE1h, LATE2, LATE2h, LATE3에 각각 연결되며, 그 중 한가지 대기시간 선택 신호만이 한번에 나타난다. 그 결과, 멀티플렉서 MUX(70, 72, 74, 76) 중 하나만이 한번에 액티브해지며, 이는 도 1의 DDR DRAM(10)으로부터 데이터가 출력되기 전에 데이터 판독 명령 이후 클럭 사이클의 수를 결정한다.
한 실시예에서, 멀티플렉서 MUX(70, 72, 74, 76)의 데이터 입력 A와 B는 도 3에 도시되는 것처럼 도 2의 타이밍 회로(36)로부터 타이밍 신호에 연결된다. 다른 배열도 물론 가능하다.
타이밍 발생기(60)는 제어 신호 발생기(78)를 또한 포함한다. 제어 신호 발생기(78)는 완샷 회로(one shot circuit)(80)와 인버터(82, 84)를 포함한다. 완샷 회로(80)는 멀티플렉서 MUX(70, 72, 74, 76)로부터의 신호 LQES, LQED에 연결되는 입력을 가지며, 인버터(82)에 대한 입력에 연결되는 출력을 가진다. 인버터(82)는 인버터(84)에 대한 입력에 연결되는 출력을 가진다. 인버터(84)로부터의 출력은 출력 신호 QS0를 제공한다. 출력 신호 QS0는 데이터 출력 스트로브 신호 DQS의 프리앰블 부분을 발생시키는 데 사용되며, 이 내용은 도 5에서 7까지를 들어 상세하게 설명될 것이다.
타이밍 발생기(60)는 NOR 게이트(90)와 인버터(92)를 또한 포함한다. NOR 게이트(90)는 신호 LQED에 연결되는 입력과, 신호 TEST MODE에 연결되는 또다른 입력을 가진다. 신호 TEST MODE는 일반적으로 로직 "0"이어서, NOR 게이트(90)가 일반적으로 인버터로 작용한다. NOR 게이트(90)의 출력은 인버터(92)의 입력에 연결된다. 인버터(92)의 출력은 데이터 신호 출력을 동작시키는 신호 QED를 제공한다.
타이밍 발생기(60)는 NOR 게이트(96)와 인버터(98)를 또한 포함한다. NOR 게이트(96)는 신호 LQED에 연결되는 입력과 신호 LQES에 연결되는 또다른 입력을 가진다. NOR 게이트(96)의 출력은 인버터(98)의 입력에 연결된다. 인버터(98)의 출력은 데이터 스트로브 신호 출력을 동작시키는 신호 QES를 제공한다.
멀티플렉서 MUX(70-76)와 출력 신호 QS0, QED, QES 사이에 연결되는 요소(게이트, 인버터, 등등)의 수는 여러 출력 신호에 대한 경로를 따라 본질적으로 동일한 지연을 유지하기 위해 일치하여야 한다. 온도에 대해 유사한 지연 행동을 보이는 유사 요소들을 이용하여 경로를 형성함으로서, 지연은 도 1의 DDR DRAM(10)의 동작 온도가 변함에 따라 일치 상태를 유지한다.
도 4는 발명의 한 실시예에 따르는, 도 2의 데이터 및 데이터 스트로브 출력 드라이버(62, 64)의 한 실시예 도면이다. 데이터 출력 드라이버(62)는 NAND 게이트(110)와 인버터(112)를 포함한다. NAND 게이트(110)는 도 3의 타이밍 발생기(60)로부터 신호 QES에 연결되는 입력과, 신호 TEST*에 연결되는 또다른 입력을 가진다. 인버터(112)로의 입력은 NAND 게이트(110)의 출력에 연결된다. NAND 게이트(110)의 출력은 타이밍 신호 IQED*를 제공하고, 인버터(112)의 출력은 보완 타이밍 신호 IQED를 제공한다.
데이터 출력 드라이버(62)는 NAND 게이트(114)와 NOR 게이트(116)를 또한 포함한다. NAND 게이트(114)는 신호 IQED에 연결되는 입력과, 도 1의 배열(12A)로부터의 데이터에 연결되는 입력을 가진다. NOR 게이트(116)는 배열(12A)로부터의 데이터에 연결되는 입력과, 신호 IQED*에 연결되는 입력을 가진다.
데이터 출력 드라이버(62)는 NAND 게이트(118)와 NOR 게이트(120)를 또한 포함한다. NAND 게이트(118)는 신호 IQED에 연결되는 입력과, 도 1의 배열(12B)로부터의 데이터에 연결되는 입력을 가진다. NOR 게이트(120)는 배열(12B)로부터의 데이터에 연결되는 입력과, 신호 IQED*에 연결되는 입력을 가진다.
데이터 출력 드라이버(62)는 제 1 세트의 멀티플렉서(122, 124)와 제 2 세트의 멀티플렉서(126, 128)를 또한 포함한다. 제 1 세트의 멀티플렉서(122, 124)는 도 2의 지연 동기화 루프(32)로부터의 신호 DLLR0와 DLLR0*에 의해 클럭되고, 제 2 세트의 멀티플렉서(126, 128)는 지연 동기화 루프(32)로부터의 신호 DLLF0와 DLLF0*에 의해 클럭된다. 클럭 주기의 정수배인 대기시간에 대해, 신호 DLLR0와 DLLR0*의 상승부는 외부 클럭 신호 XCLK의 상승부에 앞서가도록 시간설정되고, 신호 DLLF0와 DLLF0*의 상승부는 신호 XCLK의 하강부에 앞서가도록 시간설정된다. 클럭 주기의 정수배가 아닌 잠재시간에 대해, 신호 DLLR0와 DLLR0*의 상승부는 외부 클럭 신호 XCLK의 하강부에 앞서가도록 시간설정되고, 신호 DLLF0와 DLLF0*의 상승부는 신호 XCLK의 상승부에 선행하도록 시간설정된다.
NAND 게이트(114)의 출력은 멀티플렉서(122)의 데이터 입력에 연결되고, NOR 게이트(116)의 출력은 멀티플렉서(124)의 데이터 입력에 연결된다. 마찬가지로, NAND 게이트(118)의 출력은 멀티플렉서(126)의 데이터 입력에 연결되고, NOR 게이트(120)의 출력은 멀티플렉서(128)의 데이터 입력에 연결된다.
데이터 출력 드라이버(62)는 인버터(130, 132), 입력(133, 135)을 가지는 DQ 버퍼(134), 인버터(136, 138)를 또한 포함한다. 멀티플렉서(122, 126)의 출력은 함께 연결되어 인버터(130)의 입력에 연결된다. 인버터(130)의 출력은 인버터(132)의 입력에 연결된다. 인버터(132)는 DQ 버퍼(134)로의 제 1 입력(133)에 연결된다. 마찬가지로, 멀티플렉서(124, 128)의 출력은 인버터(136)로의 입력에 연결된다. 인버터(136)의 출력은 DQ 버퍼(134)로의 입력(135)에 연결된다.
데이터 스트로브 출력 드라이버(64)는 데이터 출력 드라이버(62)와 유사하다. 데이터 스트로브 출력 드라이버(64)는 NAND 게이트(150), 인버터(152), NAND 게이트(154), NOR 게이트(156), NAND 게이트(158), NOR 게이트(160), 멀티플렉서(162, 164, 166, 168), 인버터(170, 172), 입력(173, 175)을 가지는 DQS 버퍼(174), 인버터(176, 178)를 포함한다.
NAND 게이트(150)와 인터버(152)는 신호 QES와 TEST*로부터 타이밍 신호 IQES와 IQES*를 발생시킨다. NAND 게이트(154)와 NOR 게이트(156)는 각각 신호 IQES와 IQES*에 연결되는 한 개의 입력을 각각 가지며, 신호 QS0에 연결되는 또다른 입력을 각각 가진다. NAND 게이트(158)와 NOR 게이트(160)는 신호 IQES와 IQES*에 각각 연결되는 한가지 입력을 각각 가지며, 로직 "1"에 연결되는 또다른 입력을 각각 가진다. 게이트(154, 156)의 출력은 멀티플렉서(162, 164)로의 데이터 입력에 각각 연결되고, 게이트(158, 160)의 출력은 멀티플렉서(166, 168)로의 데이터 입력에 각각 연결된다.
도 2의 지연 동기화 루프(32)로부터 클럭 신호 DLLR0와 DLLF0에 따라, 출력 신호는 멀티플렉서(164, 168)로부터 인버터(170, 172)를 통해 DQS 버퍼(174)에 대한 제 1 입력(173)에 연결된다. 마찬가지로, 출력 신호는 멀티플렉서(162, 166)로부터 인버터(176, 178)를 통해 DQS 버퍼(174)에 대한 보완 입력(175)에 연결된다.
도 5는 발명의 한 실시예에 따르는, 대기시간 3, 버스트 길이 4의 데이터 출력 연산을 보여주는 단순화된 타이밍 도표이다. 8개의 신호가 도 5와 6에 도시되며, 위에서부터 아래로 각각 XCLK, DLLR0, DLLF0, QED(EH 5)나 LQED(도 6), QES, QS0, DQS, DQ로 표시된다. 도 2의 외부 클럭 신호 XCLK가 맨위에 도시된다.
외부 클럭 신호 XCLK 아래에 도시되는 지연 동기화 루프 출력 신호 DLLR0의 상승부는 8나노초만큼 외부 클럭 신호 XCLK의 하강부에 선행한다. 마찬가지로, 지연 동기화 루프 출력 신호 DLLF0의 상승부는 외부 클럭 신호 XCLK의 하강부에 선행한다. 이에 의해 도 4의 멀티플렉서(122-128)가 데이터를 DQ 버퍼(134)와 입/출력 버스(20)에 전달할 수 있다. 이때 외부 클럭 신호 XCLK에 대해 데이터 출력의 어떤 동기화해제도 없다.
도 5의 대기시간 3, 버스트 길이 4의 데이터 출력 연산을 위해 LATE3 신호가 도 2의 명령 디코더(26)에 의해 나타나서(로직 "1"로 설정됨), 도 3의 멀티플렉서(76)만이 타이밍 신호 Q3와 Q2를 통과시켜서 각각 신호 LQED와 LQES를 형성하게 한다. 신호 LQED는 DLLF0의 하강부에 이어지는 로직 "1"로의 변경을 필요로하고, 배열(12A, 12B)로부터의 데이터가 멀티플렉서(122, 124, 126, 128) 내 클럭 신호 DLLR0와 DLLF0와 동기화되도록 하기 위해 DLLR0의 다음 상승부 이전에 로직 "1"로의 변경을 마칠 필요가 있다.
도 3의 완샷 회로(80)는 신호 LQES와 LQED로부터 신호 QS0를 발생시킨다. 신호 QS0는 고-임피던스 정지 상태인, DQS 드라이버(64)의 출력으로부터 신호 DQS의 로직 "0" 프리앰블 부분을 발생시키도록 DQS 드라이버(64)(도 3, 4) 내 게이트(154, 156)(도 4)에 의해 사용된다. 그 결과, 도 4의 DQS 드라이버(64)의 출력에서 신호 DQS는 신호 QS0가 로직 "1"로 바뀐 후 금방 정지 상태의 약 1.4볼트의신호 레벨로부터 로직 "0"으로 변한다.
한 클럭 주기 후, 외부 클럭 신호 XCLK의 제 4 주기의 상승부와 동기화되어, 도 4의 DQ 버퍼(134)의 출력으로부터 데이터 신호 DQ와, 데이터 스트로브 버퍼(174)의 출력으로부터의 데이터 스트로브 신호 DQS는 도 1의 DDR DRAM(10)으로부터 출력되기 시작한다. 각 배열(12A, 12B)로부터 2바이트의 버스트가 DQ 버퍼(134)(도 4)로부터 클럭되었을 때, DQ와 DQS 신호는 정지 고-임피던스 상태로 복귀하며, 외부 클럭 신호 XCLK의 제 7 주기의 상승부와 동기화된다.
도 6은 발명의 한 실시예에 따라, 대기시간 2.5, 버스트 길이 8의 데이터 출력 연산을 보여주는 단순화된 타이밍 도표이다. LATE2h 신호가 도 2의 명령 디코더(26)에 의해 나타나서, 도 3의 멀티플렉서(74)만으로 하여금 타이밍 신호(2h, 1h)를 통과시켜서 각각 신호 LQED와 LQES를 형성하게 한다. 도 3의 완샷 회로(80)는 신호 LQES와 LQED로부터 신호 QS0을 발생시키고, 신호 QS0는 도 5를 참고하여 설명한 바와 같이 DQS 프리앰블을 발생시키는 데 사용된다. 그러나 DQS 신호의 프리앰블은 외부 클럭 신호 XCLK의 제 2 주기 하강부에서 시작한다.
한 클럭 주기 후, 외부 클럭 신호 XCLK의 제 3 주기 하강부와 동기화되어, 데이터 DQ는 DDR DRAM(10)(도 1)으로부터의 도 4의 DQ 버퍼(134)의 출력으로부터 클럭된다. 외부 클럭 신호 XCLK의 제 7 주기의 상승부에서 DQ 버퍼(134)(도 4)로부터 배열(12A, 12B)(도 1)의 각각으로부터 네 개인 8바이트의 버스트가 클럭될 때, DQ와 DQS 신호는 외부 클럭 신호 XCLK의 제 7 주기의 하강부와 동기화되는 고-임피던스 정지 상태로 돌아온다.
도 7은 발명의 한 실시예에 따르는, 대기시간 2, 버스트 길이 8의 데이터 출력 연산을 도시하는 타이밍 도표이다. 도 7의 위에서 아래로 8개의 신호들은 XCLK, DLLR0, DLLF0, QES, QED, QS0, DQS, DQ이다.
도 2의 명령 디코더(26)에 의해 LATE2 신호가 나타나서, 도 3의 멀티플렉서(72)만으로 하여금 타이밍 신호 Q2와 Q1을 통과시켜서 신호 LQED와 LQES를 각각 형성하게 한다. 신호 QS0은 도 5를 참고하여 앞서 설명한 것처럼 DQS 프리앰블을 발생시키도록 형성되고 사용되지만, 이 프리앰블은 외부 클럭 신호 XCLK의 제 2 주기 상승부에서 시작한다.
한 클럭 주기 이후, 그리고 외부 클럭 신호 XCLK의 제 3 주기의 상승부와 동기화되어, 데이터 DQ는 DDR DRAM(10)(도 1)으로부터의 도 4의 DQ 버퍼(134)의 출력으로부터 클럭된다. 배열(12A, 12B)(도 1) 각각으로부터 4바이트의 버스트가 외부 클럭 신호 XCLK의 제 6 주기 하강부에서 DQ 버퍼(134)(도 4)로부터 클럭될 때, DQ와 DQS 신호는 외부 클럭 신호 XCLK의 제 7 주기 상승부와 동기화된 고-임피던스 정지 상태로 되돌아온다.
도 5-7의 예는 한 클럭 주기의 길이를 가지는 프리앰블을 이용한다. 0.5 클럭 주기의 길이를 가지는 프리앰블이 필요한 경우, 도 3의 멀티플렉서(76)로의 입력 Q2는 신호(2h)로 대체될 수 있고, 멀티플렉서(74)로의 입력(1h)은 신호 Q2로 대체될 수 있으며, 멀티플렉서(72)로의 입력 Q1은 신호(1h)로 대체될 수 있고, 멀티플렉서(70)로의 입력 QED0은 Q1으로 대체될 수 있다. 다른 프리앰블 길이들은 멀티플렉서(70, 72, 74, 76)에 대한 타이밍 신호의 적절한 선택에 의해 선택될 수 있다. 도 5-7의 모든 데이터 출력 연산에 대한 핵심사항(key)은 멀티플렉서(122-128, 162-168)(도 4)를 통한 데이터 클럭을 위한 신호 DLLR0와 DLLF0가 전통적 클럭 신호 소스로부터보다는 도 2의 지연 동기화 루프(32)로부터 도출된다는 것이다. 이는 지연 동기화 루프(32)로부터의 신호 DLLR0와 DLLF0가 외부 클럭 신호 XCLK와 지정된 위상관계를 가지기 때문에 바람직하다. 그 결과, 신호 DLLR0와 DLLF0에 의해 클럭되는 신호들은 DDR(더블 데이터 레이트) 연산을 위해 필요한, 따라서, 더 높은 클럭 주파수의 구현을 위해 필요한, 보다 엄격한 타이밍 윈도 동안에 유효하다.
위상 동기화 루프(32)로부터의 출력으로부터 타이밍 신호 Q1, 1h, Q2, 2h, Q3를 도출함으로서, 이 타이밍 신호들은 DDR DRAM 연산을 위해 필요한 보다 폭좁은 타이밍 윈도동안 유효하다. 제어 신호 QES, QED, QS0의 발생 및 전파를 위해, 그리고 신호 DQ와 DQS의 발생을 위해, 타이밍 신호에 대한 전파 지연에 균형을 꾀하는 것은 DQ 및 DQS 신호의 동기화를 촉진시키고 동기화의 견고한 온도 추적을 제공한다.
도 3의 타이밍 발생기(69)와 제어 신호 발생기(78)는 도 2와 4의 데이터 출력 드라이버(62)와 데이터 스트로브 출력 드라이버(64)에 입력 신호를 제공하면서, 앞서의 장점들을 얻는 간단하지만 견고한 방식을 제공한다. 한 실시예에서, 각 신호 경로에서 게이트의 숫자가 동일하고 고정된 지연을 적절히 선택하는 것을 보장함으로서, 그리고 도 2의 위상 동기화 루프(32)로부터 타이밍 신호 DLLR0와 DLLF0를 이용함으로서, 외부 클럭 신호 XCLK에 대해 보다 엄격한 타이밍 제약과 함께 증가된 데이터 출력 속도를 얻는다.

Claims (24)

  1. DDR DRAM(double data rate dynamic random access memory)용 출력 회로로서,
    상기 출력 회로는 지연 동기화 루프와 데이터 스트로브 회로를 포함하고,
    상기 지연 동기화 루프는 외부 클럭 신호를 수용하도록 구성된 입력을 가지며, 상기 지연 동기화 루프는 제 1 내부 클럭 신호와 제 2 내부 클럭 신호를 제공하고, 제상기 제 1 내부 클럭 신호와 제 2 내부 클럭 신호는 사이에 삽입되어 외부 클럭 신호와 지정 타이밍 관계를 가지며,
    상기 데이터 스트로브 회로는 상기 지연 동기화 루프에 연결되고, 상기 데이터 스트로브 회로는 프리앰블을 포함한 데이터 스트로브 신호를 제공하도록, 그리고 데이터 스트로브 신호와 프리앰블을 제 1, 2 내부 클럭 신호와 동기화하도록 구성되는 것을 특징으로 하는 출력 회로.
  2. 제 1 항에 있어서, 상기 데이터 스트로브 회로는,
    - 제 1 내부 클럭 신호에 의해 클럭되도록 구성되는 제 1 멀티플렉서 쌍,
    - 제 2 내부 클럭 신호에 의해 클럭되도록 구성되는 제 2 멀티플렉서 쌍,
    - 타이밍 신호에 연결되는 입력과, 제 1, 2 멀티플렉서 쌍으로의 입력에 연결되는 출력을 가지는 조합 로직
    을 포함하는 것을 특징으로 하는 출력 회로.
  3. 제 2 항에 있어서, 데이터 스트로브 회로는,
    - 제 1, 2 멀티플렉서로부터의 출력에 연결되는 입력과, 출력을 가지는 지연 동기화 회로, 그리고
    - 지연 동기화 회로로부터의 출력에 연결되는 보완 입력과, 데이터 출력 스트로브 신호를 제공하도록 구성되는 출력을 가지는 출력 버퍼 회로
    를 포함하는 것을 특징으로 하는 출력 회로.
  4. 제 1 항에 있어서, 지연 동기화 회로는 조합 로직을 포함하는 것을 특징으로 하는 출력 회로.
  5. DDR DRAM용 출력 회로로서,
    상기 출력 회로는 위상 동기화 루프, 데이터 출력 회로, 데이터 스트로브 회로를 포함하며,
    상기 위상 동기화 루프는 외부 클럭 신호를 수용하도록 구성되는 입력을 가지며, 상기 위상 동기화 루프는 제 1, 2 내부 클럭 신호를 제공하며, 상기 제 1, 2 내부 클럭 신호는 사이에 삽입되어 외부 클럭 신호와 지정 타이밍 관계를 가지며,
    상기 데이터 출력 회로는 메모리 셀의 제 1, 2 배열로부터 입력 데이터를 수용하도록 구성되고, 상기 데이터 출력 회로는 지연 동기화 루프에 연결되며, 메모리 셀의 제 1, 2 배열로부터의 데이터를 제 1, 2 내부 클럭 신호와 동기화시키도록상기 데이터 출력 회로가 구성되고,
    상기 데이터 스트로브 회로는 지연 동기화 루프에 연결되고, 상기 데이터 스트로브 회로는 지연 동기화 루프에 연결되고, 상기 데이터 스트로브 회로는 프리앰블을 포함한 데이터 스트로브 신호를 제공하도록 구성되며, 데이터 스트로브 신호 및 프리앰블을 제 1, 2 내부 클럭 신호와 동기화시키도록 상기 데이터 스트로브 회로가 구성되는 것을 특징으로 하는 출력 회로.
  6. 제 5 항에 있어서, 상기 데이터 스트로브 회로는,
    - 제 1 내부 클럭 신호에 의해 클럭되도록 구성되는 제 1 멀티플렉서 쌍,
    - 제 2 내부 클럭 신호에 의해 클럭되도록 구성되는 제 2 멀티플렉서 쌍,
    - 타이밍 신호에 연결되는 입력과, 제 1, 2 멀티플렉서 쌍으로의 입력에 연결되는 출력을 가지는 조합 로직,
    - 제 1, 2 멀티플렉서로부터의 출력에 연결되는 입력과, 출력을 가지는 지연 동기화 회로,
    - 지연 동기화 회로로부터의 출력에 연결되는 보완 입력과, 데이터 출력 스트로브 신호를 제공하도록 구성되는 출력을 가지는 출력 버퍼 회로
    를 포함하는 것을 특징으로 하는 출력 회로.
  7. 제 6 항에 있어서, 지연 동기화 회로는 직렬 연결된 인버터를 각각 포함하는 것을 특징으로 하는 출력 회로.
  8. 제 6 항에 있어서, 지연 동기화 회로는 직렬로 연결된 제 1, 2 인버터를 각각 포함하는 것을 특징으로 하는 출력 회로.
  9. 제 5 항에 있어서,
    상기 출력 회로는 타이밍 발생기를 추가로 포함하고,
    상기 타이밍 발생기는 멀티플렉서 그룹, 대기시간 선택 버스, 타이밍 버스, 두 종류의 조합 로직을 포함하며,
    상기 멀티플렉서 그룹은 데이터 입력, 선택 입력, 데이터 출력을 가지고,
    상기 대기시간 선택 버스는 멀티플렉서 그룹 중 선별된 하나를 동작시키도록 멀티플렉서 그룹 중 하나에 대한 선택 입력에 대기시간 선택 신호를 연결하며,
    상기 타이밍 버스는 일련의 타이밍 펄스를 제공하도록 구성되고, 일련의 타이밍 펄스 각각은 다음 타이밍 펄스에 비해 반 클럭 주기만큼 지연되며, 한 클럭 주기 지연만큼 떨어진 타이밍 펄스 쌍의 타이밍 펄스 각각은 멀티플렉서의 데이터 입력에 각각 연결되고,
    상기 조합 로직 중 하나는 데이터 스트로브 프리앰블 신호 형성을 위해 한 클럭 주기 길이의 펄스를 제공하도록 멀티플렉서로부터의 데이터 출력에 각각 연결되고,
    상기 조합 로직 중 또다른 하나는 데이터 스트로브 동작 신호를 제공하기 위해 멀티플렉서 중 선택된 멀티플렉서를 통해 연결된 타이밍 펄스쌍을 차후에 수신하도록 연결되는 입력을 가지는 것을 특징으로 하는 출력 회로.
  10. 제 5 항에 있어서,
    상기 데이터 출력 회로는 제 1 멀티플렉서 쌍, 제 2 멀티플렉서 쌍, 조합 로직, 지연 동기화 회로, 출력 버퍼 회로를 포함하며,
    상기 제 1 멀티플렉서 쌍은 제 1 내부 클럭 신호에 의해 클럭되도록 구성되고,
    상기 제 2 멀티플렉서 쌍은 제 2 내부 클럭 신호에 의해 클럭되도록 구성되며,
    상기 조합 로직은 타이밍 신호와 한쌍의 메모리 셀 배열에 연결되는 입력과, 제 1 멀티플렉서 쌍의 입력에 상기 한 쌍의 메모리 셀 배열 중 첫 번째 배열로부터의 데이터를 제공하도록 구성되는, 또한, 제 2 멀티플렉서 쌍에 상기 한쌍의 메모리 셀 중 두 번째 배열로부터의 데이터를 제공하도록 구성되는, 출력을 가지며,
    상기 지연 동기화 회로는 제 1, 2 멀티플렉서 쌍으로부터의 출력에 연결되는 입력과, 출력을 가지며,
    상기 출력 버퍼 회로는 상기 지연 동기화 회로로부터의 출력에 연결되는 보완 입력과, 제 1, 2 메모리 셀 배열로부터 데이터를 교대로 제공하는 출력을 가지는 것을 특징으로 하는 출력 회로.
  11. 제 5 항에 있어서, 데이터 출력 회로는 데이터 스트로브 신호의 각 주기 중제 1, 2 메모리 셀 배열로부터 데이터를 교대로 제공하도록 구성되는 것을 특징으로 하는 출력 회로.
  12. DDR DRAM(Double Data Rate Dynamic Random Access Memory)으로서,
    - 행과 열로 배열되는 메모리 셀의 제 1 배열,
    - 행과 열로 배열되는 메모리 셀의 제 2 배열,
    - 메모리 셀의 제 1, 2 배열의 행에 연결되는 행 디코더,
    - 메모리 셀의 제 1, 2 배열의 열에 연결되는 열 디코더,
    - 메모리와 외부 디지털 회로간 데이터, 주소, 명령을 연결하기 위해 메모리의 핀과 행 디코더, 열 디코더에 연결되는 입/출력 버스,
    - 메모리 셀의 제 1, 2 배열에 연결되는 감지 증폭기,
    - 데이터 출력 회로와 데이터 스트로브 유닛을 포함한 출력 회로
    를 포함하고, 상기 출력 회로는 감지 증폭기에 연결되는 입력과, 입/출력 버스에 연결되는 출력을 가지며, 상기 데이터 출력 회로는 메모리 셀의 제 1, 2 배열로부터 입력 데이터를 수용하고 데이터 버스트를 공급하도록 구성되고, 상기 데이터 버스트는 데이터 스트로브 회로로부터 데이터 스트로브 신호의 각 주기동안 메모리 셀의 제 1, 2 배열로부터 데이터를 교대로 포함하며, 상기 데이터 버스트는 데이터 스트로브 회로로부터의 프리앰블에 의해 선행되는 것을 특징으로 하는 DDR DRAM.
  13. 제 12 항에 있어서, 출력 회로는 사이에 삽입된 제 1, 2 내부 클럭 신호를 공급하도록 구성되는 지연 동기화 루프를 추가로 포함하고, 데이터 출력 회로는 제 1 내부 클럭 신호에 따라 메모리 셀의 제 1 배열로부터 데이터를 공급하도록 구성되고, 제 2 내부 클럭 신호에 따라 메모리 셀의 제 2 배열로부터 데이터를 공급하는 것을 특징으로 하는 DDR DRAM.
  14. 제 13 항에 있어서, 데이터 출력 회로와 데이터 스트로브 회로는,
    - 제 1 내부 클럭 신호에 의해 클럭되는 제 1 멀티플렉서 쌍,
    - 제 2 내부 클럭 신호에 의해 클럭되는 제 2 멀티플렉서 쌍,
    - 타이밍 신호에 연결되는 입력과, 제 1, 2 멀티플렉서 쌍으로의 입력에 연결되는 출력을 가지는 조합 로직,
    - 제 1, 2 멀티플렉서로부터의 출력에 연결되는 입력과, 출력을 가지는 한쌍의 지연 동기화 회로,
    - 지연 동기화 회로로부터의 출력에 연결되는 보완 입력과, 출력 신호 제공을 위해 구성되는 출력을 가지는 출력 버퍼 회로
    를 각각 포함하는 것을 특징으로 하는 DDR DRAM.
  15. 제 12 항에 있어서,
    상기 DDR DRAM은 타이밍 회로와 대기시간 선택 회로를 추가로 포함하며,
    상기 타이밍 회로는 펄스를 제공하는 펄스 발생기와, 펄스에 따라 일련의 펄스를 제공하도록 구성되는 투명 래치의 체인을 포함하고, 체인 내 각각의 래치는 바로 앞의 투명 래치로부터의 펄스에 대해 0.5 클럭 주기만큼 지연되는 펄스를 제공하며,
    상기 대기시간 선택 회로는 대기시간 명령에 따라 데이터 출력 대기시간을 선택하고, 상기 대기시간 선택 회로는 투명 래치 쌍으로부터의 타이밍 신호를 연결하기 위해 다수의 멀티플렉서 중 하나를 선택하며, 이때 데이터 스트로브 회로는 다수의 멀티플렉서 중 하나로부터의 타이밍 신호에 따라 프리앰블을 제공하는 것을 특징으로 하는 DDR DRAM.
  16. DDR DRAM으로부터 데이터를 클럭하는 방법으로서, 상기 방법은,
    - 제 1 내부 클럭 신호의 하강부 이후와 제 2 내부 클럭 신호의 상승부 이전에 데이터 동작 신호를 제공하고, 이때 제 1, 2 내부 신호는 사이에 삽입되며,
    - 데이터 동작 신호에 따라 제 1 조합 로직을 통해 제 1 데이터 배열로부터 제 1 데이터를 연결하고,
    - 제 1 멀티플렉서를 통해 제 1 데이터를 제 1 내부 클럭 신호로 클럭하며,
    - 데이터 동작 신호에 따라 제 2 조합 로직을 통해 제 3 데이터 배열로부터 제 2 데이터를 연결하고,
    - 제 2 멀티플렉서를 통해 제 2 데이터를 제 2 클럭 신호로 클럭하며,
    - 제 1, 2 멀티플렉서로부터 제 1, 2 데이터를 데이터 버퍼에 연결하고,
    - 데이터 스트로브 버퍼에 데이터 스트로브 신호를 제공하고, 이때 상기 데이터 스트로브 신호는 제 1, 2 데이터 및 외부 클럭 신호와 동기화되는,
    이상의 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제 16 항에 있어서, 제 1, 2 데이터를 데이터 버퍼에 연결하는 것은 지정 크기의 지연을 제공하도록 논리 요소를 통해 제 1, 2 데이터를 연결하는 과정을 포함하는 것을 특징으로 하는 방법.
  18. 제 16 항에 있어서, 상기 방법은,
    - 지연 동기화 루프를 이용하여 외부 클럭 신호로부터 제 1 내부 클럭 신호를 도출하고, 이때 상기 제 1 내부 클럭 신호는 클럭 주기의 정수배 대기시간이 선택될 때 외부 클럭 신호의 하강부에 앞서나가는 상승부를 가지며,
    - 지연 동기화 루프를 이용하여 외부 클럭 신호로부터 제 2 내부 클럭 신호를 도출하고, 이때 상기 제 2 내부 클럭 신호는 클럭 주기의 정수배 대기시간이 선택될 때 외부 클럭 신호의 하강부에 앞서나가는 상승부를 가지는,
    이상의 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제 16 항에 있어서, 데이터 스트로브 신호를 제공하는 단계는,
    - 제 1 내부 클럭 신호의 하강부 이후와 제 2 내부 클럭 신호의 상승부 이전에 데이터 스트로브 동작 신호를 제공하고,
    - 데이터 스트로브 신호의 제 1 위상을 제공하기 위해 제 3 멀티플렉서를 통해 데이터 스트로브 동작 신호를 제 1 내부 클럭 신호로 클럭하며,
    - 데이터 스트로브 신호의 제 2 위상을 제공하기 위해 제 4 멀티플렉서를 통해 데이터 스트로브 동작 신호를 제 2 클럭 신호로 클럭하고,
    - 데이터 스트로브 신호를 데이터 스트로브 버퍼에 제공하기 위해 제 3, 4 멀티플렉서로부터 데이터 스트로브 신호의 제 1, 2 위상을 데이터 스트로브 버퍼에 연결하며, 이때 데이터 스트로브 신호는 제 1, 2 데이터와 동기화되며 외부 클럭 신호와 지정 관계를 가지는,
    이상의 과정을 추가로 포함하는 것을 특징으로 하는 방법.
  20. 제 19 항에 있어서, 상기 방법은,
    - 완샷 회로로의 제 1 입력에 데이터 동작 신호를 연결하고,
    - 완샷 회로로의 제 2 입력에 데이터 스트로브 동작 신호를 연결하며,
    - 데이터 스트로브 동작 신호와 데이터 동작 신호가 서로 다른 논리 상태를 가질 때 완샷 회로에 의해 한 클럭 주기의 펄스폭을 가지는 펄스를 발생시키며,
    - 지정 크기의 지연을 제공하도록 논리 요소를 통해 펄스를 연결하고,
    - 데이터 스트로브 신호에 대한 프리앰블을 제공하도록 논리 요소로부터 펄스를 데이터 스트로브 버퍼에 연결하는,
    이상의 과정을 추가로 포함하는 것을 특징으로 하는 방법.
  21. 데이터 스트로브 신호를 제공하는 방법으로서, 상기 방법은,
    - 제 1 내부 클럭 신호의 하강부 이후, 그리고 제 2 내부 클럭 신호의 상승부 이전에, 데이터 스트로브 동작 신호를 제공하고, 이때 제 1, 2 내부 클럭 신호는 서로 사이에 삽입되고,
    - 제 1 위상의 데이터 스트로브 신호를 제공하기 위해 제 1 멀티플렉서를 통해 데이터 스트로브 동작 신호를 제 1 내부 클럭 신호로 클럭하며,
    - 제 2 위상의 데이터 스트로브 신호를 제공하기 위해 제 2 멀티플렉서를 통해 데이터 스트로브 동작 신호를 제 2 클럭 신호로 클럭하며,
    - 데이터 스트로브 신호를 데이터 스트로브 버퍼에 제공하기 위해 제 1, 2 멀티플렉서로부터 제 1, 2 위상의 데이터 스트로브 신호를 데이터 스트로브 버퍼에 연결하고, 이때 데이터 스트로브 신호는 제 1, 2 데이터 및 외부 클럭 신호와 동기화되는,
    이상의 단계를 포함하는 것을 특징으로 하는 방법.
  22. 제 21 항에 있어서, 상기 방법은,
    - 완샷 회로로의 제 1 입력에 데이터 동작 신호를 연결하고,
    - 완샷 회로로의 제 2 입력에 데이터 스트로브 신호를 연결하며,
    - 데이터 스트로브 동작 신호와 데이터 동작 신호가 서로 다른 논리 상태를 가질 때 완샷 회로만큼 한 클럭 주기의 펄스폭을 가지는 펄스를 발생시키고,
    - 지정 크기의 지연을 제공하도록 논리 요소를 통해 펄스를 연결하며,
    - 데이터 스트로브 신호에 대한 프리앰블을 제공하기 위해 논리 요소로부터펄스를 데이터 스트로브 버퍼에 연결하는,
    이상의 과정을 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  23. 제 20 항에 있어서, 상기 방법은,
    - 지연 동기화 루프를 이용하여 외부 클럭 신호로부터 제 1 내부 클럭 신호를 도출하고, 이때 제 1 내부 클럭 신호는 정수배 클럭 주기의 대기시간이 선택될 때 외부 클럭 신호의 상승부에 앞서나가는 상승부를 가지며,
    - 지연 동기화 루프를 이용하여 외부 클럭 신호로부터 제 2 내부 클럭 신호를 도출하고, 이때 제 2 내부 클럭 신호는 정수배 클럭 주기의 대기시간이 선택될 때 외부 클럭 신호의 하강부에 앞서나가는 상승부를 가지는,
    이상의 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  24. 제 20 항에 있어서, 상기 방법은,
    - 지연 동기화 루프를 이용하여 외부 클럭 신호로부터 제 1 내부 클럭 신호를 도출하고, 이때 제 1 내부 클럭 신호는 비-정수배 클럭 주기의 대기시간이 선택될 때 외부 클럭 신호의 하강부에 앞서나가는 상승부를 가지며,
    - 지연 동기화 루프를 이용하여 외부 클럭 신호로부터 제 2 내부 클럭 신호를 도출하고, 이때 제 2 내부 클럭 신호는 비-정수배 클럭 주기의 대기시간이 선택될 때 외부 클럭 신호의 상승부에 앞서나가는 상승부를 가지는,
    이상의 단계를 추가로 포함하는 것을 특징으로 하는 방법.
KR10-2002-7002668A 1999-09-02 2000-08-31 Ddr dram용 출력 회로, ddr dram, ddr dram으로부터의 데이터 클럭 방법, 그리고 데이터 스트로브 신호 제공 방법 KR100493477B1 (ko)

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