JP3788867B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、同期型の半導体記憶装置に係り、特に複数のデータバスを用いて複数のアドレスに対するデータを並列に処理する動作モードを有する半導体記憶装置に関するもので、例えばＳＲＡＭ（スタティック型メモリ）などに使用されるものである。
【０００２】
【従来の技術】
従来の半導体メモリにおいて、通常の同期動作モードのみが要求される場合には、外部クロック入力の立上がりのみに同期させて１つの入出力端子当り１ビットのデータをメモリセルから読み出したり書き込んだりするシングルデータレート（Single Data Rate；ＳＤＲ）方式の動作モードをサポートすればよい。
【０００３】
一方、半導体メモリの高速動作方式の１つとしてバーストモード動作が提案されている。このバーストモード動作とは、外部から取り込まれるアドレス信号に基づいてクロック信号に同期してチップ内部でバーストアドレスを自己発生して読み出し／書き込みを行う動作である。
【０００４】
前記バーストアドレスの発生の仕方は、１ビットまたは２ビットのバーストアドレス信号により一定の規則性（リニアモードあるいはインターリーブモード）にしたがって連続したアドレスを発生するものであり、バーストアドレス信号以外のアドレス信号は固定である。
【０００５】
上記リニアモードあるいはインターリーブモードは、いずれも、バーストアドレス信号の下位ビットの値が０，１，０，１…（または、１，０，１，０…）と繰り返すものであり、同じ値が繰り返すことはない。
【０００６】
例えばバーストアドレス信号として、例えば１８ビットのアドレス信号の下位２ビットＡ１、Ａ０が与えられているとすると、前記リニアモードの時には、バーストスタートアドレスから順番にインクリメントするように進行する。即ち、スタートアドレスが（０，０）の時、（０，０）→（０，１）→（１，０）→ （１，１）と内部バーストアドレスが進行する。
【０００７】
なお、バーストアドレスは、選択するメモリセルを速く切り換えることが要求されるので、メモリセルのカラムアドレスが割り当てられることが多い。つまり、セルのワード線選択を行うロウ系に比べてカラム選択を行うカラム系の方がタイミング的に余裕があり、従って、発生に時間がかかるバーストアドレスはカラム系に割り当てた方が全体として高速化できるからである。そこで、以後の説明および図面中では、前記バーストアドレスビットＡ１、Ａ０をカラムアドレスビットＹ１、Ｙ０で表わすものとする。
【０００８】
このようなバーストモード動作は、前記ＳＤＲ方式の動作モードに適用可能であるが、さらに、外部クロック入力のアップエッジ（立上がり）とダウンエッジ（立下がり）に同期してデータの読み出し／書き込みを行うダブルデータレート（Double Data Rate；ＤＤＲ）方式の動作モードにも適用可能である。
【０００９】
このＤＤＲ方式の動作モードを有するメモリは、内部動作速度は特に高速化することなく、Ｉ／Ｏバッファの部分のみで外部クロック入力の立上がり／立下がり両方に同期させて読み出したり書き込んだりすることにより、メモリ外部から見ると、メモリ内部が倍速で動いている（２倍のデータの読み出し／書き込みを行う）ようにしており、その一例としてＳＲＡＭが提案されている。
【００１０】
ＤＤＲ方式の動作モードを有するＳＲＡＭは、複数のデータバスを用いて複数のアドレスに対するデータを並列に処理する方式であり、メモリセルへの実際の書き込み動作などの内部動作自体は外部クロック入力と同じ速度（周波数）で行うが、一度に２アドレス分のデータを並列に処理することによりデータ転送速度を２倍に高めるものである。
【００１１】
つまり、ＤＤＲ方式の動作モードを有するＳＲＡＭでは、メモリ内部のデータバスを倍にしておき、バーストアドレスの連続する２つのアドレスでそれぞれ指定されるセルを同時に選択をして書き込みあるいは読み出しをさせている。
【００１２】
なお、ＤＤＲ方式の動作モードを有するＳＲＡＭにおいては、前記したようなＤＤＲ方式の動作モードとＳＤＲ方式の動作モードとを選択し得るように併存させる場合が多い。
【００１３】
図２２は、ＤＤＲ方式／ＳＤＲ方式の動作モードを選択し得る同期型ＳＲＡＭの全体的構成の従来例を概略的に示す。
【００１４】
図２２において、１はアドレスレジスタ、２はバーストアドレス発生用のバーストカウンタ、３はアドレスデコーダ、４は行選択回路、５はメモリセルアレイ、６は列選択回路、７はセンスアンプ・データ書き込み回路、８１は第１のデータバス、８２は第２のデータバス、９はデータ入出力回路である。前記データ入出力回路９には、後述するデータ出力制御回路（図２３参照）およびデータ入力制御回路（図２７参照）が含まれている。
【００１５】
さらに、前記メモリセルアレイ５の複数のアドレスのメモリセルに対して同時にデータの読み出しあるいは書き込みを制御し、前記複数のデータバス８１、８２との間でデータを並列に処理する読み出し／書き込み制御回路（図示せず）が設けられている。
【００１６】
なお、このＳＲＡＭは、例えば３個の外部端子１１〜１３から入力する３つの制御信号がコマンドデコーダ１０によりデコードされて動作モードが制御されるように構成されている。例えば第１の制御信号START/STOPの論理レベルに応じてバースト動作の開始／停止が制御され、第２の制御信号READ/WRITEの論理レベルに応じて読み出し／書き込み動作が制御され、第３の制御信号DOUBLE/SINGLE の論理レベルに応じてＤＤＲ方式の動作モード／従来のＳＤＲ方式の動作モードが選択指定される。
【００１７】
なお、前記メモリセルアレイ５は、複数のワード線およびビット線の各交点に対応してメモリセルが２次元の行列（マトリクス）状に配置されたメモリセル群からなる。上記メモリセルは、一対の記憶ノードに相補的なデータを記憶し、データ線対との間でデータの授受を行うことを特徴とするスタティック型メモリセルである。
【００１８】
また、前記列選択回路６は、列デコーダ（図示せず）およびそのデコード出力によりスイッチ制御されてセルアレイのカラム選択を行うためにカラムトランスファーゲート（図示せず）を含む。
【００１９】
図２は、前記同期型ＳＲＡＭにおけるメモリセルアレイ５の一部のセル部に対応するカラムトランスファーゲートＴＧ、データ線ＤＬ１、ＤＬ２、センスアンプＳ／Ａ・データ書き込み回路Ｄｉｎ、データバスの接続関係の一例を概略的に示している。
【００２０】
即ち、セル部は、行方向においてカラムアドレスビット信号Ｙ１、Ｙ０で選択される連続する４カラムが繰り返し、バーストアドレスビットＹ１、Ｙ０より１つ上位のカラムアドレスビットＹ２が“０”の時に選択対象となる４カラムと、カラムアドレスビットＹ２が“１”の時に選択対象となる４カラムとが交互に繰り返す。
【００２１】
さらに、前記カラムアドレスビットＹ２より１つ上位のカラムアドレスビットＹ３が“０”の時に選択対象となる連続する８カラムとカラムアドレスビットＹ３が“１”の時に選択対象となる連続する８カラムとが交互に繰り返す。
【００２２】
前記セル部において、連続する２アドレスにより２つのカラムのメモリセルが同時に選択される場合、２ビット分の各カラムトランスファーゲートが同時に開いてしまうと、データの衝突が起きてしまうおそれがある。
【００２３】
それを避けるため、前記信号Ｙ０が“０”の時に選択されるメモリセルの読み出しデータを第１のデータ線ＤＬ１に取り出し、前記信号Ｙ０が“１”の時に選択されるメモリセルの読み出しデータを第２のデータ線ＤＬ２に取り出すことが可能なようにカラムトランスファーゲートＴＧ群が接続されている。
【００２４】
例えば行方向におけるメモリセルの配列順に物理アドレスが割り付けられているものとすると、前記４カラム内の配列順位が奇数番目のカラムを第１のデータ線ＤＬ１に共通に接続し、偶数番目のカラムを第２のデータ線ＤＬ２に共通に接続するようにカラムトランスファーゲートＴＧ群が接続されている。
【００２５】
そして、前記カラムアドレスビットＹ２が“０”の時に選択対象となる４カラム（ここでは、物理アドレス１〜４あるいは９〜１２に相当する）とカラムアドレスビットＹ２が“１”の時に選択対象となる４カラム（ここでは、物理アドレス５〜８あるいは１３〜１６に相当する）との隣り合う１組（連続する８カラム）を単位として、前記第１のデータ線ＤＬ１および第２のデータ線ＤＬ２にそれぞれセンスアンプＳ／Ａ・データ書き込み回路Ｄｉｎが接続されている。
【００２６】
この場合、センスアンプＳ／Ａが活性化される期間とデータ書き込み回路Ｄｉｎが活性化される期間とは異なる。また、前記第１のデータ線ＤＬ１に接続されているセンスアンプＳ／Ａ・データ書き込み回路Ｄｉｎが活性化される期間と第２のデータ線ＤＬ２に接続されているセンスアンプＳ／Ａ・データ書き込み回路Ｄｉｎが活性化される期間とは異なる。
【００２７】
そして、複数組の第１のデータ線ＤＬ１にそれぞれ接続されて互いの活性化期間が異なっている複数組のセンスアンプＳ／Ａ・データ書き込み回路Ｄｉｎは、第１のデータバス８１を共通に介してデータ入出力回路９に接続されている。
【００２８】
同様に、複数組の第２のデータ線ＤＬ２にそれぞれ接続されて互いの活性化期間が異なっている複数組のセンスアンプＳ／Ａ・データ書き込み回路Ｄｉｎは、第２のデータバス８２を介して共通に前記データ入出力回路９に接続されている。
【００２９】
この場合、ある連続する８カラムに対応するセンスアンプＳ／Ａの切り換え、データ書き込み回路Ｄｉｎの活性／非活性状態がＹ３＝０の時に制御されるものとすると、その隣りの連続する８カラムに対応するセンスアンプＳ／Ａの切り換え、データ書き込み回路Ｄｉｎの活性／非活性状態はＹ３＝１の時に制御される。
【００３０】
このような構成により、各メモリセルは、前記信号Ｙ０が“０”の時に選択されるメモリセル／信号Ｙ０が“１”の時に選択されるメモリセルに応じて第１のデータバス８１／第２のデータバス８２に接続されるようになっている。
【００３１】
従って、バーストアドレスの連続する２つのアドレス（例えばバーストスタートアドレスとそれに連続する次のアドレス）でそれぞれ指定される２つのセルと前記データ入出力回路９の間で、前記２つのデータバス８１、８２を介して同時に書き込みあるいは読み出しを行う（つまり、２つのセルデータが衝突することなく、同時に書き込みあるいは読み出しを行う）ことが可能になっている。
【００３２】
図２３は、図２２中のデータ入出力回路９に含まれるデータ出力制御回路の従来例を示している。
【００３３】
図２４は、図２２の同期型ＳＲＡＭにおけるＤＤＲ方式の動作モードにおける従来のデータ読み出し動作のタイミングを示している。
【００３４】
図２４には、外部クロック信号ＣＫの立上がりに同期して２つのアドレス信号Ａ、Ｂが引き続き取り込まれる様子を示している。
【００３５】
ここで、アドレス信号Ａは、その最下位ビットが“０”のアドレスであり、バーストカウンタ（図２２中２）で発生させた２ビットのバーストアドレス信号のうちの下位ビットが“０”のアドレスである。アドレス信号Ｂは、その最下位ビットが“１”のアドレスであり、バーストカウンタ（図２２中２）で発生させた２ビットのバーストアドレス信号のうちの下位ビットが“１”のアドレスである。
【００３６】
メモリチップ内部では、バーストカウンタ（図２２中２）によって、アドレス信号Ａに対してバーストアドレス信号がＡ１、Ａ２、Ａ３、Ａ４と連続的に発生され、アドレス信号Ｂに対してはバーストアドレス信号がＢ１、Ｂ２、Ｂ３、Ｂ４と連続的に発生される。
【００３７】
この場合、前記アドレス信号Ａに対しては、バーストアドレス信号Ａ１、Ａ２、Ａ３、Ａ４の下位アドレスビットＹ０が“０”からスタートし、０、１、０、１と変化する。また、アドレス信号Ｂに対しては、バーストアドレス信号Ｂ１、Ｂ２、Ｂ３、Ｂ４の下位アドレスビットＹ０が“１”からスタートし、１、０、１、０と変化する。
【００３８】
従って、バーストアドレスＡ１、Ａ３の時は、第１のデータバス８１にデータを読み出すべきメモリセルを選択し、バーストアドレスＡ２、Ａ４の時は、第２のデータバス８２にデータを読み出すべきメモリセルを選択する。
【００３９】
また、バーストアドレスＢ１、Ｂ３の時は、第２のデータバス８２にデータを読み出すべきメモリセルを選択し、バーストアドレスＢ２、Ｂ４の時は、第１のデータバス８１にデータを読み出すべきメモリセルを選択する。
【００４０】
以下、図２３、図２４を参照しながら、ＤＤＲ方式のデータ読み出し動作を説明する。
【００４１】
まず、クロック信号ＣＫの立上がりに同期してアドレス信号Ａがアドレスレジスタ（図１中１）に取り込まれる。
【００４２】
次に、上記クロック信号ＣＫの立下がりに同期して２つのバーストアドレスＡ１、Ａ２に対するメモリセルのデータが同時に読み出され、２つのデータバス８１、８２に読み出される。この場合、バーストアドレスＡ１の時の読み出しデータは第１のデータバス８１に読み出され、バーストアドレスＡ２の時の読み出しデータは第２のデータバス８２に読み出される。
【００４３】
このように異なる２つのデータバス（第１のデータバス８１／第２のデータバス８２）に読み出された２アドレス分のデータ（Ａ１、Ａ２）は、２つのデータ線センスアンプ１４１、１４２にそれぞれ対応して入力され、それぞれ増幅される。
【００４４】
次のサイクルでは、クロック信号ＣＫの立上がりに同期して前記２つのデータ線センスアンプ１４１、１４２の出力データ（Ａ１、Ａ２）が対応して第１の出力レジスタ１４３／第２の出力レジスタ１４４に取り込まれる。このように取り込まれた２アドレス分のデータ（Ａ１、Ａ２）がそれぞれ対応してクロック信号ＣＫ１、ＣＫ２の“Ｈ”レベルの期間にそれぞれ対応してデータ線トランスファーゲート１４５、１４６を介して順に出力バッファ回路１４７へ出力されて増幅され、さらに出力端子１４８を介してチップ外部へ出力される。
【００４５】
次に、上記クロック信号ＣＫの立下がりに同期して２つのバーストアドレスＡ３、Ａ４に対するメモリセルのデータ（Ａ３、Ａ４）が同時に読み出され、２つのデータバスに読み出される。この場合、バーストアドレスＡ３の読み出しデータ（Ａ３）は第１のデータバス８１に読み出され、バーストアドレスＡ４の読み出しデータ（Ａ４）は第２のデータバス８２に読み出され、これらの読み出しデータ（Ａ３、Ａ４）は２つのデータ線センスアンプ１４１、１４２にそれぞれ対応して入力され、それぞれ増幅される。
【００４６】
次のサイクルでは、クロック信号ＣＫの立上がりに同期してアドレス信号Ｂがアドレスレジスタ（図１中１）に取り込まれるとともに、前記２つのデータ線センスアンプ１４１、１４２の出力データ（Ａ３、Ａ４）が対応して第１の出力レジスタ１４３／第２の出力レジスタ１４４に取り込まれる。このように取り込まれた２アドレス分のデータ（Ａ３、Ａ４）がそれぞれ対応してクロック信号ＣＫ１、ＣＫ２の“Ｈ”レベルの期間にそれぞれ対応してデータ線トランスファーゲート１４５、１４６を介して順に出力バッファ回路１４７へ出力されて増幅され、さらにチップ外部へ出力される。
【００４７】
次に、上記クロック信号ＣＫの立下がりに同期して、２つのバーストアドレスＢ１、Ｂ２に対するメモリセルのデータ（Ｂ１、Ｂ２）が同時に読み出され、２つのデータバスに読み出される。この場合、バーストアドレスＢ１の読み出しデータ（Ｂ１）は第２のデータバス８２に読み出され、バーストアドレスＢ２の読み出しデータ（Ｂ２）は第１のデータバス８１に読み出され、これらの読み出しデータ（Ｂ２、Ｂ１）は、２つのデータ線センスアンプ１４１、１４２にそれぞれ対応して入力され、それぞれ増幅される。
【００４８】
次のサイクルでは、クロック信号ＣＫの立上がりに同期して前記２つのデータ線センスアンプ１４１、１４２の出力データ（Ｂ２、Ｂ１）が対応して第１の出力レジスタ１４３／第２の出力レジスタ１４４に取り込まれる。このように取り込まれた２アドレス分のデータ（Ｂ２、Ｂ１）がそれぞれ対応してクロック信号ＣＫ１、ＣＫ２の“Ｈ”レベルの期間にそれぞれ対応してデータ線トランスファーゲート１４５、１４６を介して順に出力バッファ回路１４７へ出力されて増幅され、さらにチップ外部へ出力される。
【００４９】
次に、上記クロック信号ＣＫの立下がりに同期して２つのバーストアドレスＢ３、Ｂ４に対するメモリセルのデータ（Ｂ３、Ｂ４）が同時に読み出され、２つのデータバスに読み出される。この場合、バーストアドレスＢ３の読み出しデータ（Ｂ３）は第２のデータバス８２に読み出され、バーストアドレスＢ４の読み出しデータ（Ｂ４）は第１のデータバス８１に読み出され、これらの読み出しデータ（Ｂ４、Ｂ３）は２つのデータ線センスアンプ１４１、１４２にそれぞれ対応して入力され、それぞれ増幅される。
【００５０】
次のサイクルでは、クロック信号ＣＫの立上がりに同期して前記２つのデータ線センスアンプ１４１、１４２の出力データ（Ｂ４、Ｂ３）が対応して第１の出力レジスタ１４３／第２の出力レジスタ１４４に取り込まれる。このように取り込まれた２アドレス分のデータ（Ｂ４、Ｂ３）がそれぞれ対応してクロック信号ＣＫ１、ＣＫ２の“Ｈ”レベルの期間の期間にそれぞれ対応してデータ線トランスファーゲート１４５、１４６を介して順に出力バッファ回路１４７へ出力されて増幅され、さらにチップ外部へ出力される。
【００５１】
図２５は、図２３中の２つのデータ線トランスファーゲート１４５、１４６にクロック信号ＣＫ１、ＣＫ２を供給する回路の一例を示している。
【００５２】
図２６は、図２５の回路のＤＤＲ方式の動作モード時／ＳＤＲ方式の動作モード時の信号波形の一例を示している。
【００５３】
図２５の回路において、ＤＤＲ方式の動作モード時には、クロック信号ＣＫおよびその反転信号／ＣＫをマルチプレクサ・クロック生成回路１６１で選択し、この選択した信号の立上がりに同期した図２６中に示すようなクロック信号ＣＫ１、ＣＫ２を生成する。
【００５４】
この場合、前記したようにバーストアドレスの下位アドレスビット信号Ｙ０が“０”であるか“１”であるかに応じて前記第１の出力レジスタ（図２３中１４３）のデータを先に出力するか第２の出力レジスタ（図２３中１４４）のデータを先に出力するかを制御する必要がある。そこで、前記バーストアドレスの下位アドレスビット信号Ｙ０が“０”であるか“１”であるかに応じてマルチプレクサ・クロック生成回路１６１でクロック信号ＣＫまたはその反転信号／ＣＫを選択してその立上がりに同期して前記クロック信号ＣＫ１、ＣＫ２の生成タイミングを制御している。
【００５５】
これに対して、ＳＤＲ方式の動作モード時には、前記データ出力用のクロック信号ＣＫ１、ＣＫ２の周波数をＤＤＲ方式の動作モード時の１／２に設定する必要がある。そこで、ＳＤＲ方式の動作モード時には、クロック信号ＣＫを分周回路１６２で分周することにより相補的なクロック信号２ＣＫ、／２ＣＫを生成し、これをマルチプレクサ・クロック生成回路１６１で選択してその立上がりに同期した図２６中に示すようなクロック信号ＣＫ１、ＣＫ２を生成している。
【００５６】
しかし、上記したようなＤＤＲ方式の動作モード時、ＳＤＲ方式の動作モード時のいずれにおいても、クロック信号ＣＫからデータ出力用のクロック信号ＣＫ１、ＣＫ２を生成する際に、前記マルチプレクサ・クロック生成回路１６１による信号遅延Ｔd1が存在するので、その分だけデータ出力のタイミングに遅延が生じるという問題がある。
【００５７】
また、ＤＤＲ方式の動作モード時には、前記したようにバーストアドレスの下位アドレスビット信号Ｙ０が“０”であるか“１”であるかに応じてマルチプレクサ・クロック生成回路１６１でクロック信号ＣＫおよびその反転信号／ＣＫの選択を制御する必要があり、このようなタイミング制御は繁雑である。
【００５８】
そして、このようなタイミング制御に伴って、各バーストアドレスに対応するデータ出力のタイミングがばらつくことになる。
【００５９】
即ち、図２４（ｉ）中に示すように、アドレス信号Ａに関連するバーストアドレスＡ１〜Ａ４のうちのＡ１〜Ａ３に対応するデータ出力はクロック信号ＣＫ１、ＣＫ２の立上がりに同期して一定のタイミングで出力され、同様に、バーストアドレスＢ２〜Ｂ４に対応するデータ出力はクロック信号ＣＫ１、ＣＫ２の立上がりに同期して一定のタイミングで出力される。
【００６０】
これに対して、バーストエンドアドレスＡ４に対応するデータ出力とそれに続くアドレス信号Ｂに関連するバーストアドレスＢ１〜Ｂ４のうちのバーストスタートアドレスＢ１に対応するデータ出力はクロック信号ＣＫ２が“Ｈ”レベルの期間に連続的にレジスタ回路１４４から出力されるので、マルチプレクサ・クロック生成回路１６１によるクロック信号ＣＫ１、ＣＫ２の遅延Ｔd1の影響を受けない。
【００６１】
従って、前記したようにマルチプレクサ・クロック生成回路１６１から出力するデータ出力用のクロック信号ＣＫ１、ＣＫ２に遅延Ｔd1が存在すると、バーストエンドアドレスＡ４に対応するデータ出力のタイミングが遅れるので、そのデータ出力期間が短くなり、それに続くバーストスタートアドレスＢ１に対応するデータ出力期間ｔ1 が長くなってしまう。結果として、データ出力期間の不平衡が生じる。
【００６２】
前記したようなデータ出力のタイミングの遅れ、データ出力のタイミング自体のばらつきはクロック信号に対してデータが有効な時間を十分に確保できなくなるので、ＳＲＡＭの動作速度（クロック信号ＣＫ）が高速になるにつれて、前記データ出力のタイミングの遅れ、データ出力のタイミング自体のばらつきは一層少ないことが要求されるので、上記したような問題は顕著になる。
【００６３】
図２７は、図２２中のデータ入出力回路９に含まれるデータ入力制御回路の従来例を示している。
【００６４】
図２８は、図２２の同期型ＳＲＡＭにおけるＤＤＲ方式の動作モードにおける従来のデータ書き込み動作のタイミングを示している。
【００６５】
図２８には、クロック信号ＣＫの立上がりに同期して２つのアドレス信号Ａ、Ｂが引き続き取り込まれる様子を示している。
【００６６】
ここで、アドレス信号Ａは、バーストカウンタ（図２２中２）で発生させた２ビットのバーストアドレス信号のうちの下位ビットが“０”のアドレスである。アドレス信号Ｂは、バーストカウンタ（図２２中２）で発生させた２ビットのバーストアドレス信号のうちの下位ビットが“１”のアドレスである。
【００６７】
メモリチップ内部では、バーストカウンタ（図２２中２）によって、アドレス信号Ａに対してバーストアドレス信号がＡ１、Ａ２、Ａ３、Ａ４と連続的に発生され、アドレス信号Ｂに対してはバーストアドレス信号がＢ１、Ｂ２、Ｂ３、Ｂ４と連続的に発生される。
【００６８】
この場合、アドレス信号Ａに対しては、前記バーストアドレスＡ１、Ａ２、Ａ３、Ａ４の下位アドレスビットＹ０が“０”からスタートし、０、１、０、１と変化する。また、アドレス信号Ｂに対しては、前記バーストアドレスＢ１、Ｂ２、Ｂ３、Ｂ４の下位アドレスビットＹ０が“１”からスタートし、１、０、１、０と変化する。
【００６９】
従って、バーストアドレスＡ１、Ａ３の時は第１のデータバス８１のデータを書き込むべきメモリセルを選択し、バーストアドレスＡ２、Ａ４の時は第２のデータバス８２のデータを書き込むべきメモリセルを選択する。
【００７０】
また、バーストアドレスＢ１、Ｂ３の時は第２のデータバス８２のデータを書き込むべきメモリセルを選択し、バーストアドレスＢ２、Ｂ４の時は第１のデータバス８１のデータを書き込むべきメモリセルを選択する。
【００７１】
上記したようにアドレスが変化する過程において、１、３、５…番目のデータはクロック信号ＣＫの立上がりに同期して順次入力され、２、４、６…番目のデータはクロック信号ＣＫの立下がりに同期して順次入力される。即ち、クロック信号ＣＫの立上がりに同期してバーストアドレスＡ１、Ａ３、Ｂ１、Ｂ３のメモリセルに書き込むべきデータが順次入力され、クロック信号ＣＫの立下がりに同期してバーストアドレスＡ２、Ａ４、Ｂ２、Ｂ４のメモリセルに書き込むべきデータが順次入力される。
【００７２】
以下、図２７、図２８を参照しながら、ＤＤＲ方式のデータ書き込み動作を説明する。
【００７３】
まず、クロック信号ＣＫの立上がりに同期してアドレス信号Ａがアドレスレジスタ（図２２中１）に取り込まれる。
【００７４】
次のサイクルでは、２つのバーストアドレスＡ１、Ａ２に対するメモリセルが同時に選択され、クロック信号ＣＫの立上がり、立下がりに同期して２アドレス分のデータがチップ外部から入力端子１８１を介して順次入力される。
【００７５】
このように入力される２アドレス分の書き込み入力データ（Ａ１、Ａ２）は、入力バッファ回路１８２により増幅された後、それぞれ対応してデータ入力用のクロック信号ＣＫ３、ＣＫ４の立上がりに同期して初段入力データレジスタである第１の入力レジスタ１８３／第２の入力レジスタ１８４に分かれて取り込まれる。この場合、バーストアドレスＡ１のメモリセルに書き込むべきデータ（Ａ１）は第１の入力レジスタ８１３に取り込まれ、バーストアドレスＡ２のメモリセルに書き込むべきデータ（Ａ２）は第２の入力レジスタ１８４に取り込まれる。
【００７６】
次のサイクルでは、クロック信号ＣＫの立上がりに同期してアドレス信号Ｂが取り込まれるとともに、第１の入力レジスタ１８３／第２の入力レジスタ１８４の２アドレス分のデータ（Ａ１、Ａ２）が次段入力データレジスタである第３の入力レジスタ１８５／第４の入力レジスタ１８６にそれぞれ対応して転送される。
【００７７】
この第３の入力レジスタ１８５／第４の入力レジスタ１８６に取り込まれた２アドレス分のデータ（Ａ１、Ａ２）は、それぞれ対応してデータ線アンプ１８７、１８８により増幅された後、第１のデータバス８１／第２のデータバス８２に転送され、バーストアドレスＡ１、Ａ２のメモリセルに書き込まれる。
【００７８】
また、上記サイクルでは、２つのバーストアドレスＡ３、Ａ４のメモリセルに対応する２アドレス分の書き込み入力データ（Ａ３、Ａ４）が、クロック信号ＣＫの立上がり、立下がりに同期してチップ外部から順次入力される。即ち、クロック信号ＣＫの立上がりに同期してバーストアドレスＡ３のメモリセルに書き込むべきデータ（Ａ３）が入力され、クロック信号ＣＫの立下がりに同期してバーストアドレスＡ４のメモリセルに書き込むべきデータ（Ａ４）が入力される。
【００７９】
このように入力される２アドレス分のデータ（Ａ３、Ａ４）は、入力バッファ回路１８２により増幅された後、それぞれ対応して前記クロック信号ＣＫ３、ＣＫ４の立上がりに同期して第１の入力レジスタ１８３／第２の入力レジスタ１８４に分かれて取り込まれる。この場合、バーストアドレスＡ３のメモリセルに書き込むべきデータ（Ａ３）は第１の入力レジスタ１８３に取り込まれ、バーストアドレスＡ４のメモリセルに書き込むべきデータ（Ａ４）は第２の入力レジスタ１８４に取り込まれる。
【００８０】
次のサイクルでは、クロック信号ＣＫの立上がりに同期して第１の入力レジスタ１８３／第２の入力レジスタ１８４の２アドレス分のデータ（Ａ３、Ａ４）が第３の入力レジスタ１８５／第４の入力レジスタ１８６にそれぞれ対応して転送される。
【００８１】
この第３の入力レジスタ１８５／第４の入力レジスタ１８６に取り込まれた２アドレス分のデータ（Ａ３、Ａ４）は、それぞれ対応してデータ線アンプ１８７、１８８により増幅された後、第１のデータバス８１／第２のデータバス８２に転送され、バーストアドレスＡ３、Ａ４のメモリセルに書き込まれる。
【００８２】
また、上記サイクルでは、２つのバーストアドレスＢ１、Ｂ２のメモリセルに対応する２アドレス分の書き込み入力データ（Ｂ１、Ｂ２）が、クロック信号ＣＫの立上がり、立下がりに同期してチップ外部から順次入力される。即ち、クロック信号ＣＫの立上がりに同期してバーストアドレスＢ１のメモリセルに書き込むべきデータ（Ｂ１）が入力され、クロック信号ＣＫの立下がりに同期してバーストアドレスＢ２のメモリセルに書き込むべきデータ（Ｂ２）が入力される。
【００８３】
このように入力される２アドレス分のデータ（Ｂ１、Ｂ２）は、入力バッファ回路１８２により増幅された後、それぞれ対応して前記クロック信号ＣＫ４、ＣＫ３の立上がりに同期して第２の入力レジスタ１８４／第１の入力レジスタ１８３に分かれて取り込まれる。この場合、バーストアドレスＢ１のメモリセルに書き込むべきデータは第２の入力レジスタ１８４に取り込まれ、バーストアドレスＢ２のメモリセルに書き込むべきデータは第１の入力レジスタ１８３に取り込まれる。
【００８４】
次のサイクルでは、クロック信号ＣＫの立上がりに同期して第１の入力レジスタ１８３／第２の入力レジスタ１８４の２アドレス分のデータ（Ｂ２、Ｂ１）が第３の入力レジスタ１８５／第４の入力レジスタ１８６にそれぞれ対応して転送される。
【００８５】
この第３の入力レジスタ１８５／第４の入力レジスタ１８６に取り込まれた２アドレス分のデータ（Ｂ２、Ｂ１）は、それぞれ対応してデータ線アンプ１８７、１８８により増幅された後、第１のデータバス８１／第２のデータバス８２に転送され、バーストアドレスＢ２、Ｂ１のメモリセルに書き込まれる。
【００８６】
また、上記サイクルでは、２つのバーストアドレスＢ３、Ｂ４のメモリセルに対応する２アドレス分の書き込み入力データ（Ｂ３、Ｂ４）が、クロック信号ＣＫの立上がり、立下がりに同期してチップ外部から順次入力される。即ち、クロック信号ＣＫの立上がりに同期してバーストアドレスＢ３のメモリセルに書き込むべきデータ（Ｂ３）が入力され、クロック信号ＣＫの立下がりに同期してバーストアドレスＢ４のメモリセルに書き込むべきデータ（Ｂ４）が入力される。
【００８７】
このように入力される２アドレス分のデータ（Ｂ３、Ｂ４）は、入力バッファ回路１８２により増幅された後、それぞれ対応して前記クロック信号ＣＫ４、ＣＫ３の立上がりに同期して第２の入力レジスタ１８４／第１の入力レジスタ１８３に分かれて取り込まれる。この場合、バーストアドレスＢ３のメモリセルに書き込むべきデータは第２の入力レジスタ１８４に取り込まれ、バーストアドレスＢ４のメモリセルに書き込むべきデータは第１の入力レジスタ１８３に取り込まれる。
【００８８】
次のサイクルでは、クロック信号ＣＫの立上がりに同期して第１の入力レジスタ１８３／第２の入力レジスタ１８４の２アドレス分のデータ（Ｂ４、Ｂ３）が第３の入力レジスタ１８５／第４の入力レジスタ１８６にそれぞれ対応して転送される。
【００８９】
この第３の入力レジスタ１８５／第４の入力レジスタ１８６に取り込まれた２アドレス分のデータ（Ｂ４、Ｂ３）は、それぞれ対応してデータ線アンプ１８７、１８８により増幅された後、第１のデータバス８１／第２のデータバス８２に転送され、バーストアドレスＢ４、Ｂ３のメモリセルに書き込まれる。
【００９０】
図２９は、図２７中の２つの初段入力データレジスタ（第１の入力レジスタ／第２の入力レジスタ）にクロック信号ＣＫ３、ＣＫ４を供給する回路の一例を示している。
【００９１】
図３０は、図２９の回路のＤＤＲ方式の動作モード時／ＳＤＲ方式の動作モード時の信号波形の一例を示している。
【００９２】
図２９において、ＤＤＲ方式の動作モード時には、クロック信号ＣＫおよびその反転信号／ＣＫがそれぞれ対応して入力するタイミング調整回路２０１、２０２でタイミング調整および波形整形処理（入力信号の立上がりに同期した短いパルス幅のクロック信号の生成）を行い、このタイミング調整回路２０１、２０２の出力をマルチプレクサ２０３で選択してデータ入力用のクロック信号ＣＫ３、ＣＫ４として供給する。
【００９３】
この場合、図３０に示すように、前記バーストアドレスの下位アドレスビット信号Ｙ０が“０”であるか“１”であるかに応じて、クロック信号ＣＫをタイミング調整回路２０１で調整した出力をマルチプレクサ２０３で選択してクロック信号ＣＫ３として供給し、クロック信号の反転信号／ＣＫをタイミング調整回路２０２で調整した出力をマルチプレクサ２０３で選択してクロック信号ＣＫ４として供給するように制御する必要がある。
【００９４】
なお、ＳＤＲ方式の動作モード時には、初段入力データレジスタである第１の入力レジスタ（図２７中１８３）／第２の入力レジスタ（図２７中１８４）はクロック信号ＣＫの立上がりに同期してデータを取り込めばよい。そこで、ＳＤＲ方式の動作モード時には、図３０中に示すように、クロック信号ＣＫが入力するタイミング調整回路２０１でタイミング調整および波形整形処理（クロック信号ＣＫの立上がりに同期した短いパルス幅のクロック信号の生成）を行い、このタイミング調整回路２０１の出力をマルチプレクサ２０３で選択してデータ入力用のクロック信号ＣＫ３、ＣＫ４として供給すればよい。
【００９５】
しかし、上記したようなＤＤＲ方式の動作モード時、ＳＤＲ方式の動作モード時のいずれにおいても、クロック信号ＣＫおよびその反転信号／ＣＫからデータ入力用のクロック信号ＣＫ３、ＣＫ４を生成する際に、前記タイミング調整回路２０１、２０２およびマルチプレクサ２０３による信号遅延Ｔd2が存在するので、その分だけデータ入力のタイミングに遅延が生じるという問題がある。
【００９６】
また、ＤＤＲ方式の動作モード時には、前記バーストアドレスの下位アドレスビット信号Ｙ０が“０”であるか“１”であるかに応じてマルチプレクサ２０３でデータ入力用のクロック信号ＣＫ３、ＣＫ４を選択するように制御する必要があり、このようなタイミング制御は繁雑である。
【００９７】
そして、このようなタイミング制御に伴って、各バーストアドレスに対応するデータ取り込みのタイミングがばらつくことになる。
【００９８】
即ち、図２８（ｅ）中に示すように、アドレス信号Ａに関連するバーストアドレスＡ１〜Ａ４のうちのＡ１〜Ａ３に対応するデータ入力はクロック信号ＣＫ３、ＣＫ４の立上がりに同期して一定のタイミングで取り込まれ、同様に、バーストアドレスＢ２〜Ｂ４に対応するデータ入力はクロック信号ＣＫ３、ＣＫ４の立上がりに同期して一定のタイミングで取り込まれる。
【００９９】
これに対して、バーストエンドアドレスＡ４に対応するデータ入力とそれに続くアドレス信号Ｂに関連するバーストアドレスＢ１〜Ｂ４のうちのバーストスタートアドレスＢ１に対応するデータ入力はマルチプレクサ２０３での切り換えによりクロック信号ＣＫ３が“Ｌ”レベルの期間にクロック信号ＣＫ４が連続的に立上がるタイミングに同期して取り込まれる。
【０１００】
従って、前記したようにマルチプレクサ２０３から出力するデータ入力用のクロック信号ＣＫ３、ＣＫ４の遅延Ｔd2がマルチプレクサ２０３での切り換えが生じることにより増大すると、バーストエンドアドレスＡ４に対応するデータ取り込みのタイミングが遅れるので、そのデータ取り込み期間が短くなり、それに続くバーストスタートアドレスＢ１に対応するデータ取り込み期間が長くなってしまう。結果として、データ取り込み期間の不平衡が生じる。
【０１０１】
ＳＲＡＭの動作速度（クロック信号ＣＫ）が高速になるにつれて、データ取り込み間隔の短時間化、データ取り込みタイミング自体のばらつきが一層少ないことが要求されるので、上記したような問題は顕著になる。
【０１０２】
【発明が解決しようとする課題】
上記したように従来の同期型ＳＲＡＭは、ＤＤＲ方式の動作モードにおいてデータ出力用クロック信号の生成に伴う遅延Ｔd1がデータ出力タイミングの遅延およびデータ出力タイミングのばらつきに影響を及ぼし、データ入力用クロック信号の生成に伴う遅延Ｔd2がデータ取り込みタイミングの遅延およびデータ取り込みタイミングのばらつきに影響を及ぼすという問題があった。
【０１０３】
また、ＤＤＲ方式の動作モードとＳＤＲ方式の動作モードとを選択し得るように併存させる場合にも、上記と同様の問題があった。
【０１０４】
本発明は上記の問題点を解決すべくなされたもので、複数のデータバスを用いて複数のアドレスに対するデータを並列に処理するＤＤＲ方式の動作モードを採用する際、データ出力あるいはデータ入力のタイミングの遅れやばらつきを抑制でき、動作の高速化を図り得る半導体記憶装置を提供することを目的とする。
【０１０５】
【課題を解決するための手段】
第１の発明の半導体記憶装置は、第１および第２の動作モードを有する半導体記憶装置において、複数のメモリセルが行列状に配置されたメモリセルアレイと、前記メモリセルに読み書きされるデータが伝搬する第１および第２のデータバスと、前記第１の動作モードでは、バーストアドレスの連続する２つアドレスに対応する２つのメモリセルから独立したデータを同時に読み出すように制御し、前記第２の動作モードでは、前記バーストアドレスの連続する２つアドレスに対応する２つのメモリセルから独立したデータを順次読み出すように制御する読み出し制御回路と、前記第１および第２のデータバスにそれぞれ対応して設けられた第１および第２の出力データレジスタと、前記第１のデータバスのデータおよび第２のデータバスのデータを転送させる際に、前記第１の動作モードでは前記バーストアドレスの下位ビットに応じて転送バスの入れ替えまたは非入れ替えを制御し、前記第２の動作モードでは前記バーストアドレスの下位ビットに応じて前記第１のデータバスのデータを第１のデータバスおよび第２のデータバスの両方に転送するかまたは、第２のデータバスのデータを第１のデータバスおよび第２のデータバスの両方に転送するように制御して前記第１および第２の出力データレジスタにデータを転送する第１のデータバス制御回路とを具備することを特徴とする。
【０１０６】
第２の発明の半導体記憶装置は、第１および第２の動作モードを有する半導体記憶装置において、複数のメモリセルが行列状に配置されたメモリセルアレイと、前記メモリセルに読み書きされるデータが伝搬する第１および第２のデータバスと、前記第１の動作モードでは、バーストアドレスの連続する２つアドレスに対応する２つメモリセルに独立したデータを同時に書き込むように制御し、前記第２の動作モードでは、前記バーストアドレスの連続する２つアドレスに対応する２つのメモリセルに独立したデータを順次書き込むように制御する書き込み制御回路と、前記第１および第２のデータバスにそれぞれ対応して設けられた第１および第２の入力データレジスタと、前記第１のデータバスのデータおよび第２のデータバスのデータを転送させる際に前記第１の動作モードでは前記バーストアドレスの下位ビットに応じて転送バスの入れ替えまたは非入れ替えを制御し、前記第２の動作モードでは前記バーストアドレスの下位ビットに応じて前記第１のデータバスのデータを前記第１のデータバスおよび前記第２のデータバスの両方で転送するように制御して前記第１および第２のデータバスにデータを転送する第２のデータバス制御回路とを具備することを特徴とする。
【０１０７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【０１０８】
図１は、第１の実施の形態に係る同期型ＳＲＡＭの全体的構成を概略的に示す。
【０１０９】
図１において、１はアドレスレジスタ、２は例えば２ビットのバーストアドレス信号を発生するためのバーストカウンタ、３はアドレスデコーダ、４は行選択回路、５はメモリセルアレイ、６は列選択回路、７はセンスアンプ・データ書き込み回路、８１は第１のデータバス、８２は第２のデータバス、１９はデータ入出力回路である。
【０１１０】
前記データ入出力回路１９には、後述するように前記２つのデータバス８１、８２にそれぞれ対応して設けられた複数の出力データレジスタを含むデータ出力制御回路９１（図３参照）および前記２つのデータバス８１、８２にそれぞれ対応して設けられた複数の入力データレジスタを含むデータ入力制御回路９２（図９参照）が設けられている。
【０１１１】
さらに、前記メモリセルアレイ５の複数のアドレスのメモリセルに対して同時にデータの読み出しあるいは書き込みを制御し、前記複数のデータバス８１、８２との間でデータを並列に処理する読み出し／書き込み制御回路２０が設けられている。
【０１１２】
なお、このＳＲＡＭは、例えば３個の外部端子１１〜１３から入力する３つの制御信号がコマンドデコーダ１０によりデコードされて動作モードが制御されるように構成されている。例えば第１の制御信号START/STOPの論理レベルに応じてバースト動作の開始／停止が制御され、第２の制御信号READ/WRITEの論理レベルに応じて読み出し／書き込み動作が制御され、第３の制御信号DOUBLE/SINGLE の論理レベルに応じてＤＤＲ方式の動作モード／従来のＳＤＲ方式の動作モードが選択指定される。
【０１１３】
さらに、本発明では、前記メモリセルアレイ５から前記データ入出力回路１９のデータ出力制御回路９１の出力データレジスタ（図３中の９１３、９１４）までの間で前記２つのデータバス８１、８２の接続関係を制御することにより、メモリセルと複数の出力データレジスタとの接続関係を任意に選択する第１のデータバス制御回路２１と、前記データ入出力回路１９のデータ入力制御回路９２の入力データレジスタ（図９中の９２３、９２４）から前記メモリセルアレイ５までの間で前記２つのデータバス８１、８２の接続関係を制御することにより、複数の入力データレジスタとメモリセルとの接続関係を任意に選択する第２のデータバス制御回路２２が設けられている。
【０１１４】
図１では、前記データ入出力回路１９のデータ出力制御回路９１のデータ線センスアンプの前段側に第１のデータバス制御回路２１が付加され、前記データ入出力回路１９のデータ入力制御回路９２の入力データレジスタの中間段に第２のデータバス制御回路２２が付加された場合を示している。
【０１１５】
なお、前記メモリセルアレイ５は、複数のワード線およびビット線の各交点に対応してメモリセルが２次元の行列（マトリクス）状に配置されたメモリセル群からなる。上記メモリセルは、一対の記憶ノードに相補的なデータを記憶し、データ線対との間でデータの授受を行うするスタティック型メモリセル（ＳＲＡＭセル）である。このＳＲＡＭセルの構成の一例は、周知の通り、センス駆動用のＮＭＯＳトランジスタ対と、負荷用のＰＭＯＳトランジスタ対と、データトランスファーゲート用のＮＭＯＳトランジスタ対とからなる。
【０１１６】
また、前記列選択回路６は、列デコーダ（図示せず）およびそのデコード出力によりスイッチ制御されてセルアレイのカラム選択を行うためにカラムトランスファーゲート（図示せず）を含む。
【０１１７】
図２は、図１の同期型ＳＲＡＭにおけるメモリセルアレイ５の一部のセル部に対応するカラムトランスファーゲートＴＧ、データ線ＤＬ１、ＤＬ２、センスアンプＳ／Ａ・データ書き込み回路Ｄｉｎ、データバスの接続関係の一例を概略的に示している。
【０１１８】
即ち、セル部は、行方向においてカラムアドレスビット信号Ｙ１、Ｙ０で選択される連続する４カラムが繰り返し、バーストアドレスビットＹ１、Ｙ０より１つ上位のカラムアドレスビットＹ２が“０”の時に選択対象となる４カラムと、カラムアドレスビットＹ２が“１”の時に選択対象となる４カラムとが交互に繰り返す。
【０１１９】
さらに、前記カラムアドレスビットＹ２より１つ上位のカラムアドレスビットＹ３が“０”の時に選択対象となる連続する８カラムとカラムアドレスビットＹ３が“１”の時に選択対象となる連続する８カラムとが交互に繰り返す。
【０１２０】
そして、前記信号Ｙ０が“０”の時に選択されるメモリセルの読み出しデータを第１のデータ線ＤＬ１に取り出し、前記信号Ｙ０が“１”の時に選択されるメモリセルの読み出しデータを第２のデータ線ＤＬ２に取り出すことが可能なようにカラムトランスファーゲートＴＧ群が接続されている。
【０１２１】
例えば行方向におけるメモリセルの配列順に物理アドレスが割り付けられているものとすると、前記４カラム内の配列順位が奇数番目のカラムを第１のデータ線ＤＬ１に共通に接続し、偶数番目のカラムを第２のデータ線ＤＬ２に共通に接続するようにカラムトランスファーゲートＴＧ群が接続されている。
【０１２２】
そして、前記カラムアドレスビットＹ２が“０”の時に選択対象となる４カラム（ここでは、物理アドレス１〜４あるいは９〜１２に相当する）とカラムアドレスビットＹ２が“１”の時に選択対象となる４カラム（ここでは、物理アドレス５〜８あるいは１３〜１６に相当する）との隣り合う１組（連続する８カラム）を単位として、前記第１のデータ線ＤＬ１および第２のデータ線ＤＬ２にそれぞれセンスアンプＳ／Ａ・データ書き込み回路Ｄｉｎが接続されている。
【０１２３】
この場合、センスアンプＳ／Ａが活性化される期間とデータ書き込み回路Ｄｉｎが活性化される期間とは異なる。また、前記第１のデータ線ＤＬ１に接続されているセンスアンプＳ／Ａ・データ書き込み回路Ｄｉｎが活性化される期間と第２のデータ線ＤＬ２に接続されているセンスアンプＳ／Ａ・データ書き込み回路Ｄｉｎが活性化される期間とは異なる。
【０１２４】
そして、複数組の第１のデータ線ＤＬ１にそれぞれ接続されて互いの活性化期間が異なっている複数組のセンスアンプＳ／Ａ・データ書き込み回路Ｄｉｎは、第１のデータバス８１を共通に介してデータ入出力回路１９に接続されている。
【０１２５】
同様に、複数組の第２のデータ線ＤＬ２にそれぞれ接続されて互いの活性化期間が異なっている複数組のセンスアンプＳ／Ａ・データ書き込み回路Ｄｉｎは、第２のデータバス８２を介して共通に前記データ入出力回路１９に接続されている。
【０１２６】
この場合、ある連続する８カラムに対応するセンスアンプＳ／Ａの切り換え、データ書き込み回路Ｄｉｎの活性／非活性状態がＹ３＝０の時に制御されるものとすると、その隣りの連続する８カラムに対応するセンスアンプＳ／Ａの切り換え、データ書き込み回路Ｄｉｎの活性／非活性状態はＹ３＝１の時に制御される。
【０１２７】
このような構成により、各メモリセルは、前記信号Ｙ０が“０”の時に選択されるメモリセル／信号Ｙ０が“１”の時に選択されるメモリセルに応じて第１のデータバス２１／第２のデータバス２２に接続されるようになっている。
【０１２８】
従って、バーストアドレスの連続する２つのアドレスでそれぞれ指定される２つのセルと前記データ入出力回路１９の間で、前記２つのデータバス８１、８２を介して同時に書き込みあるいは読み出しを行う（つまり、２つのセルデータが衝突することなく、同時に書き込みあるいは読み出しを行う）ことが可能になっている。
【０１２９】
図３は、図１中のデータ入出力回路１９のデータ出力制御回路９１および第１のデータバス制御回路２１の一例を示している。
【０１３０】
データ出力制御回路９１は、前記第１のデータバス８１に接続された第１のデータ線センスアンプ９１１と、この第１のデータ線センスアンプの後段に接続された第１の出力データレジスタ９１３と、この第１の出力データレジスタの後段に接続された第１のトランスファゲート９１５と、前記第２のデータバス８２に接続された第２のデータ線センスアンプ９１２と、この第２のデータ線センスアンプの後段に接続された第２の出力データレジスタ９１４と、この第２の出力データレジスタの後段に接続された第２のトランスファゲート９１６と、前記第１のトランスファゲート９１５および第２のトランスファゲート９１６の各出力端側に共通に接続された出力バッファ９１７とからなる。
【０１３１】
前記第１の出力データレジスタ９１３と第２の出力データレジスタ９１４は、それぞれクロック信号ＣＫの立上がりに同期してデータを取り込むものである。また、前記第１のトランスファゲート９１５は、クロック信号ＣＫが“Ｈ”レベルの期間にデータを転送し、前記第２のトランスファゲート９１６は、クロック信号ＣＫの反転信号／ＣＫが“Ｈ”レベルの期間（クロック信号ＣＫが“Ｌ”レベルの期間）にデータを転送するものである。
【０１３２】
第１のデータバス制御回路２１は、本例では、データ出力制御回路９１のデータ線センスアンプ９１１、９１２の前段側に付加されており、第１のデータバス８１に挿入された第１のスイッチ回路２１１と、第２のデータバス８２と第１のデータバス８１との間に挿入された第２のスイッチ回路２１２と、第１のデータバス８１と第２のデータバス８２との間に挿入された第３のスイッチ回路２１３と、第２のデータバス８２に挿入された第４のスイッチ回路２１４とからなる。
【０１３３】
上記各スイッチ回路は、それぞれ例えばトランスファゲート用のＭＯＳトランジスタからなり、前記出力データレジスタ９１３、９１４が駆動されるタイミングとは独立に設定されるタイミングでデータバスの接続関係を制御するように制御される。
【０１３４】
図４（ａ）、（ｂ）は、ＤＤＲ方式の動作モードにおいて図３中の第１のデータバス制御回路２１がデータ転送経路を制御する２つの態様を示している。
【０１３５】
図４（ａ）は、カラムアドレスビット信号Ｙ０が“０”の時に連続する２アドレス分のメモリセルから第１のデータバス８１／第２のデータバス８２に読み出された各データが第１のデータバス制御回路２１の第１のスイッチ回路２１１／第４のスイッチ回路２１４を対応して通過して２つのデータ線センスアンプ９１１、９１２にそれぞれ対応して入力される、つまり、第１のデータバス制御回路２１を経由する際に転送バスが入れ替えられない場合を示している。
【０１３６】
図４（ｂ）は、カラムアドレスビット信号Ｙ０が“１”の時に連続する２アドレス分のメモリセルから第１のデータバス８１／第２のデータバス８２に読み出された各データが第１のデータバス制御回路２１の第３のスイッチ回路２１３／第２のスイッチ回路２１４を対応して通過して２つのデータ線センスアンプ９１２、９１１にそれぞれ対応して入力される、つまり、第１のデータバス制御回路２１を経由する際に転送バスが入れ替えられる場合を示している。
【０１３７】
図５は、図１の同期型ＳＲＡＭにおけるＤＤＲ方式の動作モードにおけるデータ読み出し動作のタイミングを示している。
【０１３８】
図５には、クロック信号ＣＫの立上がりに同期して２つのアドレス信号Ａ、Ｂ（それぞれ例えば１８ビット）が引き続き取り込まれる様子を示している。
【０１３９】
ここで、アドレス信号Ａは、バーストカウンタ（図１中２）で発生させた２ビットのバーストアドレス信号のうちの下位ビットが“０”のアドレスであり、アドレス信号Ｂは、バーストカウンタ（図１中２）で発生させた２ビットのバーストアドレス信号のうちの下位ビットが“１”のアドレスである。
【０１４０】
メモリチップ内部では、バーストカウンタ（図１中２）によって、アドレス信号Ａに対してバーストアドレス信号がＡ１、Ａ２、Ａ３、Ａ４と連続的に発生され、アドレス信号Ｂに対してはバーストアドレス信号がＢ１、Ｂ２、Ｂ３、Ｂ４と連続的に発生される。
【０１４１】
この場合、前記アドレス信号Ａに対しては、バーストアドレス信号Ａ１、Ａ２、Ａ３、Ａ４の下位アドレスビットＹ０が“０”からスタートし、０、１、０、１と変化する。また、アドレス信号Ｂに対しては、前記バーストアドレス信号Ｂ１、Ｂ２、Ｂ３、Ｂ４の下位アドレスビットＹ０が“１”からスタートし、１、０、１、０と変化する。
【０１４２】
従って、バーストアドレスＡ１、Ａ３の時は、第１のデータバス８１にデータを読み出すべきメモリセルを選択し、バーストアドレスＡ２、Ａ４の時は、第２のデータバス８２にデータを読み出すべきメモリセルを選択する。
【０１４３】
また、バーストアドレスＢ１、Ｂ３の時は、第２のデータバス８２にデータを読み出すべきメモリセルを選択し、バーストアドレスＢ２、Ｂ４の時は、第１のデータバス８１にデータを読み出すべきメモリセルを選択する。
【０１４４】
以下、図４、図５を参照しながら、ＤＤＲ方式のデータ読み出し動作を説明する。
【０１４５】
まず、外部クロック信号ＣＫの立上がりに同期してアドレス信号Ａがアドレスレジスタ（図１中１）に取り込まれる。
【０１４６】
次に、上記クロック信号ＣＫの立下がりに同期して２つのバーストアドレスＡ１、Ａ２に対するメモリセルのデータ（Ａ１、Ａ２）が同時に読み出され、２つのデータバス８１、８２に読み出される。この場合、バーストアドレスＡ１の読み出しデータ（Ａ１）は第１のデータバス８１に読み出され、バーストアドレスＡ２の読み出しデータ（Ａ２）は第２のデータバス８２に読み出される。
【０１４７】
このように異なる２つのデータバス（第１のデータバス８１／第２のデータバス８２）に読み出された２アドレス分のデータ（Ａ１、Ａ２）は、図４（ａ）に示すように転送バスが入れ替えられない状態に制御されている第１のデータバス制御回路２１を通過して２つのデータ線センスアンプ９１１、９１２にそれぞれ対応して入力され、それぞれ増幅される。
【０１４８】
次のサイクルでは、クロック信号ＣＫの立上がりに同期して前記２つのデータ線センスアンプ９１１、９１２の出力データ（Ａ１、Ａ２）が対応して第１の出力レジスタ９１３／第２の出力レジスタ９１４に取り込まれる。このように取り込まれた２アドレス分のデータ（Ａ１、Ａ２）がそれぞれ対応してクロック信号ＣＫの“Ｈ”レベルの期間、“Ｌ”レベルの期間にそれぞれ対応してデータ線トランスファーゲート９１５、９１６を介して順に出力バッファ回路９１７へ出力されて増幅され、さらにチップ外部へ出力される。
【０１４９】
次に、上記クロック信号ＣＫの立下がりに同期して２つのバーストアドレスＡ３、Ａ４に対するメモリセルのデータ（Ａ３、Ａ４）が同時に読み出され、２つのデータバスに読み出される。この場合、バーストアドレスＡ３の読み出しデータ（Ａ３）は第１のデータバス８１に読み出され、バーストアドレスＡ４の読み出しデータ（Ａ４）は第２のデータバス８２に読み出され、これらの読み出しデータ（Ａ３、Ａ４）は転送バスが入れ替えられない状態の第１のデータバス制御回路２１を通過して２つのデータ線センスアンプ９１１、９１２にそれぞれ対応して入力され、それぞれ増幅される。
【０１５０】
次のサイクルでは、クロック信号ＣＫの立上がりに同期してアドレス信号Ｂがアドレスレジスタ（図１中１）に取り込まれるとともに、前記２つのデータ線センスアンプ９１１、９１２の出力データ（Ａ３、Ａ４）が対応して第１の出力レジスタ９１３／第２の出力レジスタ９１４に取り込まれる。このように取り込まれた２アドレス分のデータ（Ａ３、Ａ４）がそれぞれ対応してクロック信号ＣＫの“Ｈ”レベルの期間、“Ｌ”レベルの期間にそれぞれ対応してデータ線トランスファーゲート９１５、９１６を介して順に出力バッファ回路９１７へ出力されて増幅され、さらにチップ外部へ出力される。
【０１５１】
次に、上記クロック信号ＣＫの立下がりに同期して、２つのバーストアドレスＢ１、Ｂ２に対するメモリセルのデータ（Ｂ１、Ｂ２）が同時に読み出され、２つのデータバスに読み出される。この場合、バーストアドレスＢ１の時の読み出しデータ（Ｂ１）は第２のデータバス８２に読み出され、バーストアドレスＢ２の時の読み出しデータ（Ｂ２）は第１のデータバス８１に読み出され、これらの読み出しデータ（Ｂ２、Ｂ１）は、図４（ｂ）に示すように転送バスが入れ替えられた状態に制御されている第１のデータバス制御回路２１を通過して２つのデータ線センスアンプ９１１、９１２にそれぞれ対応して入力され、それぞれ増幅される。
【０１５２】
次のサイクルでは、クロック信号ＣＫの立上がりに同期して前記２つのデータ線センスアンプ９１１、９１２の出力データ（Ｂ１、Ｂ２）が対応して第１の出力レジスタ９１３／第２の出力レジスタ９１４に取り込まれる。このように取り込まれた２アドレス分のデータ（Ｂ１、Ｂ２）がそれぞれ対応してクロック信号ＣＫの“Ｈ”レベルの期間、“Ｌ”レベルの期間にそれぞれ対応してデータ線トランスファーゲート９１５、９１６を介して順に出力バッファ回路９１７へ出力されて増幅され、さらにチップ外部へ出力される。
【０１５３】
次に、上記クロック信号ＣＫの立下がりに同期して、２つのバーストアドレスＢ３、Ｂ４に対するメモリセルのデータ（Ｂ３、Ｂ４）が同時に読み出され、２つのデータバスに読み出される。この場合、バーストアドレスＢ３の時の読み出しデータ（Ｂ３）は第２のデータバス８２に読み出され、バーストアドレスＢ４の時の読み出しデータ（Ｂ４）は第１のデータバス８２に読み出され、これらの読み出しデータ（Ｂ４、Ｂ３）は転送バスが入れ替えられた状態の第１のデータバス制御回路２１を通過して２つのデータ線センスアンプ９１１、９１２にそれぞれ対応して入力され、それぞれ増幅される。
【０１５４】
次のサイクルでは、クロック信号ＣＫの立上がりに同期して前記２つのデータ線センスアンプ９１１、９１２の出力データ（Ｂ３、Ｂ４）が対応して第１の出力レジスタ９１３／第２の出力レジスタ９１４に取り込まれる。このように取り込まれた２アドレス分のデータ（Ｂ３、Ｂ４）がそれぞれ対応してクロック信号ＣＫの“Ｈ”レベルの期間、“Ｌ”レベルの期間にそれぞれ対応してデータ線トランスファーゲート９１５、９１６を介して順に出力バッファ回路９１７へ出力されて増幅され、さらにチップ外部へ出力される。
【０１５５】
図６（ａ）、（ｂ）は、ＳＤＲ方式の動作モードにおいて図３中の第１のデータバス制御回路２１がデータ転送経路を制御する２つの態様を示している。
【０１５６】
図６（ａ）は、カラムアドレスビット信号Ｙ０が“０”の時にメモリセルから第１のデータバス８１に読み出されたデータが第１のデータバス制御回路２１の第１のスイッチ回路２１１および第３のスイッチ回路２１３を対応して通過して２つのデータ線センスアンプ９１１、９１２にそれぞれ入力される、つまり、第１のデータバス８１のデータが第２のデータバス８２にも転送される場合を示している。
【０１５７】
図６（ｂ）は、カラムアドレスビット信号Ｙ０が“１”の時にメモリセルから第２のデータバス８２に読み出されたデータが第１のデータバス制御回路２１の第２のスイッチ回路２１２および第４のスイッチ回路２１４を対応して通過して２つのデータ線センスアンプ９１１、９１２にそれぞれ入力される、つまり、第２のデータバス８２のデータが第１のデータバス８１にも転送される場合を示している。
【０１５８】
図７は、図１の同期型ＳＲＡＭにおけるＳＤＲ方式の動作モードにおけるデータ読み出し動作のタイミングを示している。
【０１５９】
図７には、クロック信号ＣＫの立上がりに同期して２つのアドレス信号Ａ、Ｂが引き続き取り込まれる様子を示している。
【０１６０】
ここで、アドレス信号Ａは、バーストアドレス信号のうちの下位アドレスビット信号Ｙ０が“０”であり、メモリチップ内部ではバーストカウンタ（図１中２）によってアドレス信号Ａに対してバーストアドレスがＡ１、Ａ２と連続的に発生される。この場合、アドレス信号Ａに対しては信号Ｙ０が“０”からスタートするものであり、前記バーストアドレスＡ１、Ａ２は０、１と変化する。
【０１６１】
従って、バーストアドレスＡ１の時は第１のデータバス８１にデータを読み出すべきメモリセルを選択し、バーストアドレスＡ２の時は第２のデータバス８２にデータを読み出すべきメモリセルを選択する。
【０１６２】
アドレス信号Ｂは、バーストアドレス信号のうちの下位アドレスビット信号Ｙ０が“１”であり、メモリチップ内部ではバーストカウンタ（図１中２）によってアドレス信号Ｂに対してバーストアドレスがＢ１、Ｂ２と連続的に発生される。この場合、アドレス信号Ｂに対しては信号Ｙ０が“１”からスタートするものであり、前記バーストアドレスＢ１、Ｂ２は１、０と変化する。
【０１６３】
従って、バーストアドレスＢ１の時は第２のデータバス８２にデータを読み出すべきメモリセルを選択し、バーストアドレスＢ２の時は第１のデータバス８１にデータを読み出すべきメモリセルを選択する。
【０１６４】
以下、図６、図７を参照しながら、ＳＤＲ方式のデータ読み出し動作を説明する。
【０１６５】
まず、クロック信号ＣＫの立上がりに同期してアドレス信号Ａがアドレスレジスタ（図１中１）に取り込まれる。
【０１６６】
次に、前記クロック信号ＣＫの立下がりに同期して、バーストアドレスＡ１のメモリセルのデータ（Ａ１）が読み出され、第１のデータバス８１に読み出される。このように第１のデータバス８１に読み出されたデータ（Ａ１）は、図６ （ａ）に示すように第１のデータバス８１のデータが第２のデータバス８２にも転送される状態に制御されている第１のデータバス制御回路２１を通過して２つのデータ線センスアンプ９１１、９１２に入力され、それぞれ増幅される。
【０１６７】
次のサイクルでは、クロック信号ＣＫの立上がりに同期して前記２つのデータ線センスアンプ９１１、９１２の出力データ（Ａ１）が第１の出力レジスタ９１３／第２の出力レジスタ９１４に取り込まれる。このように取り込まれたデータ（Ａ１）がクロック信号ＣＫの“Ｈ”レベルの期間、“Ｌ”レベルの期間にそれぞれ対応してデータ線トランスファーゲート９１５、９１６を介して出力バッファ回路９１７へ出力されて増幅され、さらにチップ外部へ出力される。
【０１６８】
次に、上記クロック信号ＣＫの立下がりに同期して、バーストアドレスＡ２のメモリセルのデータ（Ａ２）が読み出され、第２のデータバス８２に読み出される。このように第２のデータバス８２に読み出されたデータ（Ａ２）は、図６ （ｂ）に示すように第２のデータバス８２のデータが第１のデータバス８１にも転送される状態に制御されている第１のデータバス制御回路２１を通過して２つのデータ線センスアンプ９１１、９１２に入力され、それぞれ増幅される。
【０１６９】
次のサイクルでは、クロック信号ＣＫの立上がりに同期してアドレス信号Ｂがアドレスレジスタ（図１中１）に取り込まれるとともに、前記２つのデータ線センスアンプ９１１、９１２の出力データ（Ａ２）が第１の出力レジスタ９１３／第２の出力レジスタ９１４に取り込まれる。このように取り込まれたデータ（Ａ２）がクロック信号ＣＫの“Ｈ”レベルの期間、“Ｌ”レベルの期間にそれぞれ対応してデータ線トランスファーゲート９１５、９１６を介して出力バッファ回路９１７へ出力されて増幅され、さらにチップ外部へ出力される。
【０１７０】
次に、上記クロック信号ＣＫの立下がりに同期して、バーストアドレスＢ１のメモリセルのデータ（Ｂ１）が読み出され、第２のデータバス８２に読み出される。このように第２のデータバス８２に読み出されたデータ（Ｂ１）は、図６ （ｂ）に示すように第２のデータバス８２のデータが第１のデータバス８１にも転送される状態に制御されている第１のデータバス制御回路２１を通過して２つのデータ線センスアンプ９１１、９１２に入力され、それぞれ増幅される。
【０１７１】
次のサイクルでは、クロック信号ＣＫの立上がりに同期して前記２つのデータ線センスアンプ９１１、９１２の出力データ（Ｂ１）が第１の出力レジスタ９１３／第２の出力レジスタ９１４に取り込まれる。このように取り込まれたデータ（Ｂ１）がクロック信号ＣＫの“Ｈ”レベルの期間、“Ｌ”レベルの期間にそれぞれ対応してデータ線トランスファーゲート９１５、９１６を介して出力バッファ回路９１７へ出力されて増幅され、さらにチップ外部へ出力される。
【０１７２】
次に、上記クロック信号ＣＫの立下がりに同期して、バーストアドレスＢ２のメモリセルのデータ（Ｂ２）が読み出され、第１のデータバス８１に読み出される。このように第１のデータバス８１に読み出されたデータ（Ｂ２）は、図６ （ａ）に示すように第１のデータバス８１のデータが第２のデータバス８２にも転送される状態に制御されている第１のデータバス制御回路２１を通過して２つのデータ線センスアンプ９１１、９１２に入力され、それぞれ増幅される。
【０１７３】
次のサイクルでは、クロック信号ＣＫの立上がりに同期して前記２つのデータ線センスアンプ９１１、９１２の出力データ（Ｂ２）が第１の出力レジスタ９１３／第２の出力レジスタ９１４に取り込まれる。このように取り込まれたデータ（Ｂ２）がクロック信号ＣＫの“Ｈ”レベルの期間、“Ｌ”レベルの期間にそれぞれ対応してデータ線トランスファーゲート９１５、９１６を介して出力バッファ回路９１７へ出力されて増幅され、さらにチップ外部へ出力される。
【０１７４】
即ち、上記したような同期型ＳＲＡＭのデータ読み出し系の動作によれば、データ出力制御回路９１の出力データレジスタ９１３、９１４の前段側でデータバスの接続制御を行うことにより、２つのデータバス８１、８２に対応して挿入されている２つのデータ線トランスファーゲート９１５、９１６による転送期間を対応してクロック信号ＣＫおよびその反転信号／ＣＫによるタイミングに固的にの設定することが可能になる。
【０１７５】
従って、２つのデータ線トランスファーゲート９１５、９１６のタイミング制御に起因するデータ出力タイミングの遅れやばらつきが発生することはない。
【０１７６】
図８は、図３中の２つのデータバス８１、８２のうちの一方のデータバス８１に挿入されているデータ線センスアンプ９１１およびその入力側に接続されているスイッチ回路（第１のデータバス制御回路２１の一部）を代表的に取り出してその一例を示している。
【０１７７】
図８において、８０はＣＭＯＳ型のラッチ型センスアンプ、Ｐ１はそれぞれ相補的なデータバス対ＢＵＳ１、／ＢＵＳ１（前記第１のデータバス８１に対応する）と上記ラッチ型センスアンプの２個の入力ノードとの間に挿入された前記第１のスイッチ回路（図３中２１１）用のＰＭＯＳトランジスタ、Ｐ２はそれぞれ相補的なデータバス対ＢＵＳ２、／ＢＵＳ２（前記第２のデータバス８２に対応する）と上記ラッチ型センスアンプの２個の入力ノードとの間に挿入された前記第２のスイッチ回路（図３中２１２）用のＰＭＯＳトランジスタである。
【０１７８】
Ｐ３はそれぞれ電源ノードと上記ラッチ型センスアンプの２個の入力ノードとの間にソース・ドレイン間が接続され、ゲートにプリチャージ信号ＰＲが印加されるプリチャージ用のＰＭＯＳトランジスタである。
【０１７９】
８３は前記第１のスイッチ回路用のＰＭＯＳトランジスタＰ１および第２のスイッチ回路用のＰＭＯＳトランジスタＰ２のオン／オフ状態を切換制御するためのスイッチ制御回路である。
【０１８０】
前記ラッチ型センスアンプ８０は、互いの入出力ノードが交差接続された２個のＣＭＯＳ型インバータの各ＮＭＯＳトランジスタのソース同士の共通接続ノードと接地ノードとの間にセンスアンプ駆動用のＮＭＯＳトランジスタＮ１のドレイン・ソース間が接続されてなり、上記ＮＭＯＳトランジスタＮ１のゲートにセンスイネーブル信号ＳＥＮが印加される。
【０１８１】
前記スイッチ制御回路８３は、第１のスイッチ回路用のＰＭＯＳトランジスタＰ１をオンさせたい場合に“Ｌ”状態になる信号ａが入力する第１のインバータ回路ＩＶ１と、前記第２のスイッチ回路用のＰＭＯＳトランジスタＰ２をオンさせたい場合に“Ｌ”状態になる信号ｂが入力する第２のインバータ回路ＩＶ２と、上記第１のインバータ回路ＩＶ１の出力と前記センスイネーブル信号ＳＥＮが入力する第１のナンド回路ＮＡＮＤ１と、前記第２のインバータ回路ＩＶ２の出力とセンスイネーブル信号ＳＥＮが入力する第２のナンド回路ＮＡＮＤ２からなる。そして、上記第１のナンド回路ＮＡＮＤ１の出力を前記第１のスイッチ回路用のＰＭＯＳトランジスタＰ１のゲートに印加し、前記第２のナンド回路ＮＡＮＤ２の出力を前記第２のスイッチ回路用のＰＭＯＳトランジスタＰ２のゲートに印加する。
【０１８２】
このように、データバス（ＢＵＳ１、／ＢＵＳ１）、（ＢＵＳ２、／ＢＵＳ２）からセンスアンプ８０にデータを取り込む箇所にデータバス選択機能を持たせている（第１のデータバス制御回路２１のスイッチ素子Ｐ１、Ｐ２を接続している）ので、センスアンプ８０の動作速度の低下を防止することができる。
【０１８３】
何故なら、通常、データバス（ＢＵＳ１、／ＢＵＳ１）、（ＢＵＳ２、／ＢＵＳ２）は非常に長い配線であってその寄生容量が大きく、前記したようなスイッチ素子を付加することによって新たに付加される寄生容量（この場合にはスイッチ回路用のＰＭＯＳトランジスタＰ１、Ｐ２の接合容量）がデータバスの寄生容量の１／１０００程度と非常に小さいので、センスアンプ８０の動作速度への悪影響を殆んど無視できるからである。
【０１８４】
図９は、図１中のデータ入力制御回路９２および第２のデータバス制御回路２２の一例を示している。
【０１８５】
データ入力制御回路９２において、９２１は入力端子、９２２は入力バッファ回路、９２３および９２４は前記入力バッファ回路の後段側にそれぞれ接続された初段入力データレジスタである第１の入力レジスタおよび第２の入力レジスタ、９２５および９２６はそれぞれ対応して前記第１の入力レジスタ９２３の後段側の第１のデータバス８１および第２の入力レジスタ９２４の後段側の第２のデータバス８２に接続された次段入力データレジスタである第３の入力レジスタおよび第４の入力レジスタ、９２７および９２８はそれぞれ対応して前記第３の入力レジスタの後段側および第４の入力レジスタの後段側に接続されたデータ線アンプである。
【０１８６】
前記第１の入力データレジスタ９２３、第３の入力データレジスタ９２５および第４の入力データレジスタ９２６は、それぞれクロック信号ＣＫの立上がりに同期してデータを取り込むものである。また、前記第２の入力データレジスタ９２４は、クロック信号ＣＫの反転信号／ＣＫの立上がりに同期してデータを取り込むものである。
【０１８７】
前記第２のデータバス制御回路２２は、本例では、前記第１の入力レジスタ９２３・第２の入力レジスタ９２４の組と第３の入力レジスタ９２５・第４の入力レジスタ９２６の組との間に挿入されている。
【０１８８】
この第２のデータバス制御回路２２は、第１のデータバス８１に挿入された第１のスイッチ回路２２１と、第２のデータバス８２と第１のデータバス８１との間に挿入された第２のスイッチ回路２２２と、第１のデータバス８１と第２のデータバス８２との間に挿入された第３のスイッチ回路２２３と、第２のデータバス８２に挿入された第４のスイッチ回路２２４とからなる。
【０１８９】
上記各スイッチ回路は、それぞれ例えばトランスファゲート用のＭＯＳトランジスタからなり、前記各入力レジスタが駆動されるタイミングとは独立に設定されるタイミングでデータバスの接続関係を制御するように制御される。
【０１９０】
図１０（ａ）、（ｂ）は、図９中の第２のデータバス制御回路２２がＤＤＲ方式の動作モードにおいてデータ転送経路を制御する２つの態様を示している。
【０１９１】
図１０（ａ）は、カラムアドレスビット信号Ｙ０が“０”の時の入力データが第１の入力レジスタ９２３／第２の入力レジスタ９２４に取り込まれた連続する２アドレス分のデータが、第２のデータバス制御回路２２の第１のスイッチ回路２２１および第４のスイッチ回路２２４を対応して通過して第３の入力レジスタ９２５／第４の入力レジスタ９２６にそれぞれ対応して入力される、つまり、第２のデータバス制御回路２２を経由する際に転送バスが入れ替えられない場合を示している。
【０１９２】
図１０（ｂ）は、カラムアドレスビット信号Ｙ０が“１”の時の入力データが第１の入力レジスタ／第２の入力レジスタに取り込まれた連続する２アドレス分のデータが、第２のデータバス制御回路２２の第３のスイッチ回路２２３および第２のスイッチ回路２２２を対応して通過して第３の入力レジスタ９２５／第４の入力レジスタ９２６にそれぞれ対応して入力される、つまり、第２のデータバス制御回路２２を経由する際に転送バスが入れ替えられる場合を示している。
【０１９３】
図１１は、図１の同期型ＳＲＡＭにおけるＤＤＲ方式の動作モードにおけるデータ書き込み動作のタイミングを示している。
【０１９４】
図１１には、クロック信号ＣＫの立上がりに同期して２つのアドレス信号Ａ、Ｂが引き続き取り込まれる様子を示している。
【０１９５】
ここで、アドレス信号Ａは、バーストアドレスのうちの下位アドレスビットＹ０が“０”のアドレスであり、アドレス信号Ｂは、バーストアドレスのうちの下位アドレスビットＹ０が“１”のアドレスである。
【０１９６】
メモリチップ内部では、バーストカウンタ（図１中２）によって、アドレス信号Ａに対してバーストアドレスがＡ１、Ａ２、Ａ３、Ａ４と連続的に発生され、アドレス信号Ｂに対してはバーストアドレスがＢ１、Ｂ２、Ｂ３、Ｂ４と連続的に発生される。
【０１９７】
この場合、アドレス信号Ａに対しては、前記バーストアドレスＡ１、Ａ２、Ａ３、Ａ４の下位アドレスビットＹ０が“０”からスタートし、０、１、０、１と変化する。また、アドレス信号Ｂに対しては、前記バーストアドレスＢ１、Ｂ２、Ｂ３、Ｂ４の下位アドレスビットＹ０が“１”からスタートし、１、０、１、０と変化する。
【０１９８】
従って、バーストアドレスＡ１、Ａ３の時は第１のデータバス８１のデータを書き込むべきメモリセルを選択し、バーストアドレスＡ２、Ａ４の時は第２のデータバス８２のデータを書き込むべきメモリセルを選択する。
【０１９９】
また、バーストアドレスＢ１、Ｂ３の時は第２のデータバス８２のデータを書き込むべきメモリセルを選択し、バーストアドレスＢ２、Ｂ４の時は第１のデータバス８１のデータを書き込むべきメモリセルを選択する。
【０２００】
上記したようにアドレスが変化する過程において、１、３、５…番目のデータはクロック信号ＣＫの立上がりに同期して順次入力され、２、４、６…番目のデータはクロック信号ＣＫの立下がりに同期して順次入力される。即ち、クロック信号ＣＫの立上がりに同期してバーストアドレスＡ１、Ａ３、Ｂ１、Ｂ３のメモリセルに書き込むべきデータが順次入力され、クロック信号ＣＫの立下がりに同期してバーストアドレスＡ２、Ａ４、Ｂ２、Ｂ４のメモリセルに書き込むべきデータが順次入力される。
【０２０１】
以下、図１０、図１１を参照しながら、ＤＤＲ方式のデータ書き込み動作を説明する。
【０２０２】
まず、クロック信号ＣＫの立上がりに同期してアドレス信号Ａがアドレスレジスタ（図１中１）に取り込まれる。
【０２０３】
次のサイクルでは、２つのバーストアドレスＡ１、Ａ２のメモリセルが同時に選択され、クロック信号ＣＫの立上がり、立下がりに同期して２アドレス分の書き込み入力データ（Ａ１、Ａ２）がチップ外部から入力端子９２１を介して順次入力される。即ち、クロック信号ＣＫの立上がりに同期してバーストアドレスＡ１のメモリセルに書き込むべきデータ（Ａ１）が入力され、クロック信号ＣＫの立下がりに同期してバーストアドレスＡ２のメモリセルに書き込むべきデータ （Ａ２）が入力される。
【０２０４】
このように入力される２アドレス分のデータ（Ａ１、Ａ２）は、入力バッファ回路９２２により増幅された後、それぞれ対応してクロック信号ＣＫの立上がりおよびその反転信号／ＣＫの立上がりに同期して初段入力データレジスタである第１の入力レジスタ９２３／第２の入力レジスタ９２４に分かれて取り込まれる。この場合、バーストアドレスＡ１のメモリセルに書き込むべきデータは第１の入力レジスタ９２３に取り込まれ、バーストアドレスＡ２のメモリセルに書き込むべきデータは第２の入力レジスタ９２４に取り込まれる。
【０２０５】
次のサイクルでは、クロック信号ＣＫの立上がりに同期してアドレス信号Ｂがアドレスレジスタ（図１中１）取り込まれるとともに、前記第１の入力レジスタ９２３／第２の入力レジスタ９２４の２アドレス分のデータ（Ａ１、Ａ２）が、図１０（ａ）に示すように転送バスが入れ替えられない状態に制御された第２のデータバス制御回路２２を経由して次段入力データレジスタである第３の入力レジスタ９２５／第４の入力レジスタ９２６にそれぞれ対応して転送される。この第３の入力レジスタ９２５／第４の入力レジスタ９２６に取り込まれた２アドレス分のデータ（Ａ１、Ａ２）は、それぞれ対応してデータ線アンプ９２７、９２８により増幅された後、第１のデータバス８１／第２のデータバス８２に転送され、バーストアドレスＡ１、Ａ２のメモリセルに書き込まれる。
【０２０６】
また、上記サイクルでは、２つのバーストアドレスＡ３、Ａ４のメモリセルに対応する２アドレス分の書き込み入力データ（Ａ３、Ａ４）が、クロック信号ＣＫの立上がり、立下がりに同期してチップ外部から順次入力される。即ち、クロック信号ＣＫの立上がりに同期してバーストアドレスＡ３のメモリセルに書き込むべきデータ（Ａ３）が入力され、クロック信号ＣＫの立下がりに同期してバーストアドレスＡ４のメモリセルに書き込むべきデータ（Ａ４）が入力される。
【０２０７】
このように入力される２アドレス分のデータ（Ａ３、Ａ４）は、入力バッファ回路９２２により増幅された後、それぞれ対応して前記クロック信号ＣＫの立上がりおよびその反転信号／ＣＫの立上がりに同期して第１の入力レジスタ９２３／第２の入力レジスタ９２４に分かれて取り込まれる。この場合、バーストアドレスＡ３のメモリセルに書き込むべきデータは第１の入力レジスタ９２３に取り込まれ、バーストアドレスＡ４のメモリセルに書き込むべきデータは第２の入力レジスタ９２４に取り込まれる。
【０２０８】
次のサイクルでは、前記第１の入力レジスタ９２３／第２の入力レジスタ９２４の２アドレス分のデータ（Ａ３、Ａ４）が、図１０（ａ）に示すように転送バスが入れ替えられない状態に制御された第２のデータバス制御回路２２を経由し、クロック信号ＣＫの立上がりに同期して第３の入力レジスタ９２５／第４の入力レジスタ９２６にそれぞれ対応して転送される。
【０２０９】
この第３の入力レジスタ９２５／第４の入力レジスタ９２６に取り込まれた２アドレス分のデータ（Ａ３、Ａ４）は、それぞれ対応してデータ線アンプ９２７、９２８により増幅された後、第１のデータバス８１／第２のデータバス８２に転送され、バーストアドレスＡ３、Ａ４のメモリセルに書き込まれる。
【０２１０】
また、上記サイクルでは、２つのバーストアドレスＢ１、Ｂ２のメモリセルに対応する２アドレス分の書き込み入力データ（Ｂ１、Ｂ２）が、クロック信号ＣＫの立上がり、立下がりに同期してチップ外部から順次入力される。即ち、クロック信号ＣＫの立上がりに同期してバーストアドレスＢ１のメモリセルに書き込むべきデータ（Ｂ１）が入力され、クロック信号ＣＫの立下がりに同期してバーストアドレスＢ２のメモリセルに書き込むべきデータ（Ｂ２）が入力される。
【０２１１】
このように入力される２アドレス分のデータ（Ｂ１、Ｂ２）は、入力バッファ回路９２２により増幅された後、それぞれ対応して前記クロック信号ＣＫの立上がりおよびその反転信号／ＣＫの立上がりに同期して第１の入力レジスタ９２３／第２の入力レジスタ９２４に分かれて取り込まれる。この場合、バーストアドレスＢ１のメモリセルに書き込むべきデータは第１の入力レジスタ９２３に取り込まれ、バーストアドレスＢ２のメモリセルに書き込むべきデータは第２の入力レジスタ９２４に取り込まれる。
【０２１２】
次のサイクルでは、前記第１の入力レジスタ９２３／第２の入力レジスタ９２４の２アドレス分のデータ（Ｂ１、Ｂ２）が、図１０（ｂ）に示すように転送バスが入れ替えられる状態に制御された第２のデータバス制御回路２２を経由し、クロック信号ＣＫの立上がりに同期して第４の入力レジスタ９２６／第３の入力レジスタ９２５にそれぞれ対応して転送される。
【０２１３】
この第３の入力レジスタ９２５／第４の入力レジスタ９２６に取り込まれた２アドレス分のデータ（Ｂ２、Ｂ１）は、それぞれ対応してデータ線アンプ９２７、９２８により増幅された後、第１のデータバス８１／第２のデータバス８２に転送され、バーストアドレスＢ２、Ｂ１のメモリセルに書き込まれる。
【０２１４】
また、上記サイクルでは、２つのバーストアドレスＢ３、Ｂ４のメモリセルに対応する２アドレス分の書き込み入力データ（Ｂ３、Ｂ４）が、クロック信号ＣＫの立上がり、立下がりに同期してチップ外部から順次入力される。即ち、クロック信号ＣＫの立上がりに同期してバーストアドレスＢ３のメモリセルに書き込むべきデータ（Ｂ３）が入力され、クロック信号ＣＫの立下がりに同期してバーストアドレスＢ４のメモリセルに書き込むべきデータ（Ｂ４）が入力される。
【０２１５】
このように入力される２アドレス分のデータ（Ｂ３、Ｂ４）は、入力バッファ回路９２２により増幅された後、それぞれ対応して前記クロック信号ＣＫの立上がりおよびその反転信号／ＣＫの立上がりに同期して第１の入力レジスタ９２３／第２の入力レジスタ９２４に分かれて取り込まれる。この場合、バーストアドレスＢ３のメモリセルに書き込むべきデータは第１の入力レジスタ９２３に取り込まれ、バーストアドレスＢ４のメモリセルに書き込むべきデータは第２の入力レジスタ９２４に取り込まれる。
【０２１６】
次のサイクルでは、前記第１の入力レジスタ９２３／第２の入力レジスタ９２４の２アドレス分のデータ（Ｂ３、Ｂ４）が、図１０（ｂ）に示すように転送バスが入れ替えられる状態に制御された第２のデータバス制御回路２２を経由し、クロック信号ＣＫの立上がりに同期して第４の入力レジスタ９２６／第３の入力レジスタ９２５にそれぞれ対応して転送される。
【０２１７】
この第３の入力レジスタ９２５／第４の入力レジスタ９２６に取り込まれた２アドレス分のデータ（Ｂ４、Ｂ３）は、それぞれ対応してデータ線アンプ９２７、９２８により増幅された後、第１のデータバス８１／第２のデータバス８２に転送され、バーストアドレスＢ４、Ｂ３のメモリセルに書き込まれる。
【０２１８】
図１０（ｃ）は、図９中の第２のデータバス制御回路２２がＳＤＲ方式の動作モードにおいてデータ転送経路を制御する態様を示している。
【０２１９】
即ち、ＳＤＲ方式の動作モードでは、第１の入力レジスタ９１３のデータが、第２のデータバス制御回路２２の第１のスイッチ回路２２１および第３のスイッチ回路２２３を対応して通過して第３の入力レジスタ９２５／第４の入力レジスタ９２６にそれぞれ入力される、つまり、第１のデータバス８１のデータが第２のデータバス８２にも転送される。
【０２２０】
図１２は、図１の同期型ＳＲＡＭにおけるＳＤＲ方式の動作モードにおけるデータ書き込み動作のタイミングを示している。
【０２２１】
以下、図１０（ｃ）、図１１、図１２を参照しながら、ＳＤＲ方式のデータ書き込み動作を説明する。
【０２２２】
ＳＤＲ方式の動作モードにおいては、入力データを、初段入力データレジスタである第１の入力レジスタ９２３／第２の入力レジスタ９２４のうちの第１の入力レジスタ９２３に外部クロック信号ＣＫの立上がり同期して取り込めばよい。
【０２２３】
まず、クロック信号ＣＫの立上がりに同期してアドレスＡがアドレスレジスタ（図１中２）に取り込まれる。
【０２２４】
次のサイクルでは、バーストアドレスＡ１のメモリセルが選択され、クロック信号ＣＫの立上がりに同期してバーストアドレスＡ１のメモリセルに対応する書き込み入力データ（Ａ１）がチップ外部から入力端子９２１を介して入力される。
【０２２５】
このように入力されるデータ（Ａ１）は、入力バッファ回路９２２により増幅された後、クロック信号ＣＫの立上がりに同期して第１の入力レジスタ９２３に取り込まれる。
【０２２６】
次のサイクルでは、クロック信号ＣＫの立上がりに同期してアドレスＢがアドレスレジスタ（図１中２）に取り込まれるとともに、前記第１の入力レジスタ９２３のデータ（Ａ１）が、図１０（ｃ）に示すように第１のデータバス８１のデータを第２のデータバス８２にも転送する状態に制御された第２のデータバス制御回路２２を経由して次段入力データレジスタである第３の入力レジスタ９２５／第４の入力レジスタ９２６にそれぞれ転送される。
【０２２７】
この第３の入力レジスタ９２５／第４の入力レジスタ９２６に取り込まれたデータ（Ａ１）は、データ線アンプ９２７、９２８により増幅された後、第１のデータバス８１／第２のデータバス８２に転送され、バーストアドレスＡ１のメモリセルに書き込まれる。
【０２２８】
また、上記サイクルでは、バーストアドレスＡ２のメモリセルに対応する書き込み入力データ（Ａ２）が、クロック信号ＣＫの立上がりに同期してチップ外部から入力される。このように入力されるデータ（Ａ２）は、入力バッファ回路９２２により増幅された後、クロック信号ＣＫの立上がりに同期して第１の入力レジスタ９２３に取り込まれる。
【０２２９】
次のサイクルでは、第１の入力レジスタ９２３のデータ（Ａ２）が、第２のデータバス制御回路２２を経由し、クロック信号ＣＫの立上がりに同期して第３の入力レジスタ９２５／第４の入力レジスタ９２６にそれぞれ対応して転送される。
【０２３０】
この第３の入力レジスタ９２５／第４の入力レジスタ９２６に取り込まれたデータ（Ａ２）は、データ線アンプ９２７、９２８により増幅された後、第１のデータバス８１／第２のデータバス８２に転送され、バーストアドレスＡ２のメモリセルに書き込まれる。
【０２３１】
また、上記サイクルでは、バーストアドレスＢ１のメモリセルに対応する書き込み入力データ（Ｂ１）が、クロック信号ＣＫの立上がりに同期してチップ外部から入力される。このように入力されるデータ（Ｂ１）は、入力バッファ回路９２２により増幅された後、クロック信号ＣＫの立上がりに同期して第１の入力レジスタ９２３に取り込まれる。
【０２３２】
次のサイクルでは、第１の入力レジスタ９２３のデータ（Ｂ１）が、第２のデータバス制御回路２２を経由し、クロック信号ＣＫの立上がりに同期して第３の入力レジスタ９２５／第４の入力レジスタ９２６にそれぞれ対応して転送される。
【０２３３】
この第３の入力レジスタ９２５／第４の入力レジスタ９２６に取り込まれた （Ｂ１）は、データ線アンプ９２７、９２８により増幅された後、第１のデータバス８１／第２のデータバス８２に転送され、バーストアドレスＢ１のメモリセルに書き込まれる。
【０２３４】
また、上記サイクルでは、バーストアドレスＢ２のメモリセルに対応する書き込み入力データ（Ｂ２）が、クロック信号ＣＫの立上がり、立下がりに同期してチップ外部から入力される。このように入力されるデータ（Ｂ２）は、入力バッファ回路９２２により増幅された後、クロック信号ＣＫの立上がりに同期して第１の入力レジスタ９２３に取り込まれる。
【０２３５】
次のサイクルでは、第１の入力レジスタ９２３のデータ（Ｂ２）が、第２のデータバス制御回路２２を経由し、クロック信号ＣＫの立上がりに同期して第３の入力レジスタ９２５／第４の入力レジスタ９２６にそれぞれ対応して転送される。
【０２３６】
この第３の入力レジスタ９２５／第４の入力レジスタ９２６に取り込まれたデータ（Ｂ２）は、データ線アンプ９２７、９２８により増幅された後、第１のデータバス８１／第２のデータバス８２に転送され、バーストアドレスＢ２のメモリセルに書き込まれる。
【０２３７】
即ち、上記第１の実施の形態に係る同期型ＳＲＡＭによれば、クロック信号ＣＫによるデータ出力制御回路９１の複数の出力データレジスタに対する制御タイミング、データ入力制御回路９２の複数の入力データレジスタに対する制御タイミングを固定したままデータバスを切換制御することにより、ＤＤＲ方式／ＳＤＲ方式の動作モードに対応できる。
【０２３８】
この際、クロック信号ＣＫを利用することにより、複数の出力データレジスタあるいは複数の入力データレジスタを駆動するための特別な内部クロック信号を生成する必要がないので、内部クロック信号の生成に起因するデータ入出力タイミングの遅れが発生する余地がない。
【０２３９】
また、データ出力制御回路９１の複数の出力データレジスタ、データ入力制御回路９２の複数の入力データレジスタに対する制御タイミングは、常にクロック信号ＣＫにより決まり、不変であるので、データ入出力タイミングのばらつきが発生する余地がない。
【０２４０】
従って、クロック信号ＣＫを高速化した場合でもデータ入出力タイミングの遅れやばらつきが問題になることはなく、メモリ動作の高速化が可能になる。
【０２４１】
ところで、前述したように、外部からのクロック入力に同期して動作し、外部から取り込まれるアドレス信号に基づいてメモリチップ内部でバーストアドレス信号を自己発生して読み出し／書き込みを行う動作モードを有する同期型のＳＲＡＭにおいて、アドレス入力の次のサイクルに書込みデータの取り込みを行い、さらに次のライトサイクルでメモリセルアレイへのデータの書込みを行うレイトライト方式を採用している。
【０２４２】
このようなレイトライト方式を採用している同期型のＳＲＡＭは、外部から見た時のデータのコヒーレンシー（アドレス入力とデータとの整合性）を保持するための対策を施すことが望ましく、以下、データのコヒーレンシーを考慮した第２の実施の形態を説明する。
【０２４３】
図１３に示す同期型ＳＲＡＭは、図１を参照して前述した同期型ＳＲＡＭの構成と基本的に同様の構成を有するものであるが、ＳＲＡＭ外部から見た時のデータのコヒーレンシー（アドレス入力とデータとの整合性）を保持するための主要部を取り出して概略的に示している。
【０２４４】
図１３に示す同期型ＳＲＡＭにおいては、１８ビットのアドレス信号のうちの上位１６ビットをプリデコードするプリデコーダを設けておき、前記アドレス信号のうちの例えば９ビットのカラムアドレス信号のうちバーストアドレス信号として割り当てられる下位２ビットＡ１、Ａ０をバーストアドレスカウンタ２に入力してそのスタートアドレスとし、前記プリデコーダの出力が入力するアドレスレジスタの出力および前記バーストアドレスカウンタ２の出力が入力するアドレスレジスタの出力をアドレスデコーダ（図１中の３）に入力するようにしている。
【０２４５】
前記バーストアドレスカウンタは、バースト動作のモードを指定するためのバーストオーダー信号を受けて、ＤＤＲ方式の動作モードとＳＤＲ方式の動作モードに選択的に対応するようにリニアモードあるいはインターリーブモードのバーストアドレス信号を選択的に発生可能なように構成されている。
【０２４６】
この場合、バーストアドレスカウンタは、前記１８ビットのアドレス信号のうちバーストアドレス信号として割り当てられる下位２ビットＡ１、Ａ０が入力し、この２ビットの入力信号Ａ１、Ａ０に基づいてバーストアドレス信号を図１８乃至図２１に示すように動作モードに応じて発生する。
【０２４７】
ここで、バーストアドレスの発生の仕方について、図１８乃至図２１を参照して説明する。
【０２４８】
（１）ＳＤＲ方式の動作モードにおけるリニアモードの時には、外部アドレス入力をスタートアドレスとして順番にインクリメントするようにバーストアドレスが進行する。
【０２４９】
つまり、図１８に示すように、スタートアドレスが（０，０）の時には、（０，０）→（０，１）→（１，０）→（１，１）とバーストアドレスが進行し、スタートアドレスが（０，１）の時には、（０，１）→（１，０）→（１，１）→（０，０）とバーストアドレスが進行し、スタートアドレスが（１，０）の時には、（１，０）→（１，１）→（０，０）→（０，１）とバーストアドレスが進行し、スタートアドレスが（１，１）の時には、（１，１）→（０，０）→（０，１）→（１，０）とバーストアドレスが進行する。
【０２５０】
（２）ＳＤＲ方式の動作モードにおけるインターリーブモードの時には、外部アドレス入力をスタートアドレスとし、図１９に示すようにバーストアドレスが進行する。
【０２５１】
（３）ＤＤＲ方式の動作モードにおけるリニアモードの時には、前述したＳＤＲ方式の動作モードにおけるリニアモードのアドレスおよびその次のアドレス、つまり、２つの連続するアドレス信号が対となって、図２０に示すように、スタートアドレスから順番にインクリメントするようにバーストアドレスが進行する。
【０２５２】
（４）ＤＤＲ方式の動作モードにおけるインターリーブモードの時には、前述したＳＤＲ方式の動作モードにおけるインターリーブモードのアドレスおよびその隣りのアドレス、つまり、２つの連続するアドレス信号が対となって、図２１に示すように、スタートアドレスからバーストアドレスが進行する。
【０２５３】
さらに、図１３において、５ａは図１中に示したアドレスデコーダ３・行選択回路４・メモリセルアレイ５・列選択回路６およびセンスアンプ・データ書込み回路７などを含むＳＲＡＭコア部、８１および８２は図９中に示した第１のデータバス８１と第２のデータバス８２に相当するライトバス、９２３および９２４は図９中に示したデータ入力制御回路９２の前段側の第１の入力レジスタ９２３および第２の入力レジスタ９２４に相当するレジスタ、２２は図９中に示した第２のデータバス制御回路２２に相当するライトバスコントローラ、９２５および９２６は図９中に示したデータ入力制御回路９２の後段側の第３の入力レジスタ９２５および第４の入力レジスタ９２６に相当するレジスタである。
【０２５４】
なお、前記ライトバスコントローラ２２の前段側のレジスタ９２３および９２４の前段側には図９中に示したデータ入力バッファ９２２が設けられる。
【０２５５】
２１は図３中に示した第１のデータバス制御回路２１に相当する第１のリードバスコントローラである。なお、前記第１のリードバスコントローラ２１の後段側には、図３中に示した第１のデータ線センスアンプ９１１、第１の出力データレジスタ９１３、第２のデータ線センスアンプ９１２、第２の出力データレジスタ９１４に相当する回路が設けられるが、これらの図示を省略した。
【０２５６】
３０は第１のアドレスレジスタ３１および第２のアドレスレジスタ３２がシリアルに接続されてなるライトアドレスレジスタである。３３はアドレスバスに挿入されたアドレスレジスタであり、その出力側に前記ライトアドレスレジスタ３０が挿入されている。
【０２５７】
３４はリード（Ｒ）モード時に前記アドレスレジスタ３３の出力（リードアドレス）を選択し、ライト（Ｗ）モード時に前記ライトアドレスレジスタ３０の出力（ライトアドレス）を選択する機能を有する第１のマルチプレクサである。
【０２５８】
３５は最下位２ビットをデコードしたものおよびバスートアドレスカウンタ２の出力を選択する機能を有する第２のマルチプレクサである。
【０２５９】
３６１ｅは前記アドレスレジスタ３３の出力（リードアドレス）および前記第１のアドレスレジスタ３１の出力（ライトアドレス）についてそれぞれの偶数アドレスを比較し、一致／不一致を検出して“Ｈ”／“Ｌ”になる第１の偶数アドレスのヒット／ミス信号even1-hit/missを出力する第１の偶数アドレス比較回路である。
【０２６０】
３６１ｄは前記アドレスレジスタ３３の出力（リードアドレス）および前記第１のアドレスレジスタ３１の出力（ライトアドレス）についてそれぞれの奇数アドレスを比較し、一致／不一致を検出して“Ｈ”／“Ｌ”になる第１の奇数アドレスのヒット／ミス信号odd1-hit/miss を出力する第１の奇数アドレス比較回路である。
【０２６１】
３６２ｅは前記アドレスレジスタ３３の出力（リードアドレス）および前記第２のアドレスレジスタ３２の出力（ライトアドレス）についてそれぞれの偶数アドレスを比較し、一致／不一致を検出して“Ｈ”／“Ｌ”になる第２の偶数アドレスのヒット／ミス信号even2-hit/missを出力する第２の偶数アドレス比較回路である。
【０２６２】
３６２ｄは前記アドレスレジスタ３３の出力（リードアドレス）および前記第２のアドレスレジスタ３２の出力（ライトアドレス）についてそれぞれの奇数アドレスを比較し、一致／不一致を検出して“Ｈ”／“Ｌ”になる第２の奇数アドレスのヒット／ミス信号odd2-hit/miss を出力する第２の奇数アドレス比較回路である。
【０２６３】
３７１は前記第１の偶数アドレスのヒット／ミス信号even1-hit/missと第２の偶数アドレスのヒット／ミス信号even2-hit/missとの論理和をとって偶数アドレスのヒット／ミスの検出結果に応じて“Ｈ”／“Ｌ”になるヒット／ミス信号even-hit/miss を出力する第１の論理和回路である。
【０２６４】
３７２は前記第１の奇数アドレスのヒット／ミス信号odd1-hit/miss と第２の奇数アドレスのヒット／ミス信号odd2-hit/miss との論理和をとって奇数アドレスのヒット／ミスの検出結果に応じて“Ｈ”／“Ｌ”になるヒット／ミス信号odd-hit/missを出力する第２の論理和回路である。
【０２６５】
３８は前記ライトバスコントローラ２２の出力データ（偶数アドレスに対応する１ビットのデータと奇数アドレスに対応する１ビットのデータからなる２ビットデータ）および前記ライトバスコントローラ２０の後段側のレジスタ９２５および９２６の出力データ（１サイクル前にラッチされた偶数アドレスに対応する１ビットのデータと奇数アドレスに対応する１ビットのデータからなる２ビットデータ）が入力し、制御信号入力により選択制御される優先機能付きマルチプレクサである。この制御信号入力として、前記第１の偶数アドレスのヒット／ミス信号even1-hit/miss、第１の奇数アドレスのヒット／ミス信号odd1-hit/miss 、第２の偶数アドレスのヒット／ミス信号even2-hit/miss、第２の奇数アドレスのヒット／ミス信号odd2-hit/miss が入力する。
【０２６６】
そして、上記優先機能付きマルチプレクサ３８は、第１の偶数アドレスのヒット／ミス信号even1-hit/missあるいは第１の奇数アドレスのヒット／ミス信号odd1-hit/miss が入力した時は前記ライトバスコントローラ２２の出力データを選択し、第２の偶数アドレスのヒット／ミス信号even2-hit/missあるいは第２の奇数アドレスのヒット／ミス信号odd2-hit/miss が入力した時は前記入力レジスタ９２５および９２６の出力データを選択する機能を有する。
【０２６７】
また、前記優先機能付きマルチプレクサ３８は、（第１の偶数アドレスのヒット／ミス信号even1-hit/missあるいは第１の奇数アドレスのヒット／ミス信号odd1-hit/miss ）および（第２の偶数アドレスのヒット／ミス信号even2-hit/missあるいは第２の奇数アドレスのヒット／ミス信号odd2-hit/miss ）が入力した時は、新しい方のデータである前記ライトバスコントローラ２２の出力データを選択する優先選択機能を有する。
【０２６８】
２１２は前記優先機能付きマルチプレクサ３８の出力データ（偶数アドレスに対応する１ビットのデータと奇数アドレスに対応する１ビットのデータからなる２ビットデータ）が入力する第２のリードバスコントローラである。
【０２６９】
この第２のリードバスコントローラ２１２は、前記第１のリードバスコントローラ２１と同様の構成を有するものであり、この第２のリードバスコントローラ２１２の後段側には、前記第１のリードバスコントローラ２１と同様に、図３中に示した第１のデータ線センスアンプ９１１、第１の出力データレジスタ９１３、第２のデータ線センスアンプ９１２、第２の出力データレジスタ９１４に相当する回路が設けられるが、これらの図示を省略した。
【０２７０】
３９は前記第１のリードバスコントローラ２１の出力データおよび第２のリードバスコントローラ２１２の出力データが入力し、制御信号入力により選択制御される第３のマルチプレクサである。この制御信号入力として、前記第１の論理和回路３７１から偶数アドレスのヒット／ミス信号even-hit/miss および第２の論理和回路３７２から奇数アドレスのヒット／ミス信号odd-hit/missで最下位アドレスＡ０が入力する。
【０２７１】
そして、上記第３のマルチプレクサ３９は、偶数アドレスのヒット／ミス信号even-hit/miss あるいは奇数アドレスのヒット／ミス信号odd-hit/missのいずれかが“Ｈ”の時にはそれぞれ第２のリードバスコントローラ２１２の偶数アドレス出力データあるいは奇数アドレス出力データをアドレスの最下位ビットＡ０を参照して選択し、偶数アドレスのヒット／ミス信号even-hitを選択し、偶数アドレスのヒット／ミス信号even-hit/miss および奇数アドレスのヒット／ミス信号odd-hit/missがそれぞれ“Ｌ”の時には第１のリードバスコントローラ２１の出力データ（２ビット）を選択する機能を有する。
【０２７２】
４０は前記第３のマルチプレクサ３９の出力側のデータバス（図３中に示した第１のデータバス８１および第２のデータバス８２に相当する）に挿入された第４のマルチプレクサであり、例えば図３中に示したデータ出力制御回路９１の第１のトランスファゲート９１５および第２のトランスファゲート９１６と同様の一対のトランスファゲートの各一端（出力端）が一括接続されてなる。
【０２７３】
上記第４のマルチプレクサ４０は、クロック信号ＣＫが“Ｈ”レベルの期間には前記第３のマルチプレクサ３９の出力側の一方のデータバスのデータを転送し、クロック信号ＣＫの反転信号／ＣＫが“Ｈ”レベルの期間（クロック信号ＣＫが“Ｌ”レベルの期間）には前記第３のマルチプレクサ３９の出力側の他方のデータバスのデータを転送するものである。なお、前記第４のマルチプレクサ４０の出力側には、図３中に示した出力バッファ９１７に相当する回路が設けられている（図示を省略した）。
【０２７４】
なお、前記優先機能付きマルチプレクサ３８は、前記ライトバスコントローラ２２の出力側および前記入力レジスタ９２５および９２６の出力側の近傍に配置し、前記第３のマルチプレクサ３９は前記第１のリードバスコントローラ２１の出力側および前記第２のリードバスコントローラ２１２の出力側の近傍に配置することが、信号配線の領域を削減することが可能になるので望ましい。
【０２７５】
図１４は、図１３の同期型ＳＲＡＭにおけるＤＤＲ動作モードでの書込み動作（レイトライト方式）の一例を示すタイミング波形図である。
【０２７６】
図１４中、（Ａ０）はアドレス入力の内容であるアドレス、（Ａ０＊）は（Ａ０）に連続するようにバーストアドレスカウンタにより生成されたアドレス、 （Ｄ０）および（Ｄ０＊）は連続して入力したデータの内容である。
【０２７７】
次に、図１３に示す同期型のＳＲＡＭにおいて、データのコヒーレンシーを保持する動作が可能であることを説明する。
【０２７８】
図１３に示すＳＲＡＭのＤＤＲ動作では、クロックの立ち上がりエッジと立ち下がりエッジの両方を使用してデータをシリアルに入出力し、ＳＲＡＭ内部ではデータをパラレルに処理する。
【０２７９】
この時、アドレス入力はクロックの立ち上がりエッジで行われ、クロックの立ち下がりエッジで入出力されるデータのアドレスはＳＲＡＭ内部でバーストアドレスカウンタ２によって生成される。したがって、入出力されるデータのアドレスは必ず偶数アドレスと奇数アドレスとの組み合わせになる。
【０２８０】
そこで、ＳＲＡＭ内部でデータのシリアル・パラレル変換あるいはパラレル・シリアル変換を行う必要があり、この変換は、入力アドレスのパリティ、データレート（ＳＤＲあるいはＤＤＲ）、バーストオーダーにより指定されるバースト動作のモードを考慮する必要があり、しかも、上記変換を高速に行う必要がある。
【０２８１】
このために、リードバスの適当な位置にデータバスコントローラ（リードバスコントローラ２１）を挿入するとともにライトバスの適当な位置にデータバスコントローラ（ライトバスコントローラ２２）を挿入している。この場合、ライトバスコントローラ２２は、その出力側の２つのデータバス８１、８２に対応して偶数アドレスのデータ、奇数アドレスのデータを出力するように制御する。
【０２８２】
また、レイトライト方式を採用した図１３のＳＲＡＭでは、書込みデータの取り込みをアドレス入力の次のサイクルに行うが、ＤＤＲ動作モードの時には、図１４に示すように、クロックの立ち上がりエッジと立ち下がりエッジにそれぞれ同期してデータの取り込みが行われる。そして、データを取り込んだサイクルの次のサイクル（ライトサイクル）でＳＲＡＭコア部５ａのデータの書込みが行われる。
【０２８３】
このような動作を可能とするため、データの入力パスは二重化され、２個のライトデータレジスタ（９２３、９２５）あるいは（９２４、９２６）がシリアルに接続されて挿入されており、ＳＲＡＭコア部５ａへ書き込む前のデータを前記ライトデータレジスタに保持している。
【０２８４】
また、アドレスパスは、書込み系については二重化され、ライトアドレスレジスタ３０として２個のアドレスレジスタ３１、３２がシリアルに接続されて挿入されており、前記２個のライトデータレジスタ（９２３、９２５）あるいは（９２４、９２６）の保持データに対応するライトアドレスデータを保持しているが、読み出し系については二重化されていない。
【０２８５】
そして、前記２個のアドレスレジスタ３１、３２の保持データの偶数、奇数に応じてリードアドレスと比較するために、４個のアドレス比較回路３６１ｅ、３６１ｄ、３６２ｅ、３６２ｄが設けられている。
【０２８６】
したがって、ライトモードからリードモードに切り替わり、直前の書込みモードにおいてライトアドレスレジスタに保持されているライトアドレスに対する読み出し動作を実行する時、次のような動作が行われる。
【０２８７】
即ち、アドレス入力（リードアドレス）とライトアドレスレジスタ３０に保持されているライトアドレスとをアドレス比較回路３６１ｅ、３６１ｄ、３６２ｅ、３６２ｄで比較判定した結果に基づいて、上記ライトアドレスに対応するライトデータを保持しているライトデータレジスタからのデータを優先機能付きマルチプレクサ３８で選択する。
【０２８８】
この場合、上記優先機能付きマルチプレクサ３８は、第１の偶数アドレス比較回路３６１ｅからのヒット／ミス信号even1-hit/missが“Ｈ”のとき、あるいは第１の奇数アドレス比較回路３６１ｄからのヒット／ミス信号odd1-hit/miss が“Ｈ”のときは、それぞれライトバスコントローラの出力８３あるいは８４を出力する。また、第２の偶数アドレス比較回路３６２ｅからのヒット／ミス信号even2-hit/missが“Ｈ”のとき、あるいは第２の奇数アドレス比較回路３６２ｄからのヒット／ミス信号odd2-hit/miss が“Ｈ”のときは、次段側の入力レジスタ９２５あるいは９２６の出力データを選択する。
【０２８９】
また、前記優先機能付きマルチプレクサ３８は、（第１の偶数アドレスのヒット／ミス信号even1-hit/missの“Ｈ”信号あるいは第１の奇数アドレスのヒット／ミス信号odd1-hit/miss ）および（第２の偶数アドレスのヒット／ミス信号even2-hit/missの“Ｈ”信号、第２の奇数アドレスのヒット／ミス信号odd2-hit/miss の“Ｈ”信号）が入力した時は、新しい方のデータである前記ライトバスコントローラ２２の出力データすなわち８３あるいは８４を優先的に選択する。
【０２９０】
そして、前記優先機能付きマルチプレクサ３８の出力データは、第２のリードバスコントローラ２１２で第１のリードバスコントローラ２１と同様に出力バスが制御された後、第３のマルチプレクサ３９に入力する。
【０２９１】
上記第３のマルチプレクサ３９は、偶数アドレスのヒット／ミス信号even-hit/miss あるいは奇数アドレスのヒット／ミス信号odd-hit/missが“Ｈ”の時にはそれぞれ前記第２のリードバスコントローラ２１２の出力データ８３あるいは８４を選択し、偶数アドレスのヒット／ミス信号even-hit/miss および奇数アドレスのヒット／ミス信号odd-hit/missがそれぞれ“Ｌ”の時には第１のリードバスコントローラ２１の出力データ（２ビット）を選択する。
【０２９２】
そして、上記第３のマルチプレクサ３９で選択したデータを第４のマルチプレクサ４０でシリアル・パラレル変換して読み出すことにより、ＳＲＡＭ外部から見た時のデータのコヒーレンシーを保持することが可能になる。
【０２９３】
なお、書込みモードから読み出しモードに切り替わり、直前の書込みモードにおいてライトアドレスレジスタに保持されているライトアドレス以外のアドレス入力に対する読み出し動作が実行された時には、このアドレス入力に対するＳＲＡＭコア部５ａからの読み出しデータを第３のマルチプレクサ３９で選択し、この選択出力データを第４のマルチプレクサ４０でシリアル・パラレル変換して読み出す。
【０２９４】
図１５は、図１３中の第１の偶数アドレス比較回路３６１ｅ、第１の奇数アドレス比較回路３６１ｄおよびバートカアドレスカウンタ２を取り出し、説明の簡略のためにアドレス入力信号が２ビットの場合について一具体例を示す論理回路図である。
【０２９５】
２ビットのアドレス信号入力Ａ０、Ａ１およびそれがインバータ回路ＩＶ０、ＩＶ１により反転された信号からなる２ビットの相補的なアドレス信号（Ａ０、／Ａ０）、（Ａ１、／Ａ１）は、相異なる２ビットの組み合わせに応じて４個のアドレスデコーダ回路（例えば二入力のナンドゲート）ＮＡ０〜ＮＡ３によりデコードされる。したがって、上記４個のアドレスデコーダ回路ＮＡ０〜ＮＡ３は、各対応して偶数アドレス、奇数アドレス、偶数アドレス、奇数アドレスをデコードすることになり、各デコード出力信号は択一的に活性状態（“Ｈ”レベル）になる。
【０２９６】
一方、バーストアドレスカウンタ２は、バーストオーダー信号入力に基づいてＳＤＲ動作モード／ＤＤＲ動作モードとリニアーモード／インターリーブモードの組み合わせに対応して２ビットのバーストアドレス信号を生成する。そして、２ビットの相補的なバーストアドレス信号をデコードした４個のバーストアドレスデコード信号（各対応して偶数アドレス、奇数アドレス、偶数アドレス、奇数アドレスをデコードした信号であり、択一的に活性状態になる）を出力する。
【０２９７】
前記４個のアドレスデコーダ回路ＮＡ０〜ＮＡ３の各デコード出力信号および前記バーストアドレスカウンタ２の各デコード出力信号の対応する２ビットの４組の信号は４個のマルチプレクサＭＰＸ０〜ＭＰＸ３に入力する。
【０２９８】
上記各マルチプレクサＭＰＸ０〜ＭＰＸ３は、バーストアドレスカウンタ２が動作するバーストモードの時には前記バーストアドレスカウンタ２の各デコード出力信号を選択し、それ以外の時には前記４個のアドレスデコーダ回路ＮＡ０〜ＮＡ３の各デコード出力信号を選択する。この場合、上記各マルチプレクサＭＰＸ０〜ＭＰＸ３の選択出力は、対応して偶数アドレス、奇数アドレス、偶数アドレス、奇数アドレスをデコードした信号である。
【０２９９】
上記各マルチプレクサＭＰＸ０〜ＭＰＸ３の選択出力は、クロック信号ＣＫに同期して４個のレジスタＲＥＧ０〜ＲＥＧ３に対応して格納される。
【０３００】
上記各レジスタＲＥＧ０〜ＲＥＧ３の出力は、それぞれ例えば排他的オアゲートを用いた４個の比較回路ＣＰ０〜ＣＰ３の各一方の入力端に対応して入力し、上記４個の比較回路ＣＰ０〜ＣＰ３の各他方の入力端には、前記ライトアドレスレジスタ３０の第１のアドレスレジスタ３１に保持されているライトアドレスデータをデコードした信号が入力する。
【０３０１】
この場合、４個の比較回路ＣＰ０〜ＣＰ３は、各対応して、マルチプレクサＭＰＸ０〜ＭＰＸ３の選択出力と第１のアドレスレジスタ３１の保持データの偶数アドレス、奇数アドレス、偶数アドレス、奇数アドレスの一致／不一致状態を検出することになる。
【０３０２】
この場合、偶数アドレスの一致／不一致状態の検出結果は１つ得ればよいので、偶数アドレス用の比較回路ＣＰ０、ＣＰ２の各出力を第１のノアゲートＮＯＲ１により集約して前記第１の偶数アドレスのヒット／ミス信号even1-hit/missを得るようにする。
【０３０３】
同様に、奇数アドレスの一致／不一致状態の検出結果は１つ得ればよいので、奇数アドレス用の比較回路ＣＰ１、ＣＰ３の各出力を第２のノアゲートＮＯＲ２により集約して前記第１の奇数アドレスのヒット／ミス信号odd1-hit/miss を得るようにしている。
【０３０４】
なお、図１３中の第２の偶数アドレス比較回路３６２ｅ、第２の奇数アドレス比較回路３６２ｄも、図１５中の第１の偶数アドレス比較回路３６１ｅ、第１の奇数アドレス比較回路３６１ｄに準じて、アドレスデコーダ回路の出力信号またはバーストアドレスカウンタの出力信号をマルチプレクサで選択した出力と、ライトアドレスレジスタ３０の第２のアドレスレジスタ３２に保持されているライトアドレスデータとについて、偶数アドレス、奇数アドレス別に一致／不一致状態を検出し、第２の偶数アドレスのヒット／ミス信号even2-hit/missおよび第２の奇数アドレスのヒット／ミス信号odd2-hit/miss を得るようにしている。
【０３０５】
なお、図１３の同期型ＳＲＡＭが、ＤＤＲ動作としてインターリーブモードのみを行う場合には、図２１から分かるように、連続する２つのバーストアドレスは、（０，０）と（０，１）との組み合わせおよび（１，０）と（１，１）との組み合わせの２通りだけであり、各サイクルにおけるバーストアドレスの２ビット目Ａ１は、０のみ、または１のみである。
【０３０６】
このことに着目し、アドレスレジスタ３１、３２の保持データとリードアドレスと比較するために、アドレスの最下位ビットＡ０を除いてアドレスを比較するようにすれば、図１５中に示した２個のアドレスレジスタ３１、３２の保持データの偶数、奇数に応じてリードアドレスと比較するための４個の比較回路ＣＰ０〜ＣＰ３のうち、比較回路ＣＰ０、ＣＰ１を１個に集約し、比較回路ＣＰ２、ＣＰ３を１個に集約し、それぞれの比較結果をノアゲートで集約してアドレスのヒット／ミス信号odd1-hit/miss とすることが可能になる。
【０３０７】
これにより、２個の比較回路ＣＰ０、ＣＰ１のうちの１個、２個の比較回路ＣＰ２、ＣＰ３のうちの１個および前記２個のノアゲートＮＯＧ１、ＮＯＧ２のうちの１つをそれぞれ省略することが可能になり、論理回路の構成を簡略化することが可能になる。
【０３０８】
ところで、前記した図１３の同期型ＳＲＡＭにおいては、ＳＲＡＭコア部５ａの出力側に第１のリードバスコントローラ２１を挿入し、優先機能付きのマルチプレクサ３８の出力側に第２のリードバスコントローラ２１２を挿入しているので、第２のリードバスコントローラ２１２の付加に伴ってパターン面積（チップ上のレイアウト面積）の増大をまねく。
【０３０９】
このパターン面積の増大を抑制することが望ましく、この点を考慮した第３の実施の形態を以下に説明する。
【０３１０】
図１６は、第３の実施の形態に係る同期型ＳＲＡＭの主要部を概略的に示しており、図１３を参照して前述した同期型ＳＲＡＭと比較して、ＳＲＡＭコア部５ａの出力と優先機能付きのマルチプレクサ３８の出力とを前記第３のマルチプレクサ３９により選択した後に１個のリードバスコントローラ２１に入力し、その出力を前記第４のマルチプレクサ４０によりシリアル・パラレル変換して読み出すようにした点が異なり、その他は同じである。
【０３１１】
図１６の同期型ＳＲＡＭによれば、上記１個のリードバスコントローラ２１を、ＳＲＡＭコア部５ａからの読み出しデータに対するリードバスコントローラと前記ライトバスコントローラ２２あるいはライトデータレジスタ（９２５、９２６）からの読み出しデータに対するリードバスコントローラとして兼用することが可能になり、リードバスコントローラのパターン面積の増大を抑制することが可能になる。
【０３１２】
この場合、前記優先機能付きマルチプレクサ３８は、前記ライトバスコントローラ２２の出力側および前記入力レジスタ９２５および９２６の出力側の近傍に配置し、前記第３のマルチプレクサ３９は前記リードバスコントローラ２１の出力側の近傍に配置することが、配線の領域を削減することが可能になるので望ましい。
【０３１３】
図１７は、第４の実施の形態に係る同期型ＳＲＡＭの主要部を概略的に示しており、図１６を参照して前述した同期型ＳＲＡＭと比較して、ＳＲＡＭコア部５ａの出力と前記ライトバスコントローラ２２あるいはライトデータレジスタ（９２５、９２６）からの読み出しデータとを１個の優先機能付きのマルチプレクサ７１に入力し、その出力を１個のリードバスコントローラ２１に入力し、その出力を前記第４のマルチプレクサ４０によりシリアル・パラレル変換して読み出すようにした点が異なり、その他は同じである。
【０３１４】
前記第２の実施の形態乃至第４の実施の形態に係る同期型ＳＲＡＭを要約すると、複数のメモリセルが行列状に配置されたメモリセルアレイと、出力データが伝搬する複数の出力データバスと、複数のアドレスに対応する複数のメモリセルから複数のデータをほぼ同時に読み出すように制御する読み出し制御回路と、前記複数の読み出しデータを保持する複数の読み出しデータレジスタと、前記複数の出力データバスと複数の読み出しデータレジスタとの接続関係を、読み出しアドレス、バーストオーダー、データレートに応じて制御する第１のコントロール回路と、前記メモリセルに書込むデータが伝搬する複数の書込みデータバスと、複数のアドレスに対応する複数のメモリセルにほぼ同時に書込むように制御する書込み制御回路と、複数の書込みデータを保持する複数の書込みデータレジスタと、前記複数の書込みデータバスと複数の書込みデータレジスタとの接続関係を、書込みアドレス、前記バーストオーダー、前記データレートに応じて制御する第２のコントロール回路と、書込みアドレスを保持する複数段の書込みアドレスレジスタと、読み出し時に、前記書込みアドレスレジスタに保持されている書込みアドレスと読み出しアドレスとを比較し、アドレスの一致／不一致に対応してヒット信号／ミス信号を生成するアドレス比較回路と、前記アドレス比較回路で生成されるヒット信号により前記書込みデータレジスタからのデータを選択し、前記アドレス比較回路で生成されるミス信号により前記メモリセルからの読み出しデータを選択し、選択出力を前記出力データバスに出力するマルチプレクサとを具備することを特徴とするものである。
【０３１５】
ここで、第３の実施の形態においては、前記マルチプレクサは、前記書込みデータレジスタから転送される４つのデータが入力し、前記アドレス比較回路で生成されるヒット信号により、前記４つのデータのうちの偶数アドレスのデータ１つおよび奇数アドレスのデータ１つを選択して出力する第１のマルチプレクサと、前記第１のマルチプレクサの出力と前記メモリセルからの読み出しデータを選択が入力し、前記アドレス比較回路で生成されるヒット信号／ミス信号により選択が制御される第２のマルチプレクサとを具備することを特徴とするものである。
【０３１６】
また、第３の実施の形態においては、前記書込みデータレジスタからみて前記第１のマルチプレクサの方が前記第２のマルチプレクサよりも近くに配置され、前記アドレス比較回路からみて前記第２のマルチプレクサの方が前記第１のマルチプレクサよりも近くに配置されていることを特徴とするものである。
【０３１７】
また、第２の実施の形態乃至第４の実施の形態において、前記バーストオーダーがインターリーブ方式である場合には、前記アドレス比較回路は、アドレスの最下位ビットを除いてアドレスを比較し、前記マルチプレクサは、前記アドレス比較回路で生成されるヒット信号／ミス信号に応じて、前記メモリセルからの読み出しデータの組、前記書込みデータレジスタに含まれる初段のデータレジスタに保持されているデータの組、前記書込みデータレジスタに含まれる次段のデータレジスタに保持されているデータの組を選択して前記出力データバスに出力することが可能である。
【０３１８】
なお、上記実施例はＤＤＲ方式／ＳＤＲ方式の動作モードを選択的に指定し得るＳＲＡＭを説明したが、本発明はＤＤＲ方式の動作モードを備えたメモリに適用可能である。
【０３１９】
【発明の効果】
上述したように本発明の半導体記憶装置によれば、複数のデータバスを用いて複数のアドレスに対するデータを並列に処理するＤＤＲ方式の動作モードを採用する際、データ出力あるいはデータ入力のタイミングの遅れやばらつきを抑制でき、動作の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る同期型ＳＲＡＭの全体的な構成を概略的に示すブロック図。
【図２】図１中のメモリセルアレイの一部のセル部に対応するカラムトランスファーゲート、データ線、センスアンプ・データ書き込み回路、データバスの接続関係の一例を概略的に示す図。
【図３】図１中の第１のデータバス切換回路およびデータ出力制御回路の一例を示す回路図。
【図４】図３中の第１のデータバス切換回路がＤＤＲ方式の動作モードにおいてデータ転送経路を制御する２つの態様を示す回路図。
【図５】図１の同期型ＳＲＡＭにおけるＤＤＲ方式の動作モードにおけるデータ読み出し動作のタイミングを示す図。
【図６】図３中の第１のデータバス切換回路がＳＤＲ方式の動作モードにおいてデータ転送経路を制御する２つの態様を示す回路図。
【図７】図１の同期型ＳＲＡＭにおけるＳＤＲ方式の動作モードにおけるデータ読み出し動作のタイミングを示す図。
【図８】図３中の２つのデータバスのうちの一方のデータバスに挿入されているデータ線センスアンプおよびその入力側に接続されているスイッチ回路（第１のデータバス制御回路の一部）を代表的に取り出してその一例を示す回路図。
【図９】図１中の第２のデータバス切換回路およびデータ入力制御回路の一例を示す回路図。
【図１０】図８中の第２のデータバス切換回路がＤＤＲ方式の動作モードにおいてデータ転送経路を制御する２つの態様およびＳＤＲ方式の動作モードにおいてデータ転送経路を制御する態様を示す回路図。
【図１１】図１の同期型ＳＲＡＭにおけるＤＤＲ方式の動作モードにおけるデータ書き込み動作のタイミングを示す図。
【図１２】図１の同期型ＳＲＡＭにおけるＳＤＲ方式の動作モードにおけるデータ書き込み動作のタイミングを示す図。
【図１３】本発明の第２の実施の形態に係る同期型ＳＲＡＭにおいて外部から見た時のデータのコヒーレンシーを保持するための主要部を取り出して概略的に示すブロック図。
【図１４】図１３の同期型ＳＲＡＭにおけるＤＤＲ動作モードでの書込み動作（レイトライト方式）の一例を示すタイミング波形図。
【図１５】図１３中の第１の偶数アドレス比較回路、第１の奇数アドレス比較回路およびバートカアドレスカウンタを取り出し、説明の簡略のためにアドレス入力信号が２ビットの場合について一具体例を示す論理回路図。
【図１６】第３の実施の形態に係る同期型ＳＲＡＭの主要部を概略的に示すブロック図。
【図１７】第４の実施の形態に係る同期型ＳＲＡＭの主要部を概略的に示すブロック図。
【図１８】図１３中のバーストアドレスカウンタのＳＤＲ方式の動作モードにおけるリニアモードのバーストアドレス信号の進行規則を説明するために示す図。
【図１９】図１３中のバーストアドレスカウンタのＳＤＲ方式の動作モードにおけるインターリーブモードのバーストアドレス信号の進行規則を説明するために示す図。
【図２０】図１３中のバーストアドレスカウンタのＤＤＲ方式の動作モードにおけるリニアモードのバーストアドレス信号の進行規則を説明するために示す図。
【図２１】図１３中のバーストアドレスカウンタのＤＤＲ方式の動作モードにおけるインターリーブモードのバーストアドレス信号の進行規則を説明するために示す図。
【図２２】ＤＤＲ方式／ＳＤＲ方式の動作モードを選択し得る同期型ＳＲＡＭの全体的構成の従来例を概略的に示すブロック図。
【図２３】図２２中のデータ入出力回路に含まれるデータ出力制御回路の従来例を示す回路図。
【図２４】図２２の同期型ＳＲＡＭにおけるＤＤＲ方式の動作モードにおける従来のデータ読み出し動作のタイミングを示す図。
【図２５】図２３中の２つのデータ線トランスファーゲートにクロック信号ＣＫ１、ＣＫ２を供給する回路の一例を示す回路図。
【図２６】図２５の回路のＤＤＲ方式の動作モード時／ＳＤＲ方式の動作モード時の信号波形の一例を示すタイミング図。
【図２７】図２２中のデータ入出力回路１８に含まれるデータ入力制御回路の従来例を示す回路図。
【図２８】図２２の同期型ＳＲＡＭにおけるＤＤＲ方式の動作モードの動作モードにおける従来のデータ書き込み動作のタイミングを示す図。
【図２９】図２６中の２つの初段入力データレジスタ（第１の入力レジスタ回路／第２の入力レジスタ回路）にクロック信号ＣＫ３、ＣＫ４を供給する回路の一例を示す回路図。
【図３０】図２６の回路のＤＤＲ方式の動作モード時／ＳＤＲ方式の動作モード時の信号波形の一例を示すタイミング図。
【符号の説明】
２１…第１のデータバス制御回路、
８１…第１のデータバス、
８２…第２のデータバス、
９１１、９１２…データ線センスアンプ、
９１３、９１４…入力レジスタ、
９１５、９１６…トランスファゲート、
９１７…出力バッファ。

Claims (15)

1. 第１および第２の動作モードを有する半導体記憶装置において、
   複数のメモリセルが行列状に配置されたメモリセルアレイと、
   前記メモリセルに読み書きされるデータが伝搬する第１および第２のデータバスと、
   前記第１の動作モードでは、バーストアドレスの連続する２つアドレスに対応する２つのメモリセルから独立したデータを同時に読み出すように制御し、前記第２の動作モードでは、前記バーストアドレスの連続する２つアドレスに対応する２つのメモリセルから独立したデータを順次読み出すように制御する読み出し制御回路と、
   前記第１および第２のデータバスにそれぞれ対応して設けられた第１および第２の出力データレジスタと、
   前記第１のデータバスのデータおよび第２のデータバスのデータを転送させる際に、前記第１の動作モードでは前記バーストアドレスの下位ビットに応じて転送バスの入れ替えまたは非入れ替えを制御し、前記第２の動作モードでは前記バーストアドレスの下位ビットに応じて前記第１のデータバスのデータを第１のデータバスおよび第２のデータバスの両方に転送するかまたは、第２のデータバスのデータを第１のデータバスおよび第２のデータバスの両方に転送するように制御して前記第１および第２の出力データレジスタにデータを転送する第１のデータバス制御回路と
   を具備することを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置において、
   前記第１のデータバス制御回路は、前記出力データレジスタが駆動されるタイミングとは独立に設定されるタイミングでデータバスの接続関係を制御することを特徴とする半導体記憶装置。
3. 請求項１または２記載の半導体記憶装置において、
   前記第１および第２の出力データレジスタの前段側に挿入されるデータ線センスアンプをさらに具備し、
   前記第１のデータバス制御回路は、前記データ線センスアンプの入力部の近傍に設けられることを特徴とする半導体記憶装置。
4. 請求項１乃至３のいずれか１つに記載の半導体記憶装置において、
   前記第１の動作モードは、外部から取り込まれるアドレス信号に基づいてクロック信号に同期してチップ内部でバーストアドレスを自己発生し、外部クロック入力の立上がりと立下がりに同期してデータの読み出しを行うダブルデータレート（ＤＤＲ）方式の動作モードであり、
   前記第２の動作モードは、外部クロック入力の立上がりに同期してデータの読み出しを行うシングルデータレート（ＳＤＲ）方式の動作モードであることを特徴とする半導体記憶装置。
5. 請求項３または４記載の半導体記憶装置において、
   前記データ線センスアンプはラッチ型センスアンプであることを特徴とする半導体記憶装置。
6. 第１および第２の動作モードを有する半導体記憶装置において、
   複数のメモリセルが行列状に配置されたメモリセルアレイと、
   前記メモリセルに読み書きされるデータが伝搬する第１および第２のデータバスと、
   前記第１の動作モードでは、バーストアドレスの連続する２つアドレスに対応する２つメモリセルに独立したデータを同時に書き込むように制御し、前記第２の動作モードでは、前記バーストアドレスの連続する２つアドレスに対応する２つのメモリセルに独立したデータを順次書き込むように制御する書き込み制御回路と、
   前記第１および第２のデータバスにそれぞれ対応して設けられた第１および第２の入力データレジスタと、
   前記第１のデータバスのデータおよび第２のデータバスのデータを転送させる際に前記第１の動作モードでは前記バーストアドレスの下位ビットに応じて転送バスの入れ替えまたは非入れ替えを制御し、前記第２の動作モードでは前記第１のデータバスのデータを前記第１のデータバスおよび前記第２のデータバスの両方で転送するように制御して前記第１および第２のデータバスにデータを転送する第２のデータバス制御回路と
   を具備することを特徴とする半導体記憶装置。
7. 請求項６記載の半導体記憶装置において、
   前記第２のデータバス制御回路は、前記入力データレジスタが駆動されるタイミングとは独立に設定されるタイミングでデータバスの接続関係を制御することを特徴とする半導体記憶装置。
8. 請求項６または７記載の半導体記憶装置において、
   前記第２のデータバス制御回路は、前記入力データレジスタの中間段に設けられることを特徴とする半導体記憶装置。
9. 請求項６乃至８のいずれか１つに記載の半導体記憶装置において、
   前記第１の動作モードは、外部から取り込まれるアドレス信号に基づいてクロック信号に同期してチップ内部でバーストアドレスを自己発生し、外部クロック入力の立上がりと立下がりに同期してデータの書き込みを行うダブルデータレート（ＤＤＲ）方式の動作モードであり、
   前記第２の動作モードは、外部クロック入力の立上がりに同期してデータの書き込みを行うシングルデータレート（ＳＤＲ）方式の動作モードであることを特徴とする半導体記憶装置。
10. 第１および第２の動作モードを有する半導体記憶装置において、
    複数のメモリセルが行列状に配置されたメモリセルアレイと、
    前記メモリセルに読み書きされるデータが伝搬する第１および第２のデータバスと、
    前記メモリセルアレイからのデータ読み出し時は、前記第１の動作モードでは、バーストアドレスの連続する２つアドレスに対応する２つのメモリセルから独立したデータを同時に読み出すように制御し、前記第２の動作モードでは、前記バーストアドレスの連続する２つアドレスに対応する２つのメモリセルから独立したデータを順次読み出すように制御し、前記メモリセルアレイへのデータ書き込み時は、前記第１の動作モードでは、前記バーストアドレスの連続する２つアドレスに対応する２つメモリセルに独立したデータを同時に書き込むように制御し、前記第２の動作モードでは、前記バーストアドレスの連続する２つアドレスに対応する２つのメモリセルに独立したデータを順次書き込むように制御する読み出し／書き込み制御回路と、
    前記第１および第２のデータバスにそれぞれ対応して設けられた第１および第２の出力データレジスタと、
    前記メモリセルアレイからのデータ読み出し時に、前記第１のデータバスのデータおよび第２のデータバスのデータを転送させる際に、前記第１の動作モードでは前記バーストアドレスの下位ビットに応じて転送バスの入れ替えまたは非入れ替えを制御し、前記第２の動作モードでは前記バーストアドレスの下位ビットに応じて前記第１のデータバスのデータを第１のデータバスおよび第２のデータバスの両方に転送するかまたは、第２のデータバスのデータを第１のデータバスおよび第２のデータバスの両方に転送するように制御して前記第１および第２の出力データレジスタにデータを転送する第１のデータバス制御回路と、
    前記第１および第２のデータバスにそれぞれ対応して設けられた第１および第２の入力データレジスタと、
    前記メモリセルアレイへのデータ書き込み時に、前記第１のデータバスのデータおよび第２のデータバスのデータを転送させる際に、前記第１の動作モードでは前記バーストアドレスの下位ビットに応じて転送バスの入れ替えまたは非入れ替えを制御し、前記第２の動作モードでは前記第１のデータバスのデータを前記第１のデータバスおよび前記第２のデータバスの両方で転送するように制御して前記第１および第２のデータバスにデータを転送する第２のデータバス制御回路と
    を具備することを特徴とする半導体記憶装置。
11. 複数のワード線およびビット線の各交点に対応してメモリセルが２次元の行列状に配置されたメモリセル群と、
    外部から取り込まれたアドレス信号に基づいてクロック信号に同期してチップ内部でバーストアドレスを自己発生するバーストアドレス発生回路と、
    前記バーストアドレスを一部に含むアドレス信号に応じて前記メモリセル群のメモリセルを選択するメモリセル選択回路と、
    前記バーストアドレスとそれに連続する次のアドレスで指定されるセルを同時に選択し、前記外部クロック信号の立上がりと立下がりに同期して前記メモリセルのデータの読み出しあるいは書き込みを行う読み出し／書き込み制御回路と、
    前記メモリセル選択回路に含まれ、前記メモリセル群のカラムを選択するためのカラムトランスファゲート群と、
    前記アドレス信号のうちのカラムアドレスビットＹ０が"０"の時に選択される複数のメモリセルの読み出しデータが前記カラムトランスファゲート群を介して出力する第１のデータ線と、
    前記アドレス信号のうちのカラムアドレスビット信号Ｙ０が"１"の時に選択される複数のメモリセルの読み出しデータが前記カラムトランスファゲート群を介して出力する第２のデータ線と、
    前記第１のデータ線に接続され、前記カラムアドレスビット信号Ｙ０以外の所定のカラムアドレスビット信号により活性化期間が制御され、前記メモリセルからの読み出しデータを増幅する第１のセンスアンプおよび前記メモリセルにデータ書き込みを行う第１のデータ書き込み回路と、
    前記第２のデータ線に接続され、前記カラムアドレスビット信号Ｙ０以外の所定のカラムアドレスビット信号により活性化期間が制御され、前記メモリセルからの読み出しデータを増幅する第２のセンスアンプおよび前記メモリセルにデータ書き込みを行う第２のデータ書き込み回路と、
    前記活性化期間が異なる複数組の第１のセンスアンプおよび第１のデータ書き込み回路に共通に接続された第１のデータバスと、
    前記活性化期間が異なる複数組の第２のセンスアンプおよび第２のデータ書き込み回路に共通に接続された第２のデータバスと、
    前記第１のデータバスおよび第２のデータバスにそれぞれ対応して設けられた第１の出力データレジスタおよび第２の出力データレジスタを含むデータ出力制御回路と、
    複数のスイッチ回路を有し、これら複数のスイッチ回路を前記バーストアドレスの下位ビットに応じて切り換えることにより、前記第１のデータバスおよび第２のデータバスと前記第１の出力データレジスタおよび第２の出力データレジスタとの間で、第１のデータバスと第１の出力データレジスタを接続しかつ第２のデータバスと第２の出力データレジスタを接続する、第１のデータバスと第２の出力データレジスタを接続しかつ第２のデータバスと第１の出力データレジスタを接続する、第１のデータバスと第１および第２の出力データレジスタを接続する、第２のデータバスと第１および第２の出力データレジスタを接続する、のいずれかを行う第１のデータバス制御回路と、
    前記第１のデータバスおよび第２のデータバスにそれぞれ対応して設けられた第１の入力データレジスタおよび第２の入力データレジスタを含むデータ入力制御回路と、
    複数のスイッチ回路を有し、これら複数のスイッチ回路を前記バーストアドレスの下位ビットに応じて切り換えることにより、前記第１の入力データレジスタおよび第２の入力データレジスタと前記第１のデータバスおよび第２のデータバスとの間で、第１の入力データレジスタと第１のデータバスを接続しかつ第２の入力データレジスタと第２のデータバスを接続する、第１の入力データレジスタと第２のデータバスを接続しかつ第２の入力データレジスタと第１のデータバスを接続する、第１および第２の入力データレジスタと第１のデータバスを接続する、のいずれかを行う第２のデータバス制御回路と
    を具備することを特徴とする半導体記憶装置。
12. 請求項１１記載の半導体記憶装置において、
    前記データ出力制御回路はさらに、
    前記第１のデータバスに接続された第１のデータ線センスアンプと、
    前記第１の出力データレジスタの後段に接続され、前記外部クロック信号の論理レベルが第１のレベルの期間にデータを転送する第１のトランスファゲートと、
    前記第２のデータバスに接続された第２のデータ線センスアンプと、
    前記第２の出力データレジスタの後段に接続され、前記外部クロック信号の論理レベルが第２のレベルの期間にデータを転送する第２のトランスファゲートと、
    前記第１のトランスファゲートおよび第２のトランスファゲートの各出力端側に共通に接続された出力バッファとを含み、
    前記第１の出力データレジスタは、前記第１のデータ線センスアンプの後段に接続され、外部クロック信号の立上がりに同期してデータを取り込み、
    前記第２の出力データレジスタは、前記第２のデータ線センスアンプの後段に接続され、外部クロック信号の立上がりに同期してデータを取り込み、
    前記第１のデータバス制御回路は、
    第１のデータバスに挿入された第１のスイッチ回路と、
    前記第２のデータバスと第１のデータバスとの間に挿入された第２のスイッチ回路と、
    前記第１のデータバスと第２のデータバスとの間に挿入された第３のスイッチ回路と、
    前記第２のデータバスに挿入された第４のスイッチ回路と
    を具備することを特徴とする半導体記憶装置。
13. 請求項１１記載の半導体記憶装置において、
    前記データ入力制御回路はさらに、
    入力バッファ回路と、
    前記第１の入力レジスタの後段側の第１のデータバスおよび第２の入力レジスタの後段側の第２のデータバスにそれぞれ対応して接続され、それぞれ外部クロック信号の立上がりに同期してデータを取り込む第３の入力レジスタおよび第４の入力レジスタと、
    前記第３の入力レジスタの後段側および第４の入力レジスタの後段側にそれぞれ対応して接続されたデータ線アンプとを含み、
    前記第１の入力レジスタは、前記入力バッファ回路の後段側に接続され、外部クロック信号の立上がりに同期してデータを取り込み、
    前記第２の入力レジスタは、前記入力バッファ回路の後段側に接続され、外部クロック信号の反転信号の立上がりに同期してデータを取り込み、
    前記第２のデータバス制御回路は、初段入力データレジスタである前記第１の入力レジスタ・第２の入力レジスタと次段入力データレジスタである前記第３の入力レジスタ・第４の入力レジスタとの間に挿入され、
    前記第１のデータバスに挿入された第１のスイッチ回路と、
    前記第２のデータバスと第１のデータバスとの間に挿入された第２のスイッチ回路と、
    前記第１のデータバスと第２のデータバスとの間に挿入された第３のスイッチ回路と、
    前記第２のデータバスに挿入された第４のスイッチ回路と
    を具備することを特徴とする半導体記憶装置。
14. 請求項１２または１３記載の半導体記憶装置において、
    前記各スイッチ回路は、トランスファゲート用のＭＯＳトランジスタであることを特徴とする半導体記憶装置。
15. 請求項１乃至１４のいずれか１項に記載の半導体記憶装置において、
    前記メモリセル群のメモリセルは、一対の記憶ノードに相補的なデータを記憶し、データ線対との間でデータの授受を行うことを特徴とするスタティック型メモリセルであることを特徴とする半導体記憶装置。

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