JP3941997B2 - 同期型半導体メモリ装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）に関するものであり、より詳しくは、変更可能なバースト長さ（ｂｕｒｓｔ ｌｅｎｇｔｈ）を有するデータを入／出力させる同期型半導体メモリ装置（ｓｙｎｃｈｒｏｎｏｕｓ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙｄｅｖｉｃｅ）のデータ伝送回路（ｄａｔａ ｔｒａｎｓｍｉｓｓｉｏｎ ｃｉｒｃｕｉｔ）に関するものである。
【０００２】
【従来の技術】
最近、同期型のパイプラインバースト動作（ｓｙｎｃｈｒｏｎｏｕｓ ｐｉｐｅｌｉｎｅ ｂｕｒｓｔ ｏｐｅｒａｔｉｏｎ）を特徴とするメモリ装置の動作周波数（ｆｒｅｑｕｅｎｃｙ）は、様々な（ｆｌｅｘｉｂｌｅ）バースト長さ及びバイパス（ｂｙｐａｓｓ）動作によって決定される傾向にある。特に、ＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）及びＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）方式で動作するメモリ装置は、バイパス動作を実現するには多くの難しさが伴う。ＤＤＲ方式は、システム全体を動作させるためのシステムクロック（ｓｙｓｔｅｍ ｃｌｏｃｋ：以下、Ｋ）の上昇エッジ（ｈｉｇｈ ｅｄｇｅ）及び下降エッジ（ｌｏｗ ｅｄｇｅ）の両方で２つのデータをアクセス（ａｃｃｅｓｓ）する。
【０００３】
図１を参照すると、従来技術による半導体メモリ装置のデータ伝送回路は、パッド１、第１入力レジスタ２、第２入力レジスタ３、マルチプレクサ４及び、出力駆動トランジスタ５を備える。パッド１は、外部回路（図示せず）と第１入力レジスタ２、第２入力レジスタ３及び出力駆動トランジスタ５との間に連結され、外部回路からの入力データを第１及び第２入力レジスタ２、３に伝達し、出力駆動トランジスタ５によって出力される出力データを外部回路に伝達する。第１及び第２入力レジスタ２、３は、基準入力信号（ｉｎｐｕｔ ｒｅｆｅｒｅｎｃｅ）を受け入れて、第１及び第２内部クロック信号／ＣＬＫ（以下、信号Ｘの反転信号を／Ｘで表す）、ＣＬＫに応じてパッド１からの入力データを貯蔵し、内部回路に出力する。マルチプレクサ４は、第１及び第２内部クロック信号／ＣＬＫ、ＣＬＫに応じて内部回路からの出力データを選択的に出力駆動トランジスタ５のゲートに供給する。
【０００４】
図２の例を参照すると、データ伝送回路は、‘２’のバースト長さを有しＤＤＲ方式で動作する。書き込み動作（ｗｒｉｔｅ ｏｐｅｒａｔｉｏｎ）が始まると、システムクロックＫの第１及び第２サイクルに同期して外部アドレス（ｅｘｔｅｒｎａｌ ａｄｄｒｅｓｓ；Ａ、Ｂ）がデータ伝送回路に順次入力される。外部アドレスＡ、Ｂが入力されると、入力データＤＡ０、ＤＡ１、ＤＢ０、ＤＢ１がデータ伝送回路を通して内部回路へ入力される。このとき、データ伝送回路が、書き込み動作のための書き込みサイクル（ｗｒｉｔｅ ｃｙｃｌｅ）の後に、ダミーサイクル（ｄｕｍｍｙ ｃｙｃｌｅ；ｎｏ ｏｐｅｒａｔｉｏｎやｄｅｓｅｌｅｃｔ ｃｙｃｌｅ）なしに読出動作のための読出サイクル（ｒｅａｄ ｃｙｃｌｅ）で動作すると、入力データＤＡ０の書き込み動作後、入力データＤＡ１、ＤＢ０、ＤＢ１が、書き込み復旧（ｗｒｉｔｅ ｒｅｃｏｖｅｒｙ）のために対応するメモリセルに書き込まれない。
【０００５】
図３の例を参照すると、データ伝送回路は、図２で発生する問題を避けるために、ＳＤＲ方式及びＤＤＲ方式を混合して使用する。書き込み動作及び読出動作が始まると、システムクロックＫの第１、第２、第３、及び第４サイクルに同期して、外部アドレスＡ、Ｂ、Ａ＋１、Ｂがデータ伝送回路に順次入力される。書き込み動作でＳＤＲの外部アドレスＡ及びＤＤＲの外部アドレスＢが入力されると、入力データＤＡ０、ＤＢ０、ＤＢ１がデータ伝送回路を通して内部回路に順次入力される。ＤＤＲの外部アドレスＡ＋１、Ｂが入力されると、外部アドレスＡに該当するメモリセルに貯蔵されたセルデータＱＡ１と、バイパスされるデータＱＡ０、ＱＢ０、ＱＢ１が、データ伝送回路を通して外部回路に出力される。しかし、外部回路に出力されるデータを見ると、セルデータＱＡ１とバイパスされるデータＱＡ０が、１つのバーストセット（ｂｕｒｓｔ ｓｅｔ）内に同時に存在するようになる。このため、バーストセット内のセルデータＱＡ１とデータＱＡ０を区分する回路が必要になる。
【０００６】
ＳＤＲ及びＤＤＲ方式で動作する従来の同期型メモリ装置のデータ伝送回路は、様々なバースト長さへの制御が可能な回路及び同時に１つのバーストセットでセルデータとバイパスされるデータの区分が可能な回路を備えなければならないが、これのより、様々なバースト長さへの変換のためのモードセットサイクル（ｍｏｄｅ ｓｅｔ ｃｙｃｌｅ）やチップが変わる方式では実現することが不可能な問題が発生する。
【０００７】
【発明が解決しようとする課題】
従って、本発明の目的は、いろいろのバースト長さへの変更ができ、入力データの書き込み及び出力データの読出動作方式の変化によって、書き込み及び読出動作が変更可能なデータ伝送回路を有する半導体メモリ装置を提供することにある。
【０００８】
【課題を解決するための手段】
上述のような目的を達成するための本発明の半導体メモリ装置は、データを貯蔵するための複数のメモリセルを有するメモリセルアレーと、外部からの第１、第２、及び第３外部クロック信号を受け入れて、内部クロック信号、複数の遅延制御信号、及び複数のフラグ信号を出力するクロック制御手段と、前記内部クロック信号及び前記遅延制御信号に応じて、入力される複数ビットの入力データを貯蔵する入力データ貯蔵手段と、前記内部クロック信号及び前記遅延制御信号に応じて、前記入力データ貯蔵手段からの入力データの読出し位置を示すように前記クロック制御手段からの前記フラグ信号を貯蔵するフラグ信号貯蔵手段と、書き込み動作の間に、書き込み活性化信号が活性化されるとき、前記フラグ信号に応じて、前記入力データ貯蔵手段によって遅延された前記入力データを前記メモリセルアレーの対応するメモリセルに書き込む書き込み駆動手段と、読出動作の間に、センスアンプ活性化信号に応じて、前記メモリセルアレーからのデータを感知するセンスアンプ手段と、書き込み及び読出アドレスを比較して、第１、第２及び、第３比較信号を出力するアドレス比較手段と、前記第１及び第２比較信号に応じて、前記入力データ貯蔵手段によって各々遅延された前記入力データを選択的に伝達する入力データ伝達手段と、前記第１及び第２比較信号に応じて、前記フラグ信号貯蔵手段によって各々遅延された前記フラグ信号を選択的に伝達するフラグ信号伝達手段と、前記フラグ信号伝達手段からの前記フラグ信号と前記第３比較信号を受け入れて、出力制御信号を出力する出力制御回路と、前記出力制御信号に応じて、前記入力データ伝達手段からの前記入力データと前記メモリセルアレーからの前記セルデータとを選択的に貯蔵し、出力する出力手段とを含むことを特徴とする。
【０００９】
このような半導体メモリ装置により、入力データの書き込み及び出力データの読出動作方式の変化によって、書き込み及び読出動作を変更可能に実施することによって、動作方式の変化のため発生する誤動作を防止することができる。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態を、参照図面、図４乃至図８に基づいて詳細に説明する。
【００１１】
図４を参照すると、本実施形態の同期型半導体メモリ装置は、経路選択回路(PAS)１０、５０、１４０、経路選択制御回路(PAS Controller)２０、クロック制御回路(Clock Controller)３０、入力データ貯蔵回路部４０、プラグ信号貯蔵回路部６０、アドレス比較回路(Address Comparator)７０、スイッチ回路８０、出力制御回路９０、書き込み駆動回路(Write Driver)１００、メモリセルアレー(Cell Array)１１０、センスアンプ(S/A)１２０、及びデータ出力回路１３０を提供する。経路選択回路１０、５０、１４０は、経路選択制御回路２０からの経路選択信号ＰＳＳの制御によって、外部からの出力データの導電経路を選択的にスイッチングする。経路選択制御回路２０は、データの書き込み及び読出動作のスタートを知らせるバーストスタートアドレスＢＳＡ(Burst Start Address)を受け入れて、経路選択信号ＰＳＳ及び書き込み活性化信号ＷＥを出力する。
【００１２】
クロック制御回路３０は、外部からの第１及び第２外部クロック信号Ｋ、ＫＢ、及び書き込み及び読出動作を制御するための第３クロック信号ＣＣＬＫ(Read/Write Control Clock)を受け入れてクロック信号ＷＣＬＫ、プラグ信号ＫＤＩＮ１、ＫＤＩＮ２、ＫＤＩＮ３、ＫＤＩＮ４、及び制御信号ＫＤＡ１Ａ１、ＫＤＡ１Ａ２、ＫＤＡ１Ａ３、ＫＤＡ１Ａ４を出力する。入力データ及びプラグ信号貯蔵回路部４０、６０は、クロック信号ＷＣＬＫ及び制御信号ＫＤＡ１Ａ１、ＫＤＡ１Ａ２、ＫＤＡ１Ａ３、ＫＤＡ１Ａ４に応じて、入力データＤＩＮ１、ＤＩＮ２、ＤＩＮ３、ＤＩＮ４、又はプラグ信号ＫＤＩＮ１、ＫＤＩＮ２、ＫＤＩＮ３、ＫＤＩＮ４を選択的に貯蔵する。アドレス比較回路７０は、書き込み及び読出アドレスＲＡｉ、Ｗ０Ａｉ、Ｗ１Ａｉを比較して、第１、第２、第３比較信号ＢＹＰＷ０、ＢＹＰＷ１、ＢＹＰＥを出力する。
【００１３】
スイッチ回路８０は、第１及び第２比較信号ＢＹＰＷ０、ＢＹＰＷ１に応じて、入力データ及びプラグ信号貯蔵回路部４０、６０からの入力データ及びプラグ信号Ｗ０Ｆ１、Ｗ１Ｆ１、Ｗ０Ｆ２、Ｗ１Ｆ２、Ｗ０Ｆ３、Ｗ１Ｆ３、Ｗ０Ｆ４、Ｗ１Ｆ４の導電経路をスイッチングする。出力制御回路９０は、アドレス比較回路７０からの第３比較信号ＢＹＰＥ及びスイッチ回路８０からのプラグ信号Ｗ０Ｆ１、Ｗ１Ｆ１、Ｗ０Ｆ２、Ｗ１Ｆ２、Ｗ０Ｆ３、Ｗ１Ｆ３、Ｗ０Ｆ４、Ｗ１Ｆ４を受け入れて、出力制御信号ＢＹＰ１、ＢＹＰ２、ＢＹＰ３、ＢＹＰ４を出力する。
【００１４】
書き込み駆動回路１００は、入力データ貯蔵回路４０からの入力データを受け入れて、書き込み活性化信号ＷＥ及びプラグ信号貯蔵回路部６０からのプラグ信号Ｗ０Ｆ１、Ｗ１Ｆ１、Ｗ０Ｆ２、Ｗ１Ｆ２、Ｗ０Ｆ３、Ｗ１Ｆ３、Ｗ０Ｆ４、Ｗ１Ｆ４に応じて、入力データをメモリセルに書き込む。センスアンプ１２０は、メモリセルアレー１１０の対応するメモリセルに貯蔵されたデータを感知する。データ出力回路１３０は、出力制御信号ＢＹＰ１、ＢＹＰ２、ＢＹＰ３、ＢＹＰ４に応じて、入力データ及びセルデータを選択的に貯蔵する。
【００１５】
入力データ貯蔵回路部４０は、レジスタ４１、４２、４３、４４、４５、４６、４７、４８を含む。レジスタ４１、４２、４３、４４、４５、４６、４７、４８は経路選択回路１０とスイッチ回路８０との間に各々並列に連結され、クロック信号ＷＣＬＫに応じて経路選択信号１０を通して入力される入力データＤＩＮ１、ＤＩＮ２、ＤＩＮ３、ＤＩＮ４を貯蔵する。
【００１６】
レジスタ４１、４２の詳細回路図が図５に図示されている。図５のレジスタ４１は、第１、第２及び第３貯蔵回路４１ａ、４１ｂ、４１ｃを含む。第１貯蔵回路４１ａは、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４及びラッチ回路Ｌ１、Ｌ２、Ｌ３、Ｌ４を含む。スイッチＳ１、Ｓ２、Ｓ３、Ｓ４は、経路選択回路１０の出力端子とラッチ回路Ｌ１、Ｌ２、Ｌ３、Ｌ４の対応されるラッチ回路の間に連結され、クロック信号ＷＣＬＫに応じて経路選択回路からの入力データＤＩＮ１、ＤＩＮ２、ＤＩＮ３、ＤＩＮ４を各ラッチ回路Ｌ１、Ｌ２、Ｌ３、Ｌ４に伝達する。ラッチ回路Ｌ１、Ｌ２、Ｌ３、Ｌ４は、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４と第２貯蔵回路４１ｂのスイッチＳ５、Ｓ６、Ｓ７、Ｓ８の間に連結され、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４を通して入力される入力データＤＩＮ１、ＤＩＮ２、ＤＩＮ３、ＤＩＮ４を各々ラッチする。
【００１７】
第２貯蔵回路４１ｂは、スイッチＳ５、Ｓ６、Ｓ７、Ｓ８及びラッチ回路Ｌ５、Ｌ６、Ｌ７、Ｌ８を含む。スイッチＳ５、Ｓ６、Ｓ７、Ｓ８は、第１貯蔵回路４１ａの各ラッチ回路Ｌ１、Ｌ２、Ｌ３、Ｌ４とラッチ回路Ｌ５、Ｌ６、Ｌ７、Ｌ８の対応されるラッチ回路の間に連結され、クロック信号ＷＣＬＫに応じて第１貯蔵回路４１ａからの入力データＤＩＮ１ａ、ＤＩＮ２ａ、ＤＩＮ３ａ、ＤＩＮ４ａをラッチ回路Ｌ５、Ｌ６、Ｌ７、Ｌ８に伝達する。ラッチ回路Ｌ５、Ｌ６、Ｌ７、Ｌ８は、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４と第３貯蔵回路４１ｃのスイッチＳ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１６の間に連結され、スイッチＳ５、Ｓ６、Ｓ７、Ｓ８を通して入力される入力データＤＩＮ１ａ、ＤＩＮ２ａ、ＤＩＮ３ａ、ＤＩＮ４ａを各々ラッチする。
【００１８】
第３貯蔵回路４１ｃは、スイッチＳ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１６及びラッチ回路Ｌ９、Ｌ１０、Ｌ１１、Ｌ１２を含む。スイッチＳ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１６は、第２貯蔵回路４１ｂのラッチ回路Ｌ５、Ｌ６、Ｌ７、Ｌ８及び経路選択回路１０とラッチ回路Ｌ９、Ｌ１０、Ｌ１１、Ｌ１２の対応されるラッチ回路の間に連結され、ラッチ回路Ｌ５、Ｌ６、Ｌ７、Ｌ８からの入力データＤＩＮ１ｂ、ＤＩＮ２ｂ、ＤＩＮ３ｂ、ＤＩＮ４ｂ及び経路選択回路１０からの入力データＤＩＮ１、ＤＩＮ２、ＤＩＮ３、ＤＩＮ４を、ラッチ回路Ｌ９、Ｌ１０、Ｌ１１、Ｌ１２に選択的に供給する。ラッチ回路Ｌ９、Ｌ１０、Ｌ１１、Ｌ１２は、スイッチＳ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１６とレジスタ４２ａの対応されるスイッチＳ１７、Ｓ１８、Ｓ１９、Ｓ２０の間に連結され、スイッチＳ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１６を通して供給される入力データを各々ラッチする。
【００１９】
レジスタ４２は、第１及び第２貯蔵回路４２ａ、４２ｂを含む。第１及び第２貯蔵回路４２ａ、４２ｂは、第１貯蔵回路４１とスイッチ回路８０との間に連結され、第１貯蔵回路４２ａへの入力がラッチ回路Ｌ９、Ｌ１０、Ｌ１１、Ｌ１２からのＷ０Ｄ１、Ｗ０Ｄ２、Ｗ０Ｄ３、Ｗ０Ｄ４であるのを除いて、第１レジスタ４１の第１及び第２貯蔵回路４１ａ、４１ｂの構造と同一である。
【００２０】
経路選択回路５０は、クロック制御回路３０とプラグ信号貯蔵回路部６０との間に連結され、経路選択信号ＰＳＳの制御によって、クロック制御回路３０からのプラグ信号ＫＤＩＮ１、ＫＤＩＮ２、ＫＤＩＮ３、ＫＤＩＮ４をプラグ信号貯蔵回路部６０に供給する。プラグ信号貯蔵回路部６０は、レジスタ６１、６２、６３、６４、６５、６６、６７、６８を含む。レジスタ６１、６２、６３、６４、６５、６６、６７、６８は、経路選択回路５０とスイッチ回路８０との間に各々並列に連結され、クロック信号ＷＣＬＫに応じて経路選択回路１０を通して入力されるプラグ信号ＫＤＩＮ１、ＫＤＩＮ２、ＫＤＩＮ３、ＫＤＩＮ４を貯蔵し、プラグ信号ＫＤＩＮ１、ＫＤＩＮ２、ＫＤＩＮ３、ＫＤＩＮ４に相応するプラグ信号Ｗ０Ｆ１、Ｗ１Ｆ１、Ｗ０Ｆ２、Ｗ１Ｆ２、Ｗ０Ｆ３、Ｗ１Ｆ３、Ｗ０Ｆ４、Ｗ１Ｆ４を出力する。
【００２１】
レジスタ６１、６２の詳細回路図が図６に図示されている。レジスタ６１、６２は、入力信号がプラグ信号ＫＤＩＮ１、ＫＤＩＮ２、ＫＤＩＮ３、ＫＤＩＮ４であること、及び出力信号がプラグ信号Ｗ０Ｆ１、Ｗ１Ｆ１、Ｗ０Ｆ２、Ｗ１Ｆ２、Ｗ０Ｆ３、Ｗ１Ｆ３、Ｗ０Ｆ４、Ｗ１Ｆ４であることを除いて、図５のレジスタ４１、４２と同一の構造を有する。
【００２２】
アドレス比較回路７０は、外部アドレスＲＡｉ、Ｗ０Ａｉ、Ｗ１Ａｉ入力端子（図示せず）とスイッチ回路８０及び出力制御回路９０の間に連結され、端子からの外部アドレスＲＡｉ、Ｗ０Ａｉ、Ｗ１Ａｉを受け入れて、スイッチ回路８０のスイッチ８１ａ、８１ｂ、８１ｃ、８１ｄ、８１ｅ、８１ｆ、８１ｇ、８１ｈを制御するための第１比較信号ＲＹＰＷ０、スイッチ８２ａ、８２ｂ、８２ｃ、８２ｄ、８２ｅ、８２ｆ、８２ｇ、８２ｈを制御するための第２比較信号ＢＹＰＷ１、及び出力制御回路９０のアンドゲート９１、９２、９３、９４の出力信号を決定する第３比較信号ＢＹＰＥを出力する。
【００２３】
アドレス比較回路７０の詳細回路図が図７に図示されている。アドレス比較回路７０は、第１グループの排他的ノーアゲート（ｅｘｃｌｕｓｉｖｅＮＯＲｇａｔｅ；ＮＯＲＡ１、…、ＮＯＲＡｎ）、第２グループの排他的ノーアゲート（ＮＯＲＢ１、…、ＮＯＲＢｎ）、ナンドゲートＮＤ１、ＮＤ２、ＮＤ３、及びインバータＩ１、Ｉ２を含む。
【００２４】
第１グループの排他的ノーアゲートＮＯＲＡ１、…、ＮＯＲＡｎは、対応する外部アドレスＲＡｉ、Ｗ０Ａｉ入力端子とナンドゲートＮＤ１の対応する入力端子の間に連結され、外部アドレスＲＡ０、…、ＲＡｎ、Ｗ０Ａ０、…、Ｗ０Ａｎを組み合わせた第１グループの組み合わせ信号（ｃｏｍｂｉｎａｔｉｏｎ ｓｉｇｎａｌ；ＣＳＡ１、…、ＣＳＡｎ）を出力する。第２グループの排他的ノーアゲートＮＯＲＢ１、…、ＮＯＲＢｎは、対応する外部アドレスＲＡｉ、Ｗ１Ａｉ端子とナンドゲートＮＤ２の対応する入力端子の間に連結され、外部アドレスＲＡ０、…、ＲＡｎ、Ｗ０Ａ０、…、Ｗ０Ａｎを組み合わせた第２グループの組み合わせ信号ＣＳＢ１、…、ＣＳＢｎを出力する。
【００２５】
ナンドゲートＮＤ１は、第１グループの排他的ノーアゲートＮＯＲＡ１、…、ＮＯＲＡｎと、インバータＩ１とナンドゲートＮＤ３の接続点に連結され、第１グループの排他的ノーアゲートＮＯＲＡ１、…、ＮＯＲＡｎからの第１グループの組み合わせ信号ＣＳＡ１、…、ＣＳＡｎを組み合わせた第１組み合わせ信号ＣＳ１を出力する。ナンドゲートＮＤ２は、第２グループの排他的ノーアゲートＮＯＲＢ１、…、ＮＯＲＢｎと、インバータＩ２とナンドゲートＮＤ３の接続点に連結され、第２グループの排他的ノーアゲートＮＯＲＢ１、…、ＮＯＲＢｎからの第２グループの組み合わせ信号ＣＳＢ１、…、ＣＳＢｎを組み合わせた第２組み合わせ信号ＣＳ２を出力する。
【００２６】
ナンドゲートＮＤ３は、ナンドゲートＮＤ１とインバータＩ１の接続点及びナンドゲートＮＤ２とインバータＩ２の接続点と出力制御回路９０の間に連結され、ナンドゲートＮＤ１、ＮＤ２からの第１及び第２組み合わせ信号ＣＳ１、ＣＳ２を組み合わせた第３比較信号ＢＹＰＥを出力する。インバータＩ１は、ナンドゲートＮＤ１と第１スイッチ回路８１との間に連結され、第１組み合わせ信号ＣＳ１を反転させて第１比較信号ＢＹＰＷ０を出力する。インバータＩ２は、ナンドゲートＮＤ２と第１スイッチ回路８２の間に連結され、第２組み合わせ信号ＣＳ２を反転させて第２比較信号ＲＹＰＷ２を出力する。
【００２７】
スイッチ回路８０は、第１及び第２スイッチ回路８１、８２を含む。第１スイッチ回路８１は、スイッチ８１ａ、８１ｂ、８１ｃ、８１ｄ、８１ｅ、８１ｆ、８１ｇ、８１ｈを含む。スイッチ８１ａ、８１ｃ、８１ｅ、８１ｇは、入力データ貯蔵回路部４０のレジスタ４１、４３、４５、４７とデータ出力回路１３０の間に連結され、第１スイッチ信号ＢＹＰＷ０に応じて、入力データ貯蔵回路部４０からの入力データＷ０Ｄ１、Ｗ０Ｄ２、Ｗ０Ｄ３、Ｗ０Ｄ４の導電経路をスイッチングする。スイッチ８１ｂ、８１ｄ、８１ｆ、８１ｈは、プラグ信号貯蔵回路６０のレジスタ６１、６３、６５、６７と出力制御回路９０の間に連結され、第１スイッチ信号ＢＹＰＷ０に応じて、プラグ信号貯蔵回路部６０からのプラグ信号Ｗ０Ｆ１、Ｗ０Ｆ２、Ｗ０Ｆ３、Ｗ０Ｆ４の導電経路をスイッチングする。
【００２８】
第２スイッチ回路８２は、スイッチ８２ａ、８２ｂ、８２ｃ、８２ｄ、８２ｅ、８２ｆ、８２ｇ、８２ｈを含む。スイッチ８２ａ、８２ｃ、８２ｅ、８２ｇは、入力データ貯蔵回路部４０のレジスタ４２、４４、４６、４８とデータ出力回路１３０の間に連結され、第２スイッチ信号ＢＹＰＷ１に応じて、入力データ貯蔵回路部４０からの入力データＷ１Ｄ１、Ｗ１Ｄ２、Ｗ１Ｄ３、Ｗ１Ｄ４の導電経路をスイッチングする。スイッチ８２ｂ、８２ｄ、８２ｆ、８２ｈは、プラグ信号貯蔵回路６０のレジスタ６２、６４、６６、６８と出力制御回路９０の間に連結され、第２スイッチ信号ＢＹＰＷ１に応じて、プラグ信号貯蔵回路部６０からのプラグ信号Ｗ１Ｆ１、Ｗ１Ｆ２、Ｗ１Ｆ３、Ｗ１Ｆ４の導電経路をスイッチングする。
【００２９】
出力制御回路９０は、アンドゲート９１、９２、９３、９４を含む。アンドゲート９１は、スイッチ８１ｂ、８２ｂ及び第３比較信号ＢＹＰＥラインと、データ出力回路１３０との間に連結され、スイッチ８１ｂ、８２ｂを通して供給される制御信号Ｗ０Ｆ１、Ｗ１Ｆ１と第３比較信号ＢＹＰＥを組み合わせた第１出力制御信号ＢＹＰ１を出力する。アンドゲート９２は、スイッチ８１ｄ、８２ｄ及び第３比較信号ＢＹＰＥラインと、データ出力回路１３０との間に連結され、スイッチ８１ｄ、８２ｄを通して供給される制御信号Ｗ０Ｆ２、Ｗ１Ｆ２と第３比較信号ＢＹＰＥを組み合わせた第２出力制御信号ＢＹＰ２を出力する。
【００３０】
アンドゲート９３は、スイッチ８１ｆ、８２ｆ及び第３比較信号ＢＹＰＥラインと、データ出力回路１３０との間に連結され、スイッチ８１ｆ、８２ｆを通して供給される制御信号Ｗ０Ｆ３、Ｗ１Ｆ３と第３比較信号ＢＹＰＥを組み合わせた第３出力制御信号ＢＹＰ３を出力する。アンドゲート９４は、スイッチ８１ｈ、８２ｈ及び第３比較信号ＢＹＰＥラインと、データ出力回路１３０との間に連結され、スイッチ８１ｈ、８２ｈを通して供給される制御信号Ｗ０Ｆ４、Ｗ１Ｆ４と第３比較信号ＢＹＰＥを組み合わせた第４出力制御信号ＢＹＰ４を出力する。
【００３１】
書き込み駆動回路１００は、入力データ及びプラグ信号貯蔵回路部４０、６０及び経路選択制御回路２０と、メモリセルアレー１１０の間に連結され、４つの書き込みドライバは、書き込み活性化信号ＷＥ及びプラグ信号貯蔵回路部６０からのプラグ信号Ｗ１Ｆ１、Ｗ１Ｆ２、Ｗ１Ｆ３、Ｗ１Ｆ４に応じて、入力データ貯蔵回路部４０からのデータＷ１Ｄ１、Ｗ１Ｄ２、Ｗ１Ｄ３、Ｗ１Ｄ４をメモリセルアレー１１０の対応されるメモリセルに書き込む。メモリセルアレー１１０は、行の方向に沿って伸びる複数のワードラインと、ワードラインと交差されるように列の方向に沿って伸びる複数のビットライン、及び対応するワードラインとビットラインに連結される複数のメモリセルを含み、書き込み駆動回路１００からのデータＷ１Ｄ１、Ｗ１Ｄ２、Ｗ１Ｄ３、Ｗ１Ｄ４を貯蔵する。センスアンプ回路１２０は、メモリセルアレー１１０とデータ出力回路１３０の間に連結され、４つのセンスアンプを含む。センスアンプは、センスアンプ活性化信号（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ ｅｎａｂｌｅ；ＳＡＥ）に応じて、メモリセルアレー１１０の対応するメモリセルから出力されるデータをセンシングする。
【００３２】
データ出力回路１３０は、マルチプレクサ１３１、１３３、１３５、１３７、及びレジスタ１３２、１３４、１３６、１３８を含む。マルチプレクサ１３１、１３３、１３５、１３７は、スイッチ回路８０、出力制御回路９０及びセンスアンプ１２０と、レジスタ１３２、１３４、１３６、１３８の間に連結され、出力制御回路９０からの出力制御信号ＢＹＰ１、ＢＹＰ２、ＢＹＰ３、ＢＹＰ４に応じて、スイッチ回路８０を通して供給されるバイパスデータＢＰＤ１、ＢＰＤ２、ＢＰＤ３、ＢＰＤ４と、センスアンプ１２０からのセルデータＢＰＤ１、ＢＰＤ２、ＢＰＤ３、ＢＰＤ４を、選択的に対応するレジスタ１３２、１３４、１３６、１３８に供給する。
【００３３】
レジスタ１３２、１３４、１３６、１３８は、マルチプレクサ１３１、１３３、１３５、１３７と経路選択回路１４０の間に連結され、マルチプレクサ１３１、１３３、１３５、１３７からのバイパスデータＢＰＤ１、ＢＰＤ２、ＢＰＤ３、ＢＰＤ４、及びセルデータＣＲＤ１、ＣＲＤ２、ＣＲＤ３、ＣＲＤ４のうち、対応するデータを貯蔵する。経路選択回路１４０は、レジスタ１３２、１３４、１３６、１３８とデータバス（ｄａｔａ ｂｕｓ；図示せず）との間に連結され、経路選択信号ＰＳＳに応じて、レジスタ１３２、１３４、１３６、１３８からのバイパスデータＢＰＤ１、ＢＰＤ２、ＢＰＤ３、ＢＰＤ４、及びセルデータＣＲＤ１、ＣＲＤ２、ＣＲＤ３、ＣＲＤ４のうち、対応するデータを選択的にデータバスに伝達する。
【００３４】
以下、図４乃至図８を参照して、本実施形態による同期型半導体メモリ装置のデータ伝送回路の動作を説明する。
【００３５】
図４乃至図８を参照すると、同期型半導体メモリ装置は、外部から入力されるシステムクロック信号Ｋに同期して、データの書き込み及び読出動作を実施する。データの書き込み及び読出動作は、データが入力されたり出力される方式によってＳＤＲ及びＤＤＲに区分される。ＳＤＲは、システムクロック信号Ｋの１サイクル区間の間に、対応する１つのデータを入力したり、出力する方式であり、ＤＤＲは、システムクロック信号Ｋの１サイクル区間の間に、対応する２つのデータを入力したり出力する方式である。又、入力される１つのアドレスに対して入力されたり出力されるデータの数が決定されるバースト長さによって、書き込み読出動作の方式が決定される。
【００３６】
そして、アドレス入力の後、システムクロック信号Ｋの幾つのサイクルの後に、書き込み動作が行われるかを決定する潜伏期間（ｌａｔｅｎｃｙ）によって動作方式が区分される。潜伏期間による動作方式は、アドレス入力後、システムクロック信号Ｋの１サイクル後（１ ｐｉｐｅｌｉｎｅ）に書き込み動作が実施される標準書き込み方式（ｓｔａｎｄａｒｄ ｗｒｉｔｅ ｐｒｏｔｏｃｏｌ；ＳＷＰ）と、アドレス入力後、システムクロック信号Ｋの２サイクル後（２ ｐｉｐｅｌｉｎｅ）に書き込み動作が実施される遅延書き込み方式（ｌａｔｅ ｗｒｉｔｅ ｐｒｏｔｏｃｏｌ；ＬＷＰ）に区分される。
【００３７】
本実施形態による同期型半導体メモリ装置のデータ伝送回路は、最大バースト長さが４である場合に、ＳＤＲ、ＤＤＲ、遅延書き込み、及びバースト長さ２の方式で動作する。図８の動作タイミング図を見れば、同期型半導体メモリ装置にシステムクロック信号Ｋの第１サイクルで外部アドレスＡに対応するデータＤＡ０がＳＤＲ方式で入力され、システムクロック信号Ｋの第２サイクルで外部アドレスＢに対応するデータＤＢ０、ＤＢ１がＤＤＲ方式で入力されると、図４の経路選択回路１０は、経路選択信号ＰＳＳの制御によってデータＤＡ０を入力データ貯蔵回路部４０に伝達する。
【００３８】
このとき、クロック制御回路３０は、システムクロック信号Ｋ、ＫＢを受け入れて、入力データ及びプラグ信号貯蔵回路部４０、６０を制御するためのクロック信号ＷＣＬＫ及びプラグ信号ＫＤＩＮ１を出力する。そして、システムクロック信号Ｋの第２サイクルで、データＤＡ０は、入力データ貯蔵回路部４０のレジスタ４１、４３、４５、４７のうちの１つのレジスタに貯蔵される。そして、プラグ信号ＫＤＩＮ１は、経路選択回路５０に入力されてプラグ信号貯蔵回路部６０のレジスタ６１、６３、６５、６７のうちの１つのレジスタに貯蔵されて、プラグ信号Ｗ０Ｆ１、Ｗ０Ｆ２、Ｗ０Ｆ３、Ｗ０Ｆ４のうちの１つのプラグ信号がセット（ｓｅｔ）される。
【００３９】
経路選択回路１０によってデータＤＡ０が図５の入力データ貯蔵回路部４０のレジスタ４１、４２に入力されると、データＤＡ０は、クロック信号ＷＣＬＫ及び制御信号ＫＤＡ１Ａ１の制御によって遅延書き込みや標準書き込みの方式が決定されて、レジスタ４１、４２のうちの１つのレジスタに貯蔵される。そして、レジスタ４１、４２に貯蔵されたデータＤＡ０は、スイッチ回路８０のスイッチングによって、メモリセルアレー１１０に書き込まれたり、出力回路１３０へバイパス読出される。
【００４０】
経路選択回路５０によってプラグ信号ＫＤＩＮ１が図６のプラグ信号貯蔵回路部６０のレジスタ６１、６２に入力されると、プラグ信号ＫＤＩＮ１は、クロック信号ＣＬＫ及び制御信号ＫＤＡＩＡ１に制御によって遅延書き込みや標準書き込みの方式が決定されて、レジスタ６１、６２のうちの１つのレジスタに貯蔵される。レジスタ６１、６２に貯蔵されたプラグ信号ＫＤＩＮ１は、スイッチ回路８０のスイッチングによって、出力制御回路９０のアンドゲート９１の第２入力端子に供給される。
【００４１】
外部アドレスＡ＋１に対応するデータＱＡ１、ＱＡ０が読出されるシステムクロック信号Ｋの第３サイクルで、アドレスＡに該当するバーストセットのうちの１つのデータを読出すバイパス読出動作が実施されると、第３サイクルでは、クロック制御回路３０でシステムクロック信号Ｋの上昇エッジと下降エッジに同期して、プラグ信号ＫＤＩＮ１、ＫＤＩＮ２が経路選択回路５０に供給される。このとき、プラグ信号ＫＤＩＮ１、ＫＤＩＮ２は、経路選択回路５０に入力されてプラグ信号貯蔵回路部６０のレジスタ６１、６３、６５、６７のうち２つのレジスタに貯蔵され、プラグ信号Ｗ０Ｆ１、Ｗ０Ｆ２、Ｗ０Ｆ３、Ｗ０Ｆ４のうちの２つのプラグ信号がセット（ｓｅｔ）される。
【００４２】
これと同時に、入力データ及びプラグ信号貯蔵回路部４０、６０のレジスタ４１、４３、４５、４７、６１、６３、６５、６７に貯蔵されたデータＤＡ０、ＫＤＩＮ１は、スイッチ回路８０の対応するスイッチに伝送される。スイッチ回路８０は、アドレス比較回路７０からの第１及び第２スイッチ信号ＢＹＰＷ０、ＢＹＰＷ１の制御によって、データＤＡ０をバイパスデータＱＡ０として出力する。アドレス比較回路７０は、セルデータＱＡ１とバイパスデータＱＡ０を区分するため、読出アドレスＲＡｉと１サイクル遅延された書き込みアドレスＷ０Ａｉ及び２サイクル遅延された書き込みアドレスＷ１Ａｉを比較する。アドレスＲＡｉ、Ｗ０Ａｉが同じ場合、第１比較信号ＢＹＰＷ０及び第３比較信号ＢＹＰＥを出力し、アドレスＲＡｉ、Ｗ１Ａｉが同じ場合には、第２比較信号ＢＹＰＷ１及び第３比較信号ＢＹＰＥを出力する。
【００４３】
外部アドレスＡと外部アドレスＡ＋１は同一のアドレスではないため、外部アドレスＡ＋１に該当するメモリセルアレー１１０のメモリセルからのセルデータの読出動作が実施される。システムクロック信号Ｋの第２サイクルでの外部アドレスＢと第４サイクルでの外部アドレスＢが同一であるため、外部アドレスＢに対応するデータＱＢ０、ＱＢ１が読出される動作が実施されると、第４サイクルで外部アドレスＢに対応するデータＤＢ０、ＤＢ１が書き込まれた状態であり、プラグ信号Ｗ１Ｆ１、Ｗ１Ｆ２がセットされているため、データＤＢ０、ＤＢ１はバイパスされて、バイパスデータＱＢ０、ＱＢ１として出力される。
【００４４】
上述のように、本実施形態による同期型メモリ装置のデータ伝送回路によれば、データ書き込み及び読出方式ＳＤＲ、ＤＤＲ、バースト長さに関係なしに、セルデータ読出、バイパス読出、標準書き込み、及び遅延書き込み等の、いろいろの動作を実施することができる。
【００４５】
【発明の効果】
入力データの書き込み及び出力データの読出し動作方式の変化によって書き込み及び読出動作を変更可能に実施することによって、動作方式の変化のために発生する誤動作を防止することができる。
【図面の簡単な説明】
【図１】従来の技術によるデータ伝送回路のブロック図である。
【図２】図１の動作タイミング図である。
【図３】図１の動作タイミング図である。
【図４】本実施形態による同期型半導体メモリ装置の詳細ブロック図である。
【図５】図４の入力データ貯蔵回路部の詳細回路図である。
【図６】図４のプラグ信号貯蔵回路部の詳細回路図である。
【図７】図４のアドレス比較回路の詳細回路図である。
【図８】図４の同期型半導体メモリ装置の動作タイミング図である。
【符号の説明】
１０，５０，１４０ 経路選択回路
２０ 経路選択制御回路
３０ クロック制御回路
４０ 入力データ貯蔵回路部
６０ プラグ信号貯蔵回路部
７０ アドレス比較回路
８０ スイッチ回路
９０ 出力制御回路
１００ 書き込み駆動回路
１１０ メモリセルアレー
１２０ センスアンプ回路
１３０ データ出力回路

Claims (1)

  1. データを貯蔵するための複数のメモリセルを有するメモリセルアレーと、
    外部からの第１、第２、及び第３外部クロック信号を受け入れて、内部クロック信号、複数の遅延制御信号、及び複数のフラグ信号を出力するクロック制御手段と、
    前記内部クロック信号及び前記遅延制御信号に応じて、入力される複数ビットの入力データを貯蔵する入力データ貯蔵手段と、
    前記内部クロック信号及び前記遅延制御信号に応じて、前記入力データ貯蔵手段からの入力データの読出し位置を示すように前記クロック制御手段からの前記フラグ信号を貯蔵するフラグ信号貯蔵手段と、
    書き込み動作の間に、書き込み活性化信号が活性化されるとき、前記フラグ信号に応じて、前記入力データ貯蔵手段によって遅延された前記入力データを前記メモリセルアレーの対応するメモリセルに書き込む書き込み駆動手段と、
    読出動作の間に、センスアンプ活性化信号に応じて、前記メモリセルアレーからのデータを感知するセンスアンプ手段と、
    書き込み及び読出アドレスを比較して、第１、第２及び、第３比較信号を出力するアドレス比較手段と、
    前記第１及び第２比較信号に応じて、前記入力データ貯蔵手段によって各々遅延された前記入力データを選択的に伝達する入力データ伝達手段と、
    前記第１及び第２比較信号に応じて、前記フラグ信号貯蔵手段によって各々遅延された前記フラグ信号を選択的に伝達するフラグ信号伝達手段と、
    前記フラグ信号伝達手段からの前記フラグ信号と前記第３比較信号を受け入れて、出力制御信号を出力する出力制御回路と、
    前記出力制御信号に応じて、前記入力データ伝達手段からの前記入力データと前記メモリセルアレーからの前記セルデータとを選択的に貯蔵し、出力する出力手段とを含むことを特徴とする半導体メモリ装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3948141B2 (ja) * 1998-09-24 2007-07-25 富士通株式会社 半導体記憶装置及びその制御方法
US6615308B1 (en) * 1999-12-09 2003-09-02 Intel Corporation Method and apparatus for regulating write burst lengths
US6728798B1 (en) * 2000-07-28 2004-04-27 Micron Technology, Inc. Synchronous flash memory with status burst output
US6504767B1 (en) * 2000-08-30 2003-01-07 Micron Technology, Inc. Double data rate memory device having output data path with different number of latches
US6873707B1 (en) * 2000-09-28 2005-03-29 Cisco Technology, Inc. Hardware-based encryption/decryption employing cycle stealing
US7006634B1 (en) * 2000-09-28 2006-02-28 Cisco Technology, Inc. Hardware-based encryption/decryption employing dual ported key storage
US7082071B2 (en) * 2001-08-23 2006-07-25 Integrated Device Technology, Inc. Integrated DDR/SDR flow control managers that support multiple queues and MUX, DEMUX and broadcast operating modes
DE10146149B4 (de) * 2001-09-19 2004-04-29 Infineon Technologies Ag Schaltungsanordnung zum Empfang eines Datensignals
KR100468776B1 (ko) * 2002-12-10 2005-01-29 삼성전자주식회사 클락 지터의 영향을 감소시킬 수 있는 동기식 반도체메모리장치
US7831882B2 (en) 2005-06-03 2010-11-09 Rambus Inc. Memory system with error detection and retry modes of operation
US9459960B2 (en) * 2005-06-03 2016-10-04 Rambus Inc. Controller device for use with electrically erasable programmable memory chip with error detection and retry modes of operation
US7804719B1 (en) * 2005-06-14 2010-09-28 Xilinx, Inc. Programmable logic block having reduced output delay during RAM write processes when programmed to function in RAM mode
JP4940894B2 (ja) 2006-10-30 2012-05-30 株式会社日立製作所 同期型メモリ回路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4891795A (en) * 1987-05-21 1990-01-02 Texas Instruments Incorporated Dual-port memory having pipelined serial output
JPH0778994B2 (ja) * 1989-10-11 1995-08-23 三菱電機株式会社 半導体記憶装置
IL96808A (en) * 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
JP3099931B2 (ja) * 1993-09-29 2000-10-16 株式会社東芝 半導体装置
JPH10134566A (ja) * 1996-10-31 1998-05-22 Mitsubishi Electric Corp 記憶機能を有する半導体装置及びそのデータ読み出し方法
JP3317187B2 (ja) * 1997-04-25 2002-08-26 日本電気株式会社 半導体記憶装置
US5835441A (en) * 1997-08-21 1998-11-10 Micron Technology, Inc. Column select latch for SDRAM
US5978307A (en) * 1998-05-21 1999-11-02 Integrated Device Technology, Inc. Integrated circuit memory devices having partitioned multi-port memory arrays therein for increasing data bandwidth and methods of operating same

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