JP2000090665A - 同期型半導体メモリ装置 - Google Patents
同期型半導体メモリ装置Info
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Abstract
(57)【要約】 （修正有）
【課題】 バースト長の変更ができ、入力データの書込
み及び出力データの読出動作方式の変化により書込み読
出動作が変更可能なデータ伝送回路を有する半導体メモ
リ装置。 【解決手段】 メモリセルアレー110と、内部クロック
信号、遅延制御信号及びプラグ信号を出力するクロック
制御回路30と、複数ビットの入力データを貯蔵する入力
データ貯蔵回路部40と、プラグ信号貯蔵回路部60と遅延
入力データをメモリセルに書込む書込み駆動回路100
と、センスアンプ回路120と、書込み読出アドレスを比
較し第１、第２及び第３比較信号を出力するアドレス比
較回路70と、第１及び第２比較信号に応じ入力データ及
びプラグ信号を選択的に伝達するスイッチ回路80と、プ
ラグ信号と第３比較信号からの制御信号を出力する出力
制御回路90と、スイッチ回路からの入力データ及びメモ
リセルアレーからのセルデータを選択的に貯蔵出力する
データ出力回路130とを含む。
み及び出力データの読出動作方式の変化により書込み読
出動作が変更可能なデータ伝送回路を有する半導体メモ
リ装置。 【解決手段】 メモリセルアレー110と、内部クロック
信号、遅延制御信号及びプラグ信号を出力するクロック
制御回路30と、複数ビットの入力データを貯蔵する入力
データ貯蔵回路部40と、プラグ信号貯蔵回路部60と遅延
入力データをメモリセルに書込む書込み駆動回路100
と、センスアンプ回路120と、書込み読出アドレスを比
較し第１、第２及び第３比較信号を出力するアドレス比
較回路70と、第１及び第２比較信号に応じ入力データ及
びプラグ信号を選択的に伝達するスイッチ回路80と、プ
ラグ信号と第３比較信号からの制御信号を出力する出力
制御回路90と、スイッチ回路からの入力データ及びメモ
リセルアレーからのセルデータを選択的に貯蔵出力する
データ出力回路130とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙｄｅｖｉ
ｃｅ）に関するものであり、より詳しくは、変更可能な
バースト長さ（ｂｕｒｓｔ ｌｅｎｇｔｈ）を有するデ
ータを入／出力させる同期型半導体メモリ装置（ｓｙｎ
ｃｈｒｏｎｏｕｓ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅ
ｍｏｒｙｄｅｖｉｃｅ）のデータ伝送回路（ｄａｔａ
ｔｒａｎｓｍｉｓｓｉｏｎ ｃｉｒｃｕｉｔ）に関する
ものである。
（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙｄｅｖｉ
ｃｅ）に関するものであり、より詳しくは、変更可能な
バースト長さ（ｂｕｒｓｔ ｌｅｎｇｔｈ）を有するデ
ータを入／出力させる同期型半導体メモリ装置（ｓｙｎ
ｃｈｒｏｎｏｕｓ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅ
ｍｏｒｙｄｅｖｉｃｅ）のデータ伝送回路（ｄａｔａ
ｔｒａｎｓｍｉｓｓｉｏｎ ｃｉｒｃｕｉｔ）に関する
ものである。
【０００２】
【従来の技術】最近、同期型のパイプラインバースト動
作（ｓｙｎｃｈｒｏｎｏｕｓ ｐｉｐｅｌｉｎｅ ｂｕ
ｒｓｔ ｏｐｅｒａｔｉｏｎ）を特徴とするメモリ装置
の動作周波数（ｆｒｅｑｕｅｎｃｙ）は、様々な（ｆｌ
ｅｘｉｂｌｅ）バースト長さ及びバイパス（ｂｙｐａｓ
ｓ）動作によって決定される傾向にある。特に、ＳＤＲ
（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）及びＤＤＲ（Ｄ
ｏｕｂｌｅ ＤａｔａＲａｔｅ）方式で動作するメモリ
装置は、バイパス動作を実現するには多くの難しさが伴
う。ＤＤＲ方式は、システム全体を動作させるためのシ
ステムクロック（ｓｙｓｔｅｍ ｃｌｏｃｋ：以下、
Ｋ）の上昇エッジ（ｈｉｇｈ ｅｄｇｅ）及び下降エッ
ジ（ｌｏｗ ｅｄｇｅ）の両方で２つのデータをアクセ
ス（ａｃｃｅｓｓ）する。
作（ｓｙｎｃｈｒｏｎｏｕｓ ｐｉｐｅｌｉｎｅ ｂｕ
ｒｓｔ ｏｐｅｒａｔｉｏｎ）を特徴とするメモリ装置
の動作周波数（ｆｒｅｑｕｅｎｃｙ）は、様々な（ｆｌ
ｅｘｉｂｌｅ）バースト長さ及びバイパス（ｂｙｐａｓ
ｓ）動作によって決定される傾向にある。特に、ＳＤＲ
（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）及びＤＤＲ（Ｄ
ｏｕｂｌｅ ＤａｔａＲａｔｅ）方式で動作するメモリ
装置は、バイパス動作を実現するには多くの難しさが伴
う。ＤＤＲ方式は、システム全体を動作させるためのシ
ステムクロック（ｓｙｓｔｅｍ ｃｌｏｃｋ：以下、
Ｋ）の上昇エッジ（ｈｉｇｈ ｅｄｇｅ）及び下降エッ
ジ（ｌｏｗ ｅｄｇｅ）の両方で２つのデータをアクセ
ス（ａｃｃｅｓｓ）する。
【０００３】図１を参照すると、従来技術による半導体
メモリ装置のデータ伝送回路は、パッド１、第１入力レ
ジスタ２、第２入力レジスタ３、マルチプレクサ４及
び、出力駆動トランジスタ５を備える。パッド１は、外
部回路（図示せず）と第１入力レジスタ２、第２入力レ
ジスタ３及び出力駆動トランジスタ５との間に連結さ
れ、外部回路からの入力データを第１及び第２入力レジ
スタ２、３に伝達し、出力駆動トランジスタ５によって
出力される出力データを外部回路に伝達する。第１及び
第２入力レジスタ２、３は、基準入力信号（ｉｎｐｕｔ
ｒｅｆｅｒｅｎｃｅ）を受け入れて、第１及び第２内
部クロック信号／ＣＬＫ（以下、信号Ｘの反転信号を／
Ｘで表す）、ＣＬＫに応じてパッド１からの入力データ
を貯蔵し、内部回路に出力する。マルチプレクサ４は、
第１及び第２内部クロック信号／ＣＬＫ、ＣＬＫに応じ
て内部回路からの出力データを選択的に出力駆動トラン
ジスタ５のゲートに供給する。
メモリ装置のデータ伝送回路は、パッド１、第１入力レ
ジスタ２、第２入力レジスタ３、マルチプレクサ４及
び、出力駆動トランジスタ５を備える。パッド１は、外
部回路（図示せず）と第１入力レジスタ２、第２入力レ
ジスタ３及び出力駆動トランジスタ５との間に連結さ
れ、外部回路からの入力データを第１及び第２入力レジ
スタ２、３に伝達し、出力駆動トランジスタ５によって
出力される出力データを外部回路に伝達する。第１及び
第２入力レジスタ２、３は、基準入力信号（ｉｎｐｕｔ
ｒｅｆｅｒｅｎｃｅ）を受け入れて、第１及び第２内
部クロック信号／ＣＬＫ（以下、信号Ｘの反転信号を／
Ｘで表す）、ＣＬＫに応じてパッド１からの入力データ
を貯蔵し、内部回路に出力する。マルチプレクサ４は、
第１及び第２内部クロック信号／ＣＬＫ、ＣＬＫに応じ
て内部回路からの出力データを選択的に出力駆動トラン
ジスタ５のゲートに供給する。
【０００４】図２の例を参照すると、データ伝送回路
は、‘２’のバースト長さを有しＤＤＲ方式で動作す
る。書き込み動作（ｗｒｉｔｅ ｏｐｅｒａｔｉｏｎ）
が始まると、システムクロックＫの第１及び第２サイク
ルに同期して外部アドレス（ｅｘｔｅｒｎａｌ ａｄｄ
ｒｅｓｓ；Ａ、Ｂ）がデータ伝送回路に順次入力され
る。外部アドレスＡ、Ｂが入力されると、入力データＤ
Ａ０、ＤＡ１、ＤＢ０、ＤＢ１がデータ伝送回路を通し
て内部回路へ入力される。このとき、データ伝送回路
が、書き込み動作のための書き込みサイクル（ｗｒｉｔ
ｅ ｃｙｃｌｅ）の後に、ダミーサイクル（ｄｕｍｍｙ
ｃｙｃｌｅ；ｎｏ ｏｐｅｒａｔｉｏｎやｄｅｓｅｌ
ｅｃｔ ｃｙｃｌｅ）なしに読出動作のための読出サイ
クル（ｒｅａｄｃｙｃｌｅ）で動作すると、入力データ
ＤＡ０の書き込み動作後、入力データＤＡ１、ＤＢ０、
ＤＢ１が、書き込み復旧（ｗｒｉｔｅ ｒｅｃｏｖｅｒ
ｙ）のために対応するメモリセルに書き込まれない。
は、‘２’のバースト長さを有しＤＤＲ方式で動作す
る。書き込み動作（ｗｒｉｔｅ ｏｐｅｒａｔｉｏｎ）
が始まると、システムクロックＫの第１及び第２サイク
ルに同期して外部アドレス（ｅｘｔｅｒｎａｌ ａｄｄ
ｒｅｓｓ；Ａ、Ｂ）がデータ伝送回路に順次入力され
る。外部アドレスＡ、Ｂが入力されると、入力データＤ
Ａ０、ＤＡ１、ＤＢ０、ＤＢ１がデータ伝送回路を通し
て内部回路へ入力される。このとき、データ伝送回路
が、書き込み動作のための書き込みサイクル（ｗｒｉｔ
ｅ ｃｙｃｌｅ）の後に、ダミーサイクル（ｄｕｍｍｙ
ｃｙｃｌｅ；ｎｏ ｏｐｅｒａｔｉｏｎやｄｅｓｅｌ
ｅｃｔ ｃｙｃｌｅ）なしに読出動作のための読出サイ
クル（ｒｅａｄｃｙｃｌｅ）で動作すると、入力データ
ＤＡ０の書き込み動作後、入力データＤＡ１、ＤＢ０、
ＤＢ１が、書き込み復旧（ｗｒｉｔｅ ｒｅｃｏｖｅｒ
ｙ）のために対応するメモリセルに書き込まれない。
【０００５】図３の例を参照すると、データ伝送回路
は、図２で発生する問題を避けるために、ＳＤＲ方式及
びＤＤＲ方式を混合して使用する。書き込み動作及び読
出動作が始まると、システムクロックＫの第１、第２、
第３、及び第４サイクルに同期して、外部アドレスＡ、
Ｂ、Ａ＋１、Ｂがデータ伝送回路に順次入力される。書
き込み動作でＳＤＲの外部アドレスＡ及びＤＤＲの外部
アドレスＢが入力されると、入力データＤＡ０、ＤＢ
０、ＤＢ１がデータ伝送回路を通して内部回路に順次入
力される。ＤＤＲの外部アドレスＡ＋１、Ｂが入力され
ると、外部アドレスＡに該当するメモリセルに貯蔵され
たセルデータＱＡ１と、バイパスされるデータＱＡ０、
ＱＢ０、ＱＢ１が、データ伝送回路を通して外部回路に
出力される。しかし、外部回路に出力されるデータを見
ると、セルデータＱＡ１とバイパスされるデータＱＡ０
が、１つのバーストセット（ｂｕｒｓｔ ｓｅｔ）内に
同時に存在するようになる。このため、バーストセット
内のセルデータＱＡ１とデータＱＡ０を区分する回路が
必要になる。
は、図２で発生する問題を避けるために、ＳＤＲ方式及
びＤＤＲ方式を混合して使用する。書き込み動作及び読
出動作が始まると、システムクロックＫの第１、第２、
第３、及び第４サイクルに同期して、外部アドレスＡ、
Ｂ、Ａ＋１、Ｂがデータ伝送回路に順次入力される。書
き込み動作でＳＤＲの外部アドレスＡ及びＤＤＲの外部
アドレスＢが入力されると、入力データＤＡ０、ＤＢ
０、ＤＢ１がデータ伝送回路を通して内部回路に順次入
力される。ＤＤＲの外部アドレスＡ＋１、Ｂが入力され
ると、外部アドレスＡに該当するメモリセルに貯蔵され
たセルデータＱＡ１と、バイパスされるデータＱＡ０、
ＱＢ０、ＱＢ１が、データ伝送回路を通して外部回路に
出力される。しかし、外部回路に出力されるデータを見
ると、セルデータＱＡ１とバイパスされるデータＱＡ０
が、１つのバーストセット（ｂｕｒｓｔ ｓｅｔ）内に
同時に存在するようになる。このため、バーストセット
内のセルデータＱＡ１とデータＱＡ０を区分する回路が
必要になる。
【０００６】ＳＤＲ及びＤＤＲ方式で動作する従来の同
期型メモリ装置のデータ伝送回路は、様々なバースト長
さへの制御が可能な回路及び同時に１つのバーストセッ
トでセルデータとバイパスされるデータの区分が可能な
回路を備えなければならないが、これのより、様々なバ
ースト長さへの変換のためのモードセットサイクル（ｍ
ｏｄｅ ｓｅｔ ｃｙｃｌｅ）やチップが変わる方式で
は実現することが不可能な問題が発生する。
期型メモリ装置のデータ伝送回路は、様々なバースト長
さへの制御が可能な回路及び同時に１つのバーストセッ
トでセルデータとバイパスされるデータの区分が可能な
回路を備えなければならないが、これのより、様々なバ
ースト長さへの変換のためのモードセットサイクル（ｍ
ｏｄｅ ｓｅｔ ｃｙｃｌｅ）やチップが変わる方式で
は実現することが不可能な問題が発生する。
【０００７】
【発明が解決しようとする課題】従って、本発明の目的
は、いろいろのバースト長さへの変更ができ、入力デー
タの書き込み及び出力データの読出動作方式の変化によ
って、書き込み及び読出動作が変更可能なデータ伝送回
路を有する半導体メモリ装置を提供することにある。
は、いろいろのバースト長さへの変更ができ、入力デー
タの書き込み及び出力データの読出動作方式の変化によ
って、書き込み及び読出動作が変更可能なデータ伝送回
路を有する半導体メモリ装置を提供することにある。
【０００８】
【課題を解決するための手段】上述のような目的を達成
するための本発明の半導体メモリ装置は、データを貯蔵
するための複数のメモリセルを有するメモリセルアレー
と、外部からの第１、第２、及び第３外部クロック信号
を受け入れて、内部クロック信号、複数の遅延制御信
号、及び複数のプラグ信号を出力するクロック制御手段
と、前記内部クロック信号及び前記遅延制御信号に応じ
て、入力される複数ビットの入力データを貯蔵する入力
データ貯蔵手段と、前記内部クロック信号及び前記遅延
制御信号に応じて、前記クロック制御手段からの前記プ
ラグ信号を貯蔵するプラグ信号貯蔵手段と、書き込み動
作の間に、書き込み活性化信号が活性化されるとき、前
記プラグ信号に応じて、前記入力データ貯蔵手段によっ
て遅延された前記入力データを前記メモリセルアレーの
対応するメモリセルに書き込む書き込み駆動手段と、読
出動作の間に、センスアンプ活性化信号に応じて、前記
メモリセルアレーからのデータを感知するセンスアンプ
手段と、書き込み及び読出アドレスを比較して、第１、
第２及び、第３比較信号を出力するアドレス比較手段
と、前記第１及び第２比較信号に応じて、前記入力デー
タ貯蔵手段及びプラグ信号貯蔵手段によって各々遅延さ
れた前記入力データ及び前記プラグ信号を選択的に伝達
する伝達手段と、前記伝達手段からの前記プラグ信号と
前記第３比較信号を受け入れて、出力制御信号を出力す
る出力制御回路と、前記出力制御信号に応じて、前記伝
達手段からの前記入力データと前記メモリセルアレーか
らの前記セルデータとを選択的に貯蔵し、出力する出力
手段とを含むことを特徴とする。。
するための本発明の半導体メモリ装置は、データを貯蔵
するための複数のメモリセルを有するメモリセルアレー
と、外部からの第１、第２、及び第３外部クロック信号
を受け入れて、内部クロック信号、複数の遅延制御信
号、及び複数のプラグ信号を出力するクロック制御手段
と、前記内部クロック信号及び前記遅延制御信号に応じ
て、入力される複数ビットの入力データを貯蔵する入力
データ貯蔵手段と、前記内部クロック信号及び前記遅延
制御信号に応じて、前記クロック制御手段からの前記プ
ラグ信号を貯蔵するプラグ信号貯蔵手段と、書き込み動
作の間に、書き込み活性化信号が活性化されるとき、前
記プラグ信号に応じて、前記入力データ貯蔵手段によっ
て遅延された前記入力データを前記メモリセルアレーの
対応するメモリセルに書き込む書き込み駆動手段と、読
出動作の間に、センスアンプ活性化信号に応じて、前記
メモリセルアレーからのデータを感知するセンスアンプ
手段と、書き込み及び読出アドレスを比較して、第１、
第２及び、第３比較信号を出力するアドレス比較手段
と、前記第１及び第２比較信号に応じて、前記入力デー
タ貯蔵手段及びプラグ信号貯蔵手段によって各々遅延さ
れた前記入力データ及び前記プラグ信号を選択的に伝達
する伝達手段と、前記伝達手段からの前記プラグ信号と
前記第３比較信号を受け入れて、出力制御信号を出力す
る出力制御回路と、前記出力制御信号に応じて、前記伝
達手段からの前記入力データと前記メモリセルアレーか
らの前記セルデータとを選択的に貯蔵し、出力する出力
手段とを含むことを特徴とする。。
【０００９】このような半導体メモリ装置により、入力
データの書き込み及び出力データの読出動作方式の変化
によって、書き込み及び読出動作を変更可能に実施する
ことによって、動作方式の変化のため発生する誤動作を
防止することができる。
データの書き込み及び出力データの読出動作方式の変化
によって、書き込み及び読出動作を変更可能に実施する
ことによって、動作方式の変化のため発生する誤動作を
防止することができる。
【００１０】
【発明の実施の形態】以下、本発明の実施形態を、参照
図面、図４乃至図８に基づいて詳細に説明する。
図面、図４乃至図８に基づいて詳細に説明する。
【００１１】図４を参照すると、本実施形態の同期型半
導体メモリ装置は、経路選択回路(PAS)１０、５０、１
４０、経路選択制御回路(PAS Controller)２０、クロッ
ク制御回路(Clock Controller)３０、入力データ貯蔵回
路部４０、プラグ信号貯蔵回路部６０、アドレス比較回
路(Address Comparator)７０、スイッチ回路８０、出力
制御回路９０、書き込み駆動回路(Write Driver)１０
０、メモリセルアレー(Cell Array)１１０、センスアン
プ(S/A)１２０、及びデータ出力回路１３０を提供す
る。経路選択回路１０、５０、１４０は、経路選択制御
回路２０からの経路選択信号ＰＳＳの制御によって、外
部からの出力データの導電経路を選択的にスイッチング
する。経路選択制御回路２０は、データの書き込み及び
読出動作のスタートを知らせるバーストスタートアドレ
スＢＳＡ(Burst Start Address)を受け入れて、経路選
択信号ＰＳＳ及び書き込み活性化信号ＷＥを出力する。
導体メモリ装置は、経路選択回路(PAS)１０、５０、１
４０、経路選択制御回路(PAS Controller)２０、クロッ
ク制御回路(Clock Controller)３０、入力データ貯蔵回
路部４０、プラグ信号貯蔵回路部６０、アドレス比較回
路(Address Comparator)７０、スイッチ回路８０、出力
制御回路９０、書き込み駆動回路(Write Driver)１０
０、メモリセルアレー(Cell Array)１１０、センスアン
プ(S/A)１２０、及びデータ出力回路１３０を提供す
る。経路選択回路１０、５０、１４０は、経路選択制御
回路２０からの経路選択信号ＰＳＳの制御によって、外
部からの出力データの導電経路を選択的にスイッチング
する。経路選択制御回路２０は、データの書き込み及び
読出動作のスタートを知らせるバーストスタートアドレ
スＢＳＡ(Burst Start Address)を受け入れて、経路選
択信号ＰＳＳ及び書き込み活性化信号ＷＥを出力する。
【００１２】クロック制御回路３０は、外部からの第１
及び第２外部クロック信号Ｋ、ＫＢ、及び書き込み及び
読出動作を制御するための第３クロック信号ＣＣＬＫ(R
ead/Write Control Clock)を受け入れてクロック信号Ｗ
ＣＬＫ、プラグ信号ＫＤＩＮ１、ＫＤＩＮ２、ＫＤＩＮ
３、ＫＤＩＮ４、及び制御信号ＫＤＡ１Ａ１、ＫＤＡ１
Ａ２、ＫＤＡ１Ａ３、ＫＤＡ１Ａ４を出力する。入力デ
ータ及びプラグ信号貯蔵回路部４０、６０は、クロック
信号ＷＣＬＫ及び制御信号ＫＤＡ１Ａ１、ＫＤＡ１Ａ
２、ＫＤＡ１Ａ３、ＫＤＡ１Ａ４に応じて、入力データ
ＤＩＮ１、ＤＩＮ２、ＤＩＮ３、ＤＩＮ４、又はプラグ
信号ＫＤＩＮ１、ＫＤＩＮ２、ＫＤＩＮ３、ＫＤＩＮ４
を選択的に貯蔵する。アドレス比較回路７０は、書き込
み及び読出アドレスＲＡｉ、Ｗ０Ａｉ、Ｗ１Ａｉを比較
して、第１、第２、第３比較信号ＢＹＰＷ０、ＢＹＰＷ
１、ＢＹＰＥを出力する。
及び第２外部クロック信号Ｋ、ＫＢ、及び書き込み及び
読出動作を制御するための第３クロック信号ＣＣＬＫ(R
ead/Write Control Clock)を受け入れてクロック信号Ｗ
ＣＬＫ、プラグ信号ＫＤＩＮ１、ＫＤＩＮ２、ＫＤＩＮ
３、ＫＤＩＮ４、及び制御信号ＫＤＡ１Ａ１、ＫＤＡ１
Ａ２、ＫＤＡ１Ａ３、ＫＤＡ１Ａ４を出力する。入力デ
ータ及びプラグ信号貯蔵回路部４０、６０は、クロック
信号ＷＣＬＫ及び制御信号ＫＤＡ１Ａ１、ＫＤＡ１Ａ
２、ＫＤＡ１Ａ３、ＫＤＡ１Ａ４に応じて、入力データ
ＤＩＮ１、ＤＩＮ２、ＤＩＮ３、ＤＩＮ４、又はプラグ
信号ＫＤＩＮ１、ＫＤＩＮ２、ＫＤＩＮ３、ＫＤＩＮ４
を選択的に貯蔵する。アドレス比較回路７０は、書き込
み及び読出アドレスＲＡｉ、Ｗ０Ａｉ、Ｗ１Ａｉを比較
して、第１、第２、第３比較信号ＢＹＰＷ０、ＢＹＰＷ
１、ＢＹＰＥを出力する。
【００１３】スイッチ回路８０は、第１及び第２比較信
号ＢＹＰＷ０、ＢＹＰＷ１に応じて、入力データ及びプ
ラグ信号貯蔵回路部４０、６０からの入力データ及びプ
ラグ信号Ｗ０Ｆ１、Ｗ１Ｆ１、Ｗ０Ｆ２、Ｗ１Ｆ２、Ｗ
０Ｆ３、Ｗ１Ｆ３、Ｗ０Ｆ４、Ｗ１Ｆ４の導電経路をス
イッチングする。出力制御回路９０は、アドレス比較回
路７０からの第３比較信号ＢＹＰＥ及びスイッチ回路８
０からのプラグ信号Ｗ０Ｆ１、Ｗ１Ｆ１、Ｗ０Ｆ２、Ｗ
１Ｆ２、Ｗ０Ｆ３、Ｗ１Ｆ３、Ｗ０Ｆ４、Ｗ１Ｆ４を受
け入れて、出力制御信号ＢＹＰ１、ＢＹＰ２、ＢＹＰ
３、ＢＹＰ４を出力する。
号ＢＹＰＷ０、ＢＹＰＷ１に応じて、入力データ及びプ
ラグ信号貯蔵回路部４０、６０からの入力データ及びプ
ラグ信号Ｗ０Ｆ１、Ｗ１Ｆ１、Ｗ０Ｆ２、Ｗ１Ｆ２、Ｗ
０Ｆ３、Ｗ１Ｆ３、Ｗ０Ｆ４、Ｗ１Ｆ４の導電経路をス
イッチングする。出力制御回路９０は、アドレス比較回
路７０からの第３比較信号ＢＹＰＥ及びスイッチ回路８
０からのプラグ信号Ｗ０Ｆ１、Ｗ１Ｆ１、Ｗ０Ｆ２、Ｗ
１Ｆ２、Ｗ０Ｆ３、Ｗ１Ｆ３、Ｗ０Ｆ４、Ｗ１Ｆ４を受
け入れて、出力制御信号ＢＹＰ１、ＢＹＰ２、ＢＹＰ
３、ＢＹＰ４を出力する。
【００１４】書き込み駆動回路１００は、入力データ貯
蔵回路４０からの入力データを受け入れて、書き込み活
性化信号ＷＥ及びプラグ信号貯蔵回路部６０からのプラ
グ信号Ｗ０Ｆ１、Ｗ１Ｆ１、Ｗ０Ｆ２、Ｗ１Ｆ２、Ｗ０
Ｆ３、Ｗ１Ｆ３、Ｗ０Ｆ４、Ｗ１Ｆ４に応じて、入力デ
ータをメモリセルに書き込む。センスアンプ１２０は、
メモリセルアレー１１０の対応するメモリセルに貯蔵さ
れたデータを感知する。データ出力回路１３０は、出力
制御信号ＢＹＰ１、ＢＹＰ２、ＢＹＰ３、ＢＹＰ４に応
じて、入力データ及びセルデータを選択的に貯蔵する。
蔵回路４０からの入力データを受け入れて、書き込み活
性化信号ＷＥ及びプラグ信号貯蔵回路部６０からのプラ
グ信号Ｗ０Ｆ１、Ｗ１Ｆ１、Ｗ０Ｆ２、Ｗ１Ｆ２、Ｗ０
Ｆ３、Ｗ１Ｆ３、Ｗ０Ｆ４、Ｗ１Ｆ４に応じて、入力デ
ータをメモリセルに書き込む。センスアンプ１２０は、
メモリセルアレー１１０の対応するメモリセルに貯蔵さ
れたデータを感知する。データ出力回路１３０は、出力
制御信号ＢＹＰ１、ＢＹＰ２、ＢＹＰ３、ＢＹＰ４に応
じて、入力データ及びセルデータを選択的に貯蔵する。
【００１５】入力データ貯蔵回路部４０は、レジスタ４
１、４２、４３、４４、４５、４６、４７、４８を含
む。レジスタ４１、４２、４３、４４、４５、４６、４
７、４８は経路選択回路１０とスイッチ回路８０との間
に各々並列に連結され、クロック信号ＷＣＬＫに応じて
経路選択信号１０を通して入力される入力データＤＩＮ
１、ＤＩＮ２、ＤＩＮ３、ＤＩＮ４を貯蔵する。
１、４２、４３、４４、４５、４６、４７、４８を含
む。レジスタ４１、４２、４３、４４、４５、４６、４
７、４８は経路選択回路１０とスイッチ回路８０との間
に各々並列に連結され、クロック信号ＷＣＬＫに応じて
経路選択信号１０を通して入力される入力データＤＩＮ
１、ＤＩＮ２、ＤＩＮ３、ＤＩＮ４を貯蔵する。
【００１６】レジスタ４１、４２の詳細回路図が図５に
図示されている。図５のレジスタ４１は、第１、第２及
び第３貯蔵回路４１ａ、４１ｂ、４１ｃを含む。第１貯
蔵回路４１ａは、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４及び
ラッチ回路Ｌ１、Ｌ２、Ｌ３、Ｌ４を含む。スイッチＳ
１、Ｓ２、Ｓ３、Ｓ４は、経路選択回路１０の出力端子
とラッチ回路Ｌ１、Ｌ２、Ｌ３、Ｌ４の対応されるラッ
チ回路の間に連結され、クロック信号ＷＣＬＫに応じて
経路選択回路からの入力データＤＩＮ１、ＤＩＮ２、Ｄ
ＩＮ３、ＤＩＮ４を各ラッチ回路Ｌ１、Ｌ２、Ｌ３、Ｌ
４に伝達する。ラッチ回路Ｌ１、Ｌ２、Ｌ３、Ｌ４は、
スイッチＳ１、Ｓ２、Ｓ３、Ｓ４と第２貯蔵回路４１ｂ
のスイッチＳ５、Ｓ６、Ｓ７、Ｓ８の間に連結され、ス
イッチＳ１、Ｓ２、Ｓ３、Ｓ４を通して入力される入力
データＤＩＮ１、ＤＩＮ２、ＤＩＮ３、ＤＩＮ４を各々
ラッチする。
図示されている。図５のレジスタ４１は、第１、第２及
び第３貯蔵回路４１ａ、４１ｂ、４１ｃを含む。第１貯
蔵回路４１ａは、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４及び
ラッチ回路Ｌ１、Ｌ２、Ｌ３、Ｌ４を含む。スイッチＳ
１、Ｓ２、Ｓ３、Ｓ４は、経路選択回路１０の出力端子
とラッチ回路Ｌ１、Ｌ２、Ｌ３、Ｌ４の対応されるラッ
チ回路の間に連結され、クロック信号ＷＣＬＫに応じて
経路選択回路からの入力データＤＩＮ１、ＤＩＮ２、Ｄ
ＩＮ３、ＤＩＮ４を各ラッチ回路Ｌ１、Ｌ２、Ｌ３、Ｌ
４に伝達する。ラッチ回路Ｌ１、Ｌ２、Ｌ３、Ｌ４は、
スイッチＳ１、Ｓ２、Ｓ３、Ｓ４と第２貯蔵回路４１ｂ
のスイッチＳ５、Ｓ６、Ｓ７、Ｓ８の間に連結され、ス
イッチＳ１、Ｓ２、Ｓ３、Ｓ４を通して入力される入力
データＤＩＮ１、ＤＩＮ２、ＤＩＮ３、ＤＩＮ４を各々
ラッチする。
【００１７】第２貯蔵回路４１ｂは、スイッチＳ５、Ｓ
６、Ｓ７、Ｓ８及びラッチ回路Ｌ５、Ｌ６、Ｌ７、Ｌ８
を含む。スイッチＳ５、Ｓ６、Ｓ７、Ｓ８は、第１貯蔵
回路４１ａの各ラッチ回路Ｌ１、Ｌ２、Ｌ３、Ｌ４とラ
ッチ回路Ｌ５、Ｌ６、Ｌ７、Ｌ８の対応されるラッチ回
路の間に連結され、クロック信号ＷＣＬＫに応じて第１
貯蔵回路４１ａからの入力データＤＩＮ１ａ、ＤＩＮ２
ａ、ＤＩＮ３ａ、ＤＩＮ４ａをラッチ回路Ｌ５、Ｌ６、
Ｌ７、Ｌ８に伝達する。ラッチ回路Ｌ５、Ｌ６、Ｌ７、
Ｌ８は、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４と第３貯蔵回
路４１ｃのスイッチＳ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ
１３、Ｓ１４、Ｓ１５、Ｓ１６の間に連結され、スイッ
チＳ５、Ｓ６、Ｓ７、Ｓ８を通して入力される入力デー
タＤＩＮ１ａ、ＤＩＮ２ａ、ＤＩＮ３ａ、ＤＩＮ４ａを
各々ラッチする。
６、Ｓ７、Ｓ８及びラッチ回路Ｌ５、Ｌ６、Ｌ７、Ｌ８
を含む。スイッチＳ５、Ｓ６、Ｓ７、Ｓ８は、第１貯蔵
回路４１ａの各ラッチ回路Ｌ１、Ｌ２、Ｌ３、Ｌ４とラ
ッチ回路Ｌ５、Ｌ６、Ｌ７、Ｌ８の対応されるラッチ回
路の間に連結され、クロック信号ＷＣＬＫに応じて第１
貯蔵回路４１ａからの入力データＤＩＮ１ａ、ＤＩＮ２
ａ、ＤＩＮ３ａ、ＤＩＮ４ａをラッチ回路Ｌ５、Ｌ６、
Ｌ７、Ｌ８に伝達する。ラッチ回路Ｌ５、Ｌ６、Ｌ７、
Ｌ８は、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４と第３貯蔵回
路４１ｃのスイッチＳ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ
１３、Ｓ１４、Ｓ１５、Ｓ１６の間に連結され、スイッ
チＳ５、Ｓ６、Ｓ７、Ｓ８を通して入力される入力デー
タＤＩＮ１ａ、ＤＩＮ２ａ、ＤＩＮ３ａ、ＤＩＮ４ａを
各々ラッチする。
【００１８】第３貯蔵回路４１ｃは、スイッチＳ９、Ｓ
１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１
６及びラッチ回路Ｌ９、Ｌ１０、Ｌ１１、Ｌ１２を含
む。スイッチＳ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、
Ｓ１４、Ｓ１５、Ｓ１６は、第２貯蔵回路４１ｂのラッ
チ回路Ｌ５、Ｌ６、Ｌ７、Ｌ８及び経路選択回路１０と
ラッチ回路Ｌ９、Ｌ１０、Ｌ１１、Ｌ１２の対応される
ラッチ回路の間に連結され、ラッチ回路Ｌ５、Ｌ６、Ｌ
７、Ｌ８からの入力データＤＩＮ１ｂ、ＤＩＮ２ｂ、Ｄ
ＩＮ３ｂ、ＤＩＮ４ｂ及び経路選択回路１０からの入力
データＤＩＮ１、ＤＩＮ２、ＤＩＮ３、ＤＩＮ４を、ラ
ッチ回路Ｌ９、Ｌ１０、Ｌ１１、Ｌ１２に選択的に供給
する。ラッチ回路Ｌ９、Ｌ１０、Ｌ１１、Ｌ１２は、ス
イッチＳ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１
４、Ｓ１５、Ｓ１６とレジスタ４２ａの対応されるスイ
ッチＳ１７、Ｓ１８、Ｓ１９、Ｓ２０の間に連結され、
スイッチＳ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１
４、Ｓ１５、Ｓ１６を通して供給される入力データを各
々ラッチする。
１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１
６及びラッチ回路Ｌ９、Ｌ１０、Ｌ１１、Ｌ１２を含
む。スイッチＳ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、
Ｓ１４、Ｓ１５、Ｓ１６は、第２貯蔵回路４１ｂのラッ
チ回路Ｌ５、Ｌ６、Ｌ７、Ｌ８及び経路選択回路１０と
ラッチ回路Ｌ９、Ｌ１０、Ｌ１１、Ｌ１２の対応される
ラッチ回路の間に連結され、ラッチ回路Ｌ５、Ｌ６、Ｌ
７、Ｌ８からの入力データＤＩＮ１ｂ、ＤＩＮ２ｂ、Ｄ
ＩＮ３ｂ、ＤＩＮ４ｂ及び経路選択回路１０からの入力
データＤＩＮ１、ＤＩＮ２、ＤＩＮ３、ＤＩＮ４を、ラ
ッチ回路Ｌ９、Ｌ１０、Ｌ１１、Ｌ１２に選択的に供給
する。ラッチ回路Ｌ９、Ｌ１０、Ｌ１１、Ｌ１２は、ス
イッチＳ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１
４、Ｓ１５、Ｓ１６とレジスタ４２ａの対応されるスイ
ッチＳ１７、Ｓ１８、Ｓ１９、Ｓ２０の間に連結され、
スイッチＳ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１
４、Ｓ１５、Ｓ１６を通して供給される入力データを各
々ラッチする。
【００１９】レジスタ４２は、第１及び第２貯蔵回路４
２ａ、４２ｂを含む。第１及び第２貯蔵回路４２ａ、４
２ｂは、第１貯蔵回路４１とスイッチ回路８０との間に
連結され、第１貯蔵回路４２ａへの入力がラッチ回路Ｌ
９、Ｌ１０、Ｌ１１、Ｌ１２からのＷ０Ｄ１、Ｗ０Ｄ
２、Ｗ０Ｄ３、Ｗ０Ｄ４であるのを除いて、第１レジス
タ４１の第１及び第２貯蔵回路４１ａ、４１ｂの構造と
同一である。
２ａ、４２ｂを含む。第１及び第２貯蔵回路４２ａ、４
２ｂは、第１貯蔵回路４１とスイッチ回路８０との間に
連結され、第１貯蔵回路４２ａへの入力がラッチ回路Ｌ
９、Ｌ１０、Ｌ１１、Ｌ１２からのＷ０Ｄ１、Ｗ０Ｄ
２、Ｗ０Ｄ３、Ｗ０Ｄ４であるのを除いて、第１レジス
タ４１の第１及び第２貯蔵回路４１ａ、４１ｂの構造と
同一である。
【００２０】経路選択回路５０は、クロック制御回路３
０とプラグ信号貯蔵回路部６０との間に連結され、経路
選択信号ＰＳＳの制御によって、クロック制御回路３０
からのプラグ信号ＫＤＩＮ１、ＫＤＩＮ２、ＫＤＩＮ
３、ＫＤＩＮ４をプラグ信号貯蔵回路部６０に供給す
る。プラグ信号貯蔵回路部６０は、レジスタ６１、６
２、６３、６４、６５、６６、６７、６８を含む。レジ
スタ６１、６２、６３、６４、６５、６６、６７、６８
は、経路選択回路５０とスイッチ回路８０との間に各々
並列に連結され、クロック信号ＷＣＬＫに応じて経路選
択回路１０を通して入力されるプラグ信号ＫＤＩＮ１、
ＫＤＩＮ２、ＫＤＩＮ３、ＫＤＩＮ４を貯蔵し、プラグ
信号ＫＤＩＮ１、ＫＤＩＮ２、ＫＤＩＮ３、ＫＤＩＮ４
に相応するプラグ信号Ｗ０Ｆ１、Ｗ１Ｆ１、Ｗ０Ｆ２、
Ｗ１Ｆ２、Ｗ０Ｆ３、Ｗ１Ｆ３、Ｗ０Ｆ４、Ｗ１Ｆ４を
出力する。
０とプラグ信号貯蔵回路部６０との間に連結され、経路
選択信号ＰＳＳの制御によって、クロック制御回路３０
からのプラグ信号ＫＤＩＮ１、ＫＤＩＮ２、ＫＤＩＮ
３、ＫＤＩＮ４をプラグ信号貯蔵回路部６０に供給す
る。プラグ信号貯蔵回路部６０は、レジスタ６１、６
２、６３、６４、６５、６６、６７、６８を含む。レジ
スタ６１、６２、６３、６４、６５、６６、６７、６８
は、経路選択回路５０とスイッチ回路８０との間に各々
並列に連結され、クロック信号ＷＣＬＫに応じて経路選
択回路１０を通して入力されるプラグ信号ＫＤＩＮ１、
ＫＤＩＮ２、ＫＤＩＮ３、ＫＤＩＮ４を貯蔵し、プラグ
信号ＫＤＩＮ１、ＫＤＩＮ２、ＫＤＩＮ３、ＫＤＩＮ４
に相応するプラグ信号Ｗ０Ｆ１、Ｗ１Ｆ１、Ｗ０Ｆ２、
Ｗ１Ｆ２、Ｗ０Ｆ３、Ｗ１Ｆ３、Ｗ０Ｆ４、Ｗ１Ｆ４を
出力する。
【００２１】レジスタ６１、６２の詳細回路図が図６に
図示されている。レジスタ６１、６２は、入力信号がプ
ラグ信号ＫＤＩＮ１、ＫＤＩＮ２、ＫＤＩＮ３、ＫＤＩ
Ｎ４であること、及び出力信号がプラグ信号Ｗ０Ｆ１、
Ｗ１Ｆ１、Ｗ０Ｆ２、Ｗ１Ｆ２、Ｗ０Ｆ３、Ｗ１Ｆ３、
Ｗ０Ｆ４、Ｗ１Ｆ４であることを除いて、図５のレジス
タ４１、４２と同一の構造を有する。
図示されている。レジスタ６１、６２は、入力信号がプ
ラグ信号ＫＤＩＮ１、ＫＤＩＮ２、ＫＤＩＮ３、ＫＤＩ
Ｎ４であること、及び出力信号がプラグ信号Ｗ０Ｆ１、
Ｗ１Ｆ１、Ｗ０Ｆ２、Ｗ１Ｆ２、Ｗ０Ｆ３、Ｗ１Ｆ３、
Ｗ０Ｆ４、Ｗ１Ｆ４であることを除いて、図５のレジス
タ４１、４２と同一の構造を有する。
【００２２】アドレス比較回路７０は、外部アドレスＲ
Ａｉ、Ｗ０Ａｉ、Ｗ１Ａｉ入力端子（図示せず）とスイ
ッチ回路８０及び出力制御回路９０の間に連結され、端
子からの外部アドレスＲＡｉ、Ｗ０Ａｉ、Ｗ１Ａｉを受
け入れて、スイッチ回路８０のスイッチ８１ａ、８１
ｂ、８１ｃ、８１ｄ、８１ｅ、８１ｆ、８１ｇ、８１ｈ
を制御するための第１比較信号ＲＹＰＷ０、スイッチ８
２ａ、８２ｂ、８２ｃ、８２ｄ、８２ｅ、８２ｆ、８２
ｇ、８２ｈを制御するための第２比較信号ＢＹＰＷ１、
及び出力制御回路９０のエンドゲート９１、９２、９
３、９４の出力信号を決定する第３比較信号ＢＹＰＥを
出力する。
Ａｉ、Ｗ０Ａｉ、Ｗ１Ａｉ入力端子（図示せず）とスイ
ッチ回路８０及び出力制御回路９０の間に連結され、端
子からの外部アドレスＲＡｉ、Ｗ０Ａｉ、Ｗ１Ａｉを受
け入れて、スイッチ回路８０のスイッチ８１ａ、８１
ｂ、８１ｃ、８１ｄ、８１ｅ、８１ｆ、８１ｇ、８１ｈ
を制御するための第１比較信号ＲＹＰＷ０、スイッチ８
２ａ、８２ｂ、８２ｃ、８２ｄ、８２ｅ、８２ｆ、８２
ｇ、８２ｈを制御するための第２比較信号ＢＹＰＷ１、
及び出力制御回路９０のエンドゲート９１、９２、９
３、９４の出力信号を決定する第３比較信号ＢＹＰＥを
出力する。
【００２３】アドレス比較回路７０の詳細回路図が図６
に図示されている。アドレス比較回路７０は、第１グル
ープの排他的ノーアゲート（ｅｘｃｌｕｓｉｖｅ ＮＯ
Ｒｇａｔｅ；ＮＯＲＡ１、…、ＮＯＲＡｎ）、第２グル
ープの排他的ノーアゲート（ＮＯＲＢ１、…、ＮＯＲＢ
ｎ）、ナンドゲートＮＤ１、ＮＤ２、ＮＤ３、及びイン
バータＩ１、Ｉ２を含む。
に図示されている。アドレス比較回路７０は、第１グル
ープの排他的ノーアゲート（ｅｘｃｌｕｓｉｖｅ ＮＯ
Ｒｇａｔｅ；ＮＯＲＡ１、…、ＮＯＲＡｎ）、第２グル
ープの排他的ノーアゲート（ＮＯＲＢ１、…、ＮＯＲＢ
ｎ）、ナンドゲートＮＤ１、ＮＤ２、ＮＤ３、及びイン
バータＩ１、Ｉ２を含む。
【００２４】第１グループの排他的ノーアゲートＮＯＲ
Ａ１、…、ＮＯＲＡｎは、対応する外部アドレスＲＡ
ｉ、Ｗ０Ａｉ入力端子とナンドゲートＮＤ１の対応する
入力端子の間に連結され、外部アドレスＲＡ０、…、Ｒ
Ａｎ、Ｗ０Ａ０、…、Ｗ０Ａｎを組み合わせた第１グル
ープの組み合わせ信号（ｃｏｍｂｉｎａｔｉｏｎ ｓｉ
ｇｎａｌ；ＣＳＡ１、…、ＣＳＡｎ）を出力する。第２
グループの排他的ノーアゲートＮＯＲＢ１、…、ＮＯＲ
Ｂｎは、対応する外部アドレスＲＡｉ、Ｗ１Ａｉ端子と
ナンドゲートＮＤ２の対応する入力端子の間に連結さ
れ、外部アドレスＲＡ０、…、ＲＡｎ、Ｗ０Ａ０、…、
Ｗ０Ａｎを組み合わせた第２グループの組み合わせ信号
ＣＳＢ１、…、ＣＳＢｎを出力する。
Ａ１、…、ＮＯＲＡｎは、対応する外部アドレスＲＡ
ｉ、Ｗ０Ａｉ入力端子とナンドゲートＮＤ１の対応する
入力端子の間に連結され、外部アドレスＲＡ０、…、Ｒ
Ａｎ、Ｗ０Ａ０、…、Ｗ０Ａｎを組み合わせた第１グル
ープの組み合わせ信号（ｃｏｍｂｉｎａｔｉｏｎ ｓｉ
ｇｎａｌ；ＣＳＡ１、…、ＣＳＡｎ）を出力する。第２
グループの排他的ノーアゲートＮＯＲＢ１、…、ＮＯＲ
Ｂｎは、対応する外部アドレスＲＡｉ、Ｗ１Ａｉ端子と
ナンドゲートＮＤ２の対応する入力端子の間に連結さ
れ、外部アドレスＲＡ０、…、ＲＡｎ、Ｗ０Ａ０、…、
Ｗ０Ａｎを組み合わせた第２グループの組み合わせ信号
ＣＳＢ１、…、ＣＳＢｎを出力する。
【００２５】ナンドゲートＮＤ１は、第１グループの排
他的ノーアゲートＮＯＲＡ１、…、ＮＯＲＡｎと、イン
バータＩ１とナンドゲートＮＤ３の接続点に連結され、
第１グループの排他的ノーアゲートＮＯＲＡ１、…、Ｎ
ＯＲＡｎからの第１グループの組み合わせ信号ＣＳＡ
１、…、ＣＳＡｎを組み合わせた第１組み合わせ信号Ｃ
Ｓ１を出力する。ナンドゲートＮＤ２は、第２グループ
の排他的ノーアゲートＮＯＲＢ１、…、ＮＯＲＢｎと、
インバータＩ２とナンドゲートＮＤ３の接続点に連結さ
れ、第２グループの排他的ノーアゲートＮＯＲＢ１、
…、ＮＯＲＢｎからの第２グループの組み合わせ信号Ｃ
ＳＢ１、…、ＣＳＢｎを組み合わせた第２組み合わせ信
号ＣＳ２を出力する。
他的ノーアゲートＮＯＲＡ１、…、ＮＯＲＡｎと、イン
バータＩ１とナンドゲートＮＤ３の接続点に連結され、
第１グループの排他的ノーアゲートＮＯＲＡ１、…、Ｎ
ＯＲＡｎからの第１グループの組み合わせ信号ＣＳＡ
１、…、ＣＳＡｎを組み合わせた第１組み合わせ信号Ｃ
Ｓ１を出力する。ナンドゲートＮＤ２は、第２グループ
の排他的ノーアゲートＮＯＲＢ１、…、ＮＯＲＢｎと、
インバータＩ２とナンドゲートＮＤ３の接続点に連結さ
れ、第２グループの排他的ノーアゲートＮＯＲＢ１、
…、ＮＯＲＢｎからの第２グループの組み合わせ信号Ｃ
ＳＢ１、…、ＣＳＢｎを組み合わせた第２組み合わせ信
号ＣＳ２を出力する。
【００２６】ナンドゲートＮＤ３は、ナンドゲートＮＤ
１とインバータＩ１の接続点及びナンドゲートＮＤ２と
インバータＩ２の接続点と出力制御回路９０の間に連結
され、ナンドゲートＮＤ１、ＮＤ２からの第１及び第２
組み合わせ信号ＣＳ１、ＣＳ２を組み合わせた第３比較
信号ＢＹＰＥを出力する。インバータＩ１は、ナンドゲ
ートＮＤ１と第１スイッチ回路８１との間に連結され、
第１組み合わせ信号ＣＳ１を反転させて第１比較信号Ｂ
ＹＰＷ０を出力する。インバータＩ２は、ナンドゲート
ＮＤ２と第１スイッチ回路８２の間に連結され、第２組
み合わせ信号ＣＳ２を反転させて第２比較信号ＲＹＰＷ
２を出力する。
１とインバータＩ１の接続点及びナンドゲートＮＤ２と
インバータＩ２の接続点と出力制御回路９０の間に連結
され、ナンドゲートＮＤ１、ＮＤ２からの第１及び第２
組み合わせ信号ＣＳ１、ＣＳ２を組み合わせた第３比較
信号ＢＹＰＥを出力する。インバータＩ１は、ナンドゲ
ートＮＤ１と第１スイッチ回路８１との間に連結され、
第１組み合わせ信号ＣＳ１を反転させて第１比較信号Ｂ
ＹＰＷ０を出力する。インバータＩ２は、ナンドゲート
ＮＤ２と第１スイッチ回路８２の間に連結され、第２組
み合わせ信号ＣＳ２を反転させて第２比較信号ＲＹＰＷ
２を出力する。
【００２７】スイッチ回路８０は、第１及び第２スイッ
チ回路８１、８２を含む。第１スイッチ回路８１は、ス
イッチ８１ａ、８１ｂ、８１ｃ、８１ｄ、８１ｅ、８１
ｆ、８１ｇ、８１ｈを含む。スイッチ８１ａ、８１ｃ、
８１ｅ、８１ｇは、入力データ貯蔵回路部４０のレジス
タ４１、４３、４５、４７とデータ出力回路１３０の間
に連結され、第１スイッチ信号ＢＹＰＷ０に応じて、入
力データ貯蔵回路部４０からの入力データＷ０Ｄ１、Ｗ
０Ｄ２、Ｗ０Ｄ３、Ｗ０Ｄ４の導電経路をスイッチング
する。スイッチ８１ｂ、８１ｄ、８１ｆ、８１ｈは、プ
ラグ信号貯蔵回路６０のレジスタ６１、６３、６５、６
７とデータ出力回路９０の間に連結され、第１スイッチ
信号ＢＹＰＷ０に応じて、プラグ信号貯蔵回路部６０か
らのプラグ信号Ｗ０Ｆ１、Ｗ０Ｆ２、Ｗ０Ｆ３、Ｗ０Ｆ
４の導電経路をスイッチングする。
チ回路８１、８２を含む。第１スイッチ回路８１は、ス
イッチ８１ａ、８１ｂ、８１ｃ、８１ｄ、８１ｅ、８１
ｆ、８１ｇ、８１ｈを含む。スイッチ８１ａ、８１ｃ、
８１ｅ、８１ｇは、入力データ貯蔵回路部４０のレジス
タ４１、４３、４５、４７とデータ出力回路１３０の間
に連結され、第１スイッチ信号ＢＹＰＷ０に応じて、入
力データ貯蔵回路部４０からの入力データＷ０Ｄ１、Ｗ
０Ｄ２、Ｗ０Ｄ３、Ｗ０Ｄ４の導電経路をスイッチング
する。スイッチ８１ｂ、８１ｄ、８１ｆ、８１ｈは、プ
ラグ信号貯蔵回路６０のレジスタ６１、６３、６５、６
７とデータ出力回路９０の間に連結され、第１スイッチ
信号ＢＹＰＷ０に応じて、プラグ信号貯蔵回路部６０か
らのプラグ信号Ｗ０Ｆ１、Ｗ０Ｆ２、Ｗ０Ｆ３、Ｗ０Ｆ
４の導電経路をスイッチングする。
【００２８】第２スイッチ回路８２は、スイッチ８２
ａ、８２ｂ、８２ｃ、８２ｄ、８２ｅ、８２ｆ、８２
ｇ、８２ｈを含む。スイッチ８２ａ、８２ｃ、８２ｅ、
８２ｇは、入力データ貯蔵回路部４０のレジスタ４２、
４４、４６、４８とデータ出力回路１３０の間に連結さ
れ、第２スイッチ信号ＢＹＰＷ１に応じて、入力データ
貯蔵回路部４０からの入力データＷ１Ｄ１、Ｗ１Ｄ２、
Ｗ１Ｄ３、Ｗ１Ｄ４の導電経路をスイッチングする。ス
イッチ８２ｂ、８２ｄ、８２ｆ、８２ｈは、プラグ信号
貯蔵回路６０のレジスタ６２、６４、６６、６８とデー
タ出力回路９０の間に連結され、第２スイッチ信号ＢＹ
ＰＷ１に応じて、プラグ信号貯蔵回路部６０からのプラ
グ信号Ｗ１Ｆ１、Ｗ１Ｆ２、Ｗ１Ｆ３、Ｗ１Ｆ４の導電
経路をスイッチングする。
ａ、８２ｂ、８２ｃ、８２ｄ、８２ｅ、８２ｆ、８２
ｇ、８２ｈを含む。スイッチ８２ａ、８２ｃ、８２ｅ、
８２ｇは、入力データ貯蔵回路部４０のレジスタ４２、
４４、４６、４８とデータ出力回路１３０の間に連結さ
れ、第２スイッチ信号ＢＹＰＷ１に応じて、入力データ
貯蔵回路部４０からの入力データＷ１Ｄ１、Ｗ１Ｄ２、
Ｗ１Ｄ３、Ｗ１Ｄ４の導電経路をスイッチングする。ス
イッチ８２ｂ、８２ｄ、８２ｆ、８２ｈは、プラグ信号
貯蔵回路６０のレジスタ６２、６４、６６、６８とデー
タ出力回路９０の間に連結され、第２スイッチ信号ＢＹ
ＰＷ１に応じて、プラグ信号貯蔵回路部６０からのプラ
グ信号Ｗ１Ｆ１、Ｗ１Ｆ２、Ｗ１Ｆ３、Ｗ１Ｆ４の導電
経路をスイッチングする。
【００２９】出力制御回路９０は、ナンドゲート９１、
９２、９３、９４を含む。ナンドゲート９１は、スイッ
チ８１ｂ、８２ｂ及び第３比較信号ＢＹＰＥラインと、
データ出力回路１３０との間に連結され、スイッチ８１
ｂ、８２ｂを通して供給される制御信号Ｗ０Ｆ１、Ｗ１
Ｆ１と第３比較信号ＢＹＰＥを組み合わせた第１出力制
御信号ＢＹＰ１を出力する。ナンドゲート９２は、スイ
ッチ８１ｄ、８２ｄ及び第３比較信号ＢＹＰＥライン
と、データ出力回路１３０との間に連結され、スイッチ
８１ｄ、８２ｄを通して供給される制御信号Ｗ０Ｆ２、
Ｗ１Ｆ２と第３比較信号ＢＹＰＥを組み合わせた第２出
力制御信号ＢＹＰ２を出力する。
９２、９３、９４を含む。ナンドゲート９１は、スイッ
チ８１ｂ、８２ｂ及び第３比較信号ＢＹＰＥラインと、
データ出力回路１３０との間に連結され、スイッチ８１
ｂ、８２ｂを通して供給される制御信号Ｗ０Ｆ１、Ｗ１
Ｆ１と第３比較信号ＢＹＰＥを組み合わせた第１出力制
御信号ＢＹＰ１を出力する。ナンドゲート９２は、スイ
ッチ８１ｄ、８２ｄ及び第３比較信号ＢＹＰＥライン
と、データ出力回路１３０との間に連結され、スイッチ
８１ｄ、８２ｄを通して供給される制御信号Ｗ０Ｆ２、
Ｗ１Ｆ２と第３比較信号ＢＹＰＥを組み合わせた第２出
力制御信号ＢＹＰ２を出力する。
【００３０】ナンドゲート９３は、スイッチ８１ｆ、８
２ｆ及び第３比較信号ＢＹＰＥラインと、データ出力回
路１３０との間に連結され、スイッチ８１ｆ、８２ｆを
通して供給される制御信号Ｗ０Ｆ３、Ｗ１Ｆ３と第３比
較信号ＢＹＰＥを組み合わせた第３出力制御信号ＢＹＰ
３を出力する。ナンドゲート９４は、スイッチ８１ｈ、
８２ｈ及び第３比較信号ＢＹＰＥラインと、データ出力
回路１３０との間に連結され、スイッチ８１ｈ、８２ｈ
を通して供給される制御信号Ｗ０Ｆ４、Ｗ１Ｆ４と第３
比較信号ＢＹＰＥを組み合わせた第４出力制御信号ＢＹ
Ｐ４を出力する。
２ｆ及び第３比較信号ＢＹＰＥラインと、データ出力回
路１３０との間に連結され、スイッチ８１ｆ、８２ｆを
通して供給される制御信号Ｗ０Ｆ３、Ｗ１Ｆ３と第３比
較信号ＢＹＰＥを組み合わせた第３出力制御信号ＢＹＰ
３を出力する。ナンドゲート９４は、スイッチ８１ｈ、
８２ｈ及び第３比較信号ＢＹＰＥラインと、データ出力
回路１３０との間に連結され、スイッチ８１ｈ、８２ｈ
を通して供給される制御信号Ｗ０Ｆ４、Ｗ１Ｆ４と第３
比較信号ＢＹＰＥを組み合わせた第４出力制御信号ＢＹ
Ｐ４を出力する。
【００３１】書き込み駆動回路１００は、入力データ及
びプラグ信号貯蔵回路部４０、６０及び経路選択制御回
路２０と、メモリセルアレー１１０の間に連結され、４
つの書き込みドライバは、書き込み活性化信号ＷＥ及び
プラグ信号貯蔵回路部６０からのプラグ信号Ｗ１Ｆ１、
Ｗ１Ｆ２、Ｗ１Ｆ３、Ｗ１Ｆ４に応じて、入力データ貯
蔵回路部４０からのデータＷ１Ｄ１、Ｗ１Ｄ２、Ｗ１Ｄ
３、Ｗ１Ｄ４をメモリセルアレー１１０の対応されるメ
モリセルに書き込む。メモリセルアレー１１０は、行の
方向に沿って伸びる複数のワードラインと、ワードライ
ンと交差されるように列の方向に沿って伸びる複数のビ
ットライン、及び対応するワードラインとビットライン
に連結される複数のメモリセルを含み、書き込み駆動回
路１００からのデータＷ１Ｄ１、Ｗ１Ｄ２、Ｗ１Ｄ３、
Ｗ１Ｄ４を貯蔵する。センスアンプ回路１２０は、メモ
リセルアレー１１０とデータ出力回路１３０の間に連結
され、４つのセンスアンプを含む。センスアンプは、セ
ンスアンプ活性化信号（ｓｅｎｓｅ ａｍｐｌｉｆｉｅ
ｒ ｅｎａｂｌｅ；ＳＡＥ）に応じて、メモリセルアレ
ー１１０の対応するメモリセルから出力されるデータを
センシングする。
びプラグ信号貯蔵回路部４０、６０及び経路選択制御回
路２０と、メモリセルアレー１１０の間に連結され、４
つの書き込みドライバは、書き込み活性化信号ＷＥ及び
プラグ信号貯蔵回路部６０からのプラグ信号Ｗ１Ｆ１、
Ｗ１Ｆ２、Ｗ１Ｆ３、Ｗ１Ｆ４に応じて、入力データ貯
蔵回路部４０からのデータＷ１Ｄ１、Ｗ１Ｄ２、Ｗ１Ｄ
３、Ｗ１Ｄ４をメモリセルアレー１１０の対応されるメ
モリセルに書き込む。メモリセルアレー１１０は、行の
方向に沿って伸びる複数のワードラインと、ワードライ
ンと交差されるように列の方向に沿って伸びる複数のビ
ットライン、及び対応するワードラインとビットライン
に連結される複数のメモリセルを含み、書き込み駆動回
路１００からのデータＷ１Ｄ１、Ｗ１Ｄ２、Ｗ１Ｄ３、
Ｗ１Ｄ４を貯蔵する。センスアンプ回路１２０は、メモ
リセルアレー１１０とデータ出力回路１３０の間に連結
され、４つのセンスアンプを含む。センスアンプは、セ
ンスアンプ活性化信号（ｓｅｎｓｅ ａｍｐｌｉｆｉｅ
ｒ ｅｎａｂｌｅ；ＳＡＥ）に応じて、メモリセルアレ
ー１１０の対応するメモリセルから出力されるデータを
センシングする。
【００３２】データ出力回路１３０は、マルチプレクサ
１３１、１３３、１３５、１３７、及びレジスタ１３
２、１３４、１３６、１３８を含む。マルチプレクサ１
３１、１３３、１３５、１３７は、スイッチ回路８０、
出力制御回路９０及びセンスアンプ１２０と、レジスタ
１３２、１３４、１３６、１３８の間に連結され、出力
制御回路９０からの出力制御信号ＢＹＰ１、ＢＹＰ２、
ＢＹＰ３、ＢＹＰ４に応じて、スイッチ回路８０を通し
て供給されるバイパスデータＢＰＤ１、ＢＰＤ２、ＢＰ
Ｄ３、ＢＰＤ４と、センスアンプ１２０からのセルデー
タＢＰＤ１、ＢＰＤ２、ＢＰＤ３、ＢＰＤ４を、選択的
に対応するレジスタ１３２、１３４、１３６、１３８に
供給する。
１３１、１３３、１３５、１３７、及びレジスタ１３
２、１３４、１３６、１３８を含む。マルチプレクサ１
３１、１３３、１３５、１３７は、スイッチ回路８０、
出力制御回路９０及びセンスアンプ１２０と、レジスタ
１３２、１３４、１３６、１３８の間に連結され、出力
制御回路９０からの出力制御信号ＢＹＰ１、ＢＹＰ２、
ＢＹＰ３、ＢＹＰ４に応じて、スイッチ回路８０を通し
て供給されるバイパスデータＢＰＤ１、ＢＰＤ２、ＢＰ
Ｄ３、ＢＰＤ４と、センスアンプ１２０からのセルデー
タＢＰＤ１、ＢＰＤ２、ＢＰＤ３、ＢＰＤ４を、選択的
に対応するレジスタ１３２、１３４、１３６、１３８に
供給する。
【００３３】レジスタ１３２、１３４、１３６、１３８
は、マルチプレクサ１３１、１３３、１３５、１３７と
経路選択回路１４０の間に連結され、マルチプレクサ１
３１、１３３、１３５、１３７からのバイパスデータＢ
ＰＤ１、ＢＰＤ２、ＢＰＤ３、ＢＰＤ４、及びセルデー
タＣＲＤ１、ＣＲＤ２、ＣＲＤ３、ＣＲＤ４のうち、対
応するデータを貯蔵する。経路選択回路１４０は、レジ
スタ１３２、１３４、１３６、１３８とデータバス（ｄ
ａｔａ ｂｕｓ；図示せず）との間に連結され、経路選
択信号ＰＳＳに応じて、レジスタ１３２、１３４、１３
６、１３８からのバイパスデータＢＰＤ１、ＢＰＤ２、
ＢＰＤ３、ＢＰＤ４、及びセルデータＣＲＤ１、ＣＲＤ
２、ＣＲＤ３、ＣＲＤ４のうち、対応するデータを選択
的にデータバスに伝達する。
は、マルチプレクサ１３１、１３３、１３５、１３７と
経路選択回路１４０の間に連結され、マルチプレクサ１
３１、１３３、１３５、１３７からのバイパスデータＢ
ＰＤ１、ＢＰＤ２、ＢＰＤ３、ＢＰＤ４、及びセルデー
タＣＲＤ１、ＣＲＤ２、ＣＲＤ３、ＣＲＤ４のうち、対
応するデータを貯蔵する。経路選択回路１４０は、レジ
スタ１３２、１３４、１３６、１３８とデータバス（ｄ
ａｔａ ｂｕｓ；図示せず）との間に連結され、経路選
択信号ＰＳＳに応じて、レジスタ１３２、１３４、１３
６、１３８からのバイパスデータＢＰＤ１、ＢＰＤ２、
ＢＰＤ３、ＢＰＤ４、及びセルデータＣＲＤ１、ＣＲＤ
２、ＣＲＤ３、ＣＲＤ４のうち、対応するデータを選択
的にデータバスに伝達する。
【００３４】以下、図４乃至図８を参照して、本実施形
態による同期型半導体メモリ装置のデータ伝送回路の動
作を説明する。
態による同期型半導体メモリ装置のデータ伝送回路の動
作を説明する。
【００３５】図４乃至図８を参照すると、同期型半導体
メモリ装置は、外部から入力されるシステムクロック信
号Ｋに同期して、データの書き込み及び読出動作を実施
する。データの書き込み及び読出動作は、データが入力
されたり出力される方式によってＳＤＲ及びＤＤＲに区
分される。ＳＤＲは、システムクロック信号Ｋの１サイ
クル区間の間に、対応する１つのデータを入力したり、
出力する方式であり、ＤＤＲは、システムクロック信号
Ｋの１サイクル区間の間に、対応する２つのデータを入
力したり出力する方式である。又、入力される１つのア
ドレスに対して入力されたり出力されるデータの数が決
定されるバースト長さによって、書き込み読出動作の方
式が決定される。
メモリ装置は、外部から入力されるシステムクロック信
号Ｋに同期して、データの書き込み及び読出動作を実施
する。データの書き込み及び読出動作は、データが入力
されたり出力される方式によってＳＤＲ及びＤＤＲに区
分される。ＳＤＲは、システムクロック信号Ｋの１サイ
クル区間の間に、対応する１つのデータを入力したり、
出力する方式であり、ＤＤＲは、システムクロック信号
Ｋの１サイクル区間の間に、対応する２つのデータを入
力したり出力する方式である。又、入力される１つのア
ドレスに対して入力されたり出力されるデータの数が決
定されるバースト長さによって、書き込み読出動作の方
式が決定される。
【００３６】そして、アドレス入力の後、システムクロ
ック信号Ｋの幾つのサイクルの後に、書き込み動作が行
われるかを決定する潜伏期間（ｌａｔｅｎｃｙ）によっ
て動作方式が区分される。潜伏期間による動作方式は、
アドレス入力後、システムクロック信号Ｋの１サイクル
後（１ ｐｉｐｅｌｉｎｅ）に書き込み動作が実施され
る標準書き込み方式（ｓｔａｎｄａｒｄ ｗｒｉｔｅ
ｐｒｏｔｏｃｏｌ；ＰＷＰ）と、アドレス入力後、シス
テムクロック信号Ｋの２サイクル後（２ ｐｉｐｅｌｉ
ｎｅ）に書き込み動作が実施される遅延書き込み方式
（ｌａｔｅ ｗｒｉｔｅ ｐｒｏｔｏｃｏｌ；ＰＷＰ）
に区分される。
ック信号Ｋの幾つのサイクルの後に、書き込み動作が行
われるかを決定する潜伏期間（ｌａｔｅｎｃｙ）によっ
て動作方式が区分される。潜伏期間による動作方式は、
アドレス入力後、システムクロック信号Ｋの１サイクル
後（１ ｐｉｐｅｌｉｎｅ）に書き込み動作が実施され
る標準書き込み方式（ｓｔａｎｄａｒｄ ｗｒｉｔｅ
ｐｒｏｔｏｃｏｌ；ＰＷＰ）と、アドレス入力後、シス
テムクロック信号Ｋの２サイクル後（２ ｐｉｐｅｌｉ
ｎｅ）に書き込み動作が実施される遅延書き込み方式
（ｌａｔｅ ｗｒｉｔｅ ｐｒｏｔｏｃｏｌ；ＰＷＰ）
に区分される。
【００３７】本実施形態による同期型半導体メモリ装置
のデータ伝送回路は、最大バースト長さが４である場合
に、ＳＤＲ、ＤＤＲ、遅延書き込み、及びバースト長さ
２の方式で動作する。図８の動作タイミング図を見れ
ば、同期型半導体メモリ装置にシステムクロック信号Ｋ
の第１サイクルで外部アドレスＡに対応するデータＤＡ
０がＳＤＲ方式で入力され、システムクロック信号Ｋの
第２サイクルで外部アドレスＢに対応するデータＤＢ
０、ＤＢ１がＤＤＲ方式で入力されると、図３の経路選
択回路１０は、経路選択信号ＰＳＳの制御によってデー
タＤＡ０を入力データ貯蔵回路部４０に伝達する。
のデータ伝送回路は、最大バースト長さが４である場合
に、ＳＤＲ、ＤＤＲ、遅延書き込み、及びバースト長さ
２の方式で動作する。図８の動作タイミング図を見れ
ば、同期型半導体メモリ装置にシステムクロック信号Ｋ
の第１サイクルで外部アドレスＡに対応するデータＤＡ
０がＳＤＲ方式で入力され、システムクロック信号Ｋの
第２サイクルで外部アドレスＢに対応するデータＤＢ
０、ＤＢ１がＤＤＲ方式で入力されると、図３の経路選
択回路１０は、経路選択信号ＰＳＳの制御によってデー
タＤＡ０を入力データ貯蔵回路部４０に伝達する。
【００３８】このとき、クロック制御回路３０は、シス
テムクロック信号Ｋ、ＫＢを受け入れて、入力データ及
びプラグ信号貯蔵回路部４０、６０を制御するためのク
ロック信号ＷＣＬＫ及びプラグ信号ＫＤＡＩＮを出力す
る。そして、システムクロック信号Ｋの第２サイクル
で、データＤＡ０は、入力データ貯蔵回路部４０のレジ
スタ４１、４３、４５、４７のうちの１つのレジスタに
貯蔵される。そして、プラグ信号ＫＤＡＩＮは、経路選
択回路５０に入力されてプラグ信号貯蔵回路部６０のレ
ジスタ６１、６３、６５、６７のうちの１つのレジスタ
に貯蔵されて、プラグ信号Ｗ０Ｆ１、Ｗ０Ｆ２、Ｗ０Ｆ
３、Ｗ０Ｆ４のうちの１つのプラグ信号がセット（ｓｅ
ｔ）される。
テムクロック信号Ｋ、ＫＢを受け入れて、入力データ及
びプラグ信号貯蔵回路部４０、６０を制御するためのク
ロック信号ＷＣＬＫ及びプラグ信号ＫＤＡＩＮを出力す
る。そして、システムクロック信号Ｋの第２サイクル
で、データＤＡ０は、入力データ貯蔵回路部４０のレジ
スタ４１、４３、４５、４７のうちの１つのレジスタに
貯蔵される。そして、プラグ信号ＫＤＡＩＮは、経路選
択回路５０に入力されてプラグ信号貯蔵回路部６０のレ
ジスタ６１、６３、６５、６７のうちの１つのレジスタ
に貯蔵されて、プラグ信号Ｗ０Ｆ１、Ｗ０Ｆ２、Ｗ０Ｆ
３、Ｗ０Ｆ４のうちの１つのプラグ信号がセット（ｓｅ
ｔ）される。
【００３９】経路選択回路１０によってデータＤＡ０が
図５の入力データ貯蔵回路部４０のレジスタ４１、４２
に入力されると、データＤＡ０は、クロック信号ＣＬＫ
及び制御信号ＫＤＡ１Ａ１の制御によって遅延書き込み
や標準書き込みの方式が決定されて、レジスタ４１、４
２のうちの１つのレジスタに貯蔵される。そして、レジ
スタ４１、４２に貯蔵されたデータＤＡ０は、スイッチ
回路８０のスイッチングによって、メモリセルアレー１
１０に書き込まれたり、出力回路１３０へバイパス読出
される。
図５の入力データ貯蔵回路部４０のレジスタ４１、４２
に入力されると、データＤＡ０は、クロック信号ＣＬＫ
及び制御信号ＫＤＡ１Ａ１の制御によって遅延書き込み
や標準書き込みの方式が決定されて、レジスタ４１、４
２のうちの１つのレジスタに貯蔵される。そして、レジ
スタ４１、４２に貯蔵されたデータＤＡ０は、スイッチ
回路８０のスイッチングによって、メモリセルアレー１
１０に書き込まれたり、出力回路１３０へバイパス読出
される。
【００４０】経路選択回路５０によってプラグ信号ＫＤ
ＩＡ１が図６のプラグ信号貯蔵回路部６０のレジスタ６
１、６２に入力されると、プラグ信号ＫＤＩＡ１は、ク
ロック信号ＣＬＫ及び制御信号ＫＤＡＩＡ１に制御によ
って遅延書き込みや標準書き込みの方式が決定されて、
レジスタ６１、６２のうちの１つのレジスタに貯蔵され
る。レジスタ６１、６２に貯蔵されたプラグ信号ＫＤＩ
Ｎ１は、スイッチ回路８０のスイッチングによって、出
力制御回路９０のアンドゲート９１の第２入力端子に供
給される。
ＩＡ１が図６のプラグ信号貯蔵回路部６０のレジスタ６
１、６２に入力されると、プラグ信号ＫＤＩＡ１は、ク
ロック信号ＣＬＫ及び制御信号ＫＤＡＩＡ１に制御によ
って遅延書き込みや標準書き込みの方式が決定されて、
レジスタ６１、６２のうちの１つのレジスタに貯蔵され
る。レジスタ６１、６２に貯蔵されたプラグ信号ＫＤＩ
Ｎ１は、スイッチ回路８０のスイッチングによって、出
力制御回路９０のアンドゲート９１の第２入力端子に供
給される。
【００４１】外部アドレスＡ＋１に対応するデータＱＡ
１、ＱＡ０が読出されるシステムクロック信号Ｋの第３
サイクルで、アドレスＡに該当するバーストセットのう
ちの１つのデータを読出すバイパス読出動作が実施され
ると、第３サイクルでは、クロック制御回路３０でシス
テムクロック信号Ｋの上昇エッジと下降エッジに同期し
て、プラグ信号ＫＤＩＮ１、ＫＤＩＮ２が経路選択回路
５０に供給される。このとき、プラグ信号ＫＤＩＮ１、
ＫＤＩＮ２は、経路選択回路５０に入力されてプラグ信
号貯蔵回路部６０のレジスタ６１、６３、６５、６７の
うち２つのレジスタに貯蔵され、プラグ信号Ｗ０Ｆ１、
Ｗ０Ｆ２、Ｗ０Ｆ３、Ｗ０Ｆ４のうちの２つのプラグ信
号がセット（ｓｅｔ）される。
１、ＱＡ０が読出されるシステムクロック信号Ｋの第３
サイクルで、アドレスＡに該当するバーストセットのう
ちの１つのデータを読出すバイパス読出動作が実施され
ると、第３サイクルでは、クロック制御回路３０でシス
テムクロック信号Ｋの上昇エッジと下降エッジに同期し
て、プラグ信号ＫＤＩＮ１、ＫＤＩＮ２が経路選択回路
５０に供給される。このとき、プラグ信号ＫＤＩＮ１、
ＫＤＩＮ２は、経路選択回路５０に入力されてプラグ信
号貯蔵回路部６０のレジスタ６１、６３、６５、６７の
うち２つのレジスタに貯蔵され、プラグ信号Ｗ０Ｆ１、
Ｗ０Ｆ２、Ｗ０Ｆ３、Ｗ０Ｆ４のうちの２つのプラグ信
号がセット（ｓｅｔ）される。
【００４２】これと同時に、入力データ及びプラグ信号
貯蔵回路部４０、６０のレジスタ４１、４３、４５、４
７、６１、６３、６５、６７に貯蔵されたデータＤＡ
０、ＫＤＩＮ１は、スイッチ回路８０の対応するスイッ
チに伝送される。スイッチ回路８０は、アドレス比較回
路７０からの第１及び第２スイッチ信号ＢＹＰＷ０、Ｂ
ＹＰＷ１の制御によって、データＤＡ０をバイパスデー
タＱＡ０として出力する。アドレス比較回路７０は、セ
ルデータＱＡ１とバイパスデータＱＡ０を区分するた
め、読出アドレスＲＡｉと１サイクル遅延された書き込
みアドレスＷ０Ａｉ及び２サイクル遅延された書き込み
アドレスＷ１Ａｉを比較する。アドレスＲＡｉ、Ｗ０Ａ
ｉが同じ場合、第１比較信号ＢＹＰＷ０及び第３比較信
号ＢＹＰＥを出力し、アドレスＲＡｉ、Ｗ１Ａｉが同じ
場合には、第２比較信号ＢＹＰＷ１及び第３比較信号Ｂ
ＹＰＥを出力する。
貯蔵回路部４０、６０のレジスタ４１、４３、４５、４
７、６１、６３、６５、６７に貯蔵されたデータＤＡ
０、ＫＤＩＮ１は、スイッチ回路８０の対応するスイッ
チに伝送される。スイッチ回路８０は、アドレス比較回
路７０からの第１及び第２スイッチ信号ＢＹＰＷ０、Ｂ
ＹＰＷ１の制御によって、データＤＡ０をバイパスデー
タＱＡ０として出力する。アドレス比較回路７０は、セ
ルデータＱＡ１とバイパスデータＱＡ０を区分するた
め、読出アドレスＲＡｉと１サイクル遅延された書き込
みアドレスＷ０Ａｉ及び２サイクル遅延された書き込み
アドレスＷ１Ａｉを比較する。アドレスＲＡｉ、Ｗ０Ａ
ｉが同じ場合、第１比較信号ＢＹＰＷ０及び第３比較信
号ＢＹＰＥを出力し、アドレスＲＡｉ、Ｗ１Ａｉが同じ
場合には、第２比較信号ＢＹＰＷ１及び第３比較信号Ｂ
ＹＰＥを出力する。
【００４３】外部アドレスＡと外部アドレスＡ＋１は同
一のアドレスではないため、外部アドレスＡ＋１に該当
するメモリセルアレー１１０のメモリセルからのセルデ
ータの読出動作が実施される。システムクロック信号Ｋ
の第１サイクルでの外部アドレスＢと第４サイクルでの
外部アドレスＢが同一であるため、外部アドレスＢに対
応するデータＱＢ０、ＱＢ１が読出される動作が実施さ
れると、第４サイクルで外部アドレスＢに対応するデー
タＤＢ０、ＤＢ１が書き込まれた状態であり、プラグ信
号Ｗ１Ｆ１、Ｗ１Ｆ２がセットされているため、データ
ＤＢ０、ＤＢ１はバイパスされて、バイパスデータＱＢ
０、ＱＢ１として出力される。
一のアドレスではないため、外部アドレスＡ＋１に該当
するメモリセルアレー１１０のメモリセルからのセルデ
ータの読出動作が実施される。システムクロック信号Ｋ
の第１サイクルでの外部アドレスＢと第４サイクルでの
外部アドレスＢが同一であるため、外部アドレスＢに対
応するデータＱＢ０、ＱＢ１が読出される動作が実施さ
れると、第４サイクルで外部アドレスＢに対応するデー
タＤＢ０、ＤＢ１が書き込まれた状態であり、プラグ信
号Ｗ１Ｆ１、Ｗ１Ｆ２がセットされているため、データ
ＤＢ０、ＤＢ１はバイパスされて、バイパスデータＱＢ
０、ＱＢ１として出力される。
【００４４】上述のように、本実施形態による同期型メ
モリ装置のデータ伝送回路によれば、データ書き込み及
び読出方式ＳＤＲ、ＤＤＲ、バースト長さに関係なし
に、セルデータ読出、バイパス読出、標準書き込み、及
び遅延書き込み等の、いろいろの動作を実施することが
できる。
モリ装置のデータ伝送回路によれば、データ書き込み及
び読出方式ＳＤＲ、ＤＤＲ、バースト長さに関係なし
に、セルデータ読出、バイパス読出、標準書き込み、及
び遅延書き込み等の、いろいろの動作を実施することが
できる。
【００４５】
【発明の効果】入力データの書き込み及び出力データの
読出し動作方式の変化によって書き込み及び読出動作を
変更可能に実施することによって、動作方式の変化のた
めに発生する誤動作を防止することができる。
読出し動作方式の変化によって書き込み及び読出動作を
変更可能に実施することによって、動作方式の変化のた
めに発生する誤動作を防止することができる。
【図１】従来の技術によるデータ伝送回路のブロック図
である。
である。
【図２】図１の動作タイミング図である。
【図３】図１の動作タイミング図である。
【図４】本実施形態による同期型半導体メモリ装置の詳
細ブロック図である。
細ブロック図である。
【図５】図４の入力データ貯蔵回路部の詳細回路図であ
る。
る。
【図６】図４のプラグ信号貯蔵回路部の詳細回路図であ
る。
る。
【図７】図４のアドレス比較回路の詳細回路図である。
【図８】図４の同期型半導体メモリ装置の動作タイミン
グ図である。
グ図である。
【符号の説明】 １０，５０，１４０ 経路選択回路 ２０ 経路選択制御回路 ３０ クロック制御回路 ４０ 入力データ貯蔵回路部 ６０ プラグ信号貯蔵回路部 ７０ アドレス比較回路 ８０ スイッチ回路 ９０ 出力制御回路 １００ 書き込み駆動回路 １１０ メモリセルアレー １２０ センスアンプ回路 １３０ データ出力回路
Claims (1)
- 【請求項１】 データを貯蔵するための複数のメモリセ
ルを有するメモリセルアレーと、 外部からの第１、第２、及び第３外部クロック信号を受
け入れて、内部クロック信号、複数の遅延制御信号、及
び複数のプラグ信号を出力するクロック制御手段と、 前記内部クロック信号及び前記遅延制御信号に応じて、
入力される複数ビットの入力データを貯蔵する入力デー
タ貯蔵手段と、 前記内部クロック信号及び前記遅延制御信号に応じて、
前記クロック制御手段からの前記プラグ信号を貯蔵する
プラグ信号貯蔵手段と、 書き込み動作の間に、書き込み活性化信号が活性化され
るとき、前記プラグ信号に応じて、前記入力データ貯蔵
手段によって遅延された前記入力データを前記メモリセ
ルアレーの対応するメモリセルに書き込む書き込み駆動
手段と、 読出動作の間に、センスアンプ活性化信号に応じて、前
記メモリセルアレーからのデータを感知するセンスアン
プ手段と、 書き込み及び読出アドレスを比較して、第１、第２及
び、第３比較信号を出力するアドレス比較手段と、 前記第１及び第２比較信号に応じて、前記入力データ貯
蔵手段及びプラグ信号貯蔵手段によって各々遅延された
前記入力データ及び前記プラグ信号を選択的に伝達する
伝達手段と、 前記伝達手段からの前記プラグ信号と前記第３比較信号
を受け入れて、出力制御信号を出力する出力制御回路
と、 前記出力制御信号に応じて、前記伝達手段からの前記入
力データと前記メモリセルアレーからの前記セルデータ
とを選択的に貯蔵し、出力する出力手段とを含むことを
特徴とする半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980032232A KR100306965B1 (ko) | 1998-08-07 | 1998-08-07 | 동기형반도체메모리장치의데이터전송회로 |
| KR98-32232 | 1998-08-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000090665A true JP2000090665A (ja) | 2000-03-31 |
| JP3941997B2 JP3941997B2 (ja) | 2007-07-11 |
Family
ID=19546722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22570299A Expired - Fee Related JP3941997B2 (ja) | 1998-08-07 | 1999-08-09 | 同期型半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6128233A (ja) |
| JP (1) | JP3941997B2 (ja) |
| KR (1) | KR100306965B1 (ja) |
| TW (1) | TW440863B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7729198B2 (en) | 2006-10-30 | 2010-06-01 | Hitachi, Ltd. | Synchronous memory circuit |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3948141B2 (ja) * | 1998-09-24 | 2007-07-25 | 富士通株式会社 | 半導体記憶装置及びその制御方法 |
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