JP2885613B2 - 半導体メモリ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリ回路に関
し、特にマルチポート・ランダム・アクセス・メモリと
して機能する半導体メモリ回路に関する。

【０００２】

【従来の技術】従来の、この種の半導体メモリ回路の一
例を図４に示す。本従来例は、書込み系統が２系統で、
読出し系統が１系統の３ポート・ランダム・アクセス・
メモリ（以下、３ポートＲＡＭと云う）の一例である。
図４に示されるように、この３ポートＲＡＭは、書き込
み制御用として作用するＮ型トランスファゲート３３、
３４、３５および３６、読み出し制御用として作用する
Ｎ型トランスファゲート３７、データ保持用として作用
しラッチ回路を形成するインバータ３８および３９を含
むマルチポートＲＡＭセル３２と、書き込み用として作
用するインバータ４０、４１、４４および４５と、読み
出し用として作用するインバータ４２および４３とを備
えて構成される。

【０００３】図４において、第１の読み出し系統は、イ
ンバータ３８および３９により形成されるラッチ回路よ
り、ゲートに第１系統リード・アドレス信号線１４８が
接続される読み出し制御用のＮ型トランスファゲート３
７と、読み出し用のインバータ４２および４３とを経由
して第１読み出し信号線１４５に至る経路である。ま
た、第１の書き込み系統は、第１書き込み用信号線１５
１より書き込み用のインバータ４１と、第１逆相入力用
ディジット線１４２と、ゲートが第１系統ワード・アド
レス信号線１４９に接続される書き込み用Ｎ型トランス
ファゲート３４とを経由して前記ラッチ回路に至る経
路、ならびに第１書き込み用信号線１５１より書き込み
用のインバータ４１および４０と、第１同相入力用ディ
ジット線１４１と、ゲートが第１系統ワード・アドレス
信号線１４９に接続される書き込み用Ｎ型トランスファ
ゲート３３とを経由して前記ラッチ回路に至る経路であ
る。そして同様に、第２の書き込み系統は、第２書き込
み用信号線１５２より書き込み用のインバータ４５と、
第２逆相入力用ディジット線１４４と、ゲートが第２系
統ワード・アドレス信号線１５０に接続される書き込み
用Ｎ型トランスファゲート３６とを経由して前記ラッチ
回路に至る経路、ならびに第２書き込み用信号線１５２
より書き込み用のインバータ４５および４４と、第２同
相入力用ディジット線１４３と、ゲートが第２系統ワー
ド・アドレス信号線１５０に接続される書き込み用Ｎ型
トランスファゲート３５とを経由して前記ラッチ回路に
至る経路である。

【０００４】また、基本となる記憶回路部として機能す
るマルチポートＲＡＭセル３２の上層配線のマスクパタ
ーン・レイアウトが図５に示される。図５に示されるよ
うに、データ書き込み時に発生するクロストークを防止
するために、固定電位に接続されているクロストーク防
止用固定電位信号線１４６は、第１同相入力用ディジッ
ト線１４１と第２同相入力用ディジット線１４３との間
に敷設され、同様に、クロストーク防止用固定電位信号
線１４７は、第１逆相入力用ディジット線１４２と第２
逆相入力用ディジット線１４４との間に敷設されて構成
される。

【０００５】以上、３ポートＲＡＭについて説明した
が、当該３ポートＲＡＭに対して、更にワード・アドレ
ス信号線およびリード・アドレス信号線が付加された回
路を含めて、一般にはマルチポート・ランダム・アクセ
ス・メモリと呼ばれている。

【０００６】なお、本例のように、書き込み系統が２系
統、読み出し系統が１系統の３ポートＲＡＭの場合に
は、図５に示されるように、マルチポートＲＡＭセル３
２内を通過する配線数は、第１同相入力用ディジット線
１４１および第１逆相入力用ディジット線１４２の２
本、第２同相入力用ディジット線１４３および第２逆相
入力用ディジット線１４４の２本、および第１読み出し
用信号線１４５の１本、更にクロストーク防止用固定電
位信号線１４６および１４７の２本を含む計７本の配線
が必要となる。この場合には、マルチポートＲＡＭセル
３２のマスクパターン・レイアウト・サイズは、縦２０
μｍであり、横２０μｍである。

【０００７】

【発明が解決しようとする課題】上述した従来のマルチ
ポート・ランダム・アクセス・メモリを形成する半導体
メモリ回路においては、一つの書き込み系統について、
同相信号および逆相信号それぞれ１本を含む２本の配線
が必要になり、書き込み制御用Ｎ型トランファゲート
は、同相信号および逆相信号のそれぞれの信号に接続さ
れるために、一つの書き込み系統について２個必要とさ
れる。このために、書き込み系統数が増すに従い、信号
の配線数および制御用トランスファゲートの数も増大
し、マスクパターン・レイアウト・サイズが大きくなる
という欠点がある。

【０００８】また、書き込み系統が２系統以上ある場合
には、データ書き込み時に隣接する書き込み用信号線間
においてクロストークが発生し、書き込み速度が低下し
て最悪状態においては、クロックの能動状態においてデ
ータを書き込むことができなくなる。これに対処するた
めに、隣接する書き込み用信号線間に、固定電位に接続
されたクロストーク防止用固定電位信号線を敷設する必
要が生じ、これによりマスクパターン・レイアウト・サ
イズが更に増大するという欠点がある。

【０００９】更に、読み出し系統が２系統以上の場合に
は、隣接する読み出し用信号線間においても読み出し時
にクロストークが発生するため、クロストーク防止用固
定電位信号線を更に増設する必要があるという欠点があ
る。

【００１０】

【課題を解決するための手段】本発明の半導体メモリ回
路は、行列状に配置される基本記憶回路部と、それぞれ
独立に配置される前記基本記憶回路部に対応する複数の
データ書込み用信号線、複数のワードアドレス信号線お
よび複数のデータ読み出し用信号線とを含み、マルチポ
ート・ランダム・アクセス・メモリとして形成される半
導体メモリ回路において、前記基本記憶回路部が、供給
を受けた同相および逆相のデータパルス信号をラッチし
記憶データとして保持する記憶素子と、前記記憶素子の
入力端および出力端にそれぞれ接続されアドレスパルス
信号の供給に応答して動作する書き込み制御用の第１，
第２のトランスファゲートと、リードアドレス信号の供
給に応答して動作する読出制御用の第３のトランスファ
ゲートとを備え、 第１および第２のワードアドレス信号
線の各々を入力端に接続し第１および第２のワードアド
レス信号の各々の供給に応答しクロックに同期して所定
のパルス幅の第１及び第２のパルス信号を出力する第１
および第２のパルス発生回路と、 前記第１および第２の
パルス信号の各々の論理演算を行い前記アドレスパルス
信号を出力する第１の論理回路と、 第１および第２のデ
ータ書き込み線の各々を入力端に接続し第１および第２
のデータ書き込み信号の各々の供給に応答し前記クロッ
クに同期して所定のパルス幅の第３及び第４のパルス信
号を出力する第３および第４のパルス発生回路と、 前記
第３および第４のパルス信号の論理演算を行い前記同相
データパルス信号を出力する第２の論理回路とを備えて
構成されている。

【００１１】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１２】図１は本発明の第１の実施例を示す３ポー
トＲＡＭの構成図である。図１に示されるように、本実
施例は、クロック１１０に同期して作動するパルス生成
回路１、２、１４および１５と、ＯＲ回路３および１３
と、書き込み制御用として作用するＮ型トランスファゲ
ート５および６、読み出し制御用として作用するＮ型ト
ランスファゲート７、データ保持用として作用しラッチ
回路を形成するインバータ８および９とを含むマルチポ
ートＲＡＭセル４と、書き込み用として作用するインバ
ータ１０および１２と、読み出し用として作用するイン
バータ１１とを備えて構成される。

【００１３】図１において、第１の読み出し系統は、イ
ンバータ８および９により形成されるラッチ回路より、
ゲートに第１系統リード・アドレス信号線１０４が接続
される読み出し制御用のＮ型トランスファゲート７と、
読み出し用のインバータ１１とを経由して第１読み出し
信号線１０１に至る経路である。また、第１ワード・ア
ドレス信号線１０５および第２ワード・アドレス信号線
１０６は、それぞれクロック１１０に同期して作動する
パルス生成回路１および２を介してＯＲ回路３に接続さ
れており、当該ＯＲ回路３の出力はワード信号線１０７
に接続される。同様に、第１書き込み用信号線１０８お
よび第２書き込み用信号線１０９は、それぞれクロック
１１０に同期して作動するパルス生成回路１４および１
５を介してＯＲ回路１３に接続され、当該ＯＲ回路１３
の出力は、書き込み用のインバータ１２を介して逆相入
力用ディジット線１０３に接続されて、当該逆相入力用
ディジット線１０３を経由して、ゲートがワード信号線
１０７に接続される書き込み制御用のＮ型トランスファ
ゲート６のソース側に接続され、このＮ型トランスファ
ゲート６を通してラッチ回路に接続される。更に、書込
み用のインバータ１２の出力側は、書き込み用のインバ
ータ１０を介して同相入力用ディジット線１０２に接続
され、当該同相入力用ディジット線１０２を経由して、
ゲートがワード線１０７に接続される書き込み制御用の
Ｎ型トランスファゲート５のソース側に接続されて、こ
のＮ型トランスファゲート５を通してラッチ回路に接続
される。

【００１４】次に、本実施例の動作について説明する。

【００１５】図１において、第１書き込み用信号線１０
８に予めセットされているデータをマルチポートＲＡＭ
セル４に書き込む際には、前記データは、クロック１１
０に同期して作動するパルス生成回路１４、ＯＲ回路１
３、書き込み用のインバータ１２および１０と、同期入
力用ディジット線１０２を経由して、スイッチ機能とし
て動作する書き込み制御用のＮ型トランスファゲート５
に入力されるとともに、インバータ１２から逆相入力用
ディジット線１０３を経由して、スイッチ機能として動
作する書き込み制御用のＮ型トランスファゲート６に入
力されて、マルチポートＲＡＭセル４に書き込まれる。
このデータ書込み時においては、予め高電位レベルに設
定されている第１ワードアドレス信号線１０５を介し
て、クロック１１０に同期して作動するパルス生成回路
１よりパルス信号が生成されて出力され、ＯＲ回路３を
経由して所定パルス幅に対応する期間“Ｈ”レベルとな
るパルス信号が、ワード信号線１０７に伝達されてお
り、当該パルス信号の“Ｈ”レベルの期間内において、
前記書き込み動作が行われる。なお、この場合に、パル
ス生成回路１において生成されるパルス信号は、パルス
生成回路１４において生成されるパルス信号と同一のタ
イミングでマルチポートＲＡＭセル４に伝達される。ま
た、第１書き込み用信号線１０８に予め設定されている
データをマルチポートＲＡＭセル４に書き込む場合に
は、パルス生成回路２および１５からの出力信号が常に
低電位レベルに設定されていることは云うまでもない。

【００１６】同様に、第２書き込み用信号線１０９に予
めセットされているデータをマルチポートＲＡＭセル４
に書き込む際には、前記データは、クロック１１０に同
期して作動するパルス生成回路１５、ＯＲ回路１３、書
き込み用のインバータ１２および１０と、同期入力用デ
ィジット線１０２を経由して、スイッチ機能として動作
する書き込み制御用のＮ型トランスファゲート５に入力
されるとともに、インバータ１２から逆相入力用ディジ
ット線１０３を経由して、スイッチ機能として動作する
書き込み制御用のＮ型トランスファゲート６に入力され
て、マルチポートＲＡＭセル４に書き込まれる。このデ
ータ書込み時においては、予め高電位レベルに設定され
ている第２ワードアドレス信号線１０６を介して、クロ
ック１１０に同期して作動するパルス生成回路２よりパ
ルス信号が生成されて出力され、ＯＲ回路３を経由して
所定パルス幅に対応する期間“Ｈ”レベルとなるパルス
信号が、ワード信号線１０７に伝達されており、当該パ
ルス信号の“Ｈ”レベルの期間内において、前記書き込
み動作が行われる。なお、この場合に、パルス生成回路
２において生成されるパルス信号は、パルス生成回路１
５において生成されるパルス信号と同一のタイミングで
マルチポートＲＡＭセル４に伝達される。また、第２書
き込み用信号線１０９に予め設定されているデータをマ
ルチポートＲＡＭセル４に書き込む場合には、パルス生
成回路１および１４からの出力信号が常に低電位レベル
に設定されていることは云うまでもない。

【００１７】即ち、第１系統の書き込み時に関与するパ
ルス生成回路１および１４と、第２系統の書き込み時に
関与するパルス生成回路２および１５からは、それぞれ
異なるタイミングにおいて所要のパルス信号が生成され
て出力される。

【００１８】また、マルチポートＲＡＭセル４に書き込
まれたデータを読み出す際には、スイッチ機能として動
作する読み出し制御用のＮ型トランスファゲート７が、
第１系統リードアドレス信号線１０４が高電位レベルと
なることによりオンの状態となり、マルチポートＲＡＭ
セル４に保持されているデータが、当該Ｎ型トランスフ
ァゲート７、インバータ１１および第１読み出し信号線
１０１を経由して読み出される。

【００１９】なお、本実施例においては、書き込み系統
が２系統、読み出し系統が１系統の３ポートＲＡＭの場
合に対応して、複数の書き込み用信号線および復数のワ
ードアドレス信号線を、行列状に配置された記憶回路部
外において合成することにより、複数の書き込み用信号
線であっても、同相および逆相の２本のディジット線に
より構成されるため、３ポートＲＡＭセル内を通過する
配線数は、第１読み出し用信号線１０１の１本と、同相
入力用ディジット線１０２および逆相入力用ディジット
線１０３の２本を含む計３本の配線により構成すること
ができる。このために、クロストーク防止用の固定電位
信号線は不要となり、上層配線の本数を３本に削減した
ことにより、マスクパターン・レイアウト・サイズを縦
約２０μｍ、横５μｍの大きさに収納可能となる。

【００２０】次に、本発明の第２の実施例について説明
する。

【００２１】図３は本発明の第２の実施例を示す３ポー
トＲＡＭの構成図である。図３に示されるように、本実
施例は、クロック１３０に同期して作動するパルス生成
回路１６、１７、３０および３１と、ＯＲ回路１８およ
び２９と、書き込み制御用として作用するＮ型トランス
ファゲート２０および２１、クリア制御用として作用す
るＮ型トランスファゲート２２、読み出し制御用として
作用するＮ型トランスファゲート２３、データ保持用と
して作用しラッチ回路を形成するインバータ２４および
２５とを含むマルチポートＲＡＭセル１９と、書き込み
用として作用するインバータ２６および２８と、読み出
し用として作用するインバータ２７とを備えて構成され
る。なお、本実施例の第１の実施例と異なる点は、マル
チポートＲＡＭセル１９内に、クリア制御用として作用
するＮ型トランスファゲート２２が、インバータ２４お
よび２５により形成されるラッチ回路に接続されている
ことである。それ以外の構成ならびに動作については、
第１の実施例の場合と同様である。

【００２２】図３において、第１の読み出し系統は、イ
ンバータ２４および２５により形成されるラッチ回路よ
り、ゲートに第１系統リードアドレス信号線１２５が接
続される読み出し制御用のＮ型トランスファゲート２３
と、読み出し用のインバータ２７とを経由して第１読み
出し信号線１２１に至る経路である。また、第１ワード
アドレス信号線１２６および第２ワードアドレス信号線
１２７は、それぞれクロック１３０に同期して作動する
パルス生成回路１６および１７を介してＯＲ回路１８に
接続されており、当該ＯＲ回路１８の出力はワード信号
線１２８に接続される。同様に、第１書き込み用信号線
１２８および第２書き込み用信号線１２９は、それぞれ
クロック１３０に同期して作動するパルス生成回路３０
および３１を介してＯＲ回路２９に接続され、当該ＯＲ
回路２９の出力は、書き込み用のインバータ２８を介し
て逆相入力用ディジット線１２３に接続されて、当該逆
相入力用ディジット線１２３を経由して、ゲートがワー
ド信号線１２８に接続される書き込み制御用のＮ型トラ
ンスファゲート２１のソース側に接続され、このＮ型ト
ランスファゲート２１を通してラッチ回路に接続され
る。更に、書込み用のインバータ２８の出力側は、書き
込み用のインバータ２６を介して同相入力用ディジット
線１２２に接続され、当該同相入力用ディジット線１２
２を経由して、ゲートがワード線１２８に接続される書
き込み制御用のＮ型トランスファゲート２０のソース側
に接続されて、このＮ型トランスファゲート２０を通し
てラッチ回路に接続される。

【００２３】次に、本実施例の動作について説明する。

【００２４】図３において、第１書き込み用信号線１２
８に予めセットされているデータをマルチポートＲＡＭ
セル１９に書き込む際には、前記データは、クロック１
３０に同期して作動するパルス生成回路３０、ＯＲ回路
２９、書き込み用のインバータ２８および２６と、同期
入力用ディジット線１２２を経由して、スイッチ機能と
して動作する書き込み制御用のＮ型トランスファゲート
２０に入力されるとともに、インバータ２８から逆相入
力用ディジット線１２３を経由して、スイッチ機能とし
て動作する書き込み制御用のＮ型トランスファゲート２
１に入力されて、マルチポートＲＡＭセル１９に書き込
まれる。このデータ書込み時においては、予め高電位レ
ベルに設定されている第１ワードアドレス信号線１２６
を介して、クロック１３０に同期して作動するパルス生
成回路１６よりパルス信号が生成されて出力され、ＯＲ
回路１８を経由して所定パルス幅に対応する期間“Ｈ”
レベルとなるパルス信号が、ワード信号線１２８に伝達
されており、当該パルス信号の“Ｈ”レベルの期間内に
おいて、前記書き込み動作が行われる。なお、この場合
に、パルス生成回路１６において生成されるパルス信号
は、パルス生成回路３０において生成されるパルス信号
と同一のタイミングでマルチポートＲＡＭセル１９に伝
達される。また、第１書き込み用信号線１２８に予め設
定されているデータをマルチポートＲＡＭセル１９に書
き込む場合には、パルス生成回路１７および３１からの
出力信号が常に低電位レベルに設定されていることは云
うまでもない。

【００２５】同様に、第２書き込み用信号線１２９に予
めセットされているデータをマルチポートＲＡＭセル１
９に書き込む際には、前記データは、クロック１３０に
同期して作動するパルス生成回路３１、ＯＲ回路２９、
書き込み用のインバータ２８および２６と、同期入力用
ディジット線１２２を経由して、スイッチ機能として動
作する書き込み制御用のＮ型トランスファゲート２０に
入力されるとともに、インバータ２８から逆相入力用デ
ィジット線１２３を経由して、スイッチ機能として動作
する書き込み制御用のＮ型トランスファゲート２１に入
力されて、マルチポートＲＡＭセル１９に書き込まれ
る。このデータ書込み時においては、予め高電位レベル
に設定されている第２ワードアドレス信号線１２７を介
して、クロック１３０に同期して作動するパルス生成回
路１７よりパルス信号が生成されて出力され、ＯＲ回路
１８を経由して所定パルス幅に対応する期間“Ｈ”レベ
ルとなるパルス信号が、ワード信号線１２８に伝達され
ており、当該パルス信号の“Ｈ”レベルの期間内におい
て、前記書き込み動作が行われる。なお、この場合に、
パルス生成回路１７において生成されるパルス信号は、
パルス生成回路３１において生成されるパルス信号と同
一のタイミングでマルチポートＲＡＭセル１９に伝達さ
れる。また、第２書き込み用信号線１２９に予め設定さ
れているデータをマルチポートＲＡＭセル１９に書き込
む場合には、パルス生成回路１６および３０からの出力
信号が常に低電位レベルに設定されていることは云うま
でもない。

【００２６】即ち、第１系統の書き込み時に関与するパ
ルス生成回路１６および３０と、第２系統の書き込み時
に関与するパルス生成回路１７および３１からは、それ
ぞれ異なるタイミングにおいて所要のパルス信号が生成
されて出力される。

【００２７】また、マルチポートＲＡＭセル１９に書き
込まれたデ−タを読み出す際には、スイッチ機能として
動作する読み出し制御用のＮ型トランスファゲート２３
が、第１系統リードアドレス信号線１２５が高電位レベ
ルとなることによりオンの状態となり、マルチポートＲ
ＡＭセル１９に保持されているデータが、当該Ｎ型トラ
ンスファゲート２３、読み出し用のインバータ２７およ
び第１読み出し用信号線１２１を経由して読み出され
る。また、保持されているデータを強制的にクリアする
場合には、保持データ強制クリア用アドレス信号線１２
４を高電位レベルにすることにより、クリア制御用のＮ
型トランスファゲート２２をオンの状態とし、マルチポ
ートＲＡＭセル１９に如何なるデータが保持されている
状態においても、強制的にこれをクリアすることができ
る。

【００２８】以上、３ポートＲＡＭの場合を実施例とし
て動作を説明したが、前記３ポートＲＡＭに、更にワー
ドアドレス信号線およびリードアドレス信号線等が付加
されたマルチポート・ランダム・アクセス・メモリにつ
いても、本発明が適用されることは云うまでもない。

【００２９】なお、本発明によれば、マルチポート・ラ
ンダム・アクセス・メモリとして形成される半導体メモ
リ回路において、複数の書き込み用信号線および復数の
ワードアドレス信号線を、行列状に配置された記憶回路
部外において合成することにより、複数の書き込み用信
号線であっても、同相および逆相の２本のディジット線
により構成されるため、３ポートＲＡＭセル内を通過す
る配線数は、第１読み出し用信号線１本と、同相入力用
ディジット線および逆相入力用ディジット線の２本を含
む合計３本の配線により構成することが可能となり、こ
のためにクロストーク防止用の固定電位信号線は不要と
なり、上層配線の本数を３本に削減することにより、３
ポートＲＡＭセルのマスクパターン・レイアウト・サイ
ズは、縦約２０μｍ、横５μｍの大きさに収納可能とな
る。

【００３０】

【発明の効果】以上説明したように、本発明は、マルチ
ポート・ランダム・アクセス・メモリとして形成される
半導体メモリ回路に適用されて、複数の書き込み用信号
線および複数のワードアドレス信号線を、行列状に配置
された記憶回路部外においてそれぞれ合成し、複数の書
き込み用信号線であっても同相および逆相の２本のディ
ジット線により構成することにより、基本となる記憶回
路部の占有面積を縮小することが可能になるとともに、
マルチポートＲＡＭセルの配線容量を削減することによ
り、当該マルチポートＲＡＭセルのレイアウトサイズを
著しく削減することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す構成図である。

【図２】第１の実施例における信号線配置図である。

【図３】本発明の第２の実施例を示す構成図である。

【図４】従来例を示す構成図である。

【図５】従来例における信号線配置図である。

【符号の説明】

１、２、１４、１５、１６、１７、３０、３１ パル
ス生成回路 ３、１３、１８、２９ ＯＲ回路 ４、１９、３２ マルチポートＲＡＭセル ５〜７、２０〜２３、３３〜３７ Ｎ型トランスファ
ゲ−ト ８〜１２、２４〜２８、３８〜４５ インバータ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 行列状に配置される基本記憶回路部と、
   それぞれ独立に配置される前記基本記憶回路部に対応す
   る複数のデータ書込み用信号線、複数のワードアドレス
   信号線および複数のデータ読み出し用信号線とを含み、
   マルチポート・ランダム・アクセス・メモリとして形成
   される半導体メモリ回路において、前記基本記憶回路部が、供給を受けた同相および逆相の
   データパルス信号をラッチし記憶データとして保持する
   記憶素子と、前記記憶素子の入力端および出力端にそれ
   ぞれ接続されアドレスパルス信号の供給に応答して動作
   する書き込み制御用の第１，第２のトランスファゲート
   と、リードアドレス信号の供給に応答して動作する読出
   制御用の第３のトランスファゲートとを備え、 第１および第２のワードアドレス信号線の各々を入力端
   に接続し第１および第２のワードアドレス信号の各々の
   供給に応答しクロックに同期して所定のパルス幅の第１
   及び第２のパルス信号を出力する第１および第２のパル
   ス発生回路と、 前記第１および第２のパルス信号の各々の論理演算を行
   い前記アドレスパルス信号を出力する第１の論理回路
   と、 第１および第２のデータ書き込み線の各々を入力端に接
   続し第１および第２のデータ書き込み信号の各々の供給
   に応答し前記クロックに同期して所定のパルス幅の第３
   及び第４のパルス信号を出力する第３および第４のパル
   ス発生回路と、 前記第３および第４のパルス信号の論理演算を行い前記
   同相データパルス信号を出力する第２の論理回路とを備
   える ことを特徴とする半導体メモリ回路。
2. 【請求項２】 前記基本記憶回路部が、クリア信号の供
   給に応答して前記記憶素子に保持された記憶データをク
   リアするクリア制御用の第４のトランスファゲートを備
   えることを特徴とする請求項１記載の半導体メモリ回
   路。