JPH06259956A - 先入れ先出しメモリを有する回路 - Google Patents
先入れ先出しメモリを有する回路Info
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- JPH06259956A JPH06259956A JP6035219A JP3521994A JPH06259956A JP H06259956 A JPH06259956 A JP H06259956A JP 6035219 A JP6035219 A JP 6035219A JP 3521994 A JP3521994 A JP 3521994A JP H06259956 A JPH06259956 A JP H06259956A
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- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
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- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
Abstract
ためにアクセスされるマルチポートメモリを有する先入
れ先出しメモリ(FIFO)を実現する。 【構成】 FIFOは、読み出し動作を実行する際に読
み出しポインタ生成器101によって活動化される読み
出しワードラインによってアクセスされ、書き込み動作
を実行する際に書き込みポインタ生成器107によって
活動化される書き込みワードラインによってアクセスさ
れる行に配列されたメモリセルのアレイ100と、一方
のポインタ生成器によって順次活動化されそれぞれ一方
のポインタ生成器によって生成されたポインタが他方の
ポインタ生成器によって生成されたポインタから与えら
れた行数内に進んでいるかどうかを決定する複数の一致
回路207〜210、211を有しメモリに書き込まれ
たデータの量が完全に読み出されていないことを示す少
なくとも1つのフラグを生成する手段とからなる。
Description
(FIFO)を有する集積回路に関する。
IFOに書き込むデバイスとFIFOから読み出すデバ
イスの間の通信を容易にするためにシステムで通常使用
される。これらのデバイスは互いに非同期に動作するこ
とも多く、その場合FIFOはそれらの間のバッファメ
モリを提供する。(しかし、同期システムもFIFOを
使用することがある。)多くの場合、FIFOメモリを
実現するためにはデュアルポートメモリアレイが使用さ
れる。この場合、第1のポートは読み出しポートとして
使用され、第2のポートは書き込みポートとして使用さ
れる。これにより、別々のメモリ位置で読み書きを同時
に行うことが可能となる。(しかし、シングルポートメ
モリを使用した設計も知られている。)いくつかの物理
的構成が可能であるが、例示のためのFIFOメモリア
レイは、それぞれ一意的なアドレスによって指定される
一連の隣接するメモリセルとみなすことができる。書き
込み動作は最初のメモリ位置から始まり、最終位置に到
達するまで、すべての隣接するメモリ位置を通って順に
進む。その後、書き込み動作は再び最初の位置から開始
し、これによって、メモリアレイを通って反復的に巡回
する。同様に、読み出し動作はメモリアレイを通って反
復的に巡回する。
で書き込まれた位置よりも進んではならない。さもない
と、(前のサイクルの)古いデータが読み出されてしま
う。よく言われているように、書き込み「ポインタ」が
現在書き込みのために選択しているメモリ位置をマーク
し、読み出し「ポインタ」が、現在読み出しのために選
択しているメモリ位置をマークする。ポインタを生成す
る(すなわち、メモリ位置を選択する)何らかの方法が
備えられなければならず、かつ、少なくとも読み出しポ
インタが書き込みポインタより進まないことを保証する
範囲で、ポインタを追跡するための何らかの方法が備え
られなければならない。この目的のために、両方のポイ
ンタが同一のメモリ位置に進んだときに「フラグ」が通
常生成される。「フル(full)」フラグは、書き込みポイ
ンタが読み出しポインタをまる1周追い越したことを示
す。この場合、FIFOに書き込みをするマイクロプロ
セッサまたはその他の回路は、FIFOが読み出される
まで動作を停止するよう命令される。同様に、「エンプ
ティ(empty)」フラグは、読み出しポインタが書き込み
ポインタと同じ位置(または隣接する位置)まで進んだ
ことを示し、従って、FIFOに以前に格納されたすべ
ての情報が読み出されたことを示す。この場合、FIF
Oから読み出しをするマイクロプロセッサまたはその他
の回路は、さらに情報がFIFOに書き込まれるまで停
止するよう命令され、これによって、古い情報が誤って
現在の情報として読み出されることを防止する。さまざ
まな制御目的のために、部分的フル(例えば、半フル)
フラグを生成することも知られている。
し」(FIFO)メモリアーキテクチャには、読み出し
アドレスおよび書き込みアドレスを生成するために、デ
ュアルポートメモリブロックとは別のカウンタを必要と
するものがある。これらのアドレスは、デュアルポート
メモリ内の特定のワードをアクセスするためにデコード
され、フルフラグおよびエンプティフラグを生成するた
めに比較される。しかし、従来のアドレス生成器および
フラグ生成器はメモリブロック内に組み込まれていない
ので、異なるサイズのFIFOに対してそれぞれ別個の
レイアウトを必要とし、性能および設計サイクル時間に
悪い効果を及ぼしている。もう1つの既知のタイプのF
IFOメモリアーキテクチャは、読み出しアドレスおよ
び書き込みアドレスを整列させるためにシフトレジスタ
を使用する。現在のアドレスを示すために、いずれかの
シフトレジスタで「1」を前進させる。(このような設
計については、例えば、米国特許第4,535,427
号参照。)この方式では、読み出し側および書き込み側
のシフトレジスタの各ビットは、デュアルポートメモリ
からの別々のワードラインにアクセスする。しかし、従
来技術は、フルフラグおよびエンプティフラグを生成す
るためにいまだにカウンタの使用を必要とする。
た読み出し/書き込みワードラインを活動化することに
よって、読み出し/書き込み動作のためにアクセスされ
るマルチポートメモリを有する先入れ先出しメモリが実
現される。「フル」フラグおよび「エンプティ」フラグ
を生成するために、活動化された読み出しワードライン
および書き込みワードラインのアドレスを定義する「ポ
インタ」を、一致回路のアレイによって比較する。好ま
しい実施例では、ワードラインアドレスは読み出しシフ
トレジスタおよび書き込みシフトレジスタによって生成
される。
成するための「一致回路」のアレイを有する先入れ先出
しメモリ(FIFO)に関する。本発明の技術は、アク
ティブなワードラインを現在の読み出しポインタ値およ
び書き込みポインタ値と比較することによってステータ
スフラグを生成する。エンプティフラグは、1行ルック
アヘッドによってアクティブな読み出しワードラインを
書き込みポインタと比較することにより生成することが
できる。一致は、読み出しポインタが書き込みポインタ
に追いついたことを示しており、エンプティフラグをセ
ットする。同様に、フルフラグは、1行ルックアヘッド
によってアクティブな書き込みワードラインを読み出し
ポインタと比較することによって生成することができ
る。一致は、書き込みポインタが読み出しポインタに追
いついたことを示しており、フルフラグをセットする。
他のさまざまな条件(例えば、半フルなど)を示す他の
フラグも、複数行のルックアヘッドによって生成するこ
とができる。本願で使用する「ポインタ生成器」という
用語は、ワードラインを順次活動化する手段を意味す
る。実施例では、読み出しワードラインおよび書き込み
ワードラインの各セットに対してシフトレジスタがポイ
ンタ生成器として使用される。「ポインタ」という用語
は、ポインタ生成器によって活動化されているワードラ
インの位置を意味する。
図示しているが、他の設計も可能である。デュアルポー
トメモリアレイ(100)は、Nワードのメモリを有
し、各ワードはZビットを含む。この目的のため、メモ
リはN行のメモリセル(0からN−1まで)に配列さ
れ、Z個の列を有する。アレイ100は、読み出しポイ
ンタシフトレジスタ101によって「読み出し」ワード
ラインを選択することにより読み出し動作のためにアク
セスされる。シフトレジスタ101は、行0から行N−
1へアレイを一方向に進む単一の「1」のビットを有す
る。この「1」ビットは、終点(行N−1)に到達した
後、アレイの始点(行0)に巡回する。同様に、アレイ
100は、「書き込み」ワードラインを選択することに
よって書き込み動作のためにアクセスされる。書き込み
ポインタシフトレジスタ107は、同様に行0から行N
−1へアレイで「1」ビットを進め、次のサイクルで行
0に戻ることによって、所与の書き込みワードラインを
選択する。FIFOの読み出しポインタシフトレジスタ
および書き込みポインタシフトレジスタは、例えば前掲
の米国特許第4,535,427号に記載のもののよう
な従来の技術に従って実現可能である。しかし、例えば
双方向シフトレジスタを実現する場合などには、他のシ
フトレジスタ設計も可能である。選択したセルへの書き
込みのための情報は、入力ラッチ105から供給され
る。選択したセルから読み出される情報はセンス増幅器
・ラッチ106によってセンスされラッチされる。書き
込み動作は書き込み制御ロジック109によって制御さ
れ、読み出し動作は読み出し制御ロジック103によっ
て制御される。
態を判定する技術によってフルフラグ一致回路102お
よびエンプティフラグ一致回路108を実現する。これ
によって本発明は、少なくともこれらの関数を実行する
ためには、従来技術に必要とされるようなカウンタの使
用を回避する。フルフラグは手段104によってセンス
およびラッチされ、同様にエンプティフラグは手段11
0によってセンスおよびラッチされる。
の実施例も可能である。本実施例は「エンプティ」フラ
グを実現する。同様の回路(後述)が「フル」フラグを
実現するために使用することができる。メモリアレイ2
00は、読み出しワードライン(例えばR0〜R[N−
1])および書き込みワードライン(例えばW0〜W
[N−1])を通じてアクセスされるメモリセル(例え
ば201、202、203)を有するデュアルポートア
レイである。読み出しワードラインが活動化されると、
データがメモリアレイの行に沿ってセルから読み出さ
れ、センス増幅器へ送られる。データは、ラッチされ、
DATA OUTライン(図1)を通じて外部回路へ供
給することも可能である。書き込みワードラインが活動
化されると、データは入力回路から行に沿ってセルに書
き込まれる。これはラッチを含むことも可能である(図
1)。これらの目的のため、データは、ビットライン
(説明を簡単にするため図示せず)を通じてアレイで読
み書きされる。
ン電位が高い(例えばほぼVDD)ときに読み出しおよび
書き込みの動作のために活動化され、ワードライン電位
が低い(例えばほぼVSS)時に非活動化される。これ
は、nチャネルアクセストランジスタが読み出しおよび
書き込みの両方のワードラインに使用される場合であ
る。その理由は、このトランジスタは高ゲート電位で導
通するためである。しかし、本発明の技術とともに他の
マルチポートセル設計も使用可能である。例えば、米国
特許第4,660,177号では、nチャネルトランジ
スタによってあるポートにアクセスし、pチャネルトラ
ンジスタが他のポートへのアクセスのために使用され
る。この場合、pチャネルトランジスタは、対応するワ
ードライン電位が低いときにセルにアクセスするように
導通し、電位が高いときには導通しない。
は、単一のビット(例えば「1」のビット)によって順
次活動化され、書き込みポインタシフトレジスタ204
を巡回する。「1」ビットは、ビット位置W[0]から
出発し、ビット位置W[N−1]まで進み、そこでライ
ン205を通じて最初のビット位置へ巡回する。シフト
レジスタ204はクロック(図示せず)によって制御す
ることができる。例えば、2つのクロック位相が使用さ
れる。高位相で、シフトレジスタは進められ、低位相中
に、選択したワードラインが活動化される。同様に、読
み出しワードラインは、読み出しポインタシフトレジス
タ(図1)を巡回する単一のビットによって順次活動化
される。これらの読み出しポインタおよび書き込みポイ
ンタの「1」ビットが巡回するにつれて、「読み出し/
書き込み一致回路」の一部を順次活動化する。この回路
は、一致回路のアレイからなり、1つの一致回路は各読
み出し/書き込みワードラインの対に対応する。一致回
路はそれぞれ単一の入力(例えばライン206)を有
し、その入力が高電位状態かそれとも低電位状態かを判
定する。本実施例では、各一致回路は所望のワードライ
ン(例えばR[m−1])によって活動化され、そのワ
ードラインは対応するポインタ生成器(例えば、読み出
しポインタ生成器)によって活動化される。図示のよう
に、一致回路の入力は書き込みポインタ生成器のある位
置に直接接続されている。しかし、他の設計も可能であ
り、例えば、一致回路はポインタ生成器のある位置によ
って直接活動化され、その一致回路の入力が所望のワー
ドラインに接続されることも可能である。
ンタシフトレジスタ204のビット位置W[m]にあ
り、高電位が導体206に現れているとする。導体20
6のこの高電位はトランジスタ207の導通を引き起こ
し、インバータ211は、トランジスタ210のゲート
に低電位を生じ、その導通を妨げる。206上の高電位
はまた、バッファ212を通じて、書き込みワードライ
ンWm上に高電位を生じさせる。一致回路トランジスタ
208および209のゲート電位は、読み出しワードラ
インR[m−1]からのものであり、これは、書き込み
ワードラインWmの直前のメモリセルからのものであ
る。(「前」とは、読み出しポインタシフトレジスタお
よび書き込みポインタシフトレジスタがワードラインを
活動化する順に関していう。)従って、読み出しポイン
タが読み出しラインR[m−1]まで進むと、高電位が
読み出しワードラインR[m−1]に現れ、トランジス
タ208および209を導通させる。207もまた導通
しているため、電流は一致回路ビットライン213(F
LGBUS)を通じてVDDからフラグセンス増幅器21
5へ流れる。逆に、トランジスタ210は導通していな
いため、ビットライン214(バーFLGBUS)を通
じて電流は流れない。この電流の差によって、相対的に
小さい差動電圧が一致回路ビットライン213、214
に現れる。これは一般的にVSSより約100〜300
ミリボルト上である。この差動電圧はセンス増幅器21
5によってセンスされ、バーO出力およびライン216
上に負方向遷移(高から低へ)を引き起こす。
は、トランジスタ207〜210およびインバータ21
1からなる一致回路は1行のメモリセルをルックアヘッ
ドし、読み出しポインタの現位置を書き込みポインタの
現位置と比較することがわかる。一致した場合、読み出
しポインタが、書き込みポインタ(m)の行の隣の行
(m−1)に進んだことを示しており、メモリは「エン
プティ」であるとみなされる。その結果ライン216が
ハイ(高電位)からロー(低電位)に遷移し、この遷移
は出力ラッチ回路217に伝導し、エンプティフラグE
Fをセットする。一致しない場合、ライン216は高電
位状態のままであり、エンプティフラグEFはセットさ
れない。
り、本発明を実施するために使用可能である。しかし、
図示した回路は、非同期回路を高電位レベルと低電位レ
ベルの間の中間状態にハングさせる可能性のある準安定
状態に対する高度の保護を提供する。この目的のため、
フラグセンス増幅器215からの出力(バーO)がエッ
ジ感応ラッチ218のデータ(D)入力に送られる。ラ
ッチ218は、RS入力に加えられる書き込みクロック
WCKによって非同期的にリセット(Q=0)される。
ラッチ218は、読み出しクロックRCKの立ち上がり
エッジによってクロックされ、書き込みクロックWCK
がハイである間リセットされる。このラッチの出力はS
Rラッチ(219)をセットする。書き込みクロックの
立ち下がりエッジがラッチ219をリセットする。セッ
トされたエンプティフラグは、読み出しクロックを禁止
し、読み出しクロックがラッチ218をクロックするこ
とを防ぐ。非同期書き込みは、センス増幅器215がオ
ンになりラッチへの新たなデータが216上に設定され
るまではエンプティフラグラッチ219をリセットしな
い。従って、ラッチ218は準安定状態へとクロックさ
れない。
図3に示す。これは、差動電流モードセンシング方式を
実現したものである。電流センス増幅器デバイスMN
1、MN2およびMP1、MP2はMP3によってスイ
ッチされる高利得再生増幅器を形成する。デバイス対M
N1−MN3およびMN2−MN4の縦続接続は、フラ
グバスの高キャパシタンス電流入力ノードからの軽負荷
ノードN1およびN2をバッファリングする。ポインタ
とワードラインの一致によってFLGBUSに電流が生
成され、一方、不一致によって電流はバーFLGBUS
にシフトする。エンプティフラグの状態を判定するた
め、書き込みポインタの移動中、または、読み出しワー
ドラインの移動中は、センス増幅器クロックオン信号
(SAON)はハイに保持される。センス増幅器出力
(バーO)は、センス増幅器がオフである間はハイであ
る。読み出しワードラインは、読み出しクロック(RC
K)がローであるときのみアクティブであることに注意
する。RCKがハイであるとき、SAONはハイであ
り、一致回路は評価されない。SAONは、FLGBU
SまたはバーFLGBUSが安定状態に到達するまでは
ハイに保持される。それから、SAONの立ち下がりエ
ッジがセンス増幅器をオンにする。
ンス増幅器の使用によって、大きい容量性負荷が一致回
路ビットラインFLGBUS(213)およびバーFL
GBUS(214)上に存在する場合に高速動作が実現
される。しかし、センス増幅器の使用は本発明に関する
限り任意である。さらに、センス増幅器が使用される場
合、必ずしも上記のような平衡入力型である必要はな
い。すなわち、当業者に周知の単一端型のセンス増幅器
も使用可能である。この場合、ただ1つの一致回路ビッ
トライン(例えばFLGBUS)を使用すればよい。図
2の一致回路は、大きい容量性負荷を示すビットライン
で高速動作をするのに有用であるが、他の設計も可能で
ある。例えば、単一端設計が、伝送ゲート回路を使用し
て実現される。この場合、Nチャネルトランジスタは、
一方のソース/ドレイン領域が書き込みポインタ生成器
に(例えばライン206を通じて)接続され、他方のソ
ース/ドレイン領域は、センス増幅器なしで直接ラッチ
回路(例えば217)を駆動するドライバの入力に接続
される。そして、nチャネルトランジスタのゲートは、
比較される読み出しワードライン(例えばR[m−
1])に接続される。pチャネルトランジスタは、ソー
ス/ドレイン領域がnチャネルトランジスタのソース/
ドレイン領域に接続されるが、pチャネルトランジスタ
のゲートは、同じく比較される読み出しワードラインに
接続された入力を有するインバータの出力によって駆動
される。さらに他の一致回路設計も可能である。
る場合に本発明を説明するものであるが、フルフラグも
同様にして生成される。この場合、読み出しポインタ位
置もまた、図2と同等の一致回路を使用して書き込みポ
インタ位置と比較される。しかし、1行ルックアヘッド
は、書き込みワードラインを、(前進方向で)次の読み
出しポインタの位置と比較することによって実行され
る。すなわち、208−209に相当する2つの一致回
路トランジスタのゲートは、書き込みワードライン(例
えばW[m−1])に接続される。207に相当する一
致回路トランジスタのゲートは、前進方向で次に続く読
み出しワードラインを活動化する読み出しポインタ位置
(例えばR[m])によって活動化されるように接続さ
れる。次に、一致は、書き込みポインタが読み出しポイ
ンタによって選択された行の隣の行のメモリセルに進ん
でおり、従ってFIFOがフルであることを示してい
る。上記のように、他のフラグ(半フルなど)は複数行
をルックアヘッドすることによってセットすることが可
能である。実際、どこで比較をするかを選択することが
できるようにプログラマブル回路を含めることができ
る。その場合、一方のポインタが、他方のポインタによ
って活動化された行より進んでいる行数が、プログラマ
ブルステータスフラグを生成するように選択することが
できる。
ンス増幅器およびフラグ生成回路におけるパワー散逸を
最小にするためにパルス化することができる。この場
合、ワードラインは、ルックアヘッド一致を容易にする
ためにラッチすることができる。ワードラインが前進す
ると、非同期ラッチが現ワードライン位置をトラップ
し、前のワードラインラッチをリセットする。
1、202、203など)はさまざまな設計が可能であ
る。デュアルポートメモリを図1および図2に示した
が、一般的に、周知の技術に従い、セルへのアクセスト
ランジスタを追加することによって、ポートの追加も可
能である。この場合、ここで使用する「マルチポート」
メモリという用語は複数のポートを通じてアクセスされ
るメモリアレイを含む。さらに、上記のマルチポートメ
モリ設計は、セルの各ポートにアクセスするために空間
的に分離したワードライン(例えばRm,Wm)を利用
している。しかし、その代わりに、マルチポートメモリ
の機能を実行するために単一のワードラインを時間多重
化することも可能である。例えば、周知の調停回路によ
って、シングルポートメモリアレイがデュアルポート設
計として機能することが可能である(例えば、米国特許
第4,620,118号「自動非同期コンテンション解
決機能を有するデュアルポートアクセス回路」参照)。
本発明は、このような時間多重化マルチポートメモリ設
計とともに実施することも可能である。この場合、「読
み出しワードライン」および「書き込みワードライン」
という用語は、ワードラインがセルへのアクセス作用を
している時間をいう。
る。すなわち、メモリセルの行は、ワードラインによっ
てアクセスされる2つ(以上)のセルを含むことが可能
である。しかし、そのセルのうちの1つのみが、読み出
しまたは書き込みの動作を実行するために列マルチプレ
クサ(多重化器)によって選択される。これによって、
例えば特定用途向け集積回路(ASIC)で本発明を実
施する際に便利な、コンパクトで規則的なレイアウトが
可能となる。しかし、本発明は、メモリアレイとは別の
集積回路上に存在するポインタ生成器とともに実施する
ことも可能である。さらに、ポインタ生成器を実現する
ためにシフトレジスタを使用したが、他の方式(例えば
アドレスデコーダなど)も、本発明を実施する際にポイ
ンタを生成するために使用可能である。上記の実施例へ
のさらに他の変形も可能である。
ウンタを使用することなく、選択した読み出し/書き込
みワードラインを活動化することによって、読み出し/
書き込み動作のためにアクセスされるマルチポートメモ
リを有する先入れ先出しメモリが実現される。
図である。
センス増幅器の図である。
Claims (8)
- 【請求項1】 読み出し動作を実行する際に読み出しポ
インタ生成器(101)によって活動化される読み出し
ワードラインによってアクセスされ、書き込み動作を実
行する際に書き込みポインタ生成器(107)によって
活動化される書き込みワードラインによってアクセスさ
れる行に配列されたメモリセルのアレイ(100)と、 一方のポインタ生成器によって順次活動化されそれぞれ
一方のポインタ生成器によって生成されたポインタが他
方のポインタ生成器によって生成されたポインタから与
えられた行数内に進んでいるかどうかを決定する複数の
一致回路(207〜210、211)を有し、メモリに
書き込まれたデータの量が完全に読み出されていないこ
とを示す少なくとも1つのフラグを生成する手段とから
なる先入れ先出しメモリを有する回路。 - 【請求項2】 一致回路のうちの1つが与えられた位置
(R[m−1])の読み出しワードラインによって活動
化され、次に続く位置(Rm)の書き込みポインタ生成
器の状態を判定することにより、前記少なくとも1つの
フラグがエンプティフラグとなることを特徴とする請求
項1の回路。 - 【請求項3】 一致回路のうちの1つが与えられた位置
の書き込みワードラインによって活動化され、次に続く
位置の読み出しポインタ生成器の状態を判定することに
より、前記少なくとも1つのフラグがフルフラグとなる
ことを特徴とする請求項1の回路。 - 【請求項4】 前記メモリセルはマルチポートセルであ
り、読み出しポインタ生成器によって活動化されるワー
ドラインがマルチポートセルの第1ポートに接続され、
書き込みポインタ生成器によって活動化されるワードラ
インがマルチポートセルの第2ポートに接続されたこと
を特徴とする請求項1の回路。 - 【請求項5】 一致回路がそれぞれ、差動センス増幅器
(215)に接続されたビットライン(FLGBUS)
および相補ビットライン(バーFLGBUS)に接続さ
れたことを特徴とする請求項1の回路。 - 【請求項6】 一致回路がそれぞれ、 第1のソース/ドレイン電極が前記ビットラインおよび
前記相補ビットラインにそれぞれ接続された第1および
第2のトランジスタ(207、210)と、 第1のソース/ドレイン電極が前記第1および第2のト
ランジスタの第2のソース/ドレイン電極にそれぞれ接
続され、第2のソース/ドレイン電極が電源導体
(VDD)に接続された第3および第4のトランジスタ
(208、209)とを有し、 前記第1および第2のトランジスタのゲート電極が前記
読み出しポインタ生成器および書き込みポインタ生成器
のうちの一方に接続され、前記第3および第4のトラン
ジスタのゲート電極が前記読み出しポインタ生成器およ
び書き込みポインタ生成器のうちの他方に接続されたこ
とを特徴とする請求項5の回路。 - 【請求項7】 前記読み出しポインタ生成器が前記メモ
リセルアレイと同一の集積回路上に存在するシフトレジ
スタであることを特徴とする請求項1の回路。 - 【請求項8】 前記書き込みポインタ生成器が前記メモ
リセルアレイと同一の集積回路上に存在するシフトレジ
スタ(204)であることを特徴とする請求項1の回
路。
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