JPH06259956A

JPH06259956A - 先入れ先出しメモリを有する回路

Info

Publication number: JPH06259956A
Application number: JP6035219A
Authority: JP
Inventors: Larry R Fenstermaker; レイフェンスターメイカーラリー; Kevin J O'connor; ジョンオーコナーケビン
Original assignee: American Telephone and Telegraph Co Inc
Current assignee: AT&T Corp
Priority date: 1993-02-10
Filing date: 1994-02-09
Publication date: 1994-09-16
Anticipated expiration: 2015-01-31
Also published as: US5345419A; JP2000082282A; JP3004525B2

Abstract

(57)【要約】【目的】カウンタなしで、読み出し／書き込み動作の
ためにアクセスされるマルチポートメモリを有する先入
れ先出しメモリ（ＦＩＦＯ）を実現する。【構成】ＦＩＦＯは、読み出し動作を実行する際に読
み出しポインタ生成器１０１によって活動化される読み
出しワードラインによってアクセスされ、書き込み動作
を実行する際に書き込みポインタ生成器１０７によって
活動化される書き込みワードラインによってアクセスさ
れる行に配列されたメモリセルのアレイ１００と、一方
のポインタ生成器によって順次活動化されそれぞれ一方
のポインタ生成器によって生成されたポインタが他方の
ポインタ生成器によって生成されたポインタから与えら
れた行数内に進んでいるかどうかを決定する複数の一致
回路２０７〜２１０、２１１を有しメモリに書き込まれ
たデータの量が完全に読み出されていないことを示す少
なくとも１つのフラグを生成する手段とからなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、先入れ先出しメモリ
（ＦＩＦＯ）を有する集積回路に関する。

【０００２】

【従来の技術】先入れ先出しメモリ（ＦＩＦＯ）は、Ｆ
ＩＦＯに書き込むデバイスとＦＩＦＯから読み出すデバ
イスの間の通信を容易にするためにシステムで通常使用
される。これらのデバイスは互いに非同期に動作するこ
とも多く、その場合ＦＩＦＯはそれらの間のバッファメ
モリを提供する。（しかし、同期システムもＦＩＦＯを
使用することがある。）多くの場合、ＦＩＦＯメモリを
実現するためにはデュアルポートメモリアレイが使用さ
れる。この場合、第１のポートは読み出しポートとして
使用され、第２のポートは書き込みポートとして使用さ
れる。これにより、別々のメモリ位置で読み書きを同時
に行うことが可能となる。（しかし、シングルポートメ
モリを使用した設計も知られている。）いくつかの物理
的構成が可能であるが、例示のためのＦＩＦＯメモリア
レイは、それぞれ一意的なアドレスによって指定される
一連の隣接するメモリセルとみなすことができる。書き
込み動作は最初のメモリ位置から始まり、最終位置に到
達するまで、すべての隣接するメモリ位置を通って順に
進む。その後、書き込み動作は再び最初の位置から開始
し、これによって、メモリアレイを通って反復的に巡回
する。同様に、読み出し動作はメモリアレイを通って反
復的に巡回する。

【０００３】しかし、読み出し動作は、現在のサイクル
で書き込まれた位置よりも進んではならない。さもない
と、（前のサイクルの）古いデータが読み出されてしま
う。よく言われているように、書き込み「ポインタ」が
現在書き込みのために選択しているメモリ位置をマーク
し、読み出し「ポインタ」が、現在読み出しのために選
択しているメモリ位置をマークする。ポインタを生成す
る（すなわち、メモリ位置を選択する）何らかの方法が
備えられなければならず、かつ、少なくとも読み出しポ
インタが書き込みポインタより進まないことを保証する
範囲で、ポインタを追跡するための何らかの方法が備え
られなければならない。この目的のために、両方のポイ
ンタが同一のメモリ位置に進んだときに「フラグ」が通
常生成される。「フル(full)」フラグは、書き込みポイ
ンタが読み出しポインタをまる１周追い越したことを示
す。この場合、ＦＩＦＯに書き込みをするマイクロプロ
セッサまたはその他の回路は、ＦＩＦＯが読み出される
まで動作を停止するよう命令される。同様に、「エンプ
ティ(empty)」フラグは、読み出しポインタが書き込み
ポインタと同じ位置（または隣接する位置）まで進んだ
ことを示し、従って、ＦＩＦＯに以前に格納されたすべ
ての情報が読み出されたことを示す。この場合、ＦＩＦ
Ｏから読み出しをするマイクロプロセッサまたはその他
の回路は、さらに情報がＦＩＦＯに書き込まれるまで停
止するよう命令され、これによって、古い情報が誤って
現在の情報として読み出されることを防止する。さまざ
まな制御目的のために、部分的フル（例えば、半フル）
フラグを生成することも知られている。

【０００４】

【発明が解決しようとする課題】従来の「先入れ先出
し」（ＦＩＦＯ）メモリアーキテクチャには、読み出し
アドレスおよび書き込みアドレスを生成するために、デ
ュアルポートメモリブロックとは別のカウンタを必要と
するものがある。これらのアドレスは、デュアルポート
メモリ内の特定のワードをアクセスするためにデコード
され、フルフラグおよびエンプティフラグを生成するた
めに比較される。しかし、従来のアドレス生成器および
フラグ生成器はメモリブロック内に組み込まれていない
ので、異なるサイズのＦＩＦＯに対してそれぞれ別個の
レイアウトを必要とし、性能および設計サイクル時間に
悪い効果を及ぼしている。もう１つの既知のタイプのＦ
ＩＦＯメモリアーキテクチャは、読み出しアドレスおよ
び書き込みアドレスを整列させるためにシフトレジスタ
を使用する。現在のアドレスを示すために、いずれかの
シフトレジスタで「１」を前進させる。（このような設
計については、例えば、米国特許第４，５３５，４２７
号参照。）この方式では、読み出し側および書き込み側
のシフトレジスタの各ビットは、デュアルポートメモリ
からの別々のワードラインにアクセスする。しかし、従
来技術は、フルフラグおよびエンプティフラグを生成す
るためにいまだにカウンタの使用を必要とする。

【０００５】

【課題を解決するための手段】本発明によれば、選択し
た読み出し／書き込みワードラインを活動化することに
よって、読み出し／書き込み動作のためにアクセスされ
るマルチポートメモリを有する先入れ先出しメモリが実
現される。「フル」フラグおよび「エンプティ」フラグ
を生成するために、活動化された読み出しワードライン
および書き込みワードラインのアドレスを定義する「ポ
インタ」を、一致回路のアレイによって比較する。好ま
しい実施例では、ワードラインアドレスは読み出しシフ
トレジスタおよび書き込みシフトレジスタによって生成
される。

【０００６】

【実施例】以下の詳細な説明は、ステータスフラグを生
成するための「一致回路」のアレイを有する先入れ先出
しメモリ（ＦＩＦＯ）に関する。本発明の技術は、アク
ティブなワードラインを現在の読み出しポインタ値およ
び書き込みポインタ値と比較することによってステータ
スフラグを生成する。エンプティフラグは、１行ルック
アヘッドによってアクティブな読み出しワードラインを
書き込みポインタと比較することにより生成することが
できる。一致は、読み出しポインタが書き込みポインタ
に追いついたことを示しており、エンプティフラグをセ
ットする。同様に、フルフラグは、１行ルックアヘッド
によってアクティブな書き込みワードラインを読み出し
ポインタと比較することによって生成することができ
る。一致は、書き込みポインタが読み出しポインタに追
いついたことを示しており、フルフラグをセットする。
他のさまざまな条件（例えば、半フルなど）を示す他の
フラグも、複数行のルックアヘッドによって生成するこ
とができる。本願で使用する「ポインタ生成器」という
用語は、ワードラインを順次活動化する手段を意味す
る。実施例では、読み出しワードラインおよび書き込み
ワードラインの各セットに対してシフトレジスタがポイ
ンタ生成器として使用される。「ポインタ」という用語
は、ポインタ生成器によって活動化されているワードラ
インの位置を意味する。

【０００７】図１に、本発明を利用したＦＩＦＯの例を
図示しているが、他の設計も可能である。デュアルポー
トメモリアレイ（１００）は、Ｎワードのメモリを有
し、各ワードはＺビットを含む。この目的のため、メモ
リはＮ行のメモリセル（０からＮ−１まで）に配列さ
れ、Ｚ個の列を有する。アレイ１００は、読み出しポイ
ンタシフトレジスタ１０１によって「読み出し」ワード
ラインを選択することにより読み出し動作のためにアク
セスされる。シフトレジスタ１０１は、行０から行Ｎ−
１へアレイを一方向に進む単一の「１」のビットを有す
る。この「１」ビットは、終点（行Ｎ−１）に到達した
後、アレイの始点（行０）に巡回する。同様に、アレイ
１００は、「書き込み」ワードラインを選択することに
よって書き込み動作のためにアクセスされる。書き込み
ポインタシフトレジスタ１０７は、同様に行０から行Ｎ
−１へアレイで「１」ビットを進め、次のサイクルで行
０に戻ることによって、所与の書き込みワードラインを
選択する。ＦＩＦＯの読み出しポインタシフトレジスタ
および書き込みポインタシフトレジスタは、例えば前掲
の米国特許第４，５３５，４２７号に記載のもののよう
な従来の技術に従って実現可能である。しかし、例えば
双方向シフトレジスタを実現する場合などには、他のシ
フトレジスタ設計も可能である。選択したセルへの書き
込みのための情報は、入力ラッチ１０５から供給され
る。選択したセルから読み出される情報はセンス増幅器
・ラッチ１０６によってセンスされラッチされる。書き
込み動作は書き込み制御ロジック１０９によって制御さ
れ、読み出し動作は読み出し制御ロジック１０３によっ
て制御される。

【０００８】本発明は、選択したワードラインの電位状
態を判定する技術によってフルフラグ一致回路１０２お
よびエンプティフラグ一致回路１０８を実現する。これ
によって本発明は、少なくともこれらの関数を実行する
ためには、従来技術に必要とされるようなカウンタの使
用を回避する。フルフラグは手段１０４によってセンス
およびラッチされ、同様にエンプティフラグは手段１１
０によってセンスおよびラッチされる。

【０００９】図２に、本発明の回路実施例を示すが、他
の実施例も可能である。本実施例は「エンプティ」フラ
グを実現する。同様の回路（後述）が「フル」フラグを
実現するために使用することができる。メモリアレイ２
００は、読み出しワードライン（例えばＲ０〜Ｒ［Ｎ−
１］）および書き込みワードライン（例えばＷ０〜Ｗ
［Ｎ−１］）を通じてアクセスされるメモリセル（例え
ば２０１、２０２、２０３）を有するデュアルポートア
レイである。読み出しワードラインが活動化されると、
データがメモリアレイの行に沿ってセルから読み出さ
れ、センス増幅器へ送られる。データは、ラッチされ、
ＤＡＴＡＯＵＴライン（図１）を通じて外部回路へ供
給することも可能である。書き込みワードラインが活動
化されると、データは入力回路から行に沿ってセルに書
き込まれる。これはラッチを含むことも可能である（図
１）。これらの目的のため、データは、ビットライン
（説明を簡単にするため図示せず）を通じてアレイで読
み書きされる。

【００１０】本発明では、ワードラインは、ワードライ
ン電位が高い（例えばほぼＶ_DD）ときに読み出しおよび
書き込みの動作のために活動化され、ワードライン電位
が低い（例えばほぼＶ_SS）時に非活動化される。これ
は、ｎチャネルアクセストランジスタが読み出しおよび
書き込みの両方のワードラインに使用される場合であ
る。その理由は、このトランジスタは高ゲート電位で導
通するためである。しかし、本発明の技術とともに他の
マルチポートセル設計も使用可能である。例えば、米国
特許第４，６６０，１７７号では、ｎチャネルトランジ
スタによってあるポートにアクセスし、ｐチャネルトラ
ンジスタが他のポートへのアクセスのために使用され
る。この場合、ｐチャネルトランジスタは、対応するワ
ードライン電位が低いときにセルにアクセスするように
導通し、電位が高いときには導通しない。

【００１１】図２の実施例で、書き込みワードライン
は、単一のビット（例えば「１」のビット）によって順
次活動化され、書き込みポインタシフトレジスタ２０４
を巡回する。「１」ビットは、ビット位置Ｗ［０］から
出発し、ビット位置Ｗ［Ｎ−１］まで進み、そこでライ
ン２０５を通じて最初のビット位置へ巡回する。シフト
レジスタ２０４はクロック（図示せず）によって制御す
ることができる。例えば、２つのクロック位相が使用さ
れる。高位相で、シフトレジスタは進められ、低位相中
に、選択したワードラインが活動化される。同様に、読
み出しワードラインは、読み出しポインタシフトレジス
タ（図１）を巡回する単一のビットによって順次活動化
される。これらの読み出しポインタおよび書き込みポイ
ンタの「１」ビットが巡回するにつれて、「読み出し／
書き込み一致回路」の一部を順次活動化する。この回路
は、一致回路のアレイからなり、１つの一致回路は各読
み出し／書き込みワードラインの対に対応する。一致回
路はそれぞれ単一の入力（例えばライン２０６）を有
し、その入力が高電位状態かそれとも低電位状態かを判
定する。本実施例では、各一致回路は所望のワードライ
ン（例えばＲ［ｍ−１］）によって活動化され、そのワ
ードラインは対応するポインタ生成器（例えば、読み出
しポインタ生成器）によって活動化される。図示のよう
に、一致回路の入力は書き込みポインタ生成器のある位
置に直接接続されている。しかし、他の設計も可能であ
り、例えば、一致回路はポインタ生成器のある位置によ
って直接活動化され、その一致回路の入力が所望のワー
ドラインに接続されることも可能である。

【００１２】説明のため、「１」ビットが書き込みポイ
ンタシフトレジスタ２０４のビット位置Ｗ［ｍ］にあ
り、高電位が導体２０６に現れているとする。導体２０
６のこの高電位はトランジスタ２０７の導通を引き起こ
し、インバータ２１１は、トランジスタ２１０のゲート
に低電位を生じ、その導通を妨げる。２０６上の高電位
はまた、バッファ２１２を通じて、書き込みワードライ
ンＷｍ上に高電位を生じさせる。一致回路トランジスタ
２０８および２０９のゲート電位は、読み出しワードラ
インＲ［ｍ−１］からのものであり、これは、書き込み
ワードラインＷｍの直前のメモリセルからのものであ
る。（「前」とは、読み出しポインタシフトレジスタお
よび書き込みポインタシフトレジスタがワードラインを
活動化する順に関していう。）従って、読み出しポイン
タが読み出しラインＲ［ｍ−１］まで進むと、高電位が
読み出しワードラインＲ［ｍ−１］に現れ、トランジス
タ２０８および２０９を導通させる。２０７もまた導通
しているため、電流は一致回路ビットライン２１３（Ｆ
ＬＧＢＵＳ）を通じてＶ_DDからフラグセンス増幅器２１
５へ流れる。逆に、トランジスタ２１０は導通していな
いため、ビットライン２１４（バーＦＬＧＢＵＳ）を通
じて電流は流れない。この電流の差によって、相対的に
小さい差動電圧が一致回路ビットライン２１３、２１４
に現れる。これは一般的にＶＳＳより約１００〜３００
ミリボルト上である。この差動電圧はセンス増幅器２１
５によってセンスされ、バーＯ出力およびライン２１６
上に負方向遷移（高から低へ）を引き起こす。

【００１３】このように、読み出しポインタに関して
は、トランジスタ２０７〜２１０およびインバータ２１
１からなる一致回路は１行のメモリセルをルックアヘッ
ドし、読み出しポインタの現位置を書き込みポインタの
現位置と比較することがわかる。一致した場合、読み出
しポインタが、書き込みポインタ（ｍ）の行の隣の行
（ｍ−１）に進んだことを示しており、メモリは「エン
プティ」であるとみなされる。その結果ライン２１６が
ハイ（高電位）からロー（低電位）に遷移し、この遷移
は出力ラッチ回路２１７に伝導し、エンプティフラグＥ
Ｆをセットする。一致しない場合、ライン２１６は高電
位状態のままであり、エンプティフラグＥＦはセットさ
れない。

【００１４】さまざまな形式のラッチ回路が周知であ
り、本発明を実施するために使用可能である。しかし、
図示した回路は、非同期回路を高電位レベルと低電位レ
ベルの間の中間状態にハングさせる可能性のある準安定
状態に対する高度の保護を提供する。この目的のため、
フラグセンス増幅器２１５からの出力（バーＯ）がエッ
ジ感応ラッチ２１８のデータ（Ｄ）入力に送られる。ラ
ッチ２１８は、ＲＳ入力に加えられる書き込みクロック
ＷＣＫによって非同期的にリセット（Ｑ＝０）される。
ラッチ２１８は、読み出しクロックＲＣＫの立ち上がり
エッジによってクロックされ、書き込みクロックＷＣＫ
がハイである間リセットされる。このラッチの出力はＳ
Ｒラッチ（２１９）をセットする。書き込みクロックの
立ち下がりエッジがラッチ２１９をリセットする。セッ
トされたエンプティフラグは、読み出しクロックを禁止
し、読み出しクロックがラッチ２１８をクロックするこ
とを防ぐ。非同期書き込みは、センス増幅器２１５がオ
ンになりラッチへの新たなデータが２１６上に設定され
るまではエンプティフラグラッチ２１９をリセットしな
い。従って、ラッチ２１８は準安定状態へとクロックさ
れない。

【００１５】現在好ましい形式のセンス増幅器の１つを
図３に示す。これは、差動電流モードセンシング方式を
実現したものである。電流センス増幅器デバイスＭＮ
１、ＭＮ２およびＭＰ１、ＭＰ２はＭＰ３によってスイ
ッチされる高利得再生増幅器を形成する。デバイス対Ｍ
Ｎ１−ＭＮ３およびＭＮ２−ＭＮ４の縦続接続は、フラ
グバスの高キャパシタンス電流入力ノードからの軽負荷
ノードＮ１およびＮ２をバッファリングする。ポインタ
とワードラインの一致によってＦＬＧＢＵＳに電流が生
成され、一方、不一致によって電流はバーＦＬＧＢＵＳ
にシフトする。エンプティフラグの状態を判定するた
め、書き込みポインタの移動中、または、読み出しワー
ドラインの移動中は、センス増幅器クロックオン信号
（ＳＡＯＮ）はハイに保持される。センス増幅器出力
（バーＯ）は、センス増幅器がオフである間はハイであ
る。読み出しワードラインは、読み出しクロック（ＲＣ
Ｋ）がローであるときのみアクティブであることに注意
する。ＲＣＫがハイであるとき、ＳＡＯＮはハイであ
り、一致回路は評価されない。ＳＡＯＮは、ＦＬＧＢＵ
ＳまたはバーＦＬＧＢＵＳが安定状態に到達するまでは
ハイに保持される。それから、ＳＡＯＮの立ち下がりエ
ッジがセンス増幅器をオンにする。

【００１６】上記の実施例のような、差動電流モードセ
ンス増幅器の使用によって、大きい容量性負荷が一致回
路ビットラインＦＬＧＢＵＳ（２１３）およびバーＦＬ
ＧＢＵＳ（２１４）上に存在する場合に高速動作が実現
される。しかし、センス増幅器の使用は本発明に関する
限り任意である。さらに、センス増幅器が使用される場
合、必ずしも上記のような平衡入力型である必要はな
い。すなわち、当業者に周知の単一端型のセンス増幅器
も使用可能である。この場合、ただ１つの一致回路ビッ
トライン（例えばＦＬＧＢＵＳ）を使用すればよい。図
２の一致回路は、大きい容量性負荷を示すビットライン
で高速動作をするのに有用であるが、他の設計も可能で
ある。例えば、単一端設計が、伝送ゲート回路を使用し
て実現される。この場合、Ｎチャネルトランジスタは、
一方のソース／ドレイン領域が書き込みポインタ生成器
に（例えばライン２０６を通じて）接続され、他方のソ
ース／ドレイン領域は、センス増幅器なしで直接ラッチ
回路（例えば２１７）を駆動するドライバの入力に接続
される。そして、ｎチャネルトランジスタのゲートは、
比較される読み出しワードライン（例えばＲ［ｍ−
１］）に接続される。ｐチャネルトランジスタは、ソー
ス／ドレイン領域がｎチャネルトランジスタのソース／
ドレイン領域に接続されるが、ｐチャネルトランジスタ
のゲートは、同じく比較される読み出しワードラインに
接続された入力を有するインバータの出力によって駆動
される。さらに他の一致回路設計も可能である。

【００１７】上記の実施例はエンプティフラグを生成す
る場合に本発明を説明するものであるが、フルフラグも
同様にして生成される。この場合、読み出しポインタ位
置もまた、図２と同等の一致回路を使用して書き込みポ
インタ位置と比較される。しかし、１行ルックアヘッド
は、書き込みワードラインを、（前進方向で）次の読み
出しポインタの位置と比較することによって実行され
る。すなわち、２０８−２０９に相当する２つの一致回
路トランジスタのゲートは、書き込みワードライン（例
えばＷ［ｍ−１］）に接続される。２０７に相当する一
致回路トランジスタのゲートは、前進方向で次に続く読
み出しワードラインを活動化する読み出しポインタ位置
（例えばＲ［ｍ］）によって活動化されるように接続さ
れる。次に、一致は、書き込みポインタが読み出しポイ
ンタによって選択された行の隣の行のメモリセルに進ん
でおり、従ってＦＩＦＯがフルであることを示してい
る。上記のように、他のフラグ（半フルなど）は複数行
をルックアヘッドすることによってセットすることが可
能である。実際、どこで比較をするかを選択することが
できるようにプログラマブル回路を含めることができ
る。その場合、一方のポインタが、他方のポインタによ
って活動化された行より進んでいる行数が、プログラマ
ブルステータスフラグを生成するように選択することが
できる。

【００１８】必要であれば、ワードラインは、データセ
ンス増幅器およびフラグ生成回路におけるパワー散逸を
最小にするためにパルス化することができる。この場
合、ワードラインは、ルックアヘッド一致を容易にする
ためにラッチすることができる。ワードラインが前進す
ると、非同期ラッチが現ワードライン位置をトラップ
し、前のワードラインラッチをリセットする。

【００１９】本発明を実施する際に、メモリセル（２０
１、２０２、２０３など）はさまざまな設計が可能であ
る。デュアルポートメモリを図１および図２に示した
が、一般的に、周知の技術に従い、セルへのアクセスト
ランジスタを追加することによって、ポートの追加も可
能である。この場合、ここで使用する「マルチポート」
メモリという用語は複数のポートを通じてアクセスされ
るメモリアレイを含む。さらに、上記のマルチポートメ
モリ設計は、セルの各ポートにアクセスするために空間
的に分離したワードライン（例えばＲｍ，Ｗｍ）を利用
している。しかし、その代わりに、マルチポートメモリ
の機能を実行するために単一のワードラインを時間多重
化することも可能である。例えば、周知の調停回路によ
って、シングルポートメモリアレイがデュアルポート設
計として機能することが可能である（例えば、米国特許
第４，６２０，１１８号「自動非同期コンテンション解
決機能を有するデュアルポートアクセス回路」参照）。
本発明は、このような時間多重化マルチポートメモリ設
計とともに実施することも可能である。この場合、「読
み出しワードライン」および「書き込みワードライン」
という用語は、ワードラインがセルへのアクセス作用を
している時間をいう。

【００２０】列多重化も本発明とともに使用可能であ
る。すなわち、メモリセルの行は、ワードラインによっ
てアクセスされる２つ（以上）のセルを含むことが可能
である。しかし、そのセルのうちの１つのみが、読み出
しまたは書き込みの動作を実行するために列マルチプレ
クサ（多重化器）によって選択される。これによって、
例えば特定用途向け集積回路（ＡＳＩＣ）で本発明を実
施する際に便利な、コンパクトで規則的なレイアウトが
可能となる。しかし、本発明は、メモリアレイとは別の
集積回路上に存在するポインタ生成器とともに実施する
ことも可能である。さらに、ポインタ生成器を実現する
ためにシフトレジスタを使用したが、他の方式（例えば
アドレスデコーダなど）も、本発明を実施する際にポイ
ンタを生成するために使用可能である。上記の実施例へ
のさらに他の変形も可能である。

【００２１】

【発明の効果】以上述べたごとく、本発明によれば、カ
ウンタを使用することなく、選択した読み出し／書き込
みワードラインを活動化することによって、読み出し／
書き込み動作のためにアクセスされるマルチポートメモ
リを有する先入れ先出しメモリが実現される。

【図面の簡単な説明】

【図１】本発明を利用した例示的なＦＩＦＯのブロック
図である。

【図２】本発明の実施例の図である。

【図３】本発明とともに使用可能な例示的な電流モード
センス増幅器の図である。

【符号の説明】

１００デュアルポートメモリアレイ１０１読み出しポインタシフトレジスタ１０２フルフラグ一致回路１０３読み出し制御ロジック１０５入力ラッチ１０６センス増幅器・ラッチ１０７書き込みポインタシフトレジスタ１０８エンプティフラグ一致回路１０９書き込み制御ロジック２００メモリアレイ２０１メモリセル２０２メモリセル２０３メモリセル２０４書き込みポインタシフトレジスタ２１１インバータ２１５フラグセンス増幅器２１７出力ラッチ回路２１８エッジ感応ラッチ２１９ＳＲラッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者ラリーレイフェンスターメイカーアメリカ合衆国、18064 ペンシルベニア、ノースアンプトンカウンティ、ナザレス、メイヤーロード 356 (72)発明者ケビンジョンオーコナーアメリカ合衆国、08833 ニュージャージー、ハンタードンカウンティ、レボノン、クリスタルドライブ１

Claims

【特許請求の範囲】

【請求項１】読み出し動作を実行する際に読み出しポ
インタ生成器（１０１）によって活動化される読み出し
ワードラインによってアクセスされ、書き込み動作を実
行する際に書き込みポインタ生成器（１０７）によって
活動化される書き込みワードラインによってアクセスさ
れる行に配列されたメモリセルのアレイ（１００）と、一方のポインタ生成器によって順次活動化されそれぞれ
一方のポインタ生成器によって生成されたポインタが他
方のポインタ生成器によって生成されたポインタから与
えられた行数内に進んでいるかどうかを決定する複数の
一致回路（２０７〜２１０、２１１）を有し、メモリに
書き込まれたデータの量が完全に読み出されていないこ
とを示す少なくとも１つのフラグを生成する手段とから
なる先入れ先出しメモリを有する回路。
【請求項２】一致回路のうちの１つが与えられた位置
（Ｒ［ｍ−１］）の読み出しワードラインによって活動
化され、次に続く位置（Ｒｍ）の書き込みポインタ生成
器の状態を判定することにより、前記少なくとも１つの
フラグがエンプティフラグとなることを特徴とする請求
項１の回路。
【請求項３】一致回路のうちの１つが与えられた位置
の書き込みワードラインによって活動化され、次に続く
位置の読み出しポインタ生成器の状態を判定することに
より、前記少なくとも１つのフラグがフルフラグとなる
ことを特徴とする請求項１の回路。
【請求項４】前記メモリセルはマルチポートセルであ
り、読み出しポインタ生成器によって活動化されるワー
ドラインがマルチポートセルの第１ポートに接続され、
書き込みポインタ生成器によって活動化されるワードラ
インがマルチポートセルの第２ポートに接続されたこと
を特徴とする請求項１の回路。
【請求項５】一致回路がそれぞれ、差動センス増幅器
（２１５）に接続されたビットライン（ＦＬＧＢＵＳ）
および相補ビットライン（バーＦＬＧＢＵＳ）に接続さ
れたことを特徴とする請求項１の回路。
【請求項６】一致回路がそれぞれ、第１のソース／ドレイン電極が前記ビットラインおよび
前記相補ビットラインにそれぞれ接続された第１および
第２のトランジスタ（２０７、２１０）と、第１のソース／ドレイン電極が前記第１および第２のト
ランジスタの第２のソース／ドレイン電極にそれぞれ接
続され、第２のソース／ドレイン電極が電源導体
（Ｖ_DD）に接続された第３および第４のトランジスタ
（２０８、２０９）とを有し、前記第１および第２のトランジスタのゲート電極が前記
読み出しポインタ生成器および書き込みポインタ生成器
のうちの一方に接続され、前記第３および第４のトラン
ジスタのゲート電極が前記読み出しポインタ生成器およ
び書き込みポインタ生成器のうちの他方に接続されたこ
とを特徴とする請求項５の回路。
【請求項７】前記読み出しポインタ生成器が前記メモ
リセルアレイと同一の集積回路上に存在するシフトレジ
スタであることを特徴とする請求項１の回路。
【請求項８】前記書き込みポインタ生成器が前記メモ
リセルアレイと同一の集積回路上に存在するシフトレジ
スタ（２０４）であることを特徴とする請求項１の回
路。