KR900005441A - 반도체 메모리 회로 - Google Patents

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Abstract

내용 없음

Description

반도체 메모리 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는, 그의 제2실시예의 구성을 나타내는 블록도.
제3도는, 제2실시예에서 사용되는 메모리 셀의 구성을 나타내는 회로도.
제4도는, 제3실시예에서 사용하기 위한 입력/출력 선택 스위치를 나타내는 블록도이다.

Claims (9)

  1. 비트 및 워드의 수를 변경 시킬수 있는 반도체 메모리 회로로서; 랜덤 억세스 메모리(RAM)및 퍼스트인 퍼스트 아웃 메모리(FIFO) 기능간의 스위칭과, 1워드의 비트 수를 적어도 선택하기 위한 칩제어 수단(10)과; 선택된 비트 구성에 따라서 유효한 어드레스 길이를 변경하는 기능을 가지는 어드레스 버퍼(12)와; 퍼스트인 퍼스트 아웃 메모리(FIFO) 기능이 선택되어 있을때 각 기록 또는 판독 동작시에 기록 어드레스 또는 판독 어드레스를 카운트업 하기위한 어드레스 카운터(14)와; 메모리 셀 어레이(16A), (16B)와, 선택된 비트 구성에 따라서 상기 메모리 셀 어레이 (16A), (16B)를 제어하기 위한 열(列) 디코오더(18A),(18B)및 행(行) 디코오더(20);및 선택된 비트 구성에 따라서 유효한 데이타 길이를 변경하는 기능을 가지는 입력/출력 버퍼(22)로 구성되는 반도체 메모리 회로.
  2. 제1항에 있어서, 퍼스트인 퍼스트 아웃 메모리 기능이 선택되어 있을때 기록 및 판독 동작이 독립적으로 수행 가능한 반도체 메모리 회로.
  3. 제1항에 있어서, 메모리 회로 자체를 사용할 것인가 아닌가를 프로그램 가능하게 되어 있는 반도체 메모리 회로.
  4. 제1항에 있어서, 상기 어드레스버퍼(12)의 입력과 상기 입력/출력 버퍼(22)의 입력 및 출력의 적어도 일부를 선택 가능하게 하기 위한 입력/출력 선택 스위치 (50)를 더욱 포함하는 반도체 메모리 회로.
  5. 제1항에 있어서, 상기 칩 제어수단(10)은, 상기 어드레스 카운터(14)의 계수치를 감지하고, 아무런 정보도 기록되지 않은 어드레스를 판독하도록 지정된 때에 경고 신호를 출력하는 반도체 메모리 회로.
  6. 비트 및 워드의 수를 변경 시킬수 있는 반도체 메모리 회로로서, 랜덤 억세스 메모리(RAM)및 퍼스트인 퍼스트 아웃 메모리(FIFO) 기능간의 스위칭과, 1워드의 비트수를 적어도 선택하기 위한 타이밍 제어수단(30)과, 선택된 비트 구성에 따라서 유효한 어드레스 길이를 변경하는 기능을 가지는 어드레스 버퍼(12)와; 퍼스트인 퍼스트 아웃 메모리(FIFO)기능이 선택되어 있을때 각 기록 및 판독 동작마다 기록 및 판독 어드레스를 독립적으로 카운트업하기 위하여 마련되는 기록(14A)및 판독 어드레스 카운터(14B)와; 퍼스트인 퍼스트 아웃 메모리(FIFO)기능이 선택되어 있을때에는 상기 기록 어드레스 카운터(14A)로 부터의 어드레스 입력을 유효하게 하고, 랜덤 억세스 메모리(RAM)기능이 선택되어 있을때에는 상기 어드레스버퍼(12)로부터의 어드레스 입력을 유효하게 하는 기록용 어드레스 스위칭 수단(32A)과, 퍼스트인 퍼스트 아웃 메모리(FIFO)기능이 선택되어 있을때에는 상기 판독 어드레스 카운터(14B)로부터의 어드레스 입력을 유효하게 하고, 랜덤 억세스 메모리(RAM)기능이 선택되어 있을때에는 상기 어드레스 버퍼(12)로 부터의 어드레스 입력을 유효하게 하기 위한 판독용 어드레스 스위칭 수단(32B)과; 선택된 비트 구성에 따라서 유효한 데이타 길이를 변경하는 기능을 별도로 가지도록 마련된 입력 및 출력 버퍼 (22)와; 메모리 셀 어레이(16)와; 선택된 비트 구성에 따라서 상기 메모리 셀 어레이(16)를 제어하기 위한 기록 열(列)및 행(行) 디코오더(20A)와; 선택된 비트구성에 따라서 상기 메모리 셀 어레이(16)를 제어하기 위한 판독 열(列)및 행(行) 디코오더(20B)로 구성되는 반도체 메모리 회로.
  7. 제6항에 있어서, 상기 메모리 셀 어레이(16)를 구성하는 각 메모리 셀은 정보를 유지하는 인버어터(40),(42)와, 워드선의 전압 레벨에 따라서 각 메모리 셀과 비트선의 접속 및 분리를 행하기 위한 선택용 트랜지스터(44),(46),(48)로 구성되는 스테틱 랜덤 억세스 메모리(SRAM)이며, 워드선 및 비트선은 각각 기록 및 판독 동작을 위하여 독립적으로 마련되는 반도체 메모리 회로.
  8. 제6항에 있어서, 기록 어드레스와 판독 어드레스가 상호일치될때, 판독 어드레스가 우선적으로 수행되는 반도체 메모리 회로.
  9. 제6항에 있어서, 기록 동작은 기록 어드레스가 기록 동작으로 채워졌을때 중지되고, 기록 리셋트 신호가 입력 되었을때 가장 오래된 어드레스부터 다시 시작되는 반도체 메모리 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890013272A 1988-09-14 1989-09-12 반도체 메모리 회로 KR940008133B1 (ko)

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