JPH0711916B2

JPH0711916B2 - デユアルポ−ト半導体メモリ

Info

Publication number: JPH0711916B2
Application number: JP61219383A
Authority: JP
Inventors: 茂平畠; 昇小島; 孝明的野; 一三夫中川; 雅人杉山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-09-19
Filing date: 1986-09-19
Publication date: 1995-02-08
Anticipated expiration: 2010-02-08
Also published as: JPS6376185A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はメモリ装置に係り、特に、ランダムアクセスと
シリアルアクセスが可能なデュアルポート半導体メモリ
に関する。

〔従来の技術〕ランダムアクセスとシリアルアクセスが可能な半導体メ
モリの従来例として、例えば特公昭59−26031号公報に
記載されているように、ランダムデータ入力端子、ラン
ダムデータ出力端子、シリアルデータ入力端子、シリア
ルデータ出力端子と４種類のデータ入出力端子を備えた
半導体メモリがある。しかし、この例では、前記４種類
のデータ入出力端子とメモリセルアレイとのデータ授受
のタイミングについては何ら配慮されておらず、機能的
にはすぐれているものの実現性に欠けるものであった。

また、特開昭59−131979号公報に記載されたデュアルポ
ート半導体メモリでも、シリアルデータ入力とシリアル
データ出力とのタイミングが示されているものの、シリ
アルデータ入力とシリアルデータ出力とを同時に連続的
に実施した場合のタイミングについては配慮されていな
かった。

こうしたデュアルポート半導体メモリの応用分野は、デ
ィスプレイに表示する文字図形データを蓄積する表示メ
モリや、ディジタルテレビやディジタルVTRといった画
像メモリにあると考えられ、シリアルデータを連続的に
入力または出力する事は重要な必要機能となる。この
点、実際に製品化されたデュアルポート半導体メモリで
は、例えば（株）日立製作所製半導体メモリHM53461,HM
53462のようにシリアル出力が連続的に実施できるまで
進んだものの、シリアルデータの連続入力は依然不可能
な状況にある。

〔発明が解決しようとする問題点〕

上記従来技術においては、シリアルデータの連続入出力
に対する配慮が十分でなく、たとえば画像の記憶などと
言った画像メモリとしての応用には前記のような問題が
あった。

本発明は、こうした従来技術の欠点をなくし、表示メモ
リと画像メモリの両方の応用分野に適用可能なデュアル
ポート半導体メモリを提供することを目的とする。

〔問題点を解決するための手段〕

上記目的を達成するために、本発明は、行と列とのマト
リクス状のメモリセルアレイと、前記メモリセルアレイ
の任意のアドレスとデータを入出力するための第１の入
出力端子と、前記メモリセルアレイの複数のアドレスの
データをシリアルに入出力するための第２の入出力端子
とを備えたデュアルポート半導体メモリにおいて、第１
の入出力端子よりデータを入力して上記メモリセルアレ
イへ並列データとして出力するシリアルパラレル変換手
段と、入力データを前記シリアルパラレル変換手段へ入
力するためのシリアル入力クロック信号を入力するクロ
ック入力手段と、上記メモリセルアレイの任意のアドレ
スとデータ授受を行うがシリアルパラレル変換手段から
並列データを入力するかを選択する選択信号を入力する
選択信号入力手段と、上記シリアル入力クロック信号と
上記選択信号とを入力して上記シリアルパラレル変換手
段の変換動作を実施するための制御信号と前記変換動作
の周期に応じて上記メモリセルアレイへの並列データの
書き込みを行わせるための制御信号とを発生するデータ
入出力制御手段とを設け、上記第１の入出力端子から連
続的なシリアルデータの入力を可能とする構成によって
達成される。

これにより従来のランダムアクセス入出力端子からシリ
アルデータの入力も可能となり、一方の入出力端子から
シリアルデータ入力を、もう一方の端子からシリアルデ
ータ出力を連続的に実施することが可能となり、従来の
表示用メモリとしての使い方のほかに画像メモリとして
の用途にも対応できるデュアルポート半導体メモリを提
供できる。

〔作用〕

シリアルデータの入力時には、第１のデータ入出力端子
からのデータ入力をシリアルパラレル変換手段に記憶す
るようにする。さらに、上記シリアルパラレル変換手段
での変換動作が完了するとメモリセルアレイへの並列デ
ータの書き込みを実施し、その書き込み動作の間に入力
されるシリアルデータも記憶するためにシリアルデータ
の連続入力が可能となる。また、選択信号によって、メ
モリセルアレイと第１の入出力端子が直接データを授受
するか、または、メモリセルアレイがシリアルパラレル
変換手段からデータを転送するかを制御できるので、表
示メモリとしてランダムアクセスポートとシリアルアク
セスポートとを組合わせて使うことも、画像メモリとし
てシリアルアクセス入力ポートとシリアクセル出力ポー
トとの組み合わせで使うこともできる。

〔実施例〕

以下、本発明の実施例を図面を用いて説明する。

第１図は本発明によるデュアルポート半導体メモリの一
実施例を示すブロック図、第２図は第１図に示すデュア
ルポート半導体メモリの主要な動作モードの説明図であ
る。

第１図において、１は１チップ化したデュアルポート半
導体メモリ、２はデータ入出力（D₀〜D₃）端子、３はシ
リアルデータ出力端子３の出力状態をハイインピーダン
ス状態にするためのシリアル出力イネーブル（▲
▼）端子、５はデータ入出力端子２からシリアルデータ
を入力するための入力クロック（SIC）端子、６はシリ
アルデータを出力するための出力クロック（SC）端子、
７はアドレス入力（A₀〜A₈）端子、８はロウ（行）アド
レスストローブ（▲▼）端子、９はコラム（列）
アドレスストローブ（▲▼）端子、10は後述する
メモリセルアレイとのデータ転送を選択するための選択
入力（SEL）端子、11はデータ入出力端子からの出力を
イネーブルにしたりシリアルデータの入力をイネーブル
にするデータイネーブル（▲▼）端子、12はランダ
ムデータの入出力やシリアルデータの入出力のためのデ
ータ転送の入出力を制御するライトイネーブル（▲
▼）端子、13はシリアルデータの入出力のためのデータ
転送を外部回路に知らせるリクエスト（REQ）端子であ
る。また、14はダイナミック形のメモリセルアレイ、15
はシリアルパラレル変換回路、16はシリアルパラレル変
換回路で変換された並列データを一時記憶する入力バッ
ファレジスタ回路、17はメモリセルアレイ14の列方向の
任意の位置とデータ入出力端子２とのデータ授受のため
の入出力選択バッファ回路、18はメモリセルアレイ14か
ら読み出された並列データを一時記憶する出力バッファ
レジスタ回路、19はパラレルシリアル変換回路、20はデ
ータ入出力制御回路、21はメモリセルアレイ14のデコー
ダ回路である。

メモリセルアレイ14は、ｎ行と4m×Ｋ列（K,m,nは自然
数）の構成のセルアレイ配置を持つ。第２図の動作モー
ドに従って第１図の各動作モードの概要を説明する。

また、第７図，第８図，第９図，第10図，第11図および
第12図は本発明の実施例の主要モードの信号タイミング
図である。

なお、説明の簡単化のために、一部の端子名を記号名で
代表させる。

ランダム入力動作時には、アドレス入力端子７からのア
ドレス入力と▲▼８及び▲▼９によってア
ドレスを指定し、データ入出力端子２から入力されるデ
ータを入出力選択バッファ回路17を経てメモリセルアレ
イ14の指定されたアドレスに記憶する。データ入出力制
御回路20は、アドレス入力、▲▼，▲▼の
ほか、SELや▲▼を入力し、デコーダ回路21にメモ
リセルアレイ21を選択するための信号や入出力選択バッ
ファ回路17を選択するための信号を出力する。

ランダム出力動作時には、第７図（１）〜（３）に示す
ように、アドレス入力端子７からのアドレス入力A₀〜A₈
と▲▼及び▲▼によってアドレスｋ行ｌ列
を指定し、メモリセルアレイ14の指定されたアドレスか
ら読み出されたデータを入出力選択バッファ回路17を経
てデータ入出力端子２に出力する。

ランダム入力動作時と同様に、データ入出力制御回路20
は、前記アドレス入力，▲▼，▲▼のほ
か、第７図の（４），（５）に示すSELゃ▲▼を入
力し、デコーダ回路21にメモリセルアレイ21を選択する
ための信号や入出力選択バッファ回路17を選択するため
の信号を出力する。

また、第７図（６），（７）に示すように、▲▼の
入力によって、入出力選択バッファ回路17からの出力を
ハイインピーダンス状態に設定することも可能である。

入出力選択バッファ回路17は、データ入出力端子２が４
ビット並列であることから、4mビットの中から４ビット
を選択する機能を持っている。

また、デコーダ回路21はメモリセルアレイ14の列方向の
選択する機能を持っている。

また、デコーダ回路21はメモリセルアレイ14の列方向の
選択と、列方向に対するブロック指定をするための選択
信号を出力する。アドレス入力端子７が９ビットの入力
であるから、▲▼及び▲▼で指定できるア
ドレスは2⁹⁺⁹（＝262144）種類となる。このアドレスも
しくはこれ以下のアドレスがメモリセルアレイ14の行列
構成ｎ×ｍ×Ｋに相当する。

シリアル出力動作時には、第９図に示すようにパラレル
シリアル変換回路19で同図（２），（４）に示すように
SC端子６から入力されるSCによって並列データをシリア
ルデータに変換してデータ出力端子３に出力する。デー
タ出力端子３の出力は、（３），（４）に示すように▲
▼端子４に入力する▲▼によって、データ
出力状態がハイインピーダンス状態かを指定てきる。パ
ラレルシリアル変換回路19にて並列データの変換動作が
完了すると、データ入出力制御回路20からの制御信号に
よって、出力バッファレジスタ回路18に格納されていた
新しい並列データをパラレルシリアル変換回路19に転送
する。

この結果、出力バッファレジスタ回路19は空データの状
態となり、メモリセルアレイ14からの並列データを要求
する状態、すなわちREQ端子13に転送要求信号を出力す
る。この様子を第９図（１）に示す。すなわち、データ
出力端子３から列の最後のデータ（ｍ）が出力される
と、次には出力バッファレジスタ18から新しい行の並列
データのうち列の最初のデータ（１）が出力される。こ
の時点で、REQ端子13に転送要求信号を出力する。

メモリセルアレイ14から、出力バッファレジスタ回路18
とパラレルシリアル変換回路19とデータ転送する転送動
作時の信号タイミング図を第８図に示す。同動作モード
は、ランダム出力動作モード時と比べて同図（４）に示
したSELのレベルが異なることと、データ入出力端子２
が関係しない点が異っている。

第８図（１）〜（５）に示すように、アドレス入力、▲
▼，▲▼，▲▼，そして▲▼を
データ入出力制御回路20に入力することでシリアルデー
タ出力のための並列データ転送動作を制御する。ｋ行ｌ
列のアドレスを入力すると、行アドレスｋを取り込むた
めの▲▼が入力されてメモリセルアレイ14からデ
ータが読み出された時点で、出力バッファレジスタ回路
18への転送要求が（６）の点線のようにクリアされる。
また、読み出されたデータは、（４）に示す様に▲
▼が立ち上がる前にSELを立ち上げる事によって、パ
ラレルシリアル変換回路19に転送することができ、同図
（７），（９）に示すように、続くSCによって列アドレ
スで指定したアドレスｌのデータからシリアルに出力す
ることができる。

以上述べた４つの動作モードは、SELとREQに関する点を
除くと、従来例である前記半導体メモリHM53461とよく
一致した動作である。

もちろん、第１図に示す端子構成で従来例と同様シリア
ルデータ出力端子３をシリアルデータ入力端子として機
能させることも可能である。この時の具体的な構成につ
いては、本発明の本質ではないため省略するが、後述す
るシリアルパラレル変換回路15と入力バッファレジスタ
回路16の構成から容易に類推できるであろう。

次に、本発明の特徴であるデータ入出力端子２からのシ
リアルデータ入力について説明する。

シリアル入力動作時には、第２図に示すように、データ
入出力端子２から入力されるシリアルデータをSIC端子
に入力するSICによって取り込む。この時、▲▼の
入力によって、シリアルデータの入力を禁止することも
可能である。この動作モード時のタイミング図を第10図
に示す。

同図（４）のようにデータ入出力端子２に入力されるシ
リアルデータは、（２）のSICによってシリアルパラレ
ル変換回路15では、シリアルデータを並列データに変換
を完了した時点、すなわち、列の最後に対応するデータ
（ｍ）が入力されると、データ入出力制御回路20からの
制御信号によって、並列データを入力バッファレジスタ
回路16に転送する。この結果、シリアルパラレル変換回
路15は空データの状態となり、次のSICで新しい行の並
列データのうち列の最初のデータ（１）を入力すること
ができる。逆に、転送された側の入力バッファレジスタ
回路16では、メモリセルアレイ14への並列データを転送
できる状態となり、データ入出力制御回路20によって、
第10図（１）のようにREQ端子13に転送要求信号を出力
する。

また、同図（３）のように▲▼によってデータ（ｍ
−２）を入力禁止の状態にすることもできる。

シリアル入力されたデータの転送動作は、第２図に示す
ようにシリアル出力のデータ転送動作と▲▼の入力
が異なるだけである。第11図にこの時の信号タイミング
図を示すが、前述の第８図と同様に、データ入出力制御
回路20が、シリアルパラレル変換回路15、入力バッファ
レジスタ回路16、メモリセルアレイ14と転送動作を制御
して、新しい行列アドレスからのシリアルデータの入力
を可能とする。この場合にも、（４）に示すように▲
▼が立ち上がる前にSELを立ち上げることによっ
て、（８）の列データ（１）までを直前の行アドレスに
転送することができ、続くSICによって列アドレスで指
定したアドレスｌのデータからシリアルに入力すること
ができる。

第２図で示した動作モードのうち最後となった連続伝送
モードについての信号タイミング図を第12図に示す。

この動作時は、メモリセルアレイ14と入力バッファレジ
スタ回路16または出力バッファレジスタ回路18とのデー
タ転送が行なわれ、データ入出力制御回路20から出力さ
れる行アドレスは内部ラッチされた値が次々と更新して
使用され、▲▼と▲▼とSELだけで実施で
きる。同図（９）のSICによって、列データ（ｍ）が入
力されると、（６）のREQが出力される。この状態でSEL
と▲▼をローレベルにして▲▼を下げる
と、入力バッファレジスタ回路16に入力された並列デー
タがメモリセルアレイ14へ転送される。

また、同図（７）に示すSCによって、（８）に示すシリ
アルデータ出力端子３に列データ（１）が出力される
と、（６）に示すようにREQが出力される。この状態でS
ELと▲▼をローレベルにして▲▼を下げる
と、メモリセルアレイ14から並列データが読み出され出
力バッファレジスタ回路18に転送される。こうしてREQ
が出力されたらSELと▲▼をローレベルにして▲
▼を下げると行アドレスを更新しながら次々とシ
リアルデータを入出力することができ、連続的なシリア
ルデータの入力と出力とを同時に動作させることができ
る。

メモリセルアレイ14は、スタティック形のメモリセルで
も良いが、少ないチップ面積で大容量を実現するためダ
イナミック形のメモリセルを用いたとして構成するダイ
ナミック形のメモリセルを用いると、記憶内容を定期的
に再書き込みする、いわゆるリフレッシュ動作が必要で
あるが、リフレッシュのためのリフレッシュアドレスも
データ入出力制御回路20が発生する。一例として、REQ
が出力されていない状態で、SELと▲▼とをロー
レベルにして▲▼を下げるとリフレッシュ動作と
することができ、この場合も行アドレスの更新は自動的
に内部で実施される。また、アドレスを与えて▲
▼のみ与える。いわゆるRASオンリィリフレッシュ動作
も、第２図の各入力端子条件と競合しないため実施でき
ることも自明である。

さらに、ランダムアクセスポートについては、従来のダ
イナミックRAMが持っているようなページモード入出力
やスタテックカラム入出力などの高速アクセスモードを
実現可能とすることもできることは言うまでもない。

さらにまた、第１図のシリアルパラレル変換回路15と入
力バッファレジスタ回路16とは、連続的なシリアルデー
タを並列データに変換するためのパイプライン構成の変
換回路となっているが、とくにこの構成に限った訳では
なく、シリアルパラレル変換回路15に相当する回路を２
系統持って交互にメモリセルアレイ14へのデータ転送を
実施するようにしても良い。また、シリアルデータの出
力側も同様である。

このように、第１図の構成とすることによって、デュア
ルポート半導体メモリ１がランダムアクセスポートとシ
リアルアクセスポートの組み合わせと、シリアルアクセ
ス入力ポートとシリアルアクセス出力ポートとの組み合
わせを同時に兼ね備えた新しい機能を備えることとな
り、表示用のメモリとしてまた画像処理用のメモリとし
て種々の技術分野に広く応用できる。

次に、第１図のデュアルポート半導体メモリ１における
データ入出力制御回路をさらに詳細に説明する。

第３図はデータ入出力制御回路の詳細ブロック図、第４
図は第３図の一部詳細ブロック図である。

第３図において、第１図と同一機能の回路ブロックには
同一記号を記してある。また同図において、22は▲
▼または▲▼を基準としてタイミング信号を発
生するタイミング発生回路、23はランダムアクセス時の
アドレス入力を▲▼及び▲▼で記憶するア
ドレスラッチ回路、24はリフレッシュアドレスを記憶す
るリフレッシュアドレスカウンタ、25はシリアルデータ
入力のためのアドレスを記憶するライトアドレスカウン
タ、26はシリアルデータ出力のためのアドレスを記憶す
るリードアドレスカウンタ、27はデコーダ回路21へ供給
するアドレスを選択するアドレスセレクタ、28はライト
アドレスカウンタ25及びリードアドレスカウンタ26が発
生する転送パルスによって転送要求信号を発生するリク
エスト制御回路、29はランダムアクセスデータ出力時の
出力バッファを制御するための信号を発生する出力バッ
ファ制御回路である。

第３図において、タイミング発生回路22、アドレスラッ
チ回路23、リフレッシュアドレスカウンタ24、アドレス
セレクタ27、及び、出力バッファ制御回路29について
は、従来のデュアルポート半導体メモリでも類似の構成
を持っているため当該技術者にとって自明であろう。そ
こでこれら以外のブロックについて１構成例を第４図を
用いて説明する。なお、タイミング発生回路22は回路ブ
ロックと制御信号が増加した分だけ回路規模が大きくな
ることになるが、基本的には▲▼を基準としたパ
ルス信号発生回路と▲▼を基準としたパルス信号
発生回路であることには変わりない。

また、第６図はシリアル連続入出力時のタイミングの一
例を示すタイミング図である。

第４図において、第３図と同一機能の回路ブロックには
同一記号を記してある。また、タイミング発生回路22か
らの▲▼を基準としたパルス信号をR₁〜R₄、▲
▼を基準としたパルス信号をC₁〜C₃とし、逆にタイ
ミング発生回路22に入力するパルスをS₁〜S₄とする。同
図において、ライトアドレスカウンタ25は、パルス信号
R₁（第６図T₃）の入力時のアドレス入力を初期値とする
カウンタ30と、続くパルス信号C₁の入力時のアドレス入
力を初期値とするカウンタ31,32と、これらのカウンタ
の出力値を記憶するためのアドレスラッチ33と、アドレ
スラッチ33へのアドレス記憶をシリアルパラレル変換動
作の毎に行う場合と新しいデータ転送アドレスが入力さ
れた場合との両方で行なわせるためのOR回路34から構成
される。カウンタ31はSICのｍ分周のカウンタであり、
頂度、第１図のシリアルパラレル変換回路15の変換動作
が完了する度毎（第６図T₈,T₁₂）にパルス信号S₁をタイ
ミング発生回路22に出力し、第１図の入力バッファレジ
スタ回路16への並列データ転送を行う。アドレスラッチ
33は、シリアルデータ入力の転送サイクルでメモリセル
アレイ14が指定された行アドレスへ並列データを書き込
む場合に、シリアルパラレル変換回路15で次の周期まで
書き込みが遅れるのをアドレス側で補正するためのもの
であり、この（第６図（３）Rk,Rk₊₁,…）アドレスは連
続転送モード時用いられる。

また、リードアドレスカウンタ26は、パルス信号R₂（第
６図T₁）の入力時のアドレス入力を初期値とするカウン
タ35と、続くパルス信号C₂の入力時のアドレス入力を初
期値とするカウンタ36,37から構成される。カウンタ36
はSCのｍ分周のカウンタであり、頂度、第１図のパラレ
ルシリアル変換回路19の変換動作が完了する度毎（第６
図T₁₀）に、パルス信号S₂をタイミング回路22に出力
し、第１図の出力バッファレジスタ回路18からパラレル
変換回路19への並列データ転送を行う。カウンタ35とカ
ウンタ37の出力は第３図のアドレスセレクタ27へ入力さ
れ、第２図の連続転送モードでシリアルにデータ出力す
る場合のアドレス（第６図（10）Ri,Ri₊₁,Ri₊₂,…）と
して用いられる。

リクエスト制御回路28では、ライトアドレスカウンタ25
から発生するシリアルパラレル変換動作の完了した時点
を示すパルス信号S₁（第６図T₈,T₁₀）によってセットさ
れるセットリセット形フリップフロップ38と、リードア
ドレスカウンタ26から同様の時点で発生するパルス信号
S₂（第６図T₁₀）とリードアドレスカウンタ26の初期化
時に発生するパルス信号C₂とをOR回路39で合成し、この
OR回路39の出力でセットされるセットリセット（SR）形
フリップフロップ40とが、メモリセルアレイ14に対する
転送要求信号を記憶する。記憶された転送要求信号は、
OR回路41によって合成され、▲▼がローレベル期
間出力しないようにパルス信号R₃（第６図（４）の▲
▼）でゲートするAND回路42を経て第６図（９）に
示すようにREQ端子13に出力される。

こうして記憶された転送要求信号は、第２図の動作モー
ドのうち連続転送で示した動作時のみ発生するパルス信
号C₂に同期して、それぞれＤ形フリップフロップ43,44
に記憶され、続く▲▼の動作を確定すべくパルス
信号S₃,S₄としてタイミング発生回路22に供給される。
パルス信号S₃,S₄に従って▲▼によって実行され
るメモリセルアレイ14への動作は以下の通りである。

（１） T₃＝0,T₄＝０…リフレッシュ動作（第６図T₇）（２） T₃＝1,T₄＝０…ライト連続転送動作（第６図
T₆,T₉,T₁₃）（３） T₃＝0,T₄＝１リード連続転送動作（４） T₃＝1,T₄＝１（第６図T₅,T₁₁）この時の▲▼入力に応じてパルス信号R₄が発生
し、AND回路46によってリード連続転送動作が、AND回路
48によってライト連続転送動作が実施されたことを判断
して、それぞれの転送要求信号を記憶しているRS形フリ
ップフロップ40,38をリセットすることとなる。これら
連続転送以外でも、メモリセルアレイ14と並列データを
授受する時に発生する上述のパルス信号R₁,R₂によって
も転送要求信号が解消されるように、OR回路47でパルス
信号R₁をOR回路49でパルス信号R₂をそれぞれ合成してRS
形フリップフロップ38,40のリセット端子に供給する。

以上、第３図，第４図を用いて、特にシリアルデータの
連続入力と連続出力時の動作を重点的に説明したよう
に、データ入出力制御回路20は問題なく動作する。

次に、第１図のシリアルパラレル変換回路15、入力バッ
ファレジスタ回路16、入出力選択バッファ回路17の4mビ
ット幅の並列データ処理のうちの１ビットに関する詳細
な回路構成の一例を説明する。

第５図はデータ入出力部の詳細な回路構成図であって、
50はデータ入出力制御回路20より供給されるアドレスを
デコードするデコーダ、51,52,53は１ビットラッチ、54
は１ビットシフトレジスタ,55〜60はトランファゲー
ト、61〜63はNOR回路である。また、トランスファゲー
ト55〜60とNOR回路回路61〜63を共通に制御する信号を
φ_１〜φ_６とし、外部端子から入力される信号への論理
処理の少ないものには、外部端子そのままの記号、SIC,
DE,D₀〜D₃を記してある。

第５図の動作を第６図のタイミング図を参照して説明す
る。デコーダ50は前記第１図の入出力選択バッファ回路
17におけるｍビットの選択デコーダと、シリアルパラレ
ル変換回路15の変換動作の初期値を与えるデコーダを兼
ねている。

例えば、第７図に示したようなランダムアクセスを実施
した場合で、デコーダ50に▲▼によって入力され
たアドレスの一部が供給され、第５図に示すようにｌな
る端子にデコーダ出力が現われたとする。この時、φ_１
が▲▼によってローレベルになり、NOR回路61の
出力がハイレベルとなってトランスファゲート60が閉じ
られる。

この時、φ_２はローレベル、φ_６はハイレベルのまま
で、SICも入力されることが無いため、シリアルパラレ
ル変換回路15と入力バッファレジスタ回路16は非動作状
態とされる。トランスファゲート60の一方はメモリセル
アレイ14に含まれるセンスアンプ回路に接続され、もう
１方はに接続されているため、トランスファゲート60と同列の
８個のトランスファゲートも閉じられ、メモリセルアレ
イ14の指定された行列アドレスとD₀〜D₃間でデータ授受
可能な状態となる。

間には差動のレベルセンス回路と差動の駆動回路が接続
されてデータ入出力端子と結合されており、データ読み
出し時にはメモリセルアレイ14のセンスアンプ回路からを経由して差動のレベルセンス回路へ、またデータ書き
込み時には駆動回路からを経由してメモリセルアレイ14のセンスアンプ回路およ
びメモリセルにそれぞれデータを転送する。同じｌビッ
トに対応する他のD₁〜D₃についても同様の動作となる。
もちろん、この時ｌビットを除いたデコーダ50に接続さ
れた他のトランスファゲートは開状態のままである。

次に、第６図（２）のようにSICが入力されている場合
には、１ビットシフトレジスタ54がｍビット配置されて
いる内の唯１ビットのみがハイレベルとなりそれを伝達
する。シフトレジスタとなり、SICに同期してローレベ
ルとなるφ_４によってアクティブ状態（ローレベル）が
NOR回路62によってトランスファゲート57に伝達され
る。NOR回路62によってD₀とのデータは１ビットラッチ52に伝達される。同列の５ビ
ットのラッチもNOR回路62によってデータ転送され、こ
うして、5mビットの同列配置の１ビットラッチのうち指
定された５ビットのみにデータ転送が実施され、シフト
レジスタとラッチ回路とによってシリアルパラレル変換
が実現される。

こうして記録されたシリアルデータは、例えば第６図T₄
で示されるSEL信号の立ち上がりや第６図T₈,T₁₂で示さ
れるシリアルパラレル変換の終３時にハイレベルとなる
φ_５によってトランスファゲート58を経て入力バッファ
レジスタ回路16内の１ビットラッチ53へ転送される。さ
らに、メモリセルアレイ14へのデータ転送時（第６図
T₄,T₆,T₉,T₁₃）には、NOR回路63によって入力データD₀
〜D₃に対応した▲▼の値を記憶した１ビットレジス
タからの出力とφ_６とのNORがとられ、▲▼がアク
ティブだった時のみトランスファゲート59が閉状態とな
って、１ビットラッチ53の記憶されたデータがメモリセ
ルアレイ14へ転送される。

この時、トランスファゲート59と同列にある8m個のトラ
ンスファゲートはDEに対応して８個同時に開または閉状
態となるため、第10図（３）で示したように特定のビッ
トのみ入力を禁止することができる。

φ_２はT₃に続く▲▼によってタイミング発生回路
22で発生するパルスでデコーダ50の出力をトランスファ
ゲート55によって１ビットラッチ51へ転送する。また、
φ_３は第６図（７）のSELの立ち上がりT₄で発生するパ
ルスでシリアルデータ入力のための新しいアドレスをシ
リアルパラレル変換のシフトレジスタ回路（第５図シフ
トレジスタ54相当回路ｍ個で構成される）に、トランス
ファゲート56を経て設定する機能を持つ。

以上、第５図，第６図を用いて詳細に述べたように、デ
ータ入出力端子２からメモリセルアレイ14に連続的なデ
ータ入力を実施することができる。

なお、第５図ではシフトレジスタ回路とラッチ回路とで
シリアルパラレル変換を実現したが、本発明は前記した
ように連続的なシリアルデータの入力および出力が実現
できるため、特にｍビットの途中のデータから入出力す
る必要が無い場合には、単純シフトレジスタでシリアル
パラレル変換を実施させても良い。

次に、アドレス入力A₀〜A₈の場合の具体的なｍの値につ
いて考察する。

前述のデュアルポート半導体メモリHM53461では、シリ
アルデータ出力部のパラレルシリアル変換部の容量は４
×256ビットである。

このHM53461はメモリ容量が256Kビットであり、これが
アドレス入力９本すなわち1Mビット容量の場合、行と列
がそれぞれ倍の容量になり、パラレルシリアル変換部の
容量は４×512ビットとなる。本発明では、シリアル入
力部に２重のデータラッチ回路を、またシリアル出力部
に２重のデータラッチ回路を持っているため、データラ
ッチ回路のｍは128（512÷４）ビットとなる。この場
合、たとえ、シリアルデータを20nSで入力または出力し
ても、メモリセルアレイ14へのアクセスは128μｓあた
り１回の頻度となり実用上全く問題ない。また、ｍを12
8ビット以下の64ビットにしても動作可能であり、この
場合パラレルシリアル変換部に要するチップ面積を小さ
くできる。

また、メモリ容量として1Mビットを例示したが、これに
限るものではない。

〔発明の効果〕

以上説明したように、本発明によれば、ランダムアクセ
スポートとシリアルアクセスポートとの組み合わせ、ま
たは、シリアルデータの入力および出力の可能な２組の
シリアルアクセスポートの組み合わせとの新しい機能が
実現できるので、表示メモリとしての応用と画像メモリ
としての応用の両分野に適用できる新規かつ優れた機能
のデュアルポート半導体メモリを提供することができ
る。

【図面の簡単な説明】

第１図は本発明によるデュアルポート半導体メモリの一
実施例を示すブロック図、第２図は第１図の主要な動作
モードの説明図、第３図はデータ入出力制御回路の詳細
ブロック図、第４図は第３図の一部詳細ブロック図、第
５図はデータ入出力部の詳細な回路構成図、第６図はシ
リアル連続入力時のタイミングの一例を示すタイミング
図、第７図，第８図，第９図，第10図，第11図および第
12図は本発明の実施例の主要モードの信号タイミング図
である。１……デュアルポート半導体メモリ,14……メモリセル
アレイ,15……シリアルパラレル変換回路,16……入力バ
ッファレジスタ回路,17……入出力選択バッファ回路,18
……出力バッファレジスタ回路,19……パラレルシリア
ル変換回路,20……データ入出力制御回路,21……デコー
ダ回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者中川一三夫神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所家電研究所内 (72)発明者杉山雅人神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所家電研究所内

Claims

【特許請求の範囲】

【請求項１】データを記憶保持するメモリセルアレイ
と、該メモリセルアレイの任意のアドレスとデータを入
出力するための第１の入出力端子と、該メモリセルアレ
イの複数のアドレスのデータをシリアルに入出力するた
めの第２の入出力端子とを備えたデュアルポート半導体
メモリにおいて、前記第１の入出力端子と接続され、シ
リアルに入力するデータを記憶し前記メモリセルアレイ
へ周期的に並列データを出力するシリアルパラレル変換
手段と、前記第１の入出力端子からの入力データを前記
シリアルパラレル変換手段へ入力するためのシリアル入
力クロック信号を入力するクロック入力手段と、上記メ
モリセルアレイと上記第１の入出力端子とのデータ授受
を行うか、上記シリアルパラレル変換手段からの並列デ
ータを上記メモリセルアレイへ記憶するかを選択するた
めの選択信号を入力する選択信号入力手段と、上記クロ
ック入力手段からのシリアル入力クロック信号と前記選
択信号入力手段からの選択信号とを入力し前記シリアル
パラレル変換手段の変換動作を実施するための制御信号
と前記変換動作の周期に応じて上記メモリセルアレイへ
の並列データの書き込みを行わせるための制御信号とを
発生するデータ入出力制御手段とを設け、上記第１の入
出力端子から連続的なシリアルデータの入力を可能とし
たことを特徴とするデュアルポート半導体メモリ。