JPS6326896A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ、特に、ランダム・アクセス・ポ
ートの他にシリアル出力ポートを有するデュアル・ポー
トの半導体メモリに関する。

〔従来の技術〕

文字や図形データを、ＣＲＴを始めとする表示装置に表
示を行うには、大容量のメモリを繰り返しアクセスし、
順次表示データを得る必要がある。

特に、グラフィックスや画像データを直接扱う分野では
、表示装置の各画素に対応するデータをメモリにそのま
ま記憶するため、大容量のデータを高速に処理する必要
が生ずる。

従来、この分野では１画像データを記憶するメモリとし
てｒｔ！Ｉのダイナミック・メモリを用い、メモリから
並列にデータを順次読出し外部回路で高速の直列ビデオ
信号に変換しＣＲＴ画面に表示するという方法が多く用
いられてきた。このようにする理由は、ビデオ信号が非
常に高速であるのに対し、メモリのアクセスが低速であ
るためである。しかしながら、表示画面が高精細になれ
ばなるほどビデオ信号が高速になるにもかかわらず。

メモリのアクセス時間が高速にはならないため大規模な
外部回路が必要となり問題になっていた。

これに対し、従来外部回路で実現していた並列−直列変
換回路をメモリＬＳＩ内部に取り込む方式が提案され注
目されるに至っている。この方式では、ビット長の長い
並列−直列変換回路を内蔵することにより、外部回路の
減少を可能にすると共に、表示のために要するメモリア
クセスの時間を低減できるため画像データの発生（描画
）により多くの時間を用いることができ、処理の高速化
が可能になるという効果がある。ダイナミックメモリの
読み出しを高速にする方式としては、ページモード、ニ
ブルモード、スタテイ、ツク・コラム、といった各種方
式も用いられているが、上記の並列−直列変換回路をメ
モリＬＳＩ内部に内蔵する方式は、その効果がもつとも
著しいという点で評価されている。この方式の代表的な
ものとしては。

メモリＬＳＩ内部にシフトレジスタを内蔵した６４にビ
ットダイナミック・メモリとして９文献ｒＰｉｎｋｈａ
ｍ、Ｒ，ｅｔ、ａｌ、”Ｖｉｄｅｏ　　ＲＡＭ　　ＩＥ
ｘｃｅｌｓ　　ａｔＦａｓｔ　　Ｇｒａｐｈｉｃｓ”　
　、Ｅｌｅｃｔｒｏｎｉｃ　　Ｄｅｓｉｇｎ、Ｖａｎ　
。

３１、ｎｏ、１７．ｐｐ１６１〜１７１」　に記載があ
る。本文献によれば、シフトレジスタを内蔵し、ランダ
ム・アクセス・ボートの他にシリアル出力ボートを設は
高速の直列信号出力を可能ならしめている１例えば、ラ
スクスキャン型のＣＲＴへの表示を行なう場合には、各
スキャンラインの先頭で所定の行アドレスを指定しメモ
リ・セルからシフトレジスタへの読出しくデータ転送サ
イクルと　。

呼ぶ）を行っておくことにより、そのスキャンライン中
にシフトレジスタからの直列データ出力によりＣＲＴへ
の表示が行われるものである。また。

上記データ転送サイクル以外の期間は描画に利用できる
ため、描画処理の高速化も可能となる。

上記の他に、もう一つの公知技術として１文献［小林　
悟“間断のないシリアル出力を可能にしたフレームバッ
ファ用２５６にビット・デュアル・ボート・メモリを開
発′″１日経エレクトロニクス、１９８５年８月１２日
号＋ｐｐ、２１１〜２４ｏ」に記載されたものがある。

この技術によれば、前記した公知技術が並簡−直列変換
回路としてシフトレジスタを内蔵したのに対し、並列デ
ータレジスタとデータレジスタ内のビット位置を計数す
るカウンタとデータレジスタ内のビットを選択するセレ
クタを有している。この文献によれば、前記した技術の
効果に加えて、ＣＲＴ上のあるスキャンライン内での開
始ビット位置を任意に選択できると共に、データライン
内の最終ビットの出力に同期してデータ転送サイクルを
発生することにより間断のないシリアル出力を可能なら
しめることができる。この機能により、水平方向のスク
ロール処理が可能となり、水平画素数をメモリ・セル・
アレイの１行内の列画素数とは独立に設定できるという
効果が認められる。

〔発明が解決しようとする問題点〕

しかるに、上記技術では間断のないシリアル出力を可能
ならしめるため１こ１データライン内の最終ビットの出
力に同期してデータ転送サイクルを生じせしめる必要が
あるが、これは一般には簡単ではない。すなわち通常メ
モリ・セル・アレイは２のｎ乗を単位として配列（上記
２５６にビットＲＡＭの場合は１行が１０２４ビツトで
構成される）されるのに対し、一般にＣＲＴ画面に表示
される水平の画素数は２のｎ乗に限らない（例えば４０
０．６４０．１２８０等）場合が多い。このため、メモ
リの水平画素数をＣ，ＲＴ表示画面に合わせようにする
と、１スキヤンライン内の適当な位置でデータラインの
最終ビットが到来する場合が頻繁に生ずる１通常の表示
システムではＣＲＴ画面の水平、垂直等の同期信号があ
るため、これら同期信号に同期した信号は容易に発生で
きるが、上記のデータライン最終ビットの到来はこれら
同期信号のタイミングとは非同期に発生するためこのタ
イミング発生は困難を極めることと構成る。

本発明の目的は、上記のように水平画素数が２のｎ乗に
限らない場合にも、ＣＲＴ同期信号のタイミングに同期
して転送サイクルを発生せしめるか、あるいは内部で転
送サイクルを自動発生せしめるようにして、間断のない
シリアル出方を容易に実現することにある。

〔問題点を解決するための手段〕

このような目的を達成するため、本発明は、並列−直列
変換回路の他に、メモリ・セル・アレイから読出された
並列のデータを一時記憶する手段を設けることによって
、データライン最終ビットの到来とは独立に前もってデ
ータ転送サイクルを実行し得るようにしているものであ
る。

また、行アドレスを計数する行アドレスカウンタを設け
ることによって、−データラインの最終ビットの出力に
同期して次の行のデータ転送サイクルを自動発生させる
ようにしたものである。

〔作用〕

このようにすれば、データ転送サイクルをあらかじめ非
同期に実行しておくことができるようになる。すなわち
、ＣＲＴの水平表示画素数とメモリの水平幅を同一に設
定するような場合には、各スキャンラインの先頭で現在
表示中の行の次の行アドレスを指定して転送サイクルを
実行し、本発明により新たに具備させたデータレジスタ
に一時記憶させておく。その後、現在のテスタラインの
表示を実行中に一行データが終了した場合、前述のデー
タレジスタから並列−直列変換回路への転送を実行し次
のデータラインを続けて表示できるのである。

また、行アドレスカウンタによって、データ転送サイク
ルを内部で自動発生できるため、各スキャンラインの途
中でデータラインが終了するような場合にも１次のデー
タラインを連続して表示できるようになる。

〔実施例〕

以下１図面を用いて、本発明による半導体メモリの一実
施例を詳細に説明する。

第１図は本発明による半導体メモリの全体構成図を示す
、該半導体メモリは、メモリ・セル・アレイ１０．ラン
ダム・アクセル回路１１．シリアルアクセス回路１２．
先読みデータレジスタ１３゜タイミング回路１４からな
っている。ここで、特に先読みデータレジスタ１３が本
発明の要旨に係る構成である。前記メモリ・セル・アレ
イ１ｏは、２５６行×２５６列×４ビットの配列で合計
２５６にビットの容量を持っている。前記ランダム・ア
クセス回路１１は、アドレス・バッファ１１０、データ
・バッファ１１１１行アドレスデコーダ１１２９列アド
レスデコーダ１１３を内蔵しており、８ビツトのアドレ
ス入力端子と４ビツトのデータ入出力端子により、上記
メモリ・セル・アレイに対し、４ビツト×６４にワード
のメモリとしてランダムアクセスできるようになってい
る。

すなわち、アドレスバッファ１１０を介して入力される
マルチプレクスド・アドレスから行アドレスと列アドレ
スが切り出され葛。行アドレス・デコーダ１１２ではメ
モリ・セル・アレイ１０の２５６行中の１行が選択され
１列アドレスデコーダ１１３では４ビツト×２５６列中
の１列４ビツトが選択され、これにより、データバッフ
ァ１１１を介する読み書きが行われる。

シリアルアクセス回路１２は、データレジスタ１２０、
セレクタ１２１．カウンタ１２２．シリアル出力バッフ
ァ１２３を内蔵しており、シリアル出力を制御するよう
になっている。データレジスタ１２０は行アドレスデコ
ーダ１１２の指定に従ってメモリ・セル・アレイ１０か
ら読出された１行１０２４ビツトのデータを一時記憶す
るものである。セレクタ１２１はデータレジスタ１２０
に記憶された１０２４ピツトのデータからカウンタ１２
２で特定される４ビツトを選択し、シリアル出力バッフ
ァ１２３を介して外部に出力するようになっている。

先読みデータレジスタ１３は、あらがしめ、メモリ・セ
ル・アレス１０から１行１０２４ビツトのデータを先読
みして保持しておくことのできるもので、このレジスタ
の内容は８ビツトのカウンタ１２２からの桁上げ信号に
よってデータレジスタ１２０に置数される。

また、前記タイミング回路１４は、外部から供給される
タイミング信号を受けて、内部で必要な制御信号を発生
するものである。

次に、第２図のタイムチャートを用いて、動作を詳しく
説明する。ＤＴ１０Ｅ端子がＲＡＳ信号の立下り時に”
ｌｌｉｇｈ’″が入力されていると、ランダムアクセス
サイクルとなる。このランダムアクセスサイクルではＲ
ＡＳ、ＣＡＳ信号に同期してＡｏ〜７端子からそれぞれ
行アドレス（図中ｒで示される）と列アドレス（図中Ｃ
で示される）が入力され、読出し時であればｒ行Ｃ列の
メモリ内容がＤ　ｏ　＝　ａ端子に出力される。

一方、ＤＴ１０Ｅ端子にＲＡＳ信号の立下り時に“Ｌ　
ＯＷ　”が入力されると、データ転送サイクルまたは先
読みデータ転送サイクルとなる。ＲＡＳ入力に引き続き
ＣＡＳが入力された場合には通常のデータ転送サイクル
となり、ＣＡＳ入力がない場合には先読みデータ転送サ
イクルとなる６通常のデータ転送サイクルでは行アドレ
ス（図中ｉで示される）で指定される行からデータが読
出され、先読みデータレジスタ１３とデータレジスタ１
２０の両方に置数されると同時に列アドレス（図中ｊで
示される）がカウンタ１２２に置数される。この結果、
ｉ′ｒ：ｆｊ列以降のデータが順次シリアル出力される
。これに対し、先読みデータ転送サイクルでは、行アド
レス（図中ｉ＋１で示される）で指定された１行のデー
タは、先読みデータレジスタ１３のみに置数され、デー
タレジスタ１２０には置数されない、この結果、第１行
のシリアル出力が続くが、カウンタ１２２が“２５５　
”からＩＩ　ＯＩＩに変化する時に先読みデータレジス
タ１３からデータレジスタ１２０への置数が実行され、
新たな行データのシリアル出力が続けられる。

次に、第３図は、本実施例の効果を説明するものとして
、例えば６４０Ｘ４００画素のＣＲＴ画面へのデータ配
列を示している。メモリ・セル・アレイは２５６行×２
５６列×４ピッ１−の構成であるが、これを水平方向に
６４０画素に配列すると、水平方向４ビツトに１列分の
情報を用いることとし、１６０列分が水平方向１ライン
分に相当する。効率良く配列するには、残の列を次のス
キャンラインにつめていくことになるが、このようにす
るとスキャンラインの途中でメモリ・セル・アレイの行
が切り換わる必要が生じてくる。しかるに１本実施例に
よれば１行の切り換わるタイミングに対し事前にデータ
転送サイクルを設けておくことができる。よって各スキ
ャンラインごとに先読みデータ転送サイクルを設けてお
くことができる。ここで、第３図では先読みデータ転送
サイクルの直前に通常のデータ転送サイクルも設けてい
るが、スキャンラインごとの先頭アドレスが前のスキャ
ンラインに連続している場合にはこのデータ転送サイク
ルは必ずしも必要ではないのでフレームの先頭だけで済
ませることもできる。このように、各スキャンラインの
先頭でデータ転送サイクルを発生するのは、水平同期信
号に同期したタイミング信号を作ればよいだけなので容
易である。ま、た、本実施例においてデータ転送サイク
ルでの列アドレスを制御するのみで水平方向のスクロー
ルが実現され得るという効果も容易に理解されるであろ
う。

本実施例では、シリアルアクセス回路１２には第１図の
通りの構成を適用しているが、この部分にシフトレジス
タを用いる方式をとることもできるという点も容易に理
解されよう、また、特に水平画素数の多い高精細画面へ
の適用に際しては、先読みデータレジスタ部分を複数段
の先入れ先出し型メモリ　（Ｐ　Ｉ　Ｆ　Ｏ：　Ｆｉｒ
ｓｔ　Ｉｎ　Ｆｉｒｓｔ　０ｕｔ）　を用いる方式が有
効であろう。これにより２段階以上の先読みデータ転送
サイクルを設けることができる。

次に、第４図は本発明の他の実施例を示す構成図で、第
１図の実施例に加えて、行アドレスカウンタ４０とレデ
ィ制御回路４１を内蔵したものである１行アドレスカウ
ンタ４０は現在の行アドレスを記憶すると共に順次制御
信号により＋１される。そして、外部から転送サイクル
指令が来て第１行目の転送サイクルを実行した直後と、
カウンタ１２２からの桁上げ信号が発生し先読みデータ
レジスタ１３からデータレジスタ１２０への転送が生じ
た直後に、内部で次の先読みデータ転送サイクルを自動
発生するものである。このようにすることにより常に先
読みデータレジスタ１３にはデータレジスタ１２０の次
の行のデータが準備されていることになり、外部からの
特別な制御なしでメモリ・セル・アレイの行にまたがる
シリアルデータ転送を可能ならしめることができる。ま
た、内部でデータ転送サイクルを自動発生した場合には
、レディ制御回路にて内部転送サイクル期間を示す信号
を出力し、外部回路に対し、ランダムアクセスを待たせ
るように制御することができる。

また、本実施例にても、第１図実施例と同様、シリアル
アクセス回路１２にシフトレジスタを用いることができ
るのは言うまでもない。

第５図には、グラフィック・システムの構成例を示す、
同図は、ＣＰＵ１００．主メモリ１０１゜グラフィック
・コントローラ１０２２画像メモリ１ｏ３．クロック発
生回路１０４から成る。

ｃｐｕｔｏｏは主メモリ１０１に記憶されたプログラム
に従ってシステム全体の制御を司る。主メモリ１０１に
はプログラムのほか、各種のデータを記憶する０画像メ
モリ１０３は表示画面の画素に対応する情報を記憶する
。グラフィック・コントローラ１０２はＣＰＵからの制
御に従って、画像メモリ上の図形を発生する描画制御と
画像メモリを順次ＣＲＴのラスクスキャンに同期して読
み出す５表示制御、同期信号の発生などを実行する。

ＣＰＵから画像メモリへの書込み口を設け、　・　・Ｃ
ＰＵから直接描画する方法が用いられる場合もある０本
発明は、−特に画像メモリ１０３の部分に適用されるに
適したメモリＬ　ＳＩに関するものである。

第６図は、第５図に示す画像メモリ１３０の詳細構成を
示したものである。本発明に係るメモリＬＳＩ２００．
メモリ制御回路２０１．４ビツトのシフトレジスタ２０
２から成る。２５６にビットのメモリＬＳＩ２００を８
ヶ用い、１０２４ドツト×５１２ドツトのメモリプレー
ンを４枚分の情報を記憶し、１６色のカラー表示が実現
できる。メモリ制御回路２０１は外部とのアドレス、デ
ータの受は渡しを行うとともに、メモリＬＳＩに対する
アドレス発生、データのバッファ、アドレスストローブ
信号（ＲＡＳ、ＣＡＳ）やシフトクロック（Ｓ　ＣＬ　
Ｋ）を始めとする各種制御信号発生、を行う、メモリＬ
ＳＩ２００は２ケでカラープレーン１面分の情報を記憶
する。この情報はシリアル出力ボート（Ｓｐｏ＝ａ）を
介して４ビット並列に出力され、４ビツトのシフトレジ
スタ２０２を用いて直列のデピオ信号が生成される。す
なわち全体で４本のビデオ信号が得られ、この組合せに
よって１６色までのカラー表示が可能になる。

第７図は、第１図のシリアルアクセル回路１２及び先読
みデータレジスタ１３の部分の回路例を示したものであ
る。先読みデータレジスタ１３゜データ″レジスタ１２
０．セレクタ１２１の各１ビツトの論理構成が示されて
おり、これらは水平方向に２５６ビツト分が繰り返され
る。先読みデーターレジスフ１３′への書込み制御信号
（ａ）は、データ転送サイクルを指令する信号（■〒／
テ百）と行アドレスストローブ（ＲＡＳ）の組合せから
得られる。また、メモリ出力から直接データレジスタ１
２０転送するための制御信号（ｂ）は、データ転送サイ
クル信号（ＤＴｌｏＥ）と行アドレスストローブ（ＲＡ
Ｓ）、列アドレスストローブ（ＣＡＳ）の組合せから生
成される。また、先読みデータレジスタ１３からデータ
レジスタ１２０への転送を指令する制御信号（Ｃ）は、
８ビツトのカウンタ１２２のカウント値が”　２５５　
”から“Ｏ”になるときに発生するキャリー信号にラン
チ３０１を経て同期し、生成される。また、データレジ
スタ１２０の出力はセレクタ１２１にて選択され、バッ
ファ３０２を経てシリアル信号の１本（Ｓ　Ｄ）として
出力される。これらの回路の詳細な動作については、第
２図のタイムチャートを用いて説明した通りである。

また、第８図は、第７図に示した１ビツトのレジスタ３
００の回路構成例を示す。レジスタの１　′ビットはク
ロック入力（Ｃ）の立下りエツジに同期してデータ入力
（Ｄ）の値を保持し端子（Ｑ）に出力するものである。

第７図、第８図は回路構成としての１例を示したまでで
、もちろんこの他にも各種の構成法があり得る。

〔発明の効果〕

以上、詳細に説明したように、本発明による半導体メモ
リによれば、パラレルボートとシリアルポートを有する
デュアルポートメモリにて、メモリ・セル・アレイの行
間にまたがるシリアル出力を容易に可能ならしめること
ができ、水平画素数が２のｎ乗以外の表示装置の対応や
、水平のスクロールが容易になるという効果がある。

【図面の簡単な説明】

第１図は本発明による半導体メモリの一実施例を示す構
成図、第２図は前記半導体メモリの動作タイムチャート
を示す図、第３図は前記半導体メモリの効果を示す説明
図、第４図ないし第８図はそれぞれ本発明による半導体
メモリの他の実施例を示す構成図である。 １０・・・メモリ・セル・アレイ、１１・・・ランダム
アクセス回路、１２・・・シリアルアクセス回路、１３
・・・先読みデータレジスタ、４０・・・行アドレスカ
ウンタ、４１・・・レディ制御回路。

Claims (1)

1. 【特許請求の範囲】 １、ディジタル情報を記憶するメモリ・セル・アレイと
   、このメモリ・セル・アレイに対してランダムにアクセ
   スする第１の手段と、前記メモリ・セル・アレイから行
   アドレスの指定に従つて並列に読出された情報を順次直
   列に出力する第２の手段と、を有するワンチップの半導
   体メモリにおいて、 前記メモリ・セル・アレイから並列に読み出した情報を
   一時記憶する第３の手段を同チップ内に設け、予め、こ
   の第３の手段への読み出しを実行しておき、前記第２の
   手段での直列出力の終了に同期して前記第３の手段から
   前記第２の手段への並列データ転送を実行し、引き続き
   連続して直列出力できるようにしたことを特徴とする半
   導体メモリ。