JPS6243888A - デユアルポ−トメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業４１ｑ）利用分野〕 本発明１」ビデオシステムのメモリに関シ、時ニグラフ
イ、り、ディスプレイ・システムｒ（おいてＣＰ　Ｕの
アクセスとＣＲＴへのデータ表示が時間的に競合して、
ＣＰ　Ｕ　ｒＵよる画面データ書き換えケゆっくりとし
か行なえない間１１１を基本的に解決するデュアル・ボ
ート・メモリに関する。

〔従来の技術〕

パーソナルコンピュータ、ＯＡ機器の、急伸長により、
グラフィシフ・ディスプレイ・システムにおけるメモリ
が大きな比重を占めてきている。大谷！ｔを必要とする
ため、標準のダイブミツクランダムアクセスメモリが用
いらむ２２例がある。メ七りＦｉＣＰ　ＵとＣ）Ｌ　ｉ
”の間に位置つけらむる。（’ｌｔ’ｌ’には絶えず両
面表示データを送ることが絶えｉ的に必要であり、標準
のメモリでは水平あるいｔＪ垂ｊｕの帰綜区間（ブラン
キング期間）にＣＰＬＩアクヒスを行なって画面データ
を書き換大−る。ここでの問題点は、■ＣＰ　Ｕアクセ
スの時間］ヒ率が低過ぎて画面データの書き換九ＶＣ時
間がかかること、および＠　ＣＩｔ　’ｌ”への表示す
イクルにメ七りの速用が追い着かず、ビット幅の長いバ
ラシリ変換が必＋兜となることである。こｉｌを一挙Ｖ
Ｃ解決するグラフィック・ディスプレイ・システム専用
のメ」りの要求が高まり、すでに第３図に示す構成のデ
ュアル・ボート・メモリが公知である。μ体内に１．■
標準のダイナきツクランダムアクセスメモリｃ以下ラン
ダムアクセスポートと呼ぶ）ｌにデータ転送ゲート２全
介し、シリアルポートが接続ｆｔ１ている。ランダムア
クセスボートｌの基本タイミングに同期させてデータ転
送りロヴクＩ）　Ｔ　ｉ活性化−ｆると、選択されたメ
モリ配タリの１行分のデータが、データ転送ゲート２を
通して、同じ長さの読み出【７テータレジスタ３に送ら
ｆる。こｔ１全データ転送サイクルと称し、このサイク
ルを除いてはランダムアクセスポートｌおよびシリアル
ポートは互いに独立に非同期に動作できる。データ転送
サイクルでは同時に列アドレス入力がアドレス転送ゲー
ト４を通してシリアルセレクタ５に送られる。

シリアルポートではこのアドレス管スタート番地と【７
て、献み出しデータレジスタ３の内容が直列に読み出で
おる。ランダムアクセスボー）１ｉｊ（［１ｆ（７１Ｊ
アルボ〜トはＣＲＴＫ接続される。データ転送サイクル
を除いて両ボートは独立に非同期に動作するので前述の
問題点■のＣＰ　ｔＪアクセスの時間比率はほぼ１００
チと完全に解決さＩる。シリアルポートＦ、ｒ　１行分
の絖み出しデータレジスタＱ）内容を１ｎ列ｒ（読み出
すだけの動作となり、高速化管財ることができて、■の
間部点が改善さおる。

データ転送サイクルは、ブランキング期間ても表示期間
でも行なうように回路的に対策できる。転送後のシリア
ル読み出しのスタート番地を指定でキルので、スクロー
ル、マルチスクリーンのような画面操作にこのメモリだ
けで対応できるのも大きい利点となる。

〔発明が解決しようとする問題点〕

上述したデュアルポートメモリにビデオカメラやディス
クのデータを直接書き込みたいという要求がある。この
場合、ランダムアクセスポートから書くと、サイクルが
速度的に合わず、直進変換を通さざる全得ない。さらに
、メモリ配列の内容を高速にクリアしたいという要求も
ある。しかし、ランダムアクセスポートから１ビツトず
つ書いてクリアするのは時間がかかり過ぎる。

このように高蓮なシリアル書き込みへの対応機能が不十
分という問題があり、デュアルポートメモリの用途を拡
げる上で、一つの障壁となる。

〔問題点を解決するための手段〕 本発明によると、ｍ行ｎ列に配列されたメモリセル、選
択メモリセルを指定する行および列のアドレスバッフ了
およびデコーダ、および複数の入出力共通のデータ端子
から基本的に構成されるランダムアクセスポートと、共
Ｋｎビットの長さの絖み出しデータレジスタおよび書き
込みデータレジスタ、前記２つのレジスタに共通に用い
データケシリアルに取り出すシリアルセレクタ、シリア
ル動作の基本クロック、読み出しか誓呑込みかを足める
シリアルサイクルの動作モード選択クロックＰ工ひ複数
の入出力共通のデータ端子から構成８１Ｌるシリアルポ
ートと、前り己ランダムアクセスポートと前記シリアル
ポートの間で１行分のメモリセルのデータおよび／ある
いは列アドレス入力データの転送を行なうデータ転送ク
ロック、前記ランダムアクセスポートの基本入力タイミ
ングに前記データ転送クロックを同期させて活性化する
データ転送サイクルにおいて、前記選択行のメモリセル
と前記２つのレジスタのいずｆかの間でデータの１＆渡
しをするデータ転送ゲートおよび前記データ転送サイク
ルで入力する列アドレスを前記シリアルセレクタにシリ
アル動作のスタート番地として伝えるアドレス転送ゲー
トから構成されるデータ転送部を有し、前記データ転送
サイクルを除イて前記ランダムアクセスポートと前記シ
リアルポートは互いに独立に動作でき、前記シリアルポ
ートでは前記動作モード選択クロックの入力レベルに応
じて、前記読み出しデータレジスタに含まれるデータの
読み出しあるいは前記書き込みデータレジスタへのデー
タ書き込みが可能であることｔｔ？＃徴とするデュアル
ポートメモリが得ら扛る。

本発明のもう１つによると、上記の各要件を有し、前記
シリアルポートからの書き込み動作をまず前記データ転
送サイクルでスタート番地金指足し、所要の前記′４Ｉ
き込み動作を行ない、終了後再び前記データ転送サイク
ルで＃配置き込みレジスタの内容を前記ランダムアクセ
スポートの選択さ才した行のメモリセルＶＣ書き戻すと
いう順序で行なうことｔ％徴とするデュアルポートメモ
リが得られるＯ 〔実施例〕 本発明によるデュアルポートメモリのｌ実施例のブロッ
ク図を第１図に示す。第３図と比べると、ビン端子の数
に同じであるが１機能が２点次のようＶＣ変っている。

１　）　ＳＯＥ　ｒま従来シリーｒル読み出しデータ金
出力端子にもたらすかめるいは高インピーダンスにおく
かを決めるシリアル出力許容化債号であるが、第１図で
はシリアルコ／トロールクロックＳＣの動作サイクルが
読み出しや書き込みかを区別するのにも用いている。高
レベルの間は書き込み用になり、低レベルの間は読み出
し用となる。

２）従来はシリアルポートは読み出しだけであるためデ
ータ出力端子が設けであるが、第１図では書き込みも行
なうのでデータ入出力端子が設けである。

このデュアルポートメモリ社、ダイカミ９クランダムア
クセスメモリ１と、データ転送ゲート２と、読み出しレ
ジスタ３と、アドレス転送ゲート４と、シリアルセレク
タ５１と、書き込みデータレジスタ６と、データ出力ハ
ッ７ア７と、データ人カバッフ了８と％読み出し／Ｗき
込みモード選択ゲート９と全具備する。

８ＯＥが低レベルのとき、シリアルセレクタ５１は読み
出しデータレジスタ３に働き％舊寝込みデータレジスタ
６とに切り離さｎる。シリアルデータ端子１Ｊテータ出
力バツフ了７に接続されて、このときはＳＣの活性化に
応じて読み出しデータレジスタの内容を直列にもたらす
出力端子となる。

データ人カバッフ了５ｕｓｃの活性化には関係なく、リ
セット状態に保た扛る。したがってＳＵＥが低レベルの
とき、第１図のデュアルポートメモリは第３図と全く同
じ動作をする◎ 一方、ＳＵＥ　が高レベルのときはシリアルセレクタ５
１は書き込みデータレジスタ６に働き、絖み出しデータ
レジスタ３とは切り離される。シリアルデータ端子はデ
ータ入力バー／７了８と接続さ３、ＳＣの活性化に応じ
て入力データ會与えて書き込みデータレジスタ６に直列
に書き込んでいく入力端子となる。データ出カバグア丁
７Ｆｉ、ＳＣの活性化には関係なくリセット状態に保た
扛る。

すなわち、従来のデュアルポートメモリと同じ使い方で
、高速シリアル書き込みが必要な期間５（ＪＥｌＯ− ヲ篩レベルに保てばよい。

フ／ダムアクセスボートｌヶ標準ダイナミックフンダム
アクセスメモリの２クロ・ツク（ＲＡＳ、ＣＡＳ）、ア
ドレスマルチ力式の（１様であられすと、この高速シリ
アル省き込みは具体的には第２図のように１丁なうこと
になる。５（ＩＥ　　を高レベルにしてシリアル書き込
み期間に入るが、書き込みデータレジスタのどの番地か
ら省き始めるかを設定する必苅がある。こ〕ｌｉランダ
ムアクセスポートから行ない、　　ＩＬＡｓが低レベル
に変化する時点１１でＤＴが低レベル、書き込みコント
ロールクロックＷＥが低レベル、データ人出力端子の１
本ＩＯ０が高レベルであＩは、スタート番地設Ｗサイク
ルと識別して実行する。このサイクルの列アドレス入力
がそのスタート番地となる。続いてＳＣを所安のサイク
ル数連続して活性化し、こ才１に同期させてシリアルポ
ートのデータ端子Ｓ　１０　ｉに人カデータを与えると
、スタート番地から直列に書き込みデータレジスタにデ
ータが埋めらｎていく。完了後、レジスタからメモリ配
列の選択行に書き戻さなければならない。この転送サイ
クルもう／ダムアクセスポートから行なう盛装があり、
１ｔＡｓ　　が低レベルに変化する時点ｔ２で、ＩＹ’
が低レベル、Ｗ　Ｅがか、レベル、ＩＯｏが低レベルと
いうわｌみ合せで入力すると実行さハる。書き戻す行の
位１６１１このサイクルの行アドレス入力により指定さ
７′ｌる。

こ才ｌで、シリアル書き込み動作が終了する。レジスタ
を介した書き込みであり、ＳＣのサイクルタイムをビデ
オカメラやディスクのデータレートに合せることは可能
である。

〔発明の効果〕

以ト説明したように本発明によると、動作子−ド選択り
ロプクのレベルを切り換えることによりビ／をふやさず
に高速シリアル４１：＠込みを、従来の高速シリアル絖
み出しと時分割で行なえるデュアル・ボートメモリが得
ら扛、ビデオカメラやディスクのデータに＋Ｍ接接子モ
リ取り入むてグラフィック処理ケ施すシステムに非常に
自効である。

【図面の簡単な説明】

第１図龜本発明の一実施例のブロック図、第２図は第１
図の動作ケ示すタイミ／グ図、第３図は従来例のノ°ロ
ック図である。 ｌ・・・ダイナミックランダムアクセスメモリ、２・・
・・データ転送ゲート、３・・・・・・読み出しレジス
タ、４・　・アドレス転送ゲート、５．５１・・・・・
・シリアルセレクタ％６　・・・書き込みデータレジス
タ。 ７・・　−１−タ出力パッフ了、８・・・・データ人カ
バッノア、９・・・読み出し／４Ｉき込みモード選択ゲ
ー　ト。 −１３＝

Claims (2)

【特許請求の範囲】
1. （１）ｍ行ｎ列に配列されたメモリセル、選択メモリセ
   ルを指定する行および列のアドレス・バッファおよびデ
   コーダ、および複数の入出力共通のデータ端子から基本
   的に構成されるランダムアクセスポートと、共にｎビッ
   トの長さの読み出しデータレジスタおよび書き込みデー
   タレジスタ、前記２つのレジスタに共通に用いデータを
   シリアルに取り出すシリアルセレクタ、シリアル動作の
   基本クロック、読み出しか書き込みかを定めるシリアル
   サイクルの動作モード選択クロックおよび複数の入出力
   共通のデータ端子から構成されるシリアルポートと、前
   記ランダムアクセスポートと前記シリアルポートの間で
   、１行分のメモリセルのデータおよび／あるいは列アド
   レス入力データの転送を行なうデータ転送クロック、前
   記ランダムアクセスポートの基本入力タイミングに前記
   データ転送クロックを同期させて活性化するデータ転送
   サイクルにおいて、前記選択行のメモリセルと前記２つ
   のレジスタのいずれかの間でデータの橋渡しをするデー
   タ転送ゲートおよび前記データ転送サイクルで入力する
   列アドレスを前記シリアルセレクタにシリアル動作のス
   タート番地として伝えるアドレス転送ゲートから構成さ
   れるデータ転送部を有し、前記データ転送サイクルを除
   いて前記ランダムアクセスポートと前記シリアルポート
   は互いに独立に動作でき、前記シリアルポートでは前記
   動作モード選択クロックの入力レベルに応じて、前記読
   み出しデータレジスタに含まれるデータの読み出しある
   いは前記書き込みデータレジスタへのデータ書き込みが
   可能であることを特徴とするデュアルポートメモリ。
2. （２）前記シリアルポートからの書き込み動作をまず前
   記データ転送サイクルでスタート番地を指定し、所定の
   前記書き込み動作を行ない、終了後、再び前記データ転
   送サイクルで前記書き込みレジスタの内容を前記ランダ
   ムアクセスポートの選択された行のメモリセルに書き戻
   すという順序で行なうことを特徴とする前記特許請求の
   範囲（１）のデュアルポートメモリ。