JPS61153730A - デ−タバツフア装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、コンピュータと外部記憶装置・との間などの
互いに異なるデータ速度を必要とする機器間のデータ転
送に好適なデータバッファ装置に関する。

〔発明の背景〕

コンピュータの外部記憶装置から出力されるデータ列の
周期は一定であり、これに対してコンピュータのデータ
読み取りは、プログラムによる一連の動作の中で行なわ
れる。したがって、コンピュータのデータ読み取り速度
は外部記憶装置からのデータ転送速度と異なるし、また
、両者は非同期である。このために、これらの間にデー
タバッファ装置が設けられ、これらの間でデータの転送
がうまく行なわれるようにしている。

かかるデータ転送を可能とするために、データバッファ
装置にメモリが設けられ、このメモリに外部記憶装置か
らのデータをこれに同期して順次記憶し、さらに、これ
らデータをコンピュータの読み取りに同期してメモリか
ら読み出すようにしている。

ところで、データバッファ装置に用いられるメモリとし
ては、従来、ＦＩＦＯ（Ｆｉｒｓｔ−ｉｎ　　ｆｉｒｓ
ｔ−ｏｕｔ）メモリ素子が一般的であったが、これは通
常のメモリ素子に比べて高価である。そこで、通常のメ
モリ素子を用い、これがＦＩＦＯメモリ素子と同様な動
作を行なうようにしたデータバッファ装置も提案されて
いるが、これを制御する周辺の手段が非常に大型化して
しまうという問題があった。この問題を解消する１つの
手段として、２つのメモリ素子を用い、これらの動作を
データの書き込みと読み出しとに交互に切換えるととも
に、一方が書き込み動作をしているときに、他方が読み
出し動作を行なうようにした方式・が提案された。しか
し、この方式では、メモリ素子への信号線が非常に多く
なり、構成が複雑となって高集積化に適しないという問
題があった。

〔発明の目的〕

本発明の目的は、上記問題点を解消し、安価なメモリ素
子を用いることができ、構成が簡単で高集積化を可能と
したデータバッファ装置を提供するにある。

〔発明の概要〕

この目的を達成するために、本発明は、メモリのデータ
書き込みとデータ読み出しを時分割で行なうようにし、
データ書き込み優先とするとともに、該メモリから読み
出されたデータを保持するデータ保持手段を設け、一定
周期の入力データのメモリへの書き込みを可能とすると
ともに、該データ保持手段からデータの読み取りを行な
うようにし、該入力データとは異なる速度で順次線デー
タを読み取ることができるようにした点に特徴がある。

〔発明の実施例〕

以下、本発明の実施例を図面によって説明する。

第１図は本発明によるデータバッファ装置の一実施例を
示すブロック図であって、１はＲＡＭ　（ランダムアク
セスメモリ）、２はゲート、３はレジスタ、４．５はア
ドレスカウンタ、６はマルチプレクサ、７は書込用コン
トローラ、８は読出し用コントローラ、９．１０．１１
．１２は入力端子、１３゜１４は出力端子、１５はデー
タバスラインである。

この実施例は、メモリ素子としてＲＡＭを用いたもので
あり、入力端子１０には、図示しない外部記憶装置から
の一定周期の入力データａが供給され、入力端子９には
、この入力データａに同期したパルスが供給される。

次に、この実施例におけるＲＡＭＩへの入力データａの
書き込み動作を第２図のタイミングチャートを用いて説
明する。なお、第２図に示す夫々の信号には、第１図に
示す符号をつけて信号を対応させている。

入力端子１０から入力データａが一定の周期で供給され
ると、この入力データａが供給される毎に、入力端子９
から書込用コントローラ７にパルスが供給される。書込
用コントローラ７は、このパルスを受けると、まず、切
換信号ｄを“Ｈ”　（高レベル）とし、アドレスカウン
タ４の書込みアドレスＣをマルチプレクサ６を介してＲ
ＡＭＩに送る。

次いで、書込用コントローラ７は、書込み信号ｅを１Ｌ
″　（低レベル）にしてＲＡＭＩを書込みモードとする
とともに、ゲート信号ｆを発生してゲート２を開く。こ
の結果、入力データａはゲート２を通り、さらに、デー
タバスライン１５を介してＲＡＭＩに供給され、アドレ
スカウンタ４からの書込みアドレスＣで指定される番地
に書き込まれる。次に、書込用コントローラ７は、切換
信号ｄを“Ｌ″としてマルチプレクサ６がアドレスカウ
ンタ５からの読出しアドレスｈ（第２図では図示せず）
を選択するようにし、また、書込み信号ｅを“Ｈ”にし
てＲＡＭＩを読出しモードにするとともに、アドレスク
ロックｂを発生し、アドレスカウンタ４の値を１だけ進
める。

そこで、いま、アドレスカウンタ４の値がＮであって、
入力端子１０から■の入力データａが供給されると、マ
ルチプレクサ６が切換信号ｄによってアドレスカウンタ
４からの値Ｎの書込みアドレスを選択し、また、書込み
信号ｅにより、ＲＡＭ１が書込みモードに設定される。

このために、■の入力データａは、この書込みアドレス
によって指定されるＲＡＭＩのＮ番地に書き込まれる０
次いで、書込み信号ｅが“Ｈ′″となってＲＡＭＩが読
出しモードとなり、切換信号ｄがＬ”となってマルチプ
レクサ６がアドレスカウンタ５からの読出し、アドレス
ｈを選択すると、この読出しアドレスｈの値がＭとした
場合、ＲＡＭＩからＭ番地のデータが読み出される。こ
れとともに、アドレスクロックｂにより、アドレスカウ
ンタ４の値は（Ｎ＋１）となる。

入力端子１０から次の■の入力データａが供給されると
、同様にし′て、この■の入力データａは書込みアドレ
スＣで指定されるＲＡＭＩの（Ｎ＋１）番地に書き込ま
れ、アドレスカウンタ４の値は（Ｎ＋２）となる。

このようにして、入力データａはＲＡＭＩの一連の番地
に順番に書き込まれ、入力データａが書き込まれる毎に
書込みアドレスＣは１づつ増えてＲＡＭＩでのデータ書
込みの番地が順番に指定されていく、そして、入力デー
タａが書き込まれて次の入力データａが書き込まれるま
での間、ＲＡＭ１からはアドレスカウンタ５からの読出
しアドレスｈによって指定されるデータが読み出される
。

したがって、第２図ｇに示すように、ＲＡＭＩのデータ
書込みとデータ読出しとは交互に、すなわち、時分割で
行なわれる。

次に、この実施例におけるＲＡＭＩからのデータ読出し
動作を第３図のタイミングチャートを用いて説明する。

なお、第３図に示す夫々の信号は、第１図に示す符号を
つけて信号を対応せている。

読出用コントローラ８は、入力端子１１から制御信号！
、入力端子１２から制御信号ｎが夫々供給され、制御信
号ｊ、　ｋ、　ｐを生成するが、さらに、書込用コント
ローラ７からの読出し禁止信号ｍにより、後述するよう
に制御される。

制御信号ｎは図示しないコンピュータが読み取りを開始
するときに、入力端子１２から供給され、読み取りを開
始するために読出用コントローラ８をリセットする信号
であり、以下、読み取り開始信号という。

制御信号ｐはアドレスカウンタ５の値を１だけ進めるた
めのアドレスクロッつてある。

制御信号にはレジスタ３を制御するための“Ｈ″の信号
である。レジスタ３はＲＡＭＩから読み出されたデータ
を一時保持するものであって、このデータを制御信号に
の立上りエツジで保持し、この保持されたデータが図示
しないコンピュータで読み取られる。すなわち、レジス
タ３の出力データｌが出力端子１３からコンピュータに
供給され、プログラムによる一連の動作の中でこのコン
ピュータに読み取られる。この制御信号ｋを、以下、デ
ータ保持クロックという。

制御信号ｊは、データ保持クロックにと全く同じ信号で
あり、出力端子１４からコンピュータに供給され、レジ
スタ３から出力データｌが読み取り可能であることをコ
ンピュータに知らせるためのものである。この制御信号
ｊを、以下、ＤＲＱ信号という。

制御信号ｌは、コンピュータから供給され、コンピュー
タがレジスタ３から出力データを認識して読み取りを開
始すると“Ｌ”となり、この出力データの読み取りが完
了したときに＠Ｈ”となる信号である。これを、以下、
ＡＣＫ信号という。

これら制御信号によるデータ読取り動作は次のとおりで
ある。

すなわち、アドレスカウンタ５からの読出しアドレスｈ
によって指定されるＲＡＭＩの番地から読み出されたデ
ータは、データバスライン１５を介してレジスタ３に供
給される。読出用コントローラ８がデータ保持クロック
ｋを発生すると、この立上りエツジにより、ＲＡＭＩか
らの上記データはレジスタ３に保持される。このデータ
は出力データ１として出力端子１３からコンピュータに
供給される。これと同時に、読出用コントローラ８から
出力端子１４を介してコンピュータにＤＲＱ信号ｊが供
給され、コンピュータにレジスタ３に保持されているデ
ータの読み取りが可能であることを知らせる。

コンピュータが、一連の動作の後、“Ｈ”のＤＲＱ信号
を認識して出力データｉの読み取りを開始すると、ＡＣ
Ｋ信号ｊは１Ｌ″となり、これを読出用コントローラ８
はこれを検知して（これによって、コンピュータが出力
データｉを読み取り始めたことが認識される）一定時間
Ｔの後データ保持クロックにとＤＲＱ信号ｊを“Ｌ”に
する。

コンピュータが出力データｉの読み取りを完了すると、
ＡＣＫ信号信号面Ｈ”となる。読出用コントローラ８は
このＡＣＫ信号信号同期したＨ′のアドレスクロックｐ
を発生し、このアドレスクロックｐの立上りエツジでア
ドレスカウンタ５の値を１だけ進める。このために、Ｒ
ＡＭＩの次の番地のデータが読み出される。

また、読出用コントローラ８は、ＡＣＫ信号信号面上り
エツジよりも一定時間Ｔだけ遅れて立上がるデータ保持
クロックにとＤＲＱ信号とを同時に発生し、ＲＡＭＩか
ら読み出されたデータをレジスタ３に保持するとともに
、レジスタ３の出力データｉが読み取り可能であること
をコンピュータに知らせる。

このようにして、ＲＡＭＩから読み出されるデータはレ
ジスタ３を介してコンピュータに読み取られるが、入力
端子１０に入力データａが供給されると、先に述べたよ
うに、ＲＡＭＩは書込みモードとなって入力データａの
ＲＡＭＩへの書き込みが行なわれる。この間、書込用コ
ントローラ７は読出し禁止信号ｍを発生する。この読出
し禁止信号ｍにより、読出用コントローラ８はデータ保
持クロックにとＤＲＱ信号ｊとを１Ｌ″″にする。

そこで、いま、アドレスカウンタ５の値がＫであり、Ｒ
ＡＭＩが読出しモードにあるとすると、ＲＡＭＩのに番
地のデータが読み出される。このデータを■とすると、
これはデータ保持クロックにの立上りエツジでレジスタ
３に保持され、出力データｌは■となる。また、これと
同時に、出力端子１４からコンピュータに“Ｈ”のＤＲ
Ｑ信号ｊが供給される。

ある時間経過してコンピュータが■の出力データｌの読
み取りを開始すると、ＡＣＫ信号信号面Ｌ”となり、そ
の立下りエツジよりも一定時間Ｔだけ遅れてデータ保持
クロックにとＤＲＱ信号ｊとは′Ｌ”となる。

コンピュータが■の出力データｌの読み取りを完了する
と、ＡＣＫ信号信号面Ｈ”となり、これと同時にアドレ
スクロックｐが“Ｈ”となって、アドレスカウンタ５の
値は（Ｋ＋１）となる。したがって、ＲＡＭＩからは（
Ｋ＋１）番地に記憶されている■のデータが読み出され
る。

その後、一定時間Ｔが経過すると、データ保持クロック
にとＤＲＱ信号ｊが発生し、■のデータがレジスタ３に
保持されるとともに、コンピュータに出力データｌの読
み取り可能であることを知らせる。

ここで、入力端子１０に入力データａが供給されると、
書込み信号が＠Ｌ”となることによってＲＡＭＩは書き
込みモードとなり、これとともに、書込用コントローラ
７が発生する読出し禁止信号ｍにより、読出用コントロ
ーラ８はデータ保持クロックにとＤＲＱ信号ｊとを“Ｌ
ｌにする。すなわち、ハツチングした期間だけデータ保
持クロックにとＤＲＱ信号」とは短かくなる。

しかし、第３図に示すように、読出し禁止信号ｍによっ
てＤＲＱ信号ｊが“Ｌ”となる以前に、既にコンピュー
タがＤＲＱ信号ｊが“Ｈ”であることを認識して■の出
力データｉの読み取りを開始しているときには、読出し
禁止信号ｍが発生しても、コンピュータはのの出力デー
タｉの読み取りを続行し、何ら影響を受けることはない
。

また、第４図に示すように、データ保持クロックｋによ
ってレジスタ３に■のデータが保持され、ＤＲＱ信号信
号炉Ｈ″となったが、コンピュータがこれを認識する前
に入力端子１０に入力データａが供給され、書込用コン
トローラ７が読出し禁止信号ｍを発生してデータ保持ク
ロックにとＤＲＱ信号信号炉“Ｌ”となった場合には、
もはやコンピュータはレジスタ３からの■の出力データ
ｉを読み取ることがないから、ＡＣＫ信号ｌは“Ｈ”の
ままに保持される。このとき、アドレスクロックｐも“
Ｈ″に保持される。

入力データａの書き込みが完了して読出し禁止信号ｍが
なくなると、ＡＣＫ信号ｌが“Ｈ”であることから、再
びデータ保持クロックにとＤＲＱ信号信号炉発生し、レ
ジスタ３には、データ保持クロックにの立上りエツジで
再度■のデータが保持される（これは、アドレスカウン
タ５の値が（Ｋ＋１）にそのまま保持されていたからで
ある）。

そこで、コンピュータはこのＤＲＱ信号」を認識してレ
ジスタ３からの■の出力データｉの読み取りを開始し、
ＡＣＫ信号ｌとアドレスクロックｐとは“Ｌ”となる、
コンピュータが■の出力データの読み取りを完了すると
、ＡＣＫ信号ｌは“Ｈ″となり、これにともなってアド
レスクロックｐが発生するから、その立上りエツジでア
ドレスカウンタ５の値は（Ｋ＋２）となり、ＲＡＭＩか
ら次の番地の■のデータが読み出される。

また、第５図に示すように、コンピュータが■の出力デ
ータｉの読み取り完了時点を含む期間、ＲＡＭＩへの入
力データ３の書き込みが行なわれる場合、ＡＣＫ信号ｌ
が“Ｈ”となるとともに、アドレスクロックｐが発生し
てアドレスカウンタ５からの読出しアドレスｈの値は（
Ｋ＋１）となるが、ＲＡＭＩからのデータの読み出しは
行なわれない、そして、データ保持クロックにも発生し
ないから、レジスタ３にはそのまま■のデータが保持さ
れており、さらに、ＤＲＱ信号信号炉生しないから、コ
ンピュータはレジスタ３からの■の出力データｌを再度
読み取ることもない。

ＲＡＭＩへの入力データａの書き込みが完了すると、Ｒ
ＡＭＩからは（Ｋ＋１）番地の■のデータが読み出され
、また、読取用コントローラ８はデータ保持クロックに
とＤＲＱ信号信号炉直ちに発生し、ＲＡＭＩからの■の
データをレジスタ３に保持するとともに、コンピュータ
に出力データｉが読み取り可能であることを知らせる。

この実施例は以上のように動作するが、コンピュータが
外部記憶装置から所望のデータを読み取る場合には、ま
ず、アドレスカウンタ４がリセットされ、それから入力
端子１０に外部記憶装置から入力データａが供給され、
ＲＡＭＩへの書き込みが行なわれる。この間しばらくコ
ンピュータのデータ読み取りは行なわれない。

ＲＡＭ１にある程度の量のデータが書き込まれると、ア
ドレスカウンタ５がリセットされ、また、入力端子１２
からの読取開始信号ｎによって読出用コントローラ８が
リセットされ、ＲＡＭＩの入力データａが書き込まれた
最初の番地から読み出しが開始される。その後、上記の
動作が行なわれるが、ＲＡＭＩにおける書込みアドレス
と読出しアドレスとは異なっている。

第６図は第１図の読出用コントローラの一具体例を示す
回路図であって、１６．１７は入力端子、１８゜１９は
出力端子、２０．２１はアンドゲート、２２は遅延回路
であり、第１図に対応する部分には同一符号をつけてい
る。

この具体例の動作を第３図を用いて説明すると、まず、
入力端子１２から“Ｌ”の読取開始信号ｎが供給される
と、遅延回路２２はリセットされる。この遅延回路２２
はシフトレジスタが用いられ、このリセットによって各
段がクリアされる。

読取開始信号ｎの供給が終ると、アンドゲート２０、２
１はオン状態となる。このとき、入力端子１１から供給
されるＡＣＫ信号ｌは“Ｈ”であり、アンドゲート２０
．２１がオンしているときに、このＡＣＫ信号ｌは、入
力端子１６からのクロックで駆動される遅延回路２２で
遅延された後、アンドゲート２１を通って出力端子１４
．１９に供給される。出力端子１４に得られる信号がＤ
ＲＱ信号ｊであり、出力端子１９に得られる信号がデー
タ保持クロックにである。また、アンドゲート２０の出
力信号が、アドレスクロックｐとして、出力端子１日か
らアドレスカウンタ５（第１図）に供給される。

そこで、ＡＣＫ信号ｌが′Ｌ”となると、アドレスクロ
ックｐも直ちにＬ″となり、ＤＲＱ信号ｊとデータ保持
クロックにとは遅延回路２２の遅延時間だけ遅れてＬ″
となる。また、ＡＣＫ信号ｌが“Ｈ′″となると、アド
レスクロックｐも直ちにＨ”となり、この立上りエツジ
でアドレスカウンタ５の値が１だけ進む。ＤＲＱ信号ｊ
とデータ保持クロックにとは遅延回路２２の遅延時間だ
け遅れて“Ｈ”となり、先に説明したように、ＲＡＭＩ
　　（第１図）から読み出されたデータのレジスタ３　
（第１図）への保持とコンピュータへのレジスタ３から
の出力データｉの読み取りが可能であることを知らせる
。

遅延回路２２の遅延時間は、先に示した遅延時間Ｔであ
る。読出しアドレスを設定してから実際にＲＡＭＩから
データを読み出すまでにタイムラグ（アクセスタイム）
が生ずるために、レジスタ３にデータを保持するタイミ
ングをアドレスカウンタ５で読出しアドレスが設定され
るタイミングよりも少なくともこのタイムラグだけ遅ら
さなければならない、このために、遅延回路２２により
、アドレスクロックｐよりも遅延時間Ｔだけデータ保持
クロックにとＤＲＱ信号ｊとを遅らせている。

この遅延時間Ｔは数百ｎ　ｓｅｃ程度である。

以上のように、この実施例では、ＲＡＭＩへの入力デー
タａの書き込みがこのＲＡＭＩからのデータの読み出し
よりも優先し、入力データａの書き込みが行なわれない
ときに、ＲＡＭＩからのデータの読み出しを行なうよう
にしてＲＡＭＩのデータ書き込みとデータ読み出しとを
交互に、つまり、時分割的に行なってとができるように
している。したがって、入力データａが外部記憶装置か
ら一定周期で送られてきても欠落することなくＲＡＭＩ
へ書き込むことができる。また、ＲＡＭＩから読み出さ
れたデータはレジスタ３に保持され、このレジスタ３に
保持されたデータがコンピュータによって読み取られる
ものであるから、コンピュータがこのデータを読み取っ
ているときに、ＲＡＭＩが入力データの書き込みを行な
っても、第３図で説明したように、コンピュータのデー
タ読み取りに何等影響を与えるものではない。

また、コンピュータがレジスタ３の出力データｌの読み
取りを開始する前に、ＲＡＭＩが入力データａの書き込
みを開始すると、第４図および第５図で説明したように
、ＲＡＭＩがデータ書き込みを完了するまでコンピュー
タのデータ読み取りは停止するが、必ず読み取るべき次
のデータがレジスタ３に保持され、コンピュータはこれ
を読み取る。このために、ＲＡＭＩに記憶されているデ
ータのうち読み取り損なうようなデータは全くない。こ
の場合、ＲＡＭＩがデータ書き込みを完了するまでの時
間、コンピュータのデータ読み取りが遅れるが、ＲＡＭ
Ｉがデータ書き込みに要する時間は１μｓｅｃ以下であ
るのに対し、パーソナルコンピュータのような通常制御
に用いられるようなコンピュータのデータ読み取り速度
（あるデータの読み取りが終ってから次のデータを読み
取るまでの時間）は数μｓｅｃにも達し、このために、
ＲＡＭＩのデータ書き込みによるコンピュータのデータ
読み取りの遅れは、コンピュータの動作速度に格別影響
を与えるものではない。

すなわち、この実施例では、一定周期の入力データａを
欠落することなくＲＡＭＩに書き込めるし、また、ＲＡ
ＭＩに記憶されたデータを欠落することなく所望の速度
で順次コンピュータが読み取ることができる。

そして、この実施例では、データのメモリ素子として、
ＦＩＦＯメモリ素子に比べて非常に安価なＲＡＭのよう
なメモリ素子を用いることができるし、また、このメモ
リ素子を時分割的に書込みモードと読出しモードとに切
換えるから、このメモリ素子に対するデータバスライン
やアドレスバスラインをデータ書込みとデータ読出しと
で兼用でき、したがって、信号線の数が大幅に削減でき
るとともに、メモリ素子制御のための回路構成も比較的
簡略化されており、高集積化が容易となって集積回路の
規模を小さくできる。

第７図は外部記憶装置としてオーディオ用光ディスク（
すなわち、Ｃｏｍｐａｃｔ　　Ｄｉｓｃで、以下、ＣＤ
という）を用いる、いわゆるＣＤ−ＲＯＭに使用した本
発明の一応用例を示すものであって、２３．２４は入力
端子、２５は同期信号検出回路、２６はシリアル／パラ
レル変換回路、２７はマルチプレクサ、２８はゲート、
２９はシステム制御コンピュータ、３０．３１は入力端
子、３２．３３は出力端子であり、第１図に対応する部
分には同一符号をつけて重複する説明は省略する。

第７図において、ＣＤ−ＲＯＭにおいては、ＣＤの信号
処理回路を使用しているために、入力信号としては、入
力端子２３に供給される１１．３μｓｅｃ毎に１６ビツ
トのシリアルデータＳと、このシリアルデータＳに同期
し入力端子２４から供給されるストローブクロックｒと
、入力端子３０から供給される４４．ＩＫ　ＨＺのＭＰ
Ｘ信号Ｓである。データはセクタと言う単位に分割され
ており、各セクタは１２バイトの同期信号、４バイトの
ＩＤコード、２０４８バイトのデータおよび２８８バイ
トの補助データの計２３５２バイトから構成されている
。

シリアルデータｑのセクタの先頭を検出するために、同
期信号検出回路２５でシリアルデータｑの中から同期信
号の検出が行なわれ、これによってＲＡＭＩの書込み動
作の基準点が決まる。一方、１６ヒツトのシリアルデー
タｑば、シリアル／パラレル変換回路２６でパラレルデ
ータに変換され、マルチプレクサ２７で８ビツトずつ切
換えて入力データａが形成される。この入力データａは
ゲート２に供給され、先に説明したように、ＲＡＭＩに
書き込まれる。この場合、入力データａはマルチプレク
サ２７によって８ビツトずつからなるものであるから、
１つの入力データａの書き込みは続けて２度行なわれ、
その間書込層コントローラ７は読出し禁止信号ｍを発生
する。

ＲＡＭＩの容量としては２セクタ分用意しており、連続
するセクタを連続して読み出すことができる。読取開始
信号ｎを出力するシステム制御コンピュータ２９は、出
力データｌが転送されるラインと出力端子３３を介して
コンピュータ（図示せず）のデータラインとの双方に接
続される必要があり、このために、３状態のゲート２８
が設けられ、これを制御することにより、１組のデータ
ラインだけでこの接続を実現している。

このように、本発明によると、ＣＤ−ＲＯＭの連続する
セクタのデータをコンピュータに連続して転送でき、デ
ータ処理の効率を貰めることができる。

なお、上記実施例の説明では、データ転送される外部機
器として、コンピュータと外部記憶装置としたが、これ
に限られるものではないことは明らかである。　　　　
　　′ 〔発明の効果〕 以上説明したように、本発明によれば、安価なメモリ素
子を用いることができるし、また、該メモリ素子のデー
タ書込み、データ読出しを時分割的に行なうものである
から、該メモリ素子の制御線をデータ古体みとデータ読
出しとで共通にできて大幅に削減でき、少ない外部端子
数で高集積化が可能となり、さらに、該メモリ素子のデ
ータ書込みとデータ読出しを時分割的に行なっても、入
力データは欠除なく順次書き込むことができるし、出力
データも外部機器に応じた速度で欠除なく順次読み取る
ことができ、上記従来技術の欠点を除いて優れた機能の
データバッファ装置を低コストで提供することができる
。

【図面の簡単な説明】

第１図は本発明によるデータバッファ装置の一実施例を
示すブロック図、第２図〜第５図は夫々第１図の実施例
の動作を説明するためのタイミングチャート、第６図は
第１図における読出用コントローラの一具体例を示す回
路図、第７図は本発明の一使用例を示すブロック図であ
る。 １・・・ランダムアクセスメモリ、２・・・ゲート、３
・・・レジスタ、４．５・・・アドレスカウンタ、６・
・・マルチプレクサ、７・・・書込用コントローラ、８
・・・読出用コントローラ、１０・・・データ入力端子
、１３・・・データ出力端子、１５・・・データバスラ
イン、２０．２１・・・アンドゲート、２２・・・遅延
回路。 第１図 第２図 第３図 第４図 第５図 ρ 第６図 θ ＼　〜　　　　　　　ｈ ｍｔｐ　　　　　　　　　　ｒ

Claims (2)

【特許請求の範囲】
1. （１）第１の外部機器からの一定周期の入力データを所
   定の速度で第２の外部機器へ転送することができるよう
   にしたデータバッファ装置において、データ記憶手段と
   、前記入力データを該データ記憶手段に書き込むための
   第１の制御信号と読出し禁止信号とを生成する書込制御
   手段と、前記第２の機器のデータ読み取り完了を検出し
   前記データ記憶手段から次のデータを読み出すための第
   ２の制御信号とデータ保持のための第３の制御信号とを
   生成するとともに該第３の制御信号に同期して前記第２
   の外部機器にデータの読み取りが可能であることを知ら
   せる第４の制御信号を生成する読取制御手段と、前記第
   ３の制御手段によって前記データ記憶手段から読み出さ
   れたデータを保持するデータ保持手段とを設け、前記第
   ２の外部機器は前記第４の制御信号に応じて該データ保
   持手段で保持されたデータを読み取るものであって、前
   記読出し禁止信号は前記第３および第４の制御信号を抑
   圧し、前記データ記憶手段でデータ書込みとデータ読出
   しを時分割的に行なうことができるようにしたことを特
   徴とするデータバッファ装置。
2. （２）特許請求の範囲第（１）項において、前記読出制
   御手段は、前記第２の外部機器のデータ読取り完了を表
   わす第５の制御信号を遅延する遅延手段と、該遅延手段
   の出力信号を第１の入力とし前記読出し禁止信号を第２
   の入力とするゲート回路とを有し、該第５の制御信号を
   前記第２の制御信号とし、該ゲート回路の出力信号を前
   記第３および第４の制御信号とすることを特徴とするデ
   ータバッファ装置。