JPH0259551B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、アドレス情報を多重化して番地指定
する記憶装置の改良に関する。

［従来の技術］ ダイナミツクメモリは、その入力ピンの数を減
らすために、アドレス情報を多重化して入力する
ようにしている。

アドレス情報の多重化とは、たとえば、16ビツ
トのアドレス情報を必要とするときに、アドレス
を２回に分けて、上囲８ビツト（以下「ローアド
レス」という）と、下位８ビツト（以下「カラム
アドレス」という）との順で与えることである。

また、アドレス情報を多重化するには、記憶装
置の外部でタイミング信号を発生させ、このタイ
ミング信号と同期してアドレス情報を切換え供給
する必要がある。この場合、各回路素子の遅れ時
間の最大と最小とを考慮してタイミング設計をす
る必要がある。

第８図は、ダイナミツクメモリの従来例を示す
ブロツク図である。

16ビツトのアドレスは、セレクタ１７によつ
て、ローアドレスMA１５〜MA８とカラムアド
レスMA７〜MA０とに分割される。この分割さ
れたアドレスは、DRAM（ダイナミツクRAM）
１０に送られる。なお、セレクタ１７は、アドレ
ス切換信号によつて、その出力アドレスが異な
る。

ここで、ローアドレス用バツフア１１は、セツ
トアツプタイプ（セツトアツプタイムとして長い
時間を必要とするが、ホールドタイムは短くても
よいタイプ）を使用し、カラムアドレス用バツフ
ア１３は、ホールドタイプ（セツトアツプタイム
は短くてもよいが、ホールドタイムとして長い時
間を必要とするタイプ）を使用しシステムとして
の高速化の工夫が成されている。

また、上記DRAM１０内のタイミングは、タ
イミングジエネレータ２６が制御している。

第９図は、上記従来例の動作を示すタイムチヤ
ートである。

当該メモリサイクルの開始時に、セレクタ１７
はローアドレスを出力しており、ローアドレスス
トローブ信号の立下りで、ローアドレス用バツフ
ア１１がそのローアドレスを取込む。この所定時
間後に、セレクタ１７の出力アドレスがカラムア
ドレスに切換わり、カラムアドレスストローブ信
号の立下りで、カラムアドレス用バツフア１３が
そのカラムアドレスを取込む。

ローアドレスは、ローアドレス用バツフア１１
に取込まれた後に、ローアドレスデコーダ１２で
デコードされてからメモリセルアレー１５に送ら
れる。一方、カラムアドレスは、カラムアドレス
用バツフア１３に取込まれた後に、カラムアドレ
スデコーダ・セレクタ１４によつてデコードされ
てからメモリセルアレー１５に送られる。

そして、上記両アドレスがデコードされた値に
基づいて、所定データが読取られ、図示しないタ
イミングによつて、セレクタ１７の出力アドレス
がローアドレスに切換わり、次のメモリサイクル
に移る。

上記の場合、各回路素子の遅れ時間の最大と、
その最小とを考慮して、タイミング設計が行なわ
れている。なお、第９図において、遅れ時間の最
小の例を破線で示し、遅れ時間の最大の例を一点
鎖線で示してある。

［従来技術の問題点］ 上記のようにタイミング回路を設計する場合、
量産性を考慮すると各回路素子の遅れ時間の最大
値と最小値とを予測してタイミング設計をする必
要がある。この場合、タイミングの余裕幅を相当
持つことになるので、無駄時間が生じる。

つまり、第９図において、当該メモリサイクル
の開始時であるローアドレスストローブ信号の立
下りの前後で、ローアドレスが確定していなけれ
ばならない。一方、セレクタ１７のタイミングの
バラツキを考慮すると、ローアドレスストローブ
信号の立下りからセレクタ１７の出力の切換え前
の時間を短くすることには制限がある。つまり、
ローアドレスストローブ信号の立下りから、アド
レス切換えまでの時間に関しては、最小遅れを見
込んでも充分なホールドタイムを維持する必要が
ある。

また、上記ローアドレスからカラムアドレスに
切換つた後から、カラムアドレスが確定するまで
の時間に関しては、最大遅れを見込む必要があ
る。

一方、ローアドレスストローブ信号の立下りか
らカラムアドレスストローブの立下りまでの遅れ
時間に関しては、最小時間を見込む必要がある
が、カラムアドレスストローブ信号の立下りは、
カラムアドレスの確定よりも早くならないように
し、セツトアツプタイプが確保されることが必要
な条件である。

最悪の場合を想定した場合でも誤りなく動作さ
せるためには、上記条件が必要となる。しかし、
通常は、上記最悪の場合がほとんど生じないの
で、上記見込まれた最小時間および最大時間が、
結果として無駄時間となる。

したがつて、これらの要素を考慮すると、アド
レスを入力する時間を短くするには、非常に高速
でバラツキのない素子を使う必要がある。通常の
素子を使用する場合、ダイナミツクメモリの高速
化に対応できなくブレーキとなつてしまうという
問題がある。

［発明の目的］ 本発明は、上記従来例の問題点に着目してなさ
れたもので、ダイナミツクメモリのアクセスにお
いて無駄時間をなくすと共に、高速化に対応する
ことができるアドレス入力方式を備えた記憶装置
を提供することを目的とするものである。

［発明の概要］ 本発明は、ダイナミツクメモリのアクセス時間
を短縮可能とするために、アドレス情報の一部で
あるアドレス情報の入力タイミングを、従来のタ
イミングよりも前に移動するものである。つま
り、１つ前のメモリサイクル実行中に、次のメモ
リサイクルに対応する第１アドレス情報を取込む
ことによつて、アドレスバス全体のタイミングを
分散させるものである。

［発明の実施例］ 第１図は、本発明の一実施例を示すブロツク図
である。

この実施例を従来例と比較すると、ローアドレ
ス用バツフア１１が、第１バツフア２１１と、第
２バツフア２１２とに分かれている点と、当該メ
モリサイクルの１つ前のサイクルにおいて、当該
メモリサイクル用のローアドレスを、上記第１バ
ツフア２１１に予め取り込む点とが異なる。ま
た、第１バツフア２１１、第２バツフア２１２
は、それぞれ、ホールドタイプ、セツトアツプタ
イプのどちらでも使用可能な点も、従来例とは異
なる。なお、第３バツフア２３は、カラムアドレ
ス用バツフア１３と同じものであり、ホールドタ
イプを使用することが好ましい。

上記回路以外は、基本的には、第８図に示した
従来例における回路と同様である。

次に、上記実施例の動作について説明する。

第２図は、第１図に示す第１実施例におけるリ
ードタイミングを示す図である。

まず、１つのメモリサイクルとは、ローアドレ
スストローブ信号の立下りから、次の立下りまで
の期間である。

次に、当該メモリサイクルの１つ前のメモリサ
イクルにおける動作について説明する。

ローアドレスストローブ信号の立上りにおい
て、セレクタ２７の出力アドレスがカラムアドレ
スからローアドレスに切換り、カラムアドレスス
トローブ信号の立上りにおいて、ローアドレスが
第１バツフア２１１に取込まれる。

そして、当該メモリサイクルの開始時であるロ
ーアドレスの立下りにおいて、セレクタ２７の出
力アドレスがローアドレスからカラムアドレスに
切換わり、カラムアドレスストローブ信号の立下
りにおいて、第３バツフア２３がそのカラムアド
レスを取込む。このカラムアドレスは、カラムア
ドレスデコーダ・セレクタ２４によつてデコード
される。

一方、当該メモリサイクルの開始と同時に、第
２バツフア２１２が、第１バツフア２１１からロ
ーアドレスを受けて、このローアドレスをデコー
ドする。

したがつて、メモリセルアレー２５において上
記両アドレスによつて指定された位置に所定デー
タが書込まれ、また、メモリセルアレー２５に格
納されたデータのうち、上記両アドレスによつて
指定された位置のデータが読取られる。

そして、ローアドレスストローブ信号の立上り
によるセレクタ２７の出力アドレスの切換わり
と、カラムアドレスストローブ信号の立上りによ
るローアドレスの取込みとが、上記当該メモリサ
イクルにおいて行なわれる。これらの動作は、次
のメモリサイクルの準備として行なわれる。

第２図に示すタイミング図においては、ローア
ドレスの取込みを、１つ前のメモリサイクルにお
いて完了している。このために、メモリサイクル
の開始から、セレクタ２７におけるカラムアドレ
スへの出力アドレスの切換えを行なうまでの時間
を短くすることができる。

第３図は、第１図に示す第１実施例のページモ
ードにおけるタイミングを示す図である。

この実施例は、１つのローアドレスRA０内の
３つのカラムアドレスCAO，CA１，CA３をそ
れぞれ対応させて、３つのアドレスを選び出す場
合を示すものである。

第２図と第３図に示す２つの動作例によつて、
他の種々の動作モードに対しても、ダイナミツク
メモリ２０が対応できることが分かる。

第４図は、本発明の第２実施例を示すブロツク
図である。

この第２実施例が第１実施例と異なる点は、セ
レクタ３７を制御する信号として、ローアドレス
ストローブ信号を使用する代りに、カラムアドレ
スストローブ信号を使用している点と、第１バツ
フア３１１と第３バツフア３３との両者に、セツ
トアツプタイプを使用している点である。

上記回路以外は、基本的には、第１図に示した
第１実施例における回路と同様である。

次に、上記第２実施例の動作について説明す
る。

第５図は、第４図に示す第２実施例におけるリ
ードタイミングを示す図である。

カラムアドレスストローブ信号でセレクタ３７
を制御しているために、セレクタ３７の出力アド
レスは、カラムアドレスストローブ信号の立上り
と立下りにおいて変化する。

また、当該メモリサイクルの開始（ローアドレ
スストローブ信号の立下り）から、カラムアドレ
スストローブ信号の次の立下りまでの時間を短く
することができる。たとえば、数nsにすることが
できる。つまり、ローアドレスストローブ信号の
立下りとカラムアドレスストローブ信号の立下り
とが逆転しなければ、この間の時間は非常に短く
てもよい。したがつて、その時間は、第１実施例
の場合よりも短くすることができる。

すなわち、タイミング設定に対して、より制限
がなくなり、メモリのアクセスタイムに合わせ
て、メモリサイクルを設計することができる。

第６図は、第２実施例におけるライトタイミン
グを示す図であり、第７図は、同リードタイミン
グを示す図である。

第５図、第６図、第７図における３つのタイミ
ングモードで示されるように、上記第２実施例
は、他のモードのタイミングにおいても高速化に
対応できることが分かる。

［発明の効果］ 本発明によれば、ダイナミツクメモリのアクセ
ス時間を短縮できるという効果を有する。

【図面の簡単な説明】

第１図は、本発明の第１実施例を示すブロツク
図である。第２図は、上記第１実施例におけるリ
ードタイミングを示す図である。第３図は、上記
第１実施例のページモードにおけるタイミングを
示す図である。第４図は、本発明の第２実施例を
示すブロツク図である。第５図は、上記第２実施
例のページモードを示す図である。第６図は、上
記第２実施例のライトタイミングを示す図であ
る。第７図は、上記第２実施例のリードタイミン
グを示す図である。第８図は、従来のダイナミツ
クメモリを示すブロツク図である。第９図は、上
記従来例におけるリードタイミングを示す図であ
る。 ２０，３０…ダイナミツクRAM（DRAM）、２
１１，３１１…第１バツフア、２１２，３１２…
第２バツフア、２２，３２…ローアドレスデコー
ダ、２３，３３…第３バツフア、２４，３４…カ
ラムアドレスデコーダ・セレクタ、２５，３５…
メモリセルアレー、２６，３６…タイミングジエ
ネレータ、２７，３７…セレクタ。

Claims (1)

1. 【特許請求の範囲】 １ １つのアドレス情報を、第１アドレス情報と
   第２アドレス情報とに分割してアクセスする記憶
   装置において； １つ前のメモリサイクル内で、前記第１アドレ
   ス情報を予め取込む第１バツフア手段と； 当該メモリサイクルの開始とともに、前記第１
   バツフア手段に取込まれている前記第１アドレス
   情報を入力してデコードを開始させる第２バツフ
   ア手段と； 前記当該メモリサイクルの開始後に、前記第２
   アドレス情報について取込みデコードさせる第３
   バツフア手段と； を有することを特徴とする記憶装置。 ２ 特許請求の範囲第１項において、 前記第１アドレス情報は、ローアドレス情報で
   あり、前記第２アドレス情報は、カラムアドレス
   情報であることを特徴とする記憶装置。