JPH06180984A - 中央処理装置 - Google Patents
中央処理装置Info
- Publication number
- JPH06180984A JPH06180984A JP4293767A JP29376792A JPH06180984A JP H06180984 A JPH06180984 A JP H06180984A JP 4293767 A JP4293767 A JP 4293767A JP 29376792 A JP29376792 A JP 29376792A JP H06180984 A JPH06180984 A JP H06180984A
- Authority
- JP
- Japan
- Prior art keywords
- data
- ras
- memory
- cas
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Dram (AREA)
Abstract
(57)【要約】
【目的】 メモリコントロールユニットが指定されたア
ドレスをロー（ＲＡＳ）とカラム（ＣＡＳ）に分解して
メモリ上の位置をポイントするメモリアクセス方法にお
いて、連続した大量データをキャッシュメモリを使わず
に高速アクセスする。 【構成】 連続したエリアのアクセスというのはローの
位置が決まっていることを利用して、従来のページモー
ドで行っているＲＡＳサイクルとＣＡＳサイクルの組み
合わせていちいちメモリアクセスをせずに、最初のＲＡ
ＳをＣＰＵが憶えておき、あとはＣＡＳだけのサイクル
で連続してデータを読む方法である。最初のＲＡＳをＣ
ＰＵが記憶してあとはＣＡＳだけのサイクルで連続して
データを読む手段を備えたＣＰＵを用いる。
ドレスをロー（ＲＡＳ）とカラム（ＣＡＳ）に分解して
メモリ上の位置をポイントするメモリアクセス方法にお
いて、連続した大量データをキャッシュメモリを使わず
に高速アクセスする。 【構成】 連続したエリアのアクセスというのはローの
位置が決まっていることを利用して、従来のページモー
ドで行っているＲＡＳサイクルとＣＡＳサイクルの組み
合わせていちいちメモリアクセスをせずに、最初のＲＡ
ＳをＣＰＵが憶えておき、あとはＣＡＳだけのサイクル
で連続してデータを読む方法である。最初のＲＡＳをＣ
ＰＵが記憶してあとはＣＡＳだけのサイクルで連続して
データを読む手段を備えたＣＰＵを用いる。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置におけるラ
ンダムアクセスメモリにたいする高速アクセス手段を備
えた中央処理装置に関する。
ンダムアクセスメモリにたいする高速アクセス手段を備
えた中央処理装置に関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）のメモリセルはＭＯＳトランジスタとコン
デンサで構成され、情報をコンデンサに蓄積された電荷
で得ている。蓄積された電荷はリークして消滅して行く
ので一定周期で再書き込みが必要である。しかし、集積
度をあげられる、安価などの理由でこのセルを用いたＤ
ＲＡＭは広く用いられている。
（ＤＲＡＭ）のメモリセルはＭＯＳトランジスタとコン
デンサで構成され、情報をコンデンサに蓄積された電荷
で得ている。蓄積された電荷はリークして消滅して行く
ので一定周期で再書き込みが必要である。しかし、集積
度をあげられる、安価などの理由でこのセルを用いたＤ
ＲＡＭは広く用いられている。
【０００３】現在のＤＲＡＭではアドレスの指定をアド
レスマルチプレックス方式を採用してピン数を減らし
て、チップの小型化を図っている。アドレスマルチプレ
ックス方式は、図１に示すように１つのアドレス端子に
時分割でアドレス信号を入力するものである。図２はア
ドレスの取り込みを示すチャートである。
レスマルチプレックス方式を採用してピン数を減らし
て、チップの小型化を図っている。アドレスマルチプレ
ックス方式は、図１に示すように１つのアドレス端子に
時分割でアドレス信号を入力するものである。図２はア
ドレスの取り込みを示すチャートである。
【０００４】ＤＲＡＭは一般にアクセス時間およびサイ
クル時間がスタティックＲＡＭより遅い欠点を持ってい
る。この欠点をカバーするために高速アクセスモードが
使われている。ＤＲＡＭの読みだしは次のように行われ
る。
クル時間がスタティックＲＡＭより遅い欠点を持ってい
る。この欠点をカバーするために高速アクセスモードが
使われている。ＤＲＡＭの読みだしは次のように行われ
る。
【０００５】行アドレスによって１本のワード線が選択
され、そのワード線に接続するメモリセルのデータをす
べてセンスアンプに送る。つぎにどのセンスアンプの出
力を選んで出力端子に出すかを列アドレスが選択する。
したがって、この後で列アドレスのみを変更すると、別
のセンスアンプのデータが出力される。
され、そのワード線に接続するメモリセルのデータをす
べてセンスアンプに送る。つぎにどのセンスアンプの出
力を選んで出力端子に出すかを列アドレスが選択する。
したがって、この後で列アドレスのみを変更すると、別
のセンスアンプのデータが出力される。
【０００６】これに対して、行アドレスを確定した後、
列アドレスの変更のみで高速にアクセスするモードを高
速アクセスモードと呼んでいる。
列アドレスの変更のみで高速にアクセスするモードを高
速アクセスモードと呼んでいる。
【０００７】図３はメモリからデータを読み取る場合の
リードサイクルを示している。ＭＡＤＲサイクルは、Ｒ
ＡＳサイクルとＣＡＳサイクルの合計値となる。すなわ
ち、メモリアクセスはＲＡＳとＣＡＳの繰り返しで行わ
れることになる。
リードサイクルを示している。ＭＡＤＲサイクルは、Ｒ
ＡＳサイクルとＣＡＳサイクルの合計値となる。すなわ
ち、メモリアクセスはＲＡＳとＣＡＳの繰り返しで行わ
れることになる。
【０００８】このようなアクセスをページモードアクセ
スという。ページモードでは常にＲＡＳとＣＡＳとペア
でアドレスを決定する。
スという。ページモードでは常にＲＡＳとＣＡＳとペア
でアドレスを決定する。
【０００９】上記のような方法でも、一件一件のデータ
をアクセスする場合には問題はないが、連続したエリア
の大量データをアクセスする場合には、このようなアク
セス方法では時間がかかり、高速処理を必要とする処理
では問題を残すことになる。とくにグラフィックデータ
処理では連続した大量データをアクセスする処理が多
く、高速アクセスが要求される。
をアクセスする場合には問題はないが、連続したエリア
の大量データをアクセスする場合には、このようなアク
セス方法では時間がかかり、高速処理を必要とする処理
では問題を残すことになる。とくにグラフィックデータ
処理では連続した大量データをアクセスする処理が多
く、高速アクセスが要求される。
【００１０】そこで、一般にＣＰＵ直轄下のメモリを設
け、一連のデータをメモリからこのメモリに読み込み、
アクセス時間を短くするように工夫されている。このメ
モリ内のデータは銀行から引き出した現金のようなもの
で、いつでもすぐに使えることから、このようなメモリ
をキャッシュメモリとよんでいる。
け、一連のデータをメモリからこのメモリに読み込み、
アクセス時間を短くするように工夫されている。このメ
モリ内のデータは銀行から引き出した現金のようなもの
で、いつでもすぐに使えることから、このようなメモリ
をキャッシュメモリとよんでいる。
【００１１】図４はキャッシュメモリの概念を示したも
のである。一連の連続したデータはキャッシュメモリに
コピーされ、ＣＰＵはこのキャッシュメモリからデータ
を読み取り、時間のかかるメモリへのアクセスは行わな
いようにするものである。ＣＰＵから見れば、プログラ
ム（コード）もプログラムで使うデータも、ともに単な
るデータである。
のである。一連の連続したデータはキャッシュメモリに
コピーされ、ＣＰＵはこのキャッシュメモリからデータ
を読み取り、時間のかかるメモリへのアクセスは行わな
いようにするものである。ＣＰＵから見れば、プログラ
ム（コード）もプログラムで使うデータも、ともに単な
るデータである。
【００１２】
【発明が解決しようとする課題】キャッシュメモリにコ
ピーしたデータに目的のデータがなければならないか
ら、キャッシュメモリはある程度の大きさを持ったメモ
リでなければならない。そうでないと、しょっちゅうメ
インメモリからキャッシュメモリへのデータコピーが必
要となり、かえってキャッシュメモリが存在するために
アクセス時間がかかってしまうという結果になってしま
う。
ピーしたデータに目的のデータがなければならないか
ら、キャッシュメモリはある程度の大きさを持ったメモ
リでなければならない。そうでないと、しょっちゅうメ
インメモリからキャッシュメモリへのデータコピーが必
要となり、かえってキャッシュメモリが存在するために
アクセス時間がかかってしまうという結果になってしま
う。
【００１３】いずれにしろ、キャッシュメモリを設定す
るためにはメモリチップが必要であり、それだけハード
ウェアに負担をかけることになる。またプログラマから
すると、キャッシュメモリでのデータアクセスはデバッ
グがしにくいことである。
るためにはメモリチップが必要であり、それだけハード
ウェアに負担をかけることになる。またプログラマから
すると、キャッシュメモリでのデータアクセスはデバッ
グがしにくいことである。
【００１４】というのは、ＣＰＵが直接メインメモリ上
のアドレスをポイントするのでなく、キャッシュメモリ
をアクセスしているからである。たとえばプログラムが
異常終了した場合、異常終了したアドレスをＣＰＵは把
握していないために、エラー箇所が見つけにくいなどの
問題が生じていた。
のアドレスをポイントするのでなく、キャッシュメモリ
をアクセスしているからである。たとえばプログラムが
異常終了した場合、異常終了したアドレスをＣＰＵは把
握していないために、エラー箇所が見つけにくいなどの
問題が生じていた。
【００１５】本発明は連続したメモリアクセスをキャッ
シュメモリを使わずに高速アクセスすることを目的とす
る。
シュメモリを使わずに高速アクセスすることを目的とす
る。
【００１６】
【課題を解決するための手段】本発明では上記課題を解
決するために、連続したエリアのアクセスというのはロ
ーの位置が決まっていることを利用して、従来のページ
モードで行っているＲＡＳサイクルとＣＡＳサイクルの
組み合わせていちいちメモリアクセスをせずに、最初の
ＲＡＳをＣＰＵが憶えておき、あとはＣＡＳだけのサイ
クルで連続してデータを読む手段を備えた中央処理装置
を用いる。
決するために、連続したエリアのアクセスというのはロ
ーの位置が決まっていることを利用して、従来のページ
モードで行っているＲＡＳサイクルとＣＡＳサイクルの
組み合わせていちいちメモリアクセスをせずに、最初の
ＲＡＳをＣＰＵが憶えておき、あとはＣＡＳだけのサイ
クルで連続してデータを読む手段を備えた中央処理装置
を用いる。
【００１７】図５は本発明のリードサイクルの例である
が、中央処理装置内のメモリコントロールユニット（Ｍ
ＣＵ）からのＲＡＳサイクルが必要なのは最初の１回
で、２番目からはＣＡＳサイクルに合わせてデータを読
み取る。
が、中央処理装置内のメモリコントロールユニット（Ｍ
ＣＵ）からのＲＡＳサイクルが必要なのは最初の１回
で、２番目からはＣＡＳサイクルに合わせてデータを読
み取る。
【００１８】したがってＲＡＳサイクル（長さは１ＢＣ
ＬＫ＜バスクロック＞）が省略でき、メモリアクセスが
高速化される。このことから、このアクセスをファース
ト（高速）ページモードアクセスと呼ぶ。図３の従来の
ページモードとの違いがわかる。
ＬＫ＜バスクロック＞）が省略でき、メモリアクセスが
高速化される。このことから、このアクセスをファース
ト（高速）ページモードアクセスと呼ぶ。図３の従来の
ページモードとの違いがわかる。
【００１９】
【実施例】具体的なプログラム例をもとにページモード
とファーストページモードの速度比較をしてみよう。次
のようなプログラムを考える。使用言語はＣである。
とファーストページモードの速度比較をしてみよう。次
のようなプログラムを考える。使用言語はＣである。
【００２０】
【００２１】Ｃ言語のｐｒｉｎｔｆは、メモリに対して
はリード、ディスプレイに対してはライトを含む関数で
ある。このプログラムは２次元の文字配列ａの奇数番目
の文字をディスプレイに出力するものである。ａは、１
６ビットデータ幅形式のＤＲＡＭでは図５のようなデー
タのならびになる。奇数番目のデータはロービット側に
ならぶ、ＲＡＳは共通である。図では１ビットデータ幅
のＤＲＡＭを想定している。
はリード、ディスプレイに対してはライトを含む関数で
ある。このプログラムは２次元の文字配列ａの奇数番目
の文字をディスプレイに出力するものである。ａは、１
６ビットデータ幅形式のＤＲＡＭでは図５のようなデー
タのならびになる。奇数番目のデータはロービット側に
ならぶ、ＲＡＳは共通である。図では１ビットデータ幅
のＤＲＡＭを想定している。
【００２２】したがってＣＡＳだけを変えれば、データ
をアクセスし、画面に出力できる。連続したエリアのア
クセスであるからファーストページモードで行える。
をアクセスし、画面に出力できる。連続したエリアのア
クセスであるからファーストページモードで行える。
【００２３】そこで、ページモードでアクセスした場合
のタイミングを図にしたのが図７、ファーストページモ
ードでアクセスした場合が図８である。図ではリード部
分だけを比較したものであり、実際には図７、８のよう
な単純なものではないが、図ではアクセス部分のみを強
調して書いてある。
のタイミングを図にしたのが図７、ファーストページモ
ードでアクセスした場合が図８である。図ではリード部
分だけを比較したものであり、実際には図７、８のよう
な単純なものではないが、図ではアクセス部分のみを強
調して書いてある。
【００２４】しかしいずれにしろ、ＣＡＳとＲＡＳサイ
クルは同じ時間間隔（１ＢＣＬＫ）であるから、ファー
ストアクセスモードのアクセス時間はページモードの半
分ですむ。上記の例は１００件のデータアクセスであっ
たが、この件数が増えれば増えるほど本発明の効果は大
となる。
クルは同じ時間間隔（１ＢＣＬＫ）であるから、ファー
ストアクセスモードのアクセス時間はページモードの半
分ですむ。上記の例は１００件のデータアクセスであっ
たが、この件数が増えれば増えるほど本発明の効果は大
となる。
【００２５】
【発明の効果】本発明の中央処理装置を用いることによ
り、連続したメモリのアクセスに効果を発揮し、アクセ
ス速度を高速化できる。もちろん、ＲＡＳが共通してい
る場合には、飛び飛びのデータでもこのモードは有効で
ある。また、キャッシュメモリを使用しないでの高速化
であるから、ハードウェアへの負担はない。また、キャ
ッシュメモリを使っていないから、処理中のアドレスを
ＣＰＵが常に把握しているから、エラー発生時のプログ
ラムデバッグもしやすいなどの効果がある。
り、連続したメモリのアクセスに効果を発揮し、アクセ
ス速度を高速化できる。もちろん、ＲＡＳが共通してい
る場合には、飛び飛びのデータでもこのモードは有効で
ある。また、キャッシュメモリを使用しないでの高速化
であるから、ハードウェアへの負担はない。また、キャ
ッシュメモリを使っていないから、処理中のアドレスを
ＣＰＵが常に把握しているから、エラー発生時のプログ
ラムデバッグもしやすいなどの効果がある。
【図１】ＤＲＡＭのアクセスにおけるアドレスマルチプ
レックス方式の説明図である。
レックス方式の説明図である。
【図２】アドレスの出力からのデータ取り込みを示すチ
ャートである。
ャートである。
【図３】従来のページモードにおけるリードサイクルの
説明図である。
説明図である。
【図４】キャッシュメモリの概念図である。
【図５】本発明のファーストページモードにおけるリー
ドサイクルの説明図である。
ドサイクルの説明図である。
【図６】Ｃ言語における２次元配列のならび、およびＲ
ＡＳとＣＡＳの概念図である。
ＡＳとＣＡＳの概念図である。
【図７】ページモードにおけるアクセスサイクルの説明
図である。
図である。
【図８】ファーストページモードにおけるアクセスサイ
クルの説明図である。
クルの説明図である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１１月２０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】
【課題を解決するための手段】本発明では上記課題を解
決するために、連続したエリアのアクセスというのはロ
ーの位置が決まっていることを利用して、従来のページ
モードで行っているＲＡＳサイクルとＣＡＳサイクルの
組み合わせでいちいちメモリアクセスをせずに、最初の
ＲＡＳをＣＰＵが憶えておき、あとはＣＡＳだけのサイ
クルで連続してデータを読む手段を備えた中央処理装置
を用いる。
決するために、連続したエリアのアクセスというのはロ
ーの位置が決まっていることを利用して、従来のページ
モードで行っているＲＡＳサイクルとＣＡＳサイクルの
組み合わせでいちいちメモリアクセスをせずに、最初の
ＲＡＳをＣＰＵが憶えておき、あとはＣＡＳだけのサイ
クルで連続してデータを読む手段を備えた中央処理装置
を用いる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】Ｃ言語のｐｒｉｎｔｆは、メモリに対して
はリード、ディスプレイに対してはライトを含む関数で
ある。このプログラムは２次元の文字配列ａの奇数番目
の文字をディスプレイに出力するものである。ａは、１
６ビットデータ幅形式のＤＲＡＭでは図６のようなデー
タのならびになる。奇数番目のデータはロービット側に
ならぶ、ＲＡＳは共通である。図では１ビットデータ幅
のＤＲＡＭを想定している。
はリード、ディスプレイに対してはライトを含む関数で
ある。このプログラムは２次元の文字配列ａの奇数番目
の文字をディスプレイに出力するものである。ａは、１
６ビットデータ幅形式のＤＲＡＭでは図６のようなデー
タのならびになる。奇数番目のデータはロービット側に
ならぶ、ＲＡＳは共通である。図では１ビットデータ幅
のＤＲＡＭを想定している。
Claims (1)
- 【請求項１】 メモリコントロールユニットが指定され
たアドレスをロー（ＲＡＳ）とカラム（ＣＡＳ）に分解
してメモリ上の位置をポイントするメモリアクセスする
中央処理装置において、連続するエリアのアクセスを最
初のＲＡＳを記憶してあとはＣＡＳだけのサイクルで連
続してデータにアクセスする手段を備えたことを特徴と
する中央処理装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4293767A JPH06180984A (ja) | 1992-10-07 | 1992-10-07 | 中央処理装置 |
| TW085200112U TW390446U (en) | 1992-10-01 | 1993-09-08 | Information processing system |
| DE69322051T DE69322051T2 (de) | 1992-10-01 | 1993-09-29 | Wartezustandsteuerung auf einem Informationverarbeitungssystembus |
| EP93307737A EP0590967B1 (en) | 1992-10-01 | 1993-09-29 | Wait-state control in an information processing system bus |
| CA002107437A CA2107437A1 (en) | 1992-10-01 | 1993-09-30 | Information processing system |
| US08/971,405 US5822753A (en) | 1992-10-01 | 1997-11-17 | Information processing system with a memory control unit for refreshing a memory |
| US09/084,385 US6065132A (en) | 1992-10-01 | 1998-05-27 | Information processing system having a CPU for controlling access timings of separate memory and I/O buses |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4293767A JPH06180984A (ja) | 1992-10-07 | 1992-10-07 | 中央処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06180984A true JPH06180984A (ja) | 1994-06-28 |
Family
ID=17798952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4293767A Pending JPH06180984A (ja) | 1992-10-01 | 1992-10-07 | 中央処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06180984A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61267990A (ja) * | 1985-05-22 | 1986-11-27 | Ascii Corp | 記憶装置 |
-
1992
- 1992-10-07 JP JP4293767A patent/JPH06180984A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61267990A (ja) * | 1985-05-22 | 1986-11-27 | Ascii Corp | 記憶装置 |
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