JPS62146492A - リフレツシユ制御回路を有するダイナミツクｒａｍ - Google Patents
リフレツシユ制御回路を有するダイナミツクｒａｍInfo
- Publication number
- JPS62146492A JPS62146492A JP60288713A JP28871385A JPS62146492A JP S62146492 A JPS62146492 A JP S62146492A JP 60288713 A JP60288713 A JP 60288713A JP 28871385 A JP28871385 A JP 28871385A JP S62146492 A JPS62146492 A JP S62146492A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミックＲＡＭに関し、特に外部から入力
されるアドレスに関係なく内部リフレッシ−制御回路に
よりリフレッシュを行う機能を有するダイナミックＲＡ
Ｍに関する。
されるアドレスに関係なく内部リフレッシ−制御回路に
よりリフレッシュを行う機能を有するダイナミックＲＡ
Ｍに関する。
従来、この種のりフレッシュ制御回路を有するダイナミ
ックＲＡＭは、リフレッシュ制御回路によるリフレッシ
ュ機能とページアクセス機能とを独立して有していた。
ックＲＡＭは、リフレッシュ制御回路によるリフレッシ
ュ機能とページアクセス機能とを独立して有していた。
以下、図面を用いて説明する。
第３図は従来のりフレッシュ制御回路を有するダイナミ
ックＲＡＭのブロック図、第４図及び第５図は、従来の
リフレッシュ制御回路を有するダイナミックＲＡＭのリ
フレッシュモードを示すタイミング図及びページアクセ
スモードを示すタイミング図である。
ックＲＡＭのブロック図、第４図及び第５図は、従来の
リフレッシュ制御回路を有するダイナミックＲＡＭのリ
フレッシュモードを示すタイミング図及びページアクセ
スモードを示すタイミング図である。
第３図におけるリフレッシュ制御回路はリフレッシュ端
子にロウレベルの信号が入力されることによりて動作し
、外部から入力されるアドレスに関係なくメモリセル部
のりフレッシュを制御する。
子にロウレベルの信号が入力されることによりて動作し
、外部から入力されるアドレスに関係なくメモリセル部
のりフレッシュを制御する。
このり７レツクス時に可能なアクセスは第４図のタイミ
ングによって示されるモードのみであシ、リードサイク
ル時の出力を直後のり７レツシ一時まで継続しているに
すぎない。
ングによって示されるモードのみであシ、リードサイク
ル時の出力を直後のり７レツシ一時まで継続しているに
すぎない。
第５図に°示すページアクセスモードは、行間アドレス
ストローブ（ＲＡＳ）クロックがロウレベルの間に列（
１）アドレスストローブ（ＣＡＳ）クロックの降下エツ
ジでＸアドレスを取り込み、Ｘアドレスで選んだメモリ
マトリクスの１行についてのみランダムアクセスできる
モードであるが、このアクセス中にはリフレッシュ（Ｒ
ＦＳＩ−１）クロックは常にハイレベルでなければなら
ない為、アクセスと同時に内部り−７レツンエ回路によ
るり７レツ７ユ動作が行えない。
ストローブ（ＲＡＳ）クロックがロウレベルの間に列（
１）アドレスストローブ（ＣＡＳ）クロックの降下エツ
ジでＸアドレスを取り込み、Ｘアドレスで選んだメモリ
マトリクスの１行についてのみランダムアクセスできる
モードであるが、このアクセス中にはリフレッシュ（Ｒ
ＦＳＩ−１）クロックは常にハイレベルでなければなら
ない為、アクセスと同時に内部り−７レツンエ回路によ
るり７レツ７ユ動作が行えない。
以上述べたように、従来のりフレッンユ制御回路を有す
るダイナミックＲＡＭは、リフレッシュ制御回路による
リフレッシュ機能と、ページアクセス機能とが互いに独
立した機能となりていた。
るダイナミックＲＡＭは、リフレッシュ制御回路による
リフレッシュ機能と、ページアクセス機能とが互いに独
立した機能となりていた。
上述した従来のり７レツンユ制御回路を有するダイナミ
ックＲＡＭは、リフレッシュ制御回路によるリフレッシ
ュ機能とページアクセス機能とを独立して有］−ておす
、リフレッシュ動作中はページアクセスを含む全ての入
力アドレス参照のアクセスが行えず、又、ページアクセ
ス中は、内部リフレッ７−回路によるリフレッシュ動作
が行えないので、す７レツンユ動作の為のサイクル時間
が介入する事によって、アクセスに要する延ベサイクル
時間が増大するという欠点がある。
ックＲＡＭは、リフレッシュ制御回路によるリフレッシ
ュ機能とページアクセス機能とを独立して有］−ておす
、リフレッシュ動作中はページアクセスを含む全ての入
力アドレス参照のアクセスが行えず、又、ページアクセ
ス中は、内部リフレッ７−回路によるリフレッシュ動作
が行えないので、す７レツンユ動作の為のサイクル時間
が介入する事によって、アクセスに要する延ベサイクル
時間が増大するという欠点がある。
本発明のリフレッシュ制御回路を有するダイナミックＲ
ＡＭは、メモリマトリクスの１行分の内容を記憶する事
のできるページレジスタと、リードサイクル毎に選択さ
れるメモリマトリクスの１行分の内容をページレジスタ
に転送する機能と、リフレッシュ制御回路によるリフレ
ッシュ時にＣＡＳクロックによってＸアドレスを取り込
んだアドレスに対応するページレジスタの内容を出力す
る機能とを有している。
ＡＭは、メモリマトリクスの１行分の内容を記憶する事
のできるページレジスタと、リードサイクル毎に選択さ
れるメモリマトリクスの１行分の内容をページレジスタ
に転送する機能と、リフレッシュ制御回路によるリフレ
ッシュ時にＣＡＳクロックによってＸアドレスを取り込
んだアドレスに対応するページレジスタの内容を出力す
る機能とを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
信号線１は従来の通常のリード動作時に内部クロック発
生回路で発生する信号をページレジスタ用スイッチ及び
Ｙスイッチに伝達する。ページレジスタ用スイッチは信
号Ｉｖｉｔ１から信号を受けた時にメモリセルアレイ部
の全てのデータ線の電位レベルをページレジスタにパラ
レルに転送する為のスイッチである。このページ転送の
タイミングは、チップ動作の効率がよい、データ出力の
直後などに内部クロック発生回路で調整される。ページ
レジスタは、メモリマ） ＩＪクスの１行分の内容を記
憶する事ができる回路であり、リード動作時に選択され
るＸアドレス１行分のメモリセルの内容を記憶する。尚
、ページレジスタの回路構成はダイナミックＲＡＭのセ
ル、スタティックラムのセル等を用いる事ができるが、
記憶内容が保持できる様にバックアップされているもの
とする。
生回路で発生する信号をページレジスタ用スイッチ及び
Ｙスイッチに伝達する。ページレジスタ用スイッチは信
号Ｉｖｉｔ１から信号を受けた時にメモリセルアレイ部
の全てのデータ線の電位レベルをページレジスタにパラ
レルに転送する為のスイッチである。このページ転送の
タイミングは、チップ動作の効率がよい、データ出力の
直後などに内部クロック発生回路で調整される。ページ
レジスタは、メモリマ） ＩＪクスの１行分の内容を記
憶する事ができる回路であり、リード動作時に選択され
るＸアドレス１行分のメモリセルの内容を記憶する。尚
、ページレジスタの回路構成はダイナミックＲＡＭのセ
ル、スタティックラムのセル等を用いる事ができるが、
記憶内容が保持できる様にバックアップされているもの
とする。
信号線２はメモリセルアレイとＹスイッチのデータ線を
接続する信号線であり、通常のデータの入出力を行う為
の、ページレジスタに対するバイパス線として機能する
。
接続する信号線であり、通常のデータの入出力を行う為
の、ページレジスタに対するバイパス線として機能する
。
Ｙスイッチは信号線１の信号によって制御され通常のリ
ード動作時にはメモリセルから信号線２に接続されてい
るデータ線のみを対象に選択を行い、本発明の特徴であ
るリフレッシュモードのり一ド勘作時にはページレジス
タからのデータ線のみの選択を行う。
ード動作時にはメモリセルから信号線２に接続されてい
るデータ線のみを対象に選択を行い、本発明の特徴であ
るリフレッシュモードのり一ド勘作時にはページレジス
タからのデータ線のみの選択を行う。
以上の構成により、まず通常のリード動作時に選択され
るＸアドレスに対応するメモリセルの内容がページレジ
スタに転送され、記憶保持され、次に、第２図に示す本
発明の一実施例によるリフレッシュモードのリードタイ
ミングの様に、ページレジスタに記憶されている内容、
即ち第２図のタイミングに入る前に行われたリード動作
時に選択されたＸアドレス１行分の内容に対して、ＣＡ
Ｓクロククによ５Ｙアドレスを取り込み、取）込んだＸ
アドレスに対応するデータをアクセスする事ができる。
るＸアドレスに対応するメモリセルの内容がページレジ
スタに転送され、記憶保持され、次に、第２図に示す本
発明の一実施例によるリフレッシュモードのリードタイ
ミングの様に、ページレジスタに記憶されている内容、
即ち第２図のタイミングに入る前に行われたリード動作
時に選択されたＸアドレス１行分の内容に対して、ＣＡ
Ｓクロククによ５Ｙアドレスを取り込み、取）込んだＸ
アドレスに対応するデータをアクセスする事ができる。
更にこのアクセスは第２図に示さする様にページアクセ
ス機能と同等に、Ｘアドレスに関してランダムに行、す
る。
ス機能と同等に、Ｘアドレスに関してランダムに行、す
る。
尚、本実施例ではり７レツクユモードのリード動作が可
能であるが、同様の構造でリフレッシュモードのライト
動作を行う事も可能である。
能であるが、同様の構造でリフレッシュモードのライト
動作を行う事も可能である。
以上説明したように本発明は、リフレッシュ状態のとき
に、ＣＡＳクロックによ、９Ｙアドレスを取り込み、取
り込んだＸアドレスに対応するデータを出力する動作を
Ｘアドレスに関してランダムに行えることによシ、従来
ではリフレッシュ動作とページアクセス動作を行う際に
、それぞれ別のサイクルで行っていたところを同時に両
動作を行う事ができる為、アクセスに要する延ベサイク
ル時間を短縮できる効果がある。
に、ＣＡＳクロックによ、９Ｙアドレスを取り込み、取
り込んだＸアドレスに対応するデータを出力する動作を
Ｘアドレスに関してランダムに行えることによシ、従来
ではリフレッシュ動作とページアクセス動作を行う際に
、それぞれ別のサイクルで行っていたところを同時に両
動作を行う事ができる為、アクセスに要する延ベサイク
ル時間を短縮できる効果がある。
さらには、ページアクセス動作中に、す７レツンユ動作
を行うことによシ、リフレッシュ動作のために、アクセ
スが禁止されるといった従来の欠点を除くこともできる
。
を行うことによシ、リフレッシュ動作のために、アクセ
スが禁止されるといった従来の欠点を除くこともできる
。
第１図は本発明の一実施例のブロック図、第２図は本発
明の一実施例によるリフレッシュモードのり−ドタイミ
ング図、第３図は従来のリフレッシュ制御回路を有する
ダイナミックＲＡＭのブロック図、第４図及び第５図は
従来のリフレッシュ制御回路を有するダイナミックＲＡ
Ｍのリフレッシュモードを示すタイミング図及びページ
アクセスモードを示すタイミン図である。 １．２・・・・・・信号線、ＸＡＤＤ・・・・・・Ｘア
ドレス（入力）、ＹＡＤＤ・・・・・・Ｘアドレス（入
力）、ＲＦ８Ｈ・・・・・・す７レツ７ユ（端子）、Ｒ
ＡＳ・・・・・・行アドレスストローブ（端子）、ＣＡ
Ｓ・・・・・・列アドレスストローブ（端子）、ＷＥ・
・・・・・出力イネーブル（端子）、Ｄｏｕｔ・・・・
・・データアウト（端子）、ＤＩＮ・・・・・・データ
イン（端子）、ＡＤＤ・・・・・・アドレス入力、Ｈ・
・・・・・ハイレベル電圧、Ｌ・・・・・・ロウレベル
電圧。 アドレスストロ−７゛塙ｅ 躬 Ｉ 閃 第 ２ 凶 桔 ３ 図 ８４ 図
明の一実施例によるリフレッシュモードのり−ドタイミ
ング図、第３図は従来のリフレッシュ制御回路を有する
ダイナミックＲＡＭのブロック図、第４図及び第５図は
従来のリフレッシュ制御回路を有するダイナミックＲＡ
Ｍのリフレッシュモードを示すタイミング図及びページ
アクセスモードを示すタイミン図である。 １．２・・・・・・信号線、ＸＡＤＤ・・・・・・Ｘア
ドレス（入力）、ＹＡＤＤ・・・・・・Ｘアドレス（入
力）、ＲＦ８Ｈ・・・・・・す７レツ７ユ（端子）、Ｒ
ＡＳ・・・・・・行アドレスストローブ（端子）、ＣＡ
Ｓ・・・・・・列アドレスストローブ（端子）、ＷＥ・
・・・・・出力イネーブル（端子）、Ｄｏｕｔ・・・・
・・データアウト（端子）、ＤＩＮ・・・・・・データ
イン（端子）、ＡＤＤ・・・・・・アドレス入力、Ｈ・
・・・・・ハイレベル電圧、Ｌ・・・・・・ロウレベル
電圧。 アドレスストロ−７゛塙ｅ 躬 Ｉ 閃 第 ２ 凶 桔 ３ 図 ８４ 図
Claims (1)
- １ アドレスストローブ端子とリフレッシュ端子と、外
部から入力されるアドレスに関係なくリフレッシュする
機能とを有するダイナミックＲＡＭにおいて、ページレ
ジスタを備え、リフレッシュ状態のときに列アドレスス
トローブクロックにより列アドレスを取り込み、該列ア
ドレスに対応するデータを出力することを特徴とするリ
フレッシュ制御回路を有するダイナミックＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288713A JPS62146492A (ja) | 1985-12-20 | 1985-12-20 | リフレツシユ制御回路を有するダイナミツクｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288713A JPS62146492A (ja) | 1985-12-20 | 1985-12-20 | リフレツシユ制御回路を有するダイナミツクｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62146492A true JPS62146492A (ja) | 1987-06-30 |
Family
ID=17733723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288713A Pending JPS62146492A (ja) | 1985-12-20 | 1985-12-20 | リフレツシユ制御回路を有するダイナミツクｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62146492A (ja) |
-
1985
- 1985-12-20 JP JP60288713A patent/JPS62146492A/ja active Pending
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