JP3638857B2 - シリアルアクセスメモリおよびデータライト/リード方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は,シリアルアクセスメモリおよびシリアルアクセスメモリのデータライト/リード方法に関するものである。
【0002】
【従来の技術】
ラインアクセスタイプのシリアルアクセスメモリによれば,外部からラインアドレス(Xアドレス)が与えられることによって,そのラインアドレスで特定されるワード線へのアクセス(ライト/リード動作)が行われる。従来のラインアクセスタイプのシリアルアクセスメモリ1の構成を図11に示す。
【0003】
従来のシリアルアクセスメモリ1は,メモリセルアレイ11,メモリ制御部12,Xアドレス手段13,ライトYアドレス手段14,リードYアドレス手段15,ライト側第1転送手段グループ16,ライトレジスタグループ17,ライト側第2転送手段グループ18,リード側第1転送手段グループ19,リードレジスタグループ20,リード側第2転送手段グループ21,入力手段22,および出力手段23を備える。
【0004】
Xアドレス手段13は,メモリ制御部12に制御され,複数のワード線WL1〜WLn(nは,正の整数)の中から一のワード線を選択し論理的高レベル(Hレベル)とする。
【0005】
メモリセルアレイ11は,複数のワード線WL1〜WLnと複数のビット線対BL1,/BL1〜BLm,/BLm(mは正の整数)との交差位置に配された複数のメモリセルMC11〜MCmnから構成されている。各メモリセルMC11〜MCmnは,トランジスタ(図示せず)とキャパシタ(図示せず)を1個ずつ備えている。
【0006】
ビット線対BL1,/BL1〜BLm,/BLmには,センスアンプSA1〜SAmが接続されており,これらのセンスアンプSA1〜SAmによってビット線対BL1,/BL1〜BLm,/BLmに現れる電位変化が増幅される。
【0007】
次に,メモリセルアレイ11からみてライト側の回路構成について説明する。
【0008】
ビット線対BL1,/BL1〜BLm,/BLmは,ライト側第1転送手段グループ16を介して,ライトレジスタグループ17に接続されている。ライト側第1転送手段グループ16は,各ビット線対BL1,/BL1〜BLm,/BLmに対応するライト側第1転送手段16−1〜16−mから構成されている。ライトレジスタグループ17は,各ビット線対BL1,/BL1〜BLm,/BLmに対応するライトレジスタWreg−1〜Wreg−mから構成されている。
【0009】
各ライト側第1転送手段16−1〜16−mは,2つのトランジスタから構成されている。例えば,ビット線BL1は,ライト側第1転送手段16−1を構成する一方のトランジスタのドレイン・ソースを介して,また,ビット線/BL1は他方のトランジスタのドレイン・ソースを介して,ライトレジスタWreg−1に接続されている。そして,ライト側第1転送手段16−1〜16−mを構成する2×m個のトランジスタは,制御信号WTによってオン/オフ制御される。
【0010】
ライトレジスタグループ17は,ライト側第2転送手段グループ18を介して,ライトデータバスWD,/WDに接続されている。ライト側第2転送手段グループ18は,ライトレジスタグループ17を構成するライトレジスタWreg−1〜Wreg−mそれぞれに対応するライト側第2転送手段18−1〜18−mから構成されている。
【0011】
各ライト側第2転送手段18−1〜18−mは,2つのトランジスタから構成されている。例えば,ライトレジスタWreg−1は,ライト側第2転送手段18−1を構成する2個のトランジスタのドレイン・ソースを介して,ライトデータバスWD,/WDに接続されている。各ライト側第2転送手段18−1〜18−mには,ライトYアドレス手段14から出力されるライトYアドレス信号YW1〜YWmが入力されており,各ライト側第2転送手段18−1〜18−mを構成する2個のトランジスタは,ライトYアドレス信号YW1〜YWmによってオン/オフ制御される。
【0012】
ライトデータバスWD,/WDは,入力手段22を介して,入力端子DINに接続されている。
【0013】
次に,メモリセルアレイ11からみてリード側の回路構成について説明する。
【0014】
ビット線対BL1,/BL1〜BLm,/BLmは,リード側第1転送手段グループ19を介して,リードレジスタグループ20に接続されている。リード側第1転送手段グループ19は,各ビット線対BL1,/BL1〜BLm,/BLmに対応するリード側第1転送手段19−1〜19−mから構成されている。リードレジスタグループ20は,各ビット線対BL1,/BL1〜BLm,/BLmに対応するリードレジスタRreg−1〜Rreg−mから構成されている。
【0015】
各リード側第1転送手段19−1〜19−mは,2つのトランジスタから構成されている。例えば,ビット線BL1は,リード側第1転送手段19−1を構成する一方のトランジスタのドレイン・ソースを介して,また,ビット線/BL1は他方のトランジスタのドレイン・ソースを介して,リードレジスタRreg−1に接続されている。リード側第1転送手段19−1〜19−mを構成する2×m個のトランジスタは,制御信号RTによってオン/オフ制御される。
【0016】
リードレジスタグループ20は,リード側第2転送手段グループ21を介して,リードデータバスRD,/RDに接続されている。リード側第2転送手段グループ21は,リードレジスタグループ20を構成するリードレジスタRreg−1〜Rreg−mそれぞれに対応するリード側第2転送手段21−1〜21−mから構成されている。
【0017】
各リード側第2転送手段21−1〜21−mは,2つのトランジスタから構成されている。例えば,リードレジスタRreg−1は,リード側第2転送手段21−1を構成する2個のトランジスタのドレイン・ソースを介して,リードデータバスRD,/RDに接続されている。各リード側第2転送手段21−1〜21−mには,リードYアドレス手段15から出力されるリードYアドレス信号YR1〜YRmが入力されており,各リード側第2転送手段21−1〜21−mを構成する2個のトランジスタは,リードYアドレス信号YR1〜YRmによってオン/オフ制御される。
【0018】
リードデータバスRD,/RDは,出力手段23を介して,出力端子DOUTに接続されている。
【0019】
以上のように構成された従来のシリアルアクセスメモリ1の動作について図12,図13を用いて説明する。
【0020】
図12は,シリアルアクセスメモリ1のライト動作を示すタイミングチャートである。以下,図中の時刻ごとにライト動作を説明する。
【0021】
<時刻t1>
ライト動作は,メモリ制御部12に対して,ライトXアドレスWXADがシリアルに入力されることによって開始される。なお,ライトXアドレスWXADをメモリ制御部12に取り込むため,予めメモリ制御部12に対して,Hレベルのライトアドレスイネーブル信号WADEが入力される。まず,時刻t1において,ライトXアドレスWXADの最上位ビット(MSB)のデータAmがメモリ制御部12に取り込まれる。以後,クロック信号CLKに同期して,順次ライトXアドレスWXADの各ビットデータがメモリ制御部12に取り込まれる。
【0022】
<時刻t2>
ライトXアドレスWXADの最下位ビット(LSB)のデータA1がメモリ制御部12に取り込まれ,ライトXアドレスWXADの取り込みが完了する。ここで,メモリ制御部12に対して入力されるライトアドレスイネーブル信号WADEが論理的低レベル(Lレベル)とされる。以下,ライトXアドレスWXADによってワード線WL1が選択された場合に即して説明する。
【0023】
<時刻t3>
時刻t2で選択されたワード線WL1がXアドレス手段13によってHレベルとされ,さらに制御信号WTがメモリ制御部12によってHレベルとされる。この結果,ワード線WL1に接続されているメモリセルMC11〜MCm1に格納されている各データが,ライト側第1転送手段グループ16を介して,ライトレジスタWreg−1〜Wreg−mに対して一斉に転送される。そして,メモリセルMC11〜MCm1に書き込まれる入力データDI1〜DImの内容に応じて,ライトレジスタWreg−1〜Wreg−mに転送されたデータのいくつかのビットがマスクにされる(ライトマスク動作)。これによって,メモリセルMC11〜MCm1への入力データDI1〜DImの書き込み動作の効率化が図られる。
【0024】
<時刻t4>
クロック信号CLKの立ち上がりのタイミングで,メモリ制御部12は,Hレベルのライトイネーブル信号WEを検出する。これによって,実質的なライト動作が開始される。ライトYアドレス手段14は,ライトYアドレス信号YW1〜YWmの中からライトYアドレス信号YW1を選択しHレベルとする。このとき,入力端子DINから入力された入力データDI1は,入力手段22を経由して,ライトデータバスWD,/WDに伝達されている。HレベルのライトYアドレス信号YW1によって,ライト側第2転送手段18−1がオン状態となるため,入力データDI1がライトレジスタWreg−1に格納される。
【0025】
<時刻t4〜t5>
時刻t4以降,時刻t5までに,ライトYアドレス手段14は,クロック信号CLKに同期してライトYアドレス信号YW1〜YWmの中から順次ライトYアドレス信号YW2〜YWmを選択しHレベルとする。一方,入力端子DINに入力データDI2〜DImが順次入力されており,各入力データDI2〜DImは,ライトレジスタWreg−2〜Wreg−mに格納される。
【0026】
<時刻t6>
メモリ制御部12に対して,Hレベルのライトリセット信号WRが入力され,ライトレジスタグループ17に格納されている入力データDI1〜DImの,メモリセルアレイ11への転送が開始される。
【0027】
<時刻t7>
時刻t1〜t2において選択されたワード線WL1がXアドレス手段13によってHレベルとされ,さらに制御信号WTがメモリ制御部12によってHレベルとされる。この結果,ライトレジスタグループ17に格納されている入力データDI1〜DImが,ワード線WL1に接続されているメモリセルMC11〜MCm1に対して一斉に転送される。
【0028】
以上のように,ラインアクセスタイプの従来のシリアルアクセスメモリ1によれば,Xアドレスごと(ここでは,ワード線WL1について)のライト動作が可能となる。
【0029】
図13は,シリアルアクセスメモリ1のリード動作を示すタイミングチャートである。以下,図中の時刻ごとにリード動作を説明する。
【0030】
<時刻t1>
リード動作は,メモリ制御部12に対して,リードXアドレスRXADがシリアルに入力されることによって開始される。なお,リードXアドレスRXADをメモリ制御部12に取り込むため,予めメモリ制御部12に対して,Hレベルのリードアドレスイネーブル信号RADEが入力される。まず,時刻t1において,リードXアドレスRXADの最上位ビット(MSB)のデータAmがメモリ制御部12に取り込まれる。以後,クロック信号CLKに同期して,順次リードXアドレスRXADの各ビットデータがメモリ制御部12に取り込まれる。
【0031】
<時刻t2>
リードXアドレスRXADの最下位ビット(LSB)のデータA1がメモリ制御部12に取り込まれ,リードXアドレスRXADの取り込みが完了する。ここで,メモリ制御部12に対して入力されるリードアドレスイネーブル信号RADEがLレベルとされる。以下,リードXアドレスRXADによってワード線WL1が選択された場合に即して説明する。
【0032】
<時刻t3>
時刻t2で選択されたワード線WL1がXアドレス手段13によってHレベルとされ,さらに制御信号RTがメモリ制御部12によってHレベルとされる。この結果,ワード線WL1に接続されているメモリセルMC11〜MCm1に格納されている各データが,リード側第1転送手段グループ19を介して,リードレジスタRreg−1〜Rreg−mに対して一斉に転送される。
【0033】
<時刻t4>
クロック信号CLKの立ち上がりのタイミングで,メモリ制御部12は,Hレベルのリードイネーブル信号REを検出する。これによって,実質的なリード動作が開始される。リードYアドレス手段15は,リードYアドレス信号YR1〜YRmの中からリードYアドレス信号YR1を選択しHレベルとする。HレベルのリードYアドレス信号YR1によってリード側第2転送手段21−1がオン状態となるため,リードレジスタRreg−1に格納されているデータがリードデータバスRD,/RDに伝達される。リードデータバスRD,/RDに伝達されたデータは,出力データDO1として,出力手段23を介して出力端子DOUTに出力される。
【0034】
<時刻t4〜t5>
時刻t4以降,時刻t5までに,リードYアドレス手段15は,クロック信号CLKに同期してリードYアドレス信号YR1〜YRmの中から順次リードYアドレス信号YR2〜YRmを選択しHレベルとする。これにともない,リードレジスタRreg−2〜Rreg−mに格納されている各データは,順次リードデータバスRD,/RDに伝達される。リードデータバスRD,/RDに順次伝達された各データは,出力データDO2〜DOmとして,出力手段23を介して出力端子DOUTに出力される。
【0035】
以上のように,ラインアクセスタイプの従来のシリアルアクセスメモリ1によれば,Xアドレスごと(ここでは,ワード線WL1について)のリード動作が可能となる。
【0036】
ところで,図12に示すシリアルアクセスメモリ1のライト動作の時刻t3においてワード線WL1をHレベルに遷移させてメモリセルMC11〜MCm1に格納されている各データをライトレジスタWreg−1〜Wreg−mに転送するためには200〜300nsの時間(ライトデータ転送時間)を要する。また,図13に示すシリアルアクセスメモリ1のリード動作の時刻t3において,ワード線WL1をHレベルに遷移させてメモリセルMC11〜MCm1に格納されている各データをリードレジスタRreg−1〜Rreg−mに転送するためには200〜300nsの時間(リードデータ転送時間)を要する。
【0037】
ラインタイプのシリアルアクセスメモリ1では,リード動作とライト動作が相互に非同期に実行されるため,ライト動作における時刻t3からのライトデータ転送動作と,リード動作における時刻t3からのリードデータ転送動作が時期的に重なる場合を考慮する必要がある。これに加えてセルフリフレッシュ動作が重なる場合もある。このため,図12,図13に示すように,シリアルアクセスメモリ1のライト動作およびリード動作には,ライトデータ転送時間,リードデータ転送時間,およびセルフリフレッシュ時間にマージンを加えたウェイト時間(時刻t3〜t4:約1.5μs)が機能仕様として設定されている。
【0038】
【発明が解決しようとする課題】
このように,従来のシリアルアクセスメモリ1において,外部からメモリ制御部12に対して1つのXアドレスが取り込まれた後,実質的なライト/リード動作を開始するためには,ウェイト時間の経過を待つ必要があった。
【0039】
開発工程あるいは製造工程では,シリアルアクセスメモリ1の各メモリセルに対して,所定のデータを書き込んだ後,データを読み出して,正しくデータが格納されたか否かのテストが行われる。ラインアクセスタイプのシリアルアクセスメモリ1の場合,上述のウェイト時間は,各Xアドレスに対するアクセスごとに発生する。したがって,全てのXアドレスに対してライト/リード動作が行われるシリアルアクセスメモリ1のテストでは,このウェイト時間がテスト時間の短縮を阻害する要因となっていた。
【0040】
本発明は,上記のような問題点に鑑みてなされたものであり,その目的は,テスト時間を短縮することが可能なシリアルアクセスメモリおよびデータライト/リード方法を提供することにある。
【0041】
【課題を解決するための手段】
上記課題を解決するために,本発明の第1の観点によれば,複数のワード線と複数のビット線の各交差部に配置された複数のメモリセルと,各ワード線に接続されている複数のメモリセルによって記憶される1ワードのデータを格納することが可能な容量を有する第1レジスタと,各ワード線に接続されている複数のメモリセルによって記憶される1ワードのデータを格納することが可能な容量を有する第2レジスタとを備えるシリアルアクセスメモリのライト/リード方法が提供される。そして,この方法は,1ワードの第1入力シリアルデータを第1レジスタに格納する,第1ライト工程と,第1ライト工程において,第1レジスタに格納された1ワードのデータを,複数のワード線の中から選択された複数の第1選択ワード線それぞれに接続されている複数のメモリセルに対して転送する,第2ライト工程とを含むことを特徴としている。この方法によれば,第1レジスタに対して第1シリアルデータを一度格納するだけで,複数のワード線に接続されているメモリセルに対してデータが書き込まれることになる。したがって,データ書き込みにかかる時間の短縮が実現する。
【0042】
さらに,第1入力シリアルデータの各ビットの論理レベルを反転させて得られる1ワードの第2入力シリアルデータを第1レジスタに格納する第3ライト工程と,第3ライト工程において,第1レジスタに格納された1ワードのデータを,複数のワード線の中から選択された複数の第2選択ワード線それぞれに接続されている複数のメモリセルに対して転送する第4ライト工程を追加することが好ましい。また,第1ライト工程において第1レジスタに格納された1ワードのデータを,ビット毎に論理レベルを反転させる論理反転転送手段を介して,複数のワード線の中から選択された複数の第2選択ワード線それぞれに接続されている複数のメモリセルに対して転送する第3ライト工程を追加するようにしてもよい。これらの方法によれば,第1選択ワード線に接続されている複数のメモリセルに格納される1ワードのデータと,第2選択ワード線に接続されている複数のメモリセルに格納される1ワードのデータは,各ビットごとに論理レベルが反転した関係となる。
【0043】
また,複数の第1選択ワード線から2本のワード線を選択し,一方のワード線に接続されている複数のメモリセルの格納データを第2レジスタに転送し,他方のワード線に接続されている複数のメモリセルの格納データを第1レジスタに転送する第1リード工程と,第1リード工程において,第1レジスタに転送されたデータをシリアルに読み出し,第2レジスタに転送されたデータをシリアルに読み出す第2リード工程を追加するようにしてもよい。また,複数の第1選択ワード線から一の第1選択ワード線を選択し,選択された一の第1選択ワード線に接続されている複数のメモリセルの格納データを第2レジスタに転送する第1リード工程と,複数の第2選択ワード線から一の第2選択ワード線を選択し,選択された一の第2選択ワード線に接続されている複数のメモリセルの格納データを第1レジスタに転送する第2リード工程と,第1リード工程において,第2レジスタに転送されたデータをシリアルに読み出し,第2リード工程において,第1レジスタに転送されたデータをシリアルに読み出す第3リード工程を追加するようにしてもよい。このようにデータリードにおいて,第1レジスタおよび第2レジスタが用いられるため,2本のワード線に接続されているメモリセルから格納データを同時に読み出すことが可能となる。したがって,データリードにかかる時間が短縮することになる。
【0044】
さらに,第1レジスタからシリアルに読み出されたデータと,第2レジスタからシリアルに読み出されたデータとをビット毎に比較する,データ比較工程を追加することによって,各メモリセルに対して正しくデータが格納されたか否か,および,各メモリセルから正しくデータが読み出されたか否かの判断が容易化される。
【0045】
さらに,データ比較工程前に第1レジスタからシリアルに読み出されたデータの各ビットの論理レベルを反転させる論理レベル反転工程を追加することが好ましい。第1レジスタから読み出されたシリアルデータと,第2レジスタから読み出されたシリアルデータが,各ビットごとに論理レベルが反転した関係にある場合,第1レジスタから読み出されたシリアルデータをデータ比較工程前に予め論理レベルを反転させることによって,第2レジスタから読み出されたシリアルデータとの比較が容易となる。
【0046】
上記課題を解決するために,本発明の第2の観点によれば,複数のワード線と複数のビット線の各交差部に配置された複数のメモリセルと,各ワード線に接続されている複数のメモリセルによって記憶される1ワードのデータを格納することが可能な容量を有し,1ワードの入力シリアルデータを格納するレジスタと,レジスタに格納されている1ワードのデータを,そのまま,または,各ビットの論理レベルを反転させて,複数のワード線の中から選択された一のワード線に接続されている複数のメモリセルに対して転送するレジスタデータ転送手段とを備えることを特徴とするシリアルアクセスメモリが提供される。かかる構成によれば,第1レジスタに対して入力シリアルデータを一度格納するだけで,複数のワード線に接続されているメモリセルに対してデータを書き込むことが可能となる。しかも,ワード線ごとに,レジスタに格納されているデータ,または,レジスタに格納されているデータの論理レベル反転データのいずれかを選択して格納することが可能となる。
【0047】
上記課題を解決するために,本発明の第3の観点によれば,複数のワード線と複数のビット線の各交差部に配置された複数のメモリセルと,m個のデータ格納領域を有し,複数のワード線の中から選択された一のワード線に接続されているm個の各メモリセルに対して,m個のデータ格納領域に格納されているデータを転送するレジスタと,m個の各データ格納領域毎に割り当てられ,各データ格納領域に対して,データバスに伝送されているデータを転送するm個のバスデータ転送手段と,m個のバスデータ転送手段を1個ずつまたは複数個ずつ順次選択して,選択したバスデータ転送手段に対して,データバスに伝送されているデータを順次m個のデータ格納領域に転送するよう指示するバスデータ転送指示手段とを備えることを特徴とするシリアルアクセスメモリが提供される。かかる構成によれば,複数のデータ格納領域に対して同じデータを同時に格納することが可能となる。したがって,レジスタのすべてのデータ格納領域に対してデータを格納するために必要な時間が短縮する。また,データバスに伝送すべきデータのデータ長も,レジスタ長に対して短くすることが可能となる。
【0048】
上記課題を解決するために,本発明の第4の観点によれば,複数のワード線と複数のビット線の各交差部に配置された複数のメモリセルと,m個のデータ格納領域を有し,複数のワード線の中から選択された一のワード線に接続されているm個の各メモリセルに対して,m個のデータ格納領域に格納されているデータを転送するレジスタと,m個のアドレス信号を順次アサートして出力するアドレス手段と,m個の各データ格納領域毎に割り当てられ,m個のアドレス信号をデータとしてm個の各データ格納領域に転送する機能と,m個のアドレス信号に従って,データバスに伝送されている入力シリアルデータをm個のデータ格納領域に転送する機能を有するm個のデータ転送手段とを備えることを特徴とするシリアルアクセスメモリが提供される。レジスタのデータ格納領域にデータとして格納されるm個のアドレス信号は,アドレス手段によって1つずつ順次アサートされるため,あるタイミングにおいて,一のデータ格納領域に格納されているデータの論理レベルは,その他のすべてのデータ格納領域に格納されているデータの論理レベルと異なることになる。そして,論理レベルが他と異なるデータが格納されるデータ格納領域のアドレスは,アサートされるアドレス信号が変わるごとにシフトする。したがって,アドレス信号を順次アサートする度に複数のワード線の中から選択するワード線のアドレスを一つ進めることによって,異なる論理レベルのデータが格納されるメモリセルの位置がワード線ごとにシフトすることになる。
【0049】
【発明の実施の形態】
以下に添付図面を参照しながら,本発明にかかるシリアルアクセスメモリおよびデータライト/リード方法の好適な実施の形態について詳細に説明する。なお,以下の説明および添付された図面において,略同一の機能および構成を有する構成要素については,同一符号を付することによって重複説明を省略する。
【0050】
[第1の実施の形態]
本発明の第1の実施の形態にかかるシリアルアクセスメモリ101の構成を図1に示す。
【0051】
本実施の形態にかかるシリアルアクセスメモリ101は,メモリセルアレイ11,メモリ制御部112,Xアドレス手段13,ライトYアドレス手段14,リードYアドレス手段15,ライト側第1転送手段グループ16,ライトレジスタグループ17,ライト側第2転送手段グループ18,リード側第1転送手段グループ19,リードレジスタグループ20,リード側第2転送手段グループ21,入出力手段122,および出力手段123を備える。すなわち,シリアルアクセスメモリ101は,従来のシリアルアクセスメモリ1に対して,メモリ制御部12,入力手段22,および出力手段23がそれぞれ,メモリ制御部112,入出力手段122,および出力手段123に置き換えられて構成されている。
【0052】
Xアドレス手段13は,メモリ制御部112に制御され,複数のワード線WL1〜WLn(nは,正の整数)の中から一のワード線を選択しHレベルとする。
【0053】
メモリセルアレイ11は,複数のワード線WL1〜WLnと複数のビット線対BL1,/BL1〜BLm,/BLm(mは正の整数)との交差位置に配された複数のメモリセルMC11〜MCmnから構成されている。各メモリセルMC11〜MCmnは,トランジスタ(図示せず)とキャパシタ(図示せず)を1個ずつ備えている。
【0054】
ビット線対BL1,/BL1〜BLm,/BLmには,センスアンプSA1〜SAmが接続されており,これらのセンスアンプSA1〜SAmによってビット線対BL1,/BL1〜BLm,/BLmに現れる電位変化が増幅される。
【0055】
次に,メモリセルアレイ11からみてライト側の回路構成について説明する。
【0056】
ビット線対BL1,/BL1〜BLm,/BLmは,ライト側第1転送手段グループ16を介して,ライトレジスタグループ17に接続されている。ライト側第1転送手段グループ16は,各ビット線対BL1,/BL1〜BLm,/BLmに対応するライト側第1転送手段16−1〜16−mから構成されている。ライトレジスタグループ17は,各ビット線対BL1,/BL1〜BLm,/BLmに対応するライトレジスタWreg−1〜Wreg−mから構成されている。
【0057】
各ライト側第1転送手段16−1〜16−mは,2つのトランジスタから構成されている。例えば,ビット線BL1は,ライト側第1転送手段16−1を構成する一方のトランジスタのドレイン・ソースを介して,また,ビット線/BL1は他方のトランジスタのドレイン・ソースを介して,ライトレジスタWreg−1に接続されている。そして,ライト側第1転送手段16−1〜16−mを構成する2×m個のトランジスタは,制御信号WTによってオン/オフ制御される。
【0058】
ライトレジスタグループ17は,ライト側第2転送手段グループ18を介して,ライトデータバスWD,/WDに接続されている。ライト側第2転送手段グループ18は,ライトレジスタグループ17を構成するライトレジスタWreg−1〜Wreg−mそれぞれに対応するライト側第2転送手段18−1〜18−mから構成されている。
【0059】
各ライト側第2転送手段18−1〜18−mは,2つのトランジスタから構成されている。例えば,ライトレジスタWreg−1は,ライト側第2転送手段18−1を構成する2個のトランジスタのドレイン・ソースを介して,ライトデータバスWD,/WDに接続されている。各ライト側第2転送手段18−1〜18−mには,ライトYアドレス手段14から出力されるライトYアドレス信号YW1〜YWmが入力されており,各ライト側第2転送手段18−1〜18−mを構成する2個のトランジスタは,ライトYアドレス信号YW1〜YWmによってオン/オフ制御される。
【0060】
ライトデータバスWD,/WDは,入出力手段122を介して,入力端子DINに接続されている。
【0061】
次に,メモリセルアレイ11からみてリード側の回路構成について説明する。
【0062】
ビット線対BL1,/BL1〜BLm,/BLmは,リード側第1転送手段グループ19を介して,リードレジスタグループ20に接続されている。リード側第1転送手段グループ19は,各ビット線対BL1,/BL1〜BLm,/BLmに対応するリード側第1転送手段19−1〜19−mから構成されている。リードレジスタグループ20は,各ビット線対BL1,/BL1〜BLm,/BLmに対応するリードレジスタRreg−1〜Rreg−mから構成されている。
【0063】
各リード側第1転送手段19−1〜19−mは,2つのトランジスタから構成されている。例えば,ビット線BL1は,リード側第1転送手段19−1を構成する一方のトランジスタのドレイン・ソースを介して,また,ビット線/BL1は他方のトランジスタのドレイン・ソースを介して,リードレジスタRreg−1に接続されている。リード側第1転送手段19−1〜19−mを構成する2×m個のトランジスタは,制御信号RTによってオン/オフ制御される。
【0064】
リードレジスタグループ20は,リード側第2転送手段グループ21を介して,リードデータバスRD,/RDに接続されている。リード側第2転送手段グループ21は,リードレジスタグループ20を構成するリードレジスタRreg−1〜Rreg−mそれぞれに対応するリード側第2転送手段21−1〜21−mから構成されている。
【0065】
各リード側第2転送手段21−1〜21−mは,2つのトランジスタから構成されている。例えば,リードレジスタRreg−1は,リード側第2転送手段21−1を構成する2個のトランジスタのドレイン・ソースを介して,リードデータバスRD,/RDに接続されている。各リード側第2転送手段21−1〜21−mには,リードYアドレス手段15から出力されるリードYアドレス信号YR1〜YRmが入力されており,各リード側第2転送手段21−1〜21−mを構成する2個のトランジスタは,リードYアドレス信号YR1〜YRmによってオン/オフ制御される。
【0066】
リードデータバスRD,/RDは,出力手段123を介して,出力端子DOUTに接続されている。
【0067】
ライト側に位置する入出力手段122とリード側に位置する出力手段123は,第2リードデータバスRD2,/RD2によって接続されている。
【0068】
以上のように構成された本実施の形態にかかるシリアルアクセスメモリ101の動作について図2,図3を用いて説明する。シリアルアクセスメモリ101は,テスト時間の短縮を目的として構成されている。したがって,ここではシリアルアクセスメモリ101に対して所定のデータを書き込んだ後,データを読み出して,正しいデータが読み出されたか否かを判断するテストにおけるリード動作およびライト動作を説明する。
【0069】
図2は,シリアルアクセスメモリ101のテスト中のライト動作(テストライト動作)を示すタイミングチャートである。以下,図中の時刻ごとにテストライト動作を説明する。
【0070】
<時刻t1>
テストライト動作を開始するにあたり,メモリ制御部112に対してテストモード信号TMが入力される。そして,テストライト動作は,メモリ制御部112に対して,ライトXアドレスWXADがシリアルに入力されることによって開始される。なお,ライトXアドレスWXADをメモリ制御部112に取り込むため,予めメモリ制御部112に対して,Hレベルのライトアドレスイネーブル信号WADEが入力される。まず,時刻t1において,ライトXアドレスWXADの最上位ビット(MSB)のデータAmがメモリ制御部112に取り込まれる。以後,クロック信号CLKに同期して,順次ライトXアドレスWXADの各ビットデータがメモリ制御部112に取り込まれる。
【0071】
<時刻t2>
ライトXアドレスWXADの最下位ビット(LSB)のデータA1がメモリ制御部112に取り込まれ,ライトXアドレスWXADの取り込みが完了する。ここで,メモリ制御部112に対して入力されるライトアドレスイネーブル信号WADEがLレベルとされる。なお,このテストライト動作では,ライトXアドレスWXADによって,最初にワード線WL1が選択される。
【0072】
<時刻t3>
図12に示した従来のシリアルアクセスメモリ1のライト動作の中ではライトマスク動作が行われる。しかし,テストライト動作が行われるシリアルアクセスメモリ101の各メモリセルMC11〜MCmnは,データが格納されていない初期状態であるため,ライトマスク動作の実施は必須ではない。したがって,ここではライトマスク動作は省略される。
【0073】
<時刻t4>
クロック信号CLKの立ち上がりのタイミングで,メモリ制御部112は,Hレベルのライトイネーブル信号WEを検出する。これによって,実質的なテストライト動作が開始される。ライトYアドレス手段14は,ライトYアドレス信号YW1〜YWmの中からライトYアドレス信号YW1を選択しHレベルとする。このとき,入力端子DINから入力された入力データDI1は,入出力手段122を介して,ライトデータバスWD,/WDに伝達されている。HレベルのライトYアドレス信号YW1によってライト側第2転送手段18−1がオン状態となるため,入力データDI1がライトレジスタWreg−1に格納される。
【0074】
<時刻t4〜t5>
時刻t4以降,時刻t5までに,ライトYアドレス手段14は,クロック信号CLKに同期してライトYアドレス信号YW1〜YWmの中から順次ライトYアドレス信号YW2〜YWmを選択しHレベルとする。一方,入力端子DINに入力データDI2〜DImが順次入力されており,各入力データDI2〜DImは,ライトレジスタWreg−2〜Wreg−mに格納される。
【0075】
<時刻t6>
メモリ制御部112に対して,Hレベルのライトリセット信号WRが入力され,ライトレジスタグループ17に格納されている入力データDI1〜DImの,メモリセルアレイ11への転送が開始される。
【0076】
<時刻t7>
時刻t1〜t2において選択されたワード線WL1がXアドレス手段13によってHレベルとされ,さらに制御信号WTがメモリ制御部112によってHレベルとされる。この結果,ライトレジスタグループ17に格納されている入力データDI1〜DImが,ワード線WL1に接続されているメモリセルMC11〜MCm1に対して一斉に転送される。
【0077】
<時刻t8>
再び,メモリ制御部112に対して,Hレベルのライトリセット信号WRが入力され,ライトレジスタグループ17に格納されている入力データDI1〜DImの,メモリセルアレイ11への転送が開始される。
【0078】
<時刻t9>
時刻t1〜t2において選択されたワード線WL1の次のアドレスのワード線WL2がXアドレス手段13によってHレベルとされ,さらに制御信号WTがメモリ制御部112によってHレベルとされる。この結果,ライトレジスタグループ17に格納されている入力データDI1〜DImが,ワード線WL2に接続されているメモリセルMC12〜MCm2に対して一斉に転送される。
【0079】
<時刻t10〜t13>
時刻t10から時刻t13まで,時刻t6から時刻t9までの動作と略同一の動作をXアドレスを1つずつインクリメントしながら繰り返す。そして,時刻t13において,ライトレジスタグループ17に格納されている入力データDI1〜DImが,ワード線WLnに接続されているメモリセルMC1n〜MCmnに対して一斉に転送されたところで,ライトレジスタグループ17からメモリセルアレイ11への入力データDI1〜DImの転送が完了する。この転送動作によって,全てのメモリセルMC11〜MCmnに対して,ワード線WL1〜WLnごとに同じ入力データDI1〜DImが格納されることになる。
【0080】
以上,図2に示したシリアルアクセスメモリ101のテストライト動作によれば,ライトレジスタグループ17に対する入力データDI1〜DImの書き込み動作が1回だけ実行され,その後,ライトレジスタグループ17に書き込まれた入力データDI1〜DImが全てのメモリセルMC11〜MCmnに対して転送されることになる。したがって,各ワード線ごとの入力データがライトレジスタグループ17に書き込まれる従来のライト動作に比べて,全てのメモリセルMC11〜MCmnに対するデータ格納にかかる時間が大幅に短縮する。
【0081】
図3は,図2のテストライト動作に引き続いて行われる本実施の形態にかかるシリアルアクセスメモリ101のテスト中のリード動作(テストリード動作)を示すタイミングチャートである。以下,図中の時刻ごとにテストリード動作を説明する。
【0082】
<時刻t1>
テストリード動作を開始するにあたり,メモリ制御部112に対してテストモード信号TMが入力される。そして,テストリード動作は,メモリ制御部112に対して,リードXアドレスRXADがシリアルに入力されることによって開始される。なお,リードXアドレスRXADをメモリ制御部112に取り込むため,予めメモリ制御部112に対して,Hレベルのリードアドレスイネーブル信号RADEが入力される。まず,時刻t1において,リードXアドレスRXADの最上位ビット(MSB)のデータAmがメモリ制御部112に取り込まれる。以後,クロック信号CLKに同期して,順次リードXアドレスRXADの各ビットデータがメモリ制御部112に取り込まれる。
【0083】
<時刻t2>
リードXアドレスRXADの最下位ビット(LSB)のデータA1がメモリ制御部112に取り込まれ,リードXアドレスRXADの取り込みが完了する。ここで,メモリ制御部112に対して入力されるリードアドレスイネーブル信号RADEがLレベルとされる。なお,このテストリード動作では,リードXアドレスによって,最初にワード線WL1が選択される。
【0084】
<時刻t3>
時刻t2で選択されたワード線WL1がXアドレス手段13によってHレベルとされ,さらに制御信号RTがメモリ制御部112によってHレベルとされる。この結果,ワード線WL1に接続されているメモリセルMC11〜MCm1に格納されている各データが,リード側第1転送手段グループ19を介して,リードレジスタRreg−1〜Rreg−mに一斉に転送される。
【0085】
<時刻t4>
ワード線WL1に接続されているメモリセルMC11〜MCm1の格納データが,リードレジスタRreg−1〜Rreg−mに一斉に転送された後,時刻t4において,Xアドレス手段13によってワード線WL2がHレベルとされ,さらに制御信号WTがHレベルとされる。この結果,ワード線WL2に接続されているメモリセルMC12〜MCm2の格納データが,ライト側第1転送手段グループ16を介して,ライトレジスタWreg−1〜Wreg−mに一斉に転送される。このように,ライトレジスタWreg−1〜Wreg−mは,メモリセルMC12〜MCm2から読み出されたデータの一時格納手段として用いられる。
【0086】
<時刻t5>
クロック信号CLKの立ち上がりのタイミングで,メモリ制御部112は,Hレベルのリードイネーブル信号REを検出する。これによって,実質的なテストリード動作が開始される。
【0087】
リードYアドレス手段15は,リードYアドレス信号YR1〜YRmの中からリードYアドレス信号YR1を選択しHレベルとする。HレベルのリードYアドレス信号YR1によってリード側第2転送手段21−1がオン状態となるため,リードレジスタRreg−1に格納されているデータがリードデータバスRD,/RDを経由して出力手段123に伝達される。
【0088】
同じタイミングで,ライトYアドレス手段14は,ライトYアドレス信号YW1〜YWmの中からライトYアドレス信号YW1を選択しHレベルとする。HレベルのライトYアドレス信号YW1によってライト側第2転送手段18−1がオン状態となるため,ライトレジスタWreg−1に格納されているデータがライトデータバスWD,/WDを経由して入出力手段122に伝達され,さらに第2リードデータバスRD2,/RD2を経由して出力手段123に伝達される。
【0089】
出力手段123は,リードデータバスRD,/RDから伝達されたデータと,第2リードデータバスRD2,/RD2から伝達されたデータとを比較し,一致/不一致を判断する。その判断結果は,出力データDO1cとして,出力端子DOUTに出力される。なお,出力手段123に備えられたデータ比較手段は,例えばExOR(排他的論理和)ゲートによって構成されている。
【0090】
<時刻t5〜t6>
時刻t5以降,時刻t6までに,リードYアドレス手段15は,クロック信号CLKに同期してリードYアドレス信号YR1〜YRmの中から順次リードYアドレス信号YR2〜YRmを選択しHレベルとする。これにともない,リードレジスタRreg−2〜Rreg−mに格納されている各データは,順次リードデータバスRD,/RDを経由して出力手段123に伝達される。同様に,ライトYアドレス手段14は,クロック信号CLKに同期してライトYアドレス信号YW1〜YWmの中から順次ライトYアドレス信号YW2〜YWmを選択しHレベルとする。これにともない,ライトレジスタWreg−2〜Wreg−mに格納されている各データは,順次ライトデータバスWD,/WD,入出力手段122,および第2リードデータバスRD2,/RD2を経由して出力手段123に伝達される。出力手段123は,リードデータバスRD,/RDから伝達されたデータと,第2リードデータバスRD2,/RD2から伝達されたデータとを順次比較し,一致/不一致を判断する。その判断結果は,出力データDO2c,DO3c,・・・,DOmcとして,出力端子DOUTに出力される。
【0091】
<時刻t7以降>
時刻t2から時刻t6において,ワード線WL1に接続されているメモリセルMC11〜MCm1の格納データと,ワード線WL2に接続されているメモリセルMC12〜MCm2の格納データが比較される。同様に,時刻t7,t8以降,ワード線WL3からワード線WLnまでワード線2本が1組とされ,各ワード線に接続されているメモリセルの格納データが1組ずつ比較される。
【0092】
以上,図3に示したシリアルアクセスメモリ101のテストリード動作によれば,図2に示したテストライト動作において各メモリセルMC11〜MCmnに格納されたデータが読み出され,正しくデータが格納されているか否かが判断される。
【0093】
従来のシリアルアクセスメモリ1のリード動作によれば,各ワード線に接続されているメモリセルの格納データが,ワード線ごとにリードレジスタグループ20に転送されるため,すべてのメモリセルMC11〜MCmnから格納データを読み出す場合,ワード線の本数に相当するウェイト時間が消費される。この点,本実施の形態にかかるシリアルアクセスメモリ101のテストリード動作によれば,ワード線2本を1組として,一方のワード線に接続されているメモリセルの格納データがリードレジスタグループ20に転送され,他方のワード線に接続されているメモリセルの格納データがライトレジスタグループ17に転送される。そして,リードレジスタグループ20に格納されたデータとライトレジスタグループ17に格納されたデータが,ビット毎に出力手段123において比較される。したがって,従来のシリアルアクセスメモリ1のリード動作に比べて,ウェイト時間が半減し,テストにおけるリード動作の所要時間の大幅な短縮が実現する。
【0094】
以上説明したように,本実施の形態にかかるシリアルアクセスメモリ101の構成およびそのテストライト/リード動作によれば,従来のシリアルアクセスメモリ1において全メモリセルMC11〜MCmnに所定のデータを書き込み,全メモリセルMC11〜MCmnから格納データを読み出すライト/リード動作に比べて,大幅な時間短縮が実現する。
【0095】
次に,本実施の形態にかかるシリアルアクセスメモリ101およびテストリード動作の他の形態を説明する。
【0096】
本実施の形態にかかるシリアルアクセスメモリ101のテストリード動作では,図3に示したように,時刻t5以降,リードYアドレス手段15がリードYアドレス信号YR1〜YRmを順次選択しHレベルとする。同じタイミングで,ライトYアドレス手段14がライトYアドレス信号YW1〜YWmを順次選択しHレベルとする。これによって,リードレジスタグループ20に格納されているデータ列とライトレジスタグループ17に格納されているデータ列が,ビット毎に出力手段123に伝送され,出力手段123に備えられたデータ比較手段によってビット毎に比較される。
【0097】
これに対して,リードYアドレス手段15によるリードYアドレス信号YR1〜YRmの順次選択と,ライトYアドレス手段14によるライトYアドレス信号YW1〜YWmの順次選択を交互に行うようにしてもよい。この方法によれば,リードレジスタRreg−1〜Rreg−mに格納されている各データと,ライトレジスタWreg−1〜Wreg−mに格納されている各データが交互に出力手段123に伝送されることになる。そして,出力手段123にスイッチ手段を備え,このスイッチ手段によってリードデータバスRD,/RDから伝送されたデータ,および,第2リードデータバスRD2,/RD2から伝送されたデータを交互に選択し,出力端子DOUTに出力する。この構成,方法によれば,出力手段123にデータ比較回路を備える必要がなくなり,出力手段123をコンパクトに構成することが可能となる。
【0098】
また,リードYアドレス手段15によるリードYアドレス信号YR1〜YRmの順次選択を終えた後に,ライトYアドレス手段14によるライトYアドレス信号YW1〜YWmの順次選択を行うようにしてもよい。この方法によれば,リードレジスタRreg−1〜Rreg−mに格納されている各データが全て出力手段123に伝送された後に,ライトレジスタWreg−1〜Wreg−mに格納されている各データが出力手段123に伝送されることになる。リードYアドレス手段15によるリードYアドレス信号YR1〜YRmの順次選択と,ライトYアドレス手段14によるライトYアドレス信号YW1〜YWmの順次選択を交互に行う場合に比べて,リードYアドレス手段15およびライトYアドレス手段14の制御が容易化され,この制御を担当するメモリ制御部112のハードウェアおよびソフトウェアの両面で規模の縮小が実現する。
【0099】
[第2の実施の形態]
本発明の第2の実施の形態にかかるシリアルアクセスメモリ201の構成を図4に示す。
【0100】
本実施の形態にかかるシリアルアクセスメモリ201は,第1の実施の形態にかかるシリアルアクセスメモリ101に対して,インバータ211,212が追加されたものである。インバータ211,212は,第2リードデータバスRD2,/RD2と出力手段123との間に設けられており,入出力手段122から第2リードデータバスRD2,/RD2に出力されたデータの論理レベルを反転させて出力手段123に供給する。なお,インバータ211,212以外の構成については,シリアルアクセスメモリ201は,シリアルアクセスメモリ101と同様である。
【0101】
以上のように構成された本実施の形態にかかるシリアルアクセスメモリ201の動作について図5を用いて説明する。シリアルアクセスメモリ201は,テスト時間の短縮を目的として構成されている。したがって,ここではシリアルアクセスメモリ201に対して所定のデータを書き込んだ後,データを読み出して,正しいデータが読み出されたか否かを判断するテストにおけるリード動作およびライト動作を説明する。
【0102】
図5は,シリアルアクセスメモリ201のテストライト動作を示すタイミングチャートである。以下,図中の時刻ごとにテストライト動作を説明する。
【0103】
<時刻t1>
テストライト動作を開始するにあたり,メモリ制御部112に対してテストモード信号TMが入力される。そして,テストライト動作は,メモリ制御部112に対して,ライトXアドレスWXADがシリアルに入力されることによって開始される。なお,ライトXアドレスWXADをメモリ制御部112に取り込むため,予めメモリ制御部112に対して,Hレベルのライトアドレスイネーブル信号WADEが入力される。まず,時刻t1において,ライトXアドレスWXADの最上位ビット(MSB)のデータAmがメモリ制御部112に取り込まれる。以後,クロック信号CLKに同期して,順次ライトXアドレスWXADの各ビットデータがメモリ制御部112に取り込まれる。
【0104】
<時刻t2>
ライトXアドレスWXADの最下位ビット(LSB)のデータA1がメモリ制御部112に取り込まれ,ライトXアドレスWXADの取り込みが完了する。ここで,メモリ制御部112に対して入力されるライトアドレスイネーブル信号WADEがLレベルとされる。なお,このテストライト動作では,ライトXアドレスWXADによって,最初にワード線WL1が選択される。
【0105】
<時刻t3>
図12に示した従来のシリアルアクセスメモリ1のライト動作の中ではライトマスク動作が行われる。しかし,テストライト動作が行われるシリアルアクセスメモリ101の各メモリセルMC11〜MCmnは,データが格納されていない初期状態であるため,ライトマスク動作の実施は必須ではない。したがって,ここではライトマスク動作は省略される。
【0106】
<時刻t4>
クロック信号CLKの立ち上がりのタイミングで,メモリ制御部112は,Hレベルのライトイネーブル信号WEを検出する。これによって,実質的なテストライト動作が開始される。ライトYアドレス手段14は,ライトYアドレス信号YW1〜YWmの中からライトYアドレス信号YW1を選択しHレベルとする。このとき,入力端子DINから入力された入力データDI1は,入出力手段122を介して,ライトデータバスWD,/WDに伝達されている。HレベルのライトYアドレス信号YW1によってライト側第2転送手段18−1がオン状態となるため,入力データDI1がライトレジスタWreg−1に格納される。
【0107】
<時刻t4〜t5>
時刻t4以降,時刻t5までに,ライトYアドレス手段14は,クロック信号CLKに同期してライトYアドレス信号YW1〜YWmの中から順次ライトYアドレス信号YW2〜YWmを選択しHレベルとする。一方,入力端子DINに入力データDI2〜DImが順次入力されており,各入力データDI2〜DImは,ライトレジスタWreg−2〜Wreg−mに格納される。
【0108】
<時刻t6>
メモリ制御部112に対して,Hレベルのライトリセット信号WRが入力され,ライトレジスタグループ17に格納されている入力データDI1〜DImの,メモリセルアレイ11への転送が開始される。
【0109】
<時刻t7>
時刻t1〜t2において選択されたワード線WL1がXアドレス手段13によってHレベルとされ,さらに制御信号WTがメモリ制御部112によってHレベルとされる。この結果,ライトレジスタグループ17に格納されている入力データDI1〜DImが,ワード線WL1に接続されているメモリセルMC11〜MCm1に対して一斉に転送される。
【0110】
<時刻t8>
ワード線WL1に接続されているメモリセルMC11〜MCm1に対して,ライトレジスタWreg−1〜Wreg−mに格納されている各データが転送された後,ワード線WL3がXアドレス手段13によってHレベルとされ,さらに制御信号WTがメモリ制御部112によってHレベルとされる。この結果,ワード線WL1に接続されているメモリセルMC11〜MCm1に対して転送されたデータと同じ入力データDI1〜DImが,ワード線WL3に接続されているメモリセルMC13〜MCm3に対して一斉に転送される。
【0111】
<時刻t8以降>
ワード線WL3に接続されているメモリセルMC13〜MCm3に対して入力データDI1〜DImが転送され格納された後,同様に,奇数番のワード線WL5,WL7,・・・に接続されているメモリセルMC15〜MCm5,MC17〜MCm7,・・・に対しても同一の入力データDI1〜DImが転送される。以上のようにして,奇数番のワード線に接続されているメモリセルに対して,同一の入力データDI1〜DImが書き込まれる。
【0112】
奇数番のワード線に接続されているメモリセルに対して,同一の入力データDI1〜DImが書き込まれた後,シリアルアクセスメモリ201は,図5に示したテストライト動作を繰り返し,今度は,偶数番のワード線WL2,WL4,WL6,・・・に接続されているメモリセルMC12〜MCm2,MC14〜MCm4,MC16〜MCm6,・・・に対して,入力データ/DI1〜/DImを格納する。この入力データ/DI1〜/DImはそれぞれ,入力データDI1〜DImの論理レベルを反転させたものである。例えば,入力データDI1が”0”の場合は,入力データ/DI1は”1”である。
【0113】
以上のように,本実施の形態にかかるシリアルアクセスメモリ201のテストライト動作によれば,一のワード線に接続された各メモリセルには,隣接するワード線に接続された各メモリセルに格納されているデータの論理レベルを反転させたデータが格納されることになる。
【0114】
そして,このテストライト動作では,ライトレジスタグループ17に対する入力データDI1〜DImおよび入力データ/DI1〜/DImの格納動作がそれぞれ1回ずつ実行された後,全ワード線WL1〜WLnについてのデータ転送が行われる。したがって,各ワード線にアクセスする度に,ライトレジスタグループ17に入力データを格納する従来のシリアルアクセスメモリ1のライト動作に比べて,全てのメモリセルMC11〜MCmnへのデータ格納にかかる時間が大幅に短縮する。
【0115】
本実施の形態にかかるシリアルアクセスメモリ201は,図5に示したテストライト動作に引き続いて,テストリード動作を行う。
【0116】
このシリアルアクセスメモリ201のテストリード動作は,図3に示した第1の実施の形態にかかるシリアルアクセスメモリ101のテストリード動作と同様に行われる。すなわち,ワード線2本を1組として,一方のワード線に接続されているメモリセルの格納データがリードレジスタグループ20に転送され,他方のワード線に接続されているメモリセルの格納データがライトレジスタグループ17に転送される。そして,リードレジスタグループ20に格納されているデータ列とライトレジスタグループ17に格納されているデータ列が,ビット毎に出力手段123において比較される。
【0117】
ただし,ワード線ごとに同一のデータ列が格納される第1の実施の形態にかかるシリアルアクセスメモリ101のテストライト動作とは異なり,シリアルアクセスメモリ201のテストライト動作によれば,奇数番のワード線WL1,WL3,・・・に接続されているメモリセルMC11〜MCm1,MC13〜MCm3,・・・には,偶数番のワード線WL2,WL4,・・・に接続されているメモリセルMC12〜MCm2,MC14〜MCm4,・・・の格納データの論理レベルを反転させたデータが格納される。例えば,ワード線WL1に接続されているメモリセルMC11〜MCm1に入力データDI1〜DIm=”01010・・・1”が格納されている場合,ワード線WL2に接続されているメモリセルMC12〜MCm2には入力データ/DI1〜/DIm=”10101・・・0”が格納される。そして,テストリード動作において,メモリセルMC11〜MCm1の格納データ”01010・・・1”は,リードレジスタグループ20に転送格納され,メモリセルMC12〜MCm2の格納データ”10101・・・0”は,ライトレジスタグループ17に転送格納される。
【0118】
リードレジスタグループ20に格納されたデータ列”01010・・・1”は,1ビットずつリードデータバスRD,/RDを経由して出力手段123に伝達される。
【0119】
一方,ライトレジスタグループ17に格納されたデータ列”10101・・・0”は,1ビットずつライトデータバスWD,/WDを経由して入出力手段122に伝達され,さらに第2リードデータバスRD2,/RD2,インバータ211,212を経由して出力手段123に伝達される。ライトレジスタグループ17に格納されたデータ列”10101・・・0”は,途中,インバータ211,212を経由するため,ここで論理レベルが反転し,データ列”01010・・・1”として出力手段123に入力される。
【0120】
出力手段123は,リードデータバスRD,/RDから伝達されたデータと,第2リードデータバスRD2,/RD2から伝達されたデータとを比較し,一致/不一致を判断する。このとき,第2リードデータバスRD2,/RD2から伝達されたデータは,予めインバータ211,212によって論理レベルが反転しているため,出力手段123に備えられたデータ比較手段は,第2リードデータバスRD2,/RD2から伝達されたデータをそのまま,リードデータバスRD,/RDから伝達されたデータと比較することが可能となる。その判断結果は,出力データDO1cとして,出力端子DOUTに出力される。
【0121】
ワード線WL1,WL2以外のワード線WL3〜WLnについても,ワード線2本が1組とされ,各ワード線に接続されているメモリセルの格納データが1組ずつ出力手段123によって比較される。
【0122】
以上,シリアルアクセスメモリ201のテストリード動作によれば,図5に示したテストライト動作において各メモリセルMC11〜MCmnに格納されたデータが読み出され,正しくデータが格納されているか否かが判断される。
【0123】
しかも,ワード線2本を1組として,一方のワード線に接続されているメモリセルの格納データがリードレジスタグループ20に転送され,他方のワード線に接続されているメモリセルの格納データがライトレジスタグループ17に転送される。そして,リードレジスタグループ20に格納されているデータ列とライトレジスタグループ17に格納されているデータ列が,ビット毎に出力手段123において比較される。したがって,各ワード線にアクセスして格納データをリードレジスタグループ20に転送して外部に読み出す従来のシリアルアクセスメモリ1のリード動作に比べて,テストリード動作の所要時間の大幅な短縮が実現する。
【0124】
以上説明したように,本実施の形態にかかるシリアルアクセスメモリ201の構成およびそのテストライト/リード動作によれば,従来のシリアルアクセスメモリ1において全メモリセルMC11〜MCmnに所定のデータを書き込み,全メモリセルMC11〜MCmnから格納データを読み出すライト/リード動作に比べて,大幅な時間短縮が実現する。
【0125】
ところで,第1の実施の形態にかかるシリアルアクセスメモリ101の構成およびそのテストライト/リード動作によれば,各ワード線に接続されたメモリセルには,ワード線単位で同一のデータ列が格納される。この場合,テストにおいて,例えばワード線WL1に接続されたメモリセルMC11〜MCm1の格納データとワード線WL2に接続されたメモリセルMC12〜MCm2の格納データが一致しているという結果が得られたとしても,テストライト動作あるいはテストリード動作においてワード線WL1,WL2の選択が誤りなく行われていたか否かの判断まではできない。この点,本実施の形態にかかるシリアルアクセスメモリ201の構成およびそのテストライト/リード動作によれば,隣接するワード線毎に論理レベルが反転したデータ列が格納され,そのデータ列が読み出されて比較されるため,各メモリセルへのデータ格納が正常に行われているか否かの判断はもちろんのこと,ワード線選択についての合否判断も可能となる。
【0126】
[第3の実施の形態]
本発明の第3の実施の形態にかかるシリアルアクセスメモリ301の構成を図6に示す。
【0127】
本実施の形態にかかるシリアルアクセスメモリ301は,第2の実施の形態にかかるシリアルアクセスメモリ201に対して,ライト側第3転送手段グループ311が追加されたものである。このライト側第3転送手段グループ311は,各ビット線対BL1,/BL1〜BLm,/BLmに対応するライト側第3転送手段311−1〜311−mから構成されている。
【0128】
各ライト側第3転送手段311−1〜311−mは,2つのトランジスタから構成されている。ライト側第3転送手段311−1〜311−mを構成する2×m個のトランジスタは,制御信号WT2によってオン/オフ制御される。
【0129】
シリアルアクセスメモリ301は,ビット線対BL1,/BL1〜BLm,/BLmとライトレジスタWreg−1〜Wreg−mを接続するものとして,このライト側第3転送手段311−1〜311−mの他,制御信号WTによってオン/オフ制御されるライト側第1転送手段16−1〜16−mを有する。ライトレジスタグループ17に格納されているデータをビット線対BL1,/BL1〜BLm,/BLmを経由してメモリセルアレイ11に転送する場合,制御信号WTまたは制御信号WT2のいずれかがHレベルとされる。
【0130】
各ライトレジスタWreg−1〜Wreg−mには相補のデータが格納される。この相補のデータは,ライト側第1転送手段16−1〜16−mまたはライト側第3転送手段311−1〜311−mのいずれかによってビット線対BL1,/BL1〜BLm,/BLmに転送される。ただし,ライトレジスタWreg−1〜Wreg−mそれぞれに格納されている相補のデータのうち,ライト側第1転送手段16−1〜16−mによって転送された場合にビット線BL1〜BLmに出力されるデータは,ライト側第3転送手段311−1〜311−mによって転送された場合には,ビット線/BL1〜/BLmに出力される。逆に,ライト側第1転送手段16−1〜16−mによって転送された場合にビット線/BL1〜/BLmに出力されるデータは,ライト側第3転送手段311−1〜311−mによって転送された場合には,ビット線BL1〜BLmに出力される。具体的には,例えば,ライト側第1転送手段16−1によってビット線対BL1にデータ”0”が転送され,ビット線/BL1にデータ”1”が転送されるようにライトレジスタWreg−1に相補のデータ”0,1”が格納されている場合,この相補のデータをライト側第3転送手段311−1によってビット線対BL1,/BL1に転送すると,ビット線BLにはデータ”1”が出力され,ビット線/BLにはデータ”0”が出力される。
【0131】
以上のように構成された本実施の形態にかかるシリアルアクセスメモリ301の動作について説明する。シリアルアクセスメモリ301は,テスト時間の短縮を目的として構成されている。したがって,ここではシリアルアクセスメモリ301に対して所定のデータを書き込んだ後,データを読み出して,正しいデータが読み出されたか否かを判断するテストにおけるリード動作およびライト動作を説明する。
【0132】
図7は,シリアルアクセスメモリ301のテストライト動作を示すタイミングチャートである。以下,図中の時刻ごとにテストライト動作を説明する。
【0133】
<時刻t1>
テストライト動作を開始するにあたり,メモリ制御部112に対してテストモード信号TMが入力される。そして,テストライト動作は,メモリ制御部112に対して,ライトXアドレスWXADがシリアルに入力されることによって開始される。なお,ライトXアドレスWXADをメモリ制御部112に取り込むため,予めメモリ制御部112に対して,Hレベルのライトアドレスイネーブル信号WADEが入力される。まず,時刻t1において,ライトXアドレスWXADの最上位ビット(MSB)のデータAmがメモリ制御部112に取り込まれる。以後,クロック信号CLKに同期して,順次ライトXアドレスWXADの各ビットデータがメモリ制御部112に取り込まれる。
【0134】
<時刻t2>
ライトXアドレスWXADの最下位ビット(LSB)のデータA1がメモリ制御部112に取り込まれ,ライトXアドレスWXADの取り込みが完了する。ここで,メモリ制御部112に対して入力されるライトアドレスイネーブル信号WADEがLレベルとされる。なお,このテストライト動作では,ライトXアドレスWXADによって,最初にワード線WL1が選択される。
【0135】
<時刻t3>
図12に示した従来のシリアルアクセスメモリ1のライト動作の中ではライトマスク動作が行われる。しかし,テストライト動作が行われるシリアルアクセスメモリ101の各メモリセルMC11〜MCmnは,データが格納されていない初期状態であるため,ライトマスク動作の実施は必須ではない。したがって,ここではライトマスク動作は省略される。
【0136】
<時刻t4>
クロック信号CLKの立ち上がりのタイミングで,メモリ制御部112は,Hレベルのライトイネーブル信号WEを検出する。これによって,実質的なテストライト動作が開始される。ライトYアドレス手段14は,ライトYアドレス信号YW1〜YWmの中からライトYアドレス信号YW1を選択しHレベルとする。このとき,入力端子DINから入力された入力データDI1は,入出力手段122を介して,ライトデータバスWD,/WDに伝達されている。HレベルのライトYアドレス信号YW1によってライト側第2転送手段18−1がオン状態となるため,入力データDI1がライトレジスタWreg−1に格納される。
【0137】
<時刻t4〜t5>
時刻t4以降,時刻t5までに,ライトYアドレス手段14は,クロック信号CLKに同期してライトYアドレス信号YW1〜YWmの中から順次ライトYアドレス信号YW2〜YWmを選択しHレベルとする。一方,入力端子DINに入力データDI2〜DImが順次入力されており,各入力データDI2〜DImは,ライトレジスタWreg−2〜Wreg−mに格納される。
【0138】
<時刻t6>
メモリ制御部112に対して,Hレベルのライトリセット信号WRが入力され,ライトレジスタグループ17に格納されている入力データDI1〜DImの,メモリセルアレイ11への転送が開始される。
【0139】
<時刻t7>
時刻t1〜t2において選択されたワード線WL1がXアドレス手段13によってHレベルとされ,さらに制御信号WTがメモリ制御部112によってHレベルとされる。この結果,ライトレジスタグループ17に格納されている入力データDI1〜DImが,ライト側第1転送手段16−1〜16−mを経由して,ワード線WL1に接続されているメモリセルMC11〜MCm1に対して一斉に転送される。
【0140】
<時刻t8>
再び,メモリ制御部112に対して,Hレベルのライトリセット信号WRが入力され,ライトレジスタグループ17に格納されている入力データDI1〜DImの,メモリセルアレイ11への転送が開始される。
【0141】
<時刻t9>
時刻t1〜t2において選択されたワード線WL1の次のアドレスのワード線WL2がXアドレス手段13によってHレベルとされ,さらに制御信号WT2がメモリ制御部112によってHレベルとされる。この結果,ライトレジスタグループ17に格納されている入力データDI1〜DImが,ライト側第3転送手段311−1〜311−mを経由して,ワード線WL2に接続されているメモリセルMC12〜MCm2に対して一斉に転送される。このときメモリセルMC12〜MCm2には,メモリセルMC11〜MCm1に格納されているデータに対して論理レベルが反転したデータが格納される。
【0142】
<時刻t10〜t13>
時刻t10から時刻t13まで,時刻t6から時刻t9までの動作と略同一の動作をXアドレスを1つずつインクリメントしながら繰り返す。ただし,奇数番のワード線WL1,WL3,・・・に接続されているメモリセルMC11〜MCm1,MC13〜MCm3,・・・にデータを転送するときは,制御信号WTがHレベルとされ,偶数番のワード線WL2,WL4,・・・に接続されているメモリセルMC12〜MCm2,MC14〜MCm4,・・・にデータを転送するときは,制御信号WT2がHレベルとされる。そして,時刻t13において,ライトレジスタグループ17に格納されている入力データDI1〜DImが,ワード線WLnに接続されているメモリセルMC1n〜MCmnに一斉に転送されたところで,ライトレジスタグループ17からメモリセルアレイ11への入力データDI1〜DImの転送が完了する。この転送動作によって,奇数番のワード線WL1,WL3,・・・に接続されているメモリセルMC11〜MCm1,MC13〜MCm3,・・・には入力データDI1〜DImが格納され,偶数番のワード線WL2,WL4,・・・に接続されているメモリセルMC12〜MCm2,MC14〜MCm4,・・・には入力データDI1〜DImの論理レベル反転データ/DI1〜/DImが格納されることになる。
【0143】
本実施の形態にかかるシリアルアクセスメモリ301は,テストライト動作に引き続いて,第2の実施の形態にかかるシリアルアクセスメモリ201と略同一のテストリード動作を行う。
【0144】
以上,図7に示したシリアルアクセスメモリ301の構成およびそのテストライト動作によれば,第2の実施の形態にかかるシリアルアクセスメモリ201のテストライト動作と同様に,一のワード線に接続された各メモリセルには,隣接するワード線に接続された各メモリセルに格納されているデータの論理レベルを反転させたデータが格納されることになる。しかも,本実施の形態にかかるシリアルアクセスメモリ301の構成およびそのテストライト/リード動作によれば,ライトレジスタグループ17に対する入力データDI1〜DImの格納動作を1回だけ実施すれば,隣接するワード線毎に論理レベルが反転したデータ列を格納し,そのデータ列を読み出して比較することが可能となる。したがって,第2の実施の形態にかかるシリアルアクセスメモリ201のテストライト/リード動作よりも短時間にうちに,各メモリセルへのデータ格納が正常に行われているか否かの判断,および,ワード線の選択が正常に行われているか否かの判断が可能となる。
【0145】
[第4の実施の形態]
本発明の第4の実施の形態にかかるシリアルアクセスメモリ401の構成を図8に示す。
【0146】
本実施の形態にかかるシリアルアクセスメモリ401は,第2の実施の形態にかかるシリアルアクセスメモリ201に対して,テスト用ライトYアドレス手段411,インバータ413−1〜413−m(m個),NORゲート415−1〜415−m(m個)が追加された構成を有する。
【0147】
各ライト側第2転送手段18−1〜18−mを構成する2個のトランジスタのゲートは,インバータ413−1〜413−mの出力端子に接続されている。
【0148】
各NORゲート415−1〜415−mの出力端子は,インバータ413−1〜413−mの入力端子に接続されている。また,各NORゲート415−1〜415−mの第1入力端子は,ライトYアドレス手段14から出力されるライトYアドレス信号YW1〜YWmの伝送ラインに接続されている。
【0149】
NORゲート415−1〜415−mは,4個ずつグループ化されている。第1グループに属するNORゲート415−1〜415−4の各第2入力端子は共通化され,テスト用ライトYアドレス手段411から出力されるテストライトYアドレス信号TYW1の伝送ラインに接続されている。同様に,第2グループから第kグループ(k=m/4)まで各グループに属するNORゲート415−5〜415−mは,グループごとに第2入力端子が共通化され,それぞれテスト用ライトYアドレス手段411から出力されるテストライトYアドレス信号TYW2〜TYWkの伝送ラインに接続されている。
【0150】
以上のように構成された本実施の形態にかかるシリアルアクセスメモリ401の動作について説明する。シリアルアクセスメモリ401は,第2の実施の形態にかかるシリアルアクセスメモリ201に対して,テストライト動作の所要時間をさらに短縮させることを目的として構成されている。したがって,ここではシリアルアクセスメモリ401のテストライト動作を中心に説明する。
【0151】
シリアルアクセスメモリ401において,テストライト動作を行う場合,ライトYアドレス手段14から出力されるライトYアドレス信号YW1〜YWmは全てLレベルに固定される。そして,テスト用ライトYアドレス手段411が,クロック信号CLKに同期してテストライトYアドレス信号TYW1〜YWkを順次選択しHレベルとする。このとき入力端子DINには入力データDI1〜DIkが順次入力されており,各入力データDI1〜DIkは,ライトレジスタWreg−1〜Wreg−mに格納される。この格納動作によって,ライトレジスタWreg−1〜Wreg−mは,4個ずつ同じ入力データが格納されることになる。例えば,ライトレジスタWreg−1〜Wreg−4には,入力データDI1が入力され,ライトレジスタWreg−m−3〜Wreg−mには入力データDIkが入力される。
【0152】
ライトレジスタWreg−1〜Wreg−mに入力データDI1〜DIkが転送された後,本実施の形態にかかるシリアルアクセスメモリ401は,第2の実施の形態にかかるシリアルアクセスメモリ201と略同一のテストライト動作を実行する。すなわち,制御信号WTがメモリ制御部112によってHレベルとされ,ワード線WL1〜WLnがXアドレス手段13によって順次Hレベルとされる。そして,ライトレジスタグループ17に格納されている入力データDI1〜DIkが,ライト側第1転送手段16−1〜16−mを経由して,ワード線WL1〜WLnに接続されているメモリセルMC11〜MCm1,・・・,MC1n〜MCmnに対してワード線ごとに転送される。
【0153】
以上,本実施の形態にかかるシリアルアクセスメモリ401によれば,入力される入力データDI1〜DIkのデータ長が第2の実施の形態にかかるシリアルアクセスメモリ201に入力される入力データDI1〜DImのデータ長の1/4となる。そして,入力データDI1〜DIkをライトレジスタWreg−1〜Wreg−mに格納するために必要な時間も1/4となり,結果的にテスト動作の所要時間が短縮する。なお,本実施の形態にかかるシリアルアクセスメモリ401において,NORゲート415−1〜415−mは,4個ずつにグループ化されいるが,グループ化する個数はテスト内容に応じて増減させることが好ましい。
【0154】
[第5の実施の形態]
本発明の第5の実施の形態にかかるシリアルアクセスメモリ501の構成を図9に示す。
【0155】
本実施の形態にかかるシリアルアクセスメモリ501は,第2の実施の形態にかかるシリアルアクセスメモリ201に対して,ライト側第4転送手段グループ511,ライトデータバス切離手段513−1〜513−m,インバータ515−1〜515−m(m個),およびNORゲート517−1〜517−m(m個)が追加されたものである。
【0156】
ライト側第4転送手段グループ511は,各ライトレジスタWreg−1〜Wreg−mに対応するライト側第4転送手段511−1〜511−mから構成されている。各ライト側第4転送手段511−1〜511−mは,2つのトランジスタおよびインバータから構成されている。例えば,ライト側第4転送手段511−1を構成する一方のトランジスタは,そのドレイン・ソースを介して,ライトYアドレス手段14から出力されるライトYアドレス信号YW1をライト側第2転送手段18−1に伝送する。ライト側第4転送手段511−1を構成するインバータは,ライトYアドレス手段14から出力されるライトYアドレス信号YW1の論理レベルを反転させて,反転ライトYアドレス信号/YW1を生成する。ライト側第4転送手段511−1を構成する他方のトランジスタは,そのドレイン・ソースを介して,反転ライトYアドレス信号/YW1をライト側第2転送手段18−1に伝送する。そして,ライト側第4転送手段511−1〜511−mを構成する2×m個のトランジスタは,制御信号TWAによってオン/オフ制御される。
【0157】
各ライト側第2転送手段18−1〜18−mを構成する2つのトランジスタのゲートは,インバータ515−1〜515−mの出力端子に接続されている。各インバータ515−1〜515−mの入力端子は,NORゲート517−1〜517−mの出力端子に接続されている。
【0158】
各NORゲート517−1〜517−mの第1入力端子は共通化され,制御信号TWAの伝送ラインに接続されている。各NORゲート517−1〜517−mの第2入力端子は,ライトYアドレス手段14から出力されるライトYアドレス信号YW1〜YWmの伝送ラインに接続されている。
【0159】
ライトデータバス切離手段513−1〜513−mはそれぞれ,2つのトランスファゲートとインバータから構成されている。2つのトランスファゲートの各第1制御端子には制御信号WDCが共通入力され,各第2制御端子にはインバータを介して制御信号WDCの論理レベル反転信号が共通入力される。ライトデータバス切離手段513−1〜513−mに対してHレベルの制御信号WDCが入力されると,ライトデータバスWD,/WDは入出力手段122から切離される。
【0160】
以上のように構成された本実施の形態にかかるシリアルアクセスメモリ501のテストライト動作を説明する。
【0161】
図10は,シリアルアクセスメモリ501のテストライト動作を示すタイミングチャートである。以下,図中の時刻ごとにテストライト動作を説明する。
【0162】
<時刻t1>
テストライト動作を開始するにあたり,ライトデータバス切離手段513に対してHレベルの制御信号WDCが入力され,ライトデータバスWD,/WDが入出力手段122から切離される。クロック信号CLKの立ち上がりのタイミングで,メモリ制御部112に対して,Hレベルのライトアドレスイネーブル信号WADEが入力される。メモリ制御部112は,ライトYアドレス手段14に対して,HレベルのライトYアドレス信号YW1およびLレベルのライトYアドレス信号YW2〜YWmを出力するように指示する。
【0163】
続いて,クロック信号CLKから生成された制御信号TWAがHレベルとなる。このHレベルの制御信号TWAによって,ライト側第4転送手段511−1〜511−mを構成する2×m個のトランジスタは全てオン状態となる。また,各NORゲート517−1〜517−mの第2入力端子がHレベルとなるため,ライト側第2転送手段18−1〜18−mを構成する2×m個のトランジスタも全てオン状態となる。したがって,各ライトレジスタWreg−1〜Wreg−mには,ライトYアドレス手段14から出力されるライトYアドレス信号YW1〜YWmがデータとして格納される。上述のように,ライトYアドレス信号YW1のみがHレベルであり,その他のライトYアドレス信号YW2〜YWmがLレベルであるため,ライトレジスタWreg−1にはデータ”1”が格納され,ライトレジスタWreg−2〜Wreg−mにはすべてデータ”0”が格納される。
【0164】
<時刻t2>
ワード線WL1がXアドレス手段13によってHレベルとされる。これによって,ライトレジスタグループ17に格納されているデータが,ワード線WL1に接続されているメモリセルMC11〜MCm1に対して一斉に転送される。
【0165】
<時刻t3>
メモリ制御部112の指示に従い,ライトYアドレス手段14は,HレベルのライトYアドレス信号YW2およびLレベルのライトYアドレス信号YW1,YW3〜YWmを出力する。そして,制御信号TWAがHレベルとなるため,ライトレジスタWreg−2にはデータ”1”が格納され,ライトレジスタWreg−1,Wreg−2〜Wreg−mにはすべてデータ”0”が格納される。
【0166】
<時刻t4>
ワード線WL2がXアドレス手段13によってHレベルとされる。これによって,ライトレジスタグループ17に格納されているデータが,ワード線WL2に接続されているメモリセルMC12〜MCm2に対して一斉に転送される。
【0167】
<時刻t4〜t6>
時刻t1から時刻t4までの動作と同様に,ライトYアドレス手段14から出力されるライトYアドレス信号YW3〜YWmが,一つずつ順番にHレベルとされる。そして,ライトレジスタWreg−1〜Wreg−mには,ライトYアドレス手段14から出力されるライトYアドレス信号YW1〜YWmがデータとして格納される。さらに,ライトレジスタグループ17に格納されているデータは,ワード線WL3〜WLnに接続されているメモリセルMC13〜MCm3,・・・,MC1n〜MCmnに対して一斉に転送される。時刻t6において,ライトレジスタグループ17に格納されているデータが,ワード線WLnに接続されているメモリセルMC1n〜MCmnに一斉に転送されたところで,一連のテストライト動作が終了する。
【0168】
以上のように,本実施の形態にかかるシリアルアクセスメモリ501の構成およびテストライト動作によれば,各ワード線に接続されているm個のメモリセルにおいて,一のメモリセルにのみデータ”1”が格納され,その他のすべてのメモリセルにデータ”0”が格納される。そして,メモリセルアレイ11を構成するメモリセルMC11〜MCmnをマトリクスとしてみた場合,データ”1”は,このマトリクスに対してダイアゴナル(diagonal:対角線)に格納される。
【0169】
シリアルアクセスメモリにおいて,ライトレジスタからメモリセルアレイに対してデータを一括転送するとき,あるいは,メモリセルアレイからリードレジスタにデータを一括転送するとき,電源とグランドとの電位差が狭まる現象がみられる場合がある。一般的に,一つのビットだけその他のビットと論理レベルが異なるパターンのデータが転送されるときに,この現象が顕著となる。本実施の形態にかかるシリアルアクセスメモリ501のテストライト動作によれば,一つのビットだけその他のビットと論理レベルが異なるパターンのデータがメモリセルアレイ11に格納されることになるため,データ転送時の電位変化を測定して,いわゆるデータ転送マージンを確認することが可能となる。なお,本実施の形態にかかるシリアルアクセスメモリ501では,メモリセルアレイ11に対して,データ”1”がダイアゴナルに格納されているが,データ”0”をダイアゴナルに格納するようにしてもよい。
【0170】
また,本実施の形態にかかるシリアルアクセスメモリ501によれば,各ライトレジスタWreg−1〜Wreg−mに対して,ライトYアドレス手段14から出力されるライトYアドレス信号YW1〜YWmがデータとして格納されるため,テストライト動作中に外部から入力データを入力する必要がなくなり,第1〜4の実施の形態にかかるシリアルアクセスメモリ101〜401よりもさらにテスト時間を短縮させることが可能となる。
【0171】
添付図面を参照しながら本発明の好適な実施の形態について説明したが,本発明はかかる実施の形態に限定されない。当業者であれば,特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり,それらについても当然に本発明の技術的範囲に属するものと了解される。
【0172】
【発明の効果】
以上説明したように,本発明によれば,シリアルアクセスメモリのテスト時間の短縮が実現する。また,データ転送マージンの測定が容易化される。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態にかかるシリアルアクセスメモリの構成を示す回路図である。
【図2】図1のシリアルアクセスメモリのテストライト動作を示すタイミングチャートである。
【図3】図1のシリアルアクセスメモリのテストリード動作を示すタイミングチャートである。
【図4】本発明の第2の実施の形態にかかるシリアルアクセスメモリの構成を示す回路図である。
【図5】図4のシリアルアクセスメモリのテストライト動作を示すタイミングチャートである。
【図6】本発明の第3の実施の形態にかかるシリアルアクセスメモリの構成を示す回路図である。
【図7】図6のシリアルアクセスメモリのテストライト動作を示すタイミングチャートである。
【図8】本発明の第4の実施の形態にかかるシリアルアクセスメモリの構成を示す回路図である。
【図9】本発明の第5の実施の形態にかかるシリアルアクセスメモリの構成を示す回路図である。
【図10】図9のシリアルアクセスメモリのテストライト動作を示すタイミングチャートである。
【図11】従来のシリアルアクセスメモリの構成を示す回路図である。
【図12】図11のシリアルアクセスメモリのライト動作を示すタイミングチャートである。
【図13】図11のシリアルアクセスメモリのリード動作を示すタイミングチャートである。
【符号の説明】
11:メモリセルアレイ
13:Xアドレス手段
14:ライトYアドレス手段
15:リードYアドレス手段
16:ライト側第1転送手段グループ
16−1〜16−m:ライト側第1転送手段
17:ライトレジスタグループ
18:ライト側第2転送手段グループ
18−1〜18−m:ライト側第2転送手段
19:リード側第1転送手段グループ
19−1〜19−m:リード側第1転送手段
20:リードレジスタグループ
21:リード側第2転送手段グループ
21−1〜21−m:リード側第2転送手段
101,201,301,401:シリアルアクセスメモリ
112:メモリ制御部
122:入出力手段
123:出力手段
211,212:インバータ
311:ライト側第3転送手段グループ
311−1〜311−m:ライト側第3転送手段
411:テスト用ライトYアドレス手段
413−1〜413−m:インバータ
415−1〜415−m:NORゲート
511:ライト側第4転送手段グループ
511−1〜511−m:ライト側第4転送手段
513:ライトデータバス切離手段
515−1〜515−m:インバータ
517−1〜517−m:NORゲート
BL1,/BL1〜BLm,/BLm:ビット線対
CLK:クロック信号
DI1〜DIm:入力データ
DO1〜DOm:出力データ
MC11〜MCmn:メモリセル
RADE:リードアドレスイネーブル信号
RD,/RD:リードデータバス
RE:リードイネーブル信号
Rreg−1〜Rreg−m:リードレジスタ
RT:制御信号
RXAD:リードXアドレス
TM:テストモード信号
TWA:制御信号
TYW1〜TYWk:テストライトYアドレス信号
WADE:ライトアドレスイネーブル信号
WDC:制御信号
WD,/WD:ライトデータバス
WE:ライトイネーブル信号
WL1〜WLn:ワード線
WR:ライトリセット信号
Wreg−1〜Wreg−m:ライトレジスタ
WT:制御信号
WT2:制御信号
WXAD:ライトXアドレス
YR1〜YRm:リードYアドレス信号
YW1〜YWm:ライトYアドレス信号
Claims (7)
- 複数のワード線と複数のビット線の各交差部に配置された,複数のメモリセルと,
前記各ワード線に接続されている複数のメモリセルによって記憶される1ワードのデータを格納することが可能な容量を有する,第1レジスタと,
前記各ワード線に接続されている複数のメモリセルによって記憶される1ワードのデータを格納することが可能な容量を有する,第2レジスタと,
を備えるシリアルアクセスメモリのライト/リード方法であって,
1ワードの第1入力シリアルデータを前記第1レジスタに格納する,第1ライト工程と,
前記第1ライト工程において,前記第1レジスタに格納された1ワードのデータを,前記複数のワード線の中から選択された複数の第1選択ワード線それぞれに接続されている複数のメモリセルに対して転送する,第2ライト工程と,
前記第1ライト工程において前記第1レジスタに格納された前記1ワードのデータを,ビット毎に論理レベルを反転させる論理反転転送手段を介して,前記複数のワード線の中から選択された複数の第2選択ワード線それぞれに接続されている複数のメモリセルに対して転送する,第3ライト工程と,
を含むことを特徴とする,シリアルアクセスメモリのライト/リード方法。 - 複数のワード線と複数のビット線の各交差部に配置された,複数のメモリセルと,
前記各ワード線に接続されている複数のメモリセルによって記憶される1ワードのデータを格納することが可能な容量を有する,第1レジスタと,
前記各ワード線に接続されている複数のメモリセルによって記憶される1ワードのデータを格納することが可能な容量を有する,第2レジスタと,
を備えるシリアルアクセスメモリのライト/リード方法であって,
1ワードの第1入力シリアルデータを前記第1レジスタに格納する,第1ライト工程と,
前記第1ライト工程において,前記第1レジスタに格納された1ワードのデータを,前記複数のワード線の中から選択された複数の第1選択ワード線それぞれに接続されている複数のメモリセルに対して転送する,第2ライト工程と,
前記複数の第1選択ワード線から2本のワード線を選択し,一方のワード線に接続されている複数のメモリセルの格納データを前記第2レジスタに転送し,他方のワード線に接続されている複数のメモリセルの格納データを前記第1レジスタに転送する,第1リード工程と,
前記第1リード工程において,前記第1レジスタに転送されたデータをシリアルに読み出し,前記第2レジスタに転送されたデータをシリアルに読み出す,第2リード工程と,
を含むことを特徴とするシリアルアクセスメモリのライト/リード方法。 - 前記複数の第1選択ワード線から一の第1選択ワード線を選択し,選択された一の第1選択ワード線に接続されている複数のメモリセルの格納データを前記第2レジスタに転送する,第1リード工程と,
前記複数の第2選択ワード線から一の第2選択ワード線を選択し,選択された一の第2選択ワード線に接続されている複数のメモリセルの格納データを前記第1レジスタに転送する,第2リード工程と,
前記第1リード工程において,前記第2レジスタに転送されたデータをシリアルに読み出し,前記第2リード工程において,前記第1レジスタに転送されたデータをシリアルに読み出す,第3リード工程と,
を含むことを特徴とする,請求項1に記載のシリアルアクセスメモリのライト/リード方法。 - 前記第1レジスタからシリアルに読み出されたデータと,前記第2レジスタからシリアルに読み出されたデータとをビット毎に比較する,データ比較工程,を含むことを特徴とする,請求項2または3に記載のシリアルアクセスメモリのライト/リード方法。
- 前記データ比較工程前に前記第1レジスタからシリアルに読み出されたデータの各ビットの論理レベルを反転させる,論理レベル反転工程,を含むことを特徴とする,請求項4に記載のシリアルアクセスメモリのライト/リード方法。
- 複数のワード線と複数のビット線の各交差部に配置された,複数のメモリセルと,
前記各ワード線に接続されている複数のメモリセルによって記憶される1ワードのデータを格納することが可能な容量を有し,1ワードの入力シリアルデータを格納する,レジスタと,
前記レジスタに格納されている前記1ワードのデータを,そのまま,または,各ビットの論理レベルを反転させて,前記複数のワード線の中から選択された一のワード線に接続されている複数のメモリセルに対して転送する,レジスタデータ転送手段と,
を備えることを特徴とする,シリアルアクセスメモリ。 - 複数のワード線と複数のビット線の各交差部に配置された,複数のメモリセルと,
m個のデータ格納領域を有し,前記複数のワード線の中から選択された一のワード線に接続されているm個の各メモリセルに対して,前記m個のデータ格納領域に格納されているデータを転送する,レジスタと,
前記m個の各データ格納領域毎に割り当てられ,前記各データ格納領域に対して,データバスに伝送されているデータを転送する,m個のバスデータ転送手段と,
前記m個のバスデータ転送手段を1個ずつまたは複数個ずつ順次選択して,選択した前記バスデータ転送手段に対して,前記データバスに伝送されているデータを順次前記m個のデータ格納領域に転送するよう指示する,バスデータ転送指示手段と,
を備えることを特徴とする,シリアルアクセスメモリ。
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