JPH04109491A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体記憶装置に係わり、特に］。

トランジスタ／１キャパシタからなるメモリセルを用い
たダイナミック型ＲＡＭ　（ＤＲＡＭ）に関する。

（従来の技術） ＭＯ８型半導体メモリのうち、１トランジスタ／１キャ
パシタからなるダイナミックＲＡＭ（ＤＲＡＭ）は最も
高集積化が進んでいる。最近のＤＲＡＭには通常のアク
セスモードのほかに、ページリモート、ニブル管モード
１スタティック・カラム・モードといった高速アクセス
モードが搭載されている。一方で、１行分のデータを高
速かつシリアルにアクセスできるシリアル・アクセスも
、画像処理の分野或いはキャッシュメモリを用いたコン
ピュータ・システム分野からの要求が強い。

従来のベージモードは、選択された１行分のデ−タに関
してランダムにかつ高速にアクセスできるモードである
。このページ中モードを用いて、外部からシリアルにア
ドレスを与えることによって、１行分のデータを高速に
かつシリアルにアクセスする。シルアル・アクセスがで
きる。しかしこのページ・モードを利用したシリアル争
アクセスでは、カラム・アドレスをＣＡＳのトグルに対
応して毎回外部から取り込む必要があるため、速度的に
は限界がある。

一方、通常のＤＲＡＭに搭載されているモードにニブル
・モードがある。第１３図および第１４図にそれぞれ、
ニブル・モードでのリード・サイクルおよびライト・サ
イクルのタイミング・チャートを示す。このニブル・モ
ードは、ＣＡＳのトグルのみによってカラム方向の連続
したビットの高速アクセスを行う点で前述のページ・モ
ードと類似する。ただし、ニブル・モードでは、ＣＡＳ
の第２サイクル以降についてはカラム・アドレスの取り
込みを必要としない。この点でニブル・モードは一般に
ページ・モードよりも高速であり、これが大きい利点に
なっている。

しかしニブル・モードは、アクセスできるビット数に限
界があるのが最大の難点であり、シリアル・アクセスに
は応用できない。アクセスできるビット数に限界がある
理由は、次のような事情による。ニブル・モードでは、
複数個のデータを一括してＣＡＳの第１サイクルにおい
てデータラッチ・レジスタに送り、ここからＣＡＳのト
グルにより順次出力ボートにデータを転送する事によっ
て高速アクセスを実現している。したがって、データラ
ッチ用のレジスタの数がアクセスできるビット数の限界
になっているのである。レジスタの数と１行分のデータ
数が同じであれば、１行分のデータを高速かつシリアル
にアクセスできることになるが、主としてチップ面積の
制約から、現在では４ビツトφニブルが一般的になって
いる。

次に、ニブル・モードをシリアル・アクセス・モードに
応用した場合の問題を具体的に第１５図を用いて説明す
る。第１５図は、ニブル・モードを利用してシリアル・
アクセスを行った場合のリード時のタイミング図である
。図中Ｃ３Ｌ１（ｉ−０，１，・・・）は、カラム・ア
ドレスにより決定されて立ち上げられるカラム選択線を
表し、ＱＳＥは入出力データ線に接続される中間バッフ
ァであるデータラッチ・レジスタのセンス信号を表して
いる。ニブル・モードでは１本のカラム選択線の選択に
よって複数のデータがデータ・ラッチ・レジスタに転送
され、ここでセンス動作が行われる。そのビット長はニ
ブル・モードでのアクセス可能なビットと同じである。

図の場合、１本のカラム選択線ＣＳＬにより４ビツトの
データが転送されることを示している。このため、オン
チップにカラム・アドレス・カウンタを内蔵し、内部ア
ドレスを順に増加させてシリアル・アクセスを実現した
とすると、第１５図に示すように、４ｎ＋１　（ｎ−１
，２，−）のＣＡＳのサイクルにおいてカラム選択線を
切替え、かつデータラッチ・レジスタにてセンス信号Ｑ
ＳＥを活性化する必要がある。したがって、４ｎ＋１回
目のサイクルでのアクセスφタイムは、図に示すように
他のサイクルに比べて間延びしたものとなる。一般にこ
の間延びしたアクセス・タイムは他のサイクルのそれの
２倍程度ある。これは、間断のない高速シリアル・アク
セスを実現しようとする際の大きい障害となる。

ところで、汎用ＤＲＡＭでは、単ビツト不良等の不良ビ
ット救済による歩留まり向上を目的として冗長ビットを
搭載するのが一般的である。カラム方向に対しても、冗
長カラムの選択・不選択を制御するスペア・カラム・デ
コーダが搭載される。

この場合チップ内部には、不良カラムのアドレスをフェ
ーズ・データとしてもっていて、不良カラム・アドレス
が選択された時にこれをスペア・カラム選択線に置換す
るが、この冗長カラムの選択の際にもアクセスが間のび
してしまう。

（発明が解決しようとする課題） 以上のように従来のＤＲＡＭにおいて、１行分のデータ
を高速にシリアル・アクセスするシリアル・アクセス・
モードをニブルφモードの応用により実現しようとする
と、カラム・アドレスの切替え時に無駄が生じ、間断な
い高速のシリアル−アクセスができないという問題があ
った。

本発明は、この様な問題点を解決して、高速な間断のな
いシリアル・アクセスを実現した半導体記憶装置を提供
することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明に係る半導体記憶装置は、 複数のメモリセルが配列されたメモリセルアレイと、 外部からのアドレスを取り込むアドレスバッファと、 このアドレスバッファにより取込まれたロウ・アドレス
により前記メモリセルアレイの行選択を行うロウ・デコ
ーダと、 前記アドレスバッファにより取込まれたカラム・アドレ
スにより前記メモリセルの列選択を行い、選択されたカ
ラム選択線を立ち上げると共に、次のカラム・アドレス
により選択されるべきカラム選択線をそのカラム・アド
レスの到来前に先行して立ち上げる機能を持つカラム・
デコーダと、前記アドレスバッファにより取り込まれた
カラム・アドレスと不良カラム・アドレスを示す冗長カ
ラム用フェーズ・データによって、不良カラム・アドレ
スに対応するスペア・カラム選択線をその不良カラム・
アドレスの到来前に先行して立ち上げる機能を持つスペ
ア・カラム・デコーダと、これらのロウφデコーダおよ
びカラム・デコーダまたはスペア・カラム・デコーダに
より選択されたメモリセルとデータのやり取りを行うセ
ンスアンプと、 を備えたことを特徴とする。

（作用） 本発明によれば、カラム・アドレスにより決定されであ
るカラム選択線が立ち上がる際に、次のカラム・アドレ
スにより選択されるべきカラム選択線がそのカラム・ア
ドレスの到来前に先行して立ち上げられる。換言すれば
、本発明においては、カラム・デコーダがルック・アヘ
ッド（Ｌ　ｏｏｋ　Ａ　ｈｅａｄ）機能を有する。そし
て先行して選択されたカラム選択線によって、次のアド
レスにより選択されるべきデータが、そのアドレスの到
来前に既にデータ・レジスタに転送される。これにより
従来のようなカラム・アドレス切替え時の時間的ロスが
なくなり、間断のない高速のシリアル・アクセスが実現
できる。

また本発明によれば、例えば不良カラムのアドレスを入
力とする減算器を用いて、不良カラムの１つ前のアドレ
スをもチップ内部にて生成することにより、この減算器
出力のアドレスデータによりスペアカラムデコーダのス
ペアカラム選択線をルック・アヘッド動作してやること
により、冗長カラムを搭載したシステムにおいても、間
断のないシリアルアクセスモードが実現できる。

（実施例） 以下、本発明の実施例を図面を用いて詳細に説明する 第１図は、本発明の一実施例の冗長回路システムを持つ
ＤＲＡＭにおけるカラム・デコーダおよびスペア・カラ
ム・デコーダ部の構成を示す。第２図はそのＤＲＡＭの
全体構成を示す図であり、第３図はそのメモリセルアレ
イからデータ出力部までの具体的構成を示す図である。

第２図に示すようにこの実施例のＤＲＡＭは、外部アド
レスを取り込むロウ・アドレス・バッファ１．カラム・
アドレス・バッファ２、これらのアドレス・バッファ１
，２を駆動するクロック・ジェネレータ３，４、取り込
まれたアドレスをデコードするカラム・デコーダ５．ロ
ウ・デコーダ６、これらのデコーダ出力により駆動され
る１トランジスタ／１キヤパシタのダイナミック型メモ
リセルが配列されたメモリセルアレイ７、メモリセルア
レイ７とデータのやり取りを行うセンスアンプおよび入
出力（Ｉｌｏ）ゲート８、入出力データをラッチする人
出力バッファ９、基板バイアス発生回路１０．メモリセ
ルアレイのセルフ・リフレッシュのためのリフレッシュ
−カウンタ１１を有する。この実施例ではこれらのほか
、カラム方向のシリアル・アドレスを発生させるシリア
ル・アドレス・カウンタ１２を内蔵している。このシリ
アル・アドレス・カウンタ１２は、ＣＡＳのトグルに対
応してカウント・アップされるように構成されており、
その出力がカラム・アドレス・バッファ２に入力される
ようになっている。シリアル・アドレスφカウンタ１２
の出力はカラム・アドレス・バッファ２の入力部ではな
く出力部に直接入力されてもよい。

メモリセルアレイ７は、図には示さないがカラム選択線
の他に冗長カラムのスペア・カラム選択線があり、この
スペア・カラム選択線を選択するためカラム・デコーダ
５に隣接してスペア・カラム・デコーダ１８がある。ま
た不良カラムのアドレスにより制御される冗長カラム用
フユーズ１３、このフユーズデータをチップ内に保持す
るフェーズ・データ・レジスタ１４、フェーズ・データ
・レジスタ１４とカラム・アドレス・バッファ２の出力
により制御される、カラム選択回路・スペアカラム選択
回路１７があり、これにより制御されるカラムデコーダ
５．ならびにスペア・カラム・デコーダ１８によりメモ
リセルアレイ７のカラム方向の選択が行われるようにな
っている。本実施例では更に、スペア・カラム・デコー
ダ１８にルックアヘッド機能を持たせるために、フェー
ズ・データ・レジスタ１４の出力線が入力となる減算器
１５と減算器１５の出力データをチップ内に保持するフ
ェーズ・データ・レジスタ１６を内蔵しており、フェー
ズ・データ・レジスタ１６の出力もまたカラム選択回路
・スペアカラム選択回路１７に入力されている。

このように不良カラムのアドレスデータ（フェーズ・デ
ータ・レジスタ１４の出力）を入力とする減算器１５を
用いて、不良カラムの１つ前のアドレスをもチップ内部
にて生成し、かつ保持する（フェーズ・データ・レジス
タ１６の出力）ことにより、スペアカラム選択線もルッ
クアヘッド動作させることが可能となる。詳細は後述す
るが、フェーズ・データ・レジスタ１４にて保持されて
いるアドレスとシリアルカウンタ出力のチップ内部アド
レスが一致した時点でスペアカラム選択線を活性化すれ
ば、ルックアヘッドとなる。

メモリセルアレイ７は良く知られているように、複数本
のワード線とビット線対が交差して配設され、それらの
交差位置にメモリセルが配置される。

第３図では、その様なメモリセルアレイ７の１本のワー
ド線ＷＬとこれに沿って配置されたメモリセルＭＣ，お
よびこれらのメモリセルＭＣとデータのやり取りを行う
複数のビット線対ＢＬ、ＢＬを示している。とくにここ
では、カラム・デコーダ５により選択されるカラム選択
線Ｃ３Ｌと、スペア・カラム・デコーダ１８により選択
されるスペア・カラム選択線ＳＣＬの部分を示している
。

またこの実施例では、第３図に示すように、ＤＱＯ，Ｄ
ＱＯ〜ＤＱ３．ＤＱ３の４対のＩ１０データ線２１が配
設されている。Ｉ１０データ線２１には、第２図での人
出力バッファ９に対応するものとして、各１１０データ
線２１に対応して設けられたデータラッチ・レジスタ２
２　（２２１〜２２４）、これらデータラッチ・レジス
タ２２の出力を順次選択するマルチプレクサ２３、およ
び外部出力端子に繋がるデータ出力バッファ２４を有す
る。カラム・デコーダ５により選択されるカラム選択線
Ｃ８Ｌおよびスペア中カラム・デコーダ１８により選択
されるスペア・カラム選択線５Ｃ８Ｌは、それぞれ２本
に分岐され、これらにより隣接する２対のビット線に対
応するＩ１０ゲート８が同時に駆動されるようになって
いる。つまり、１本のカラム選択線Ｃ５Ｌｎによって選
択された二つのビット線対がそれぞれ、第１および第２
のＩ１０データ線対ＤＱＯ，ＤＱＯおよびＤＱＩ　、Ｄ
ＱＩに接続され、次のカラム選択線ＣＳ　Ｌ　ｎ＋１に
よって選択された次の二つのビット線対がそれぞれ、第
３および第４のＩ１０データ線対ＤＱ２．ＤＱ２および
ＤＱ３　、ＤＱ３に接続されるようになっている。不良
カラムに対応してスペア・カラム選択線Ｓ　ＣＳ　ＬＯ
が選択されると、これにより選ばれる二つのビット線対
がそれぞれ、第１および第２のＩ１０データ線対ＤＱＯ
。

ＤＱＯおよびＤＱＩ　、ＤＱＩに接続され、同様にスペ
ア・カラム選択線５ＣＳＬＩが選択されると、これによ
り選択された次の二つのビット線対がそれぞれ、第３お
よび第４のＩ１０データ線対ＤＱ２　、ＤＱ２およびＤ
Ｑ３．ＤＱ３に接続されるようになっている。

カラム・デコーダ５は、自サイクルのアドレスにより決
定されるカラム選択線のみならず、１つ先のアドレスに
より選択されるカラム選択線をも同時に選択するルック
・アヘッド機能を有する。

スペア・カラム・デコーダ１８も同様に、減算器１５と
フェーズ・データ・レジスタ１６の助けによって、フユ
ーズデータとして保持されている不良カラムが選択され
る前に先行して立ち上げられるルック・アヘッド機能を
有する。第１図はその様なカラムデコーダ５およびスペ
ア・カラム・デコーダ１８の構成例である。カラム・デ
コーダ５は、通常のデコーダにおけると同様のカラム・
アドレスをデコードする複数のＮＡＮＤゲートＧ１．　
　（Ｇ１１．、　　Ｇ１．２．　　Ｇ１３．・・・）か
らなるアドレス・デコード部の他に、このアドレス争デ
コード部の出力部に設けられた複数の２人力ＮＡＮＤゲ
ートＧ２　　（Ｇ２１．　　Ｇ２２．　Ｇ２３．・・・
）からなるカラム選択線駆動部を有する。カラム選択線
駆動部の各ＮＡＮＤゲートＧ２は、二つの入力端子の一
方にアドレス・デコード部のそれぞれ対応するＮＡＮＤ
ゲートＧ１の出力端子が接続され、他方の入力端子には
一つ前のカラム・アドレスに対応するアドレス・デコー
ド部の出力端子が分岐接続される。第１図の太線で示す
信号線ＣＬＡが所謂ルック・アヘッド信号線である。ス
ペア・カラム・デコーダ１８は、インバータｌと、その
出力部に設けられた２人力のＮＡＮＤゲートＧ３からな
るスペア・カラム選択線駆動部を有する。このスペア・
カラム選択線駆動部も二つの入力端子の一方に対応する
インバータＩの出力端子が接続され、他方の入力端子に
は一つ前のカラム・アドレスに対応するアドレス・デコ
ード部の出力端子が分岐接続される。すなわち５ＣＬＡ
がルック・アヘッド信号線である。

カラム・デコーダ５およびスペア−カラム争デコーダ１
８は、カラムアドレスＹＯ〜Ｙｍにより選択・非選択が
決定されるだけでな（、カラム選択回路・スペアカラム
選択回路１７の二つの出力信号線ＥＶＥＮＤ、０ＤＤＤ
でもその動作状態が制御される。いまの場合は、不良カ
ラムを含む２本のカラムをスペア・カラムで置換する場
合を想定しており、信号ＥＶＥＮＤは、通常は“Ｌ＃レ
ベルであるが、偶数番目のカラム選択線Ｃ３Ｌをスペア
・カラム選択線５Ｃ５ＬＯで置換する場合に″Ｈルベル
となり、また信号０ＤＤＤは奇数番目のカラム選択線Ｃ
３Ｌをスペア・カラム選択線５Ｃ５ＬＩで置換する場合
に“Ｈ”レベルとなる。この様にカラム選択回路・スペ
ア・カラム選択回路１７の出力Ｅ　Ｖ　Ｅ　Ｎ　Ｄ　、
　ＯＤ　Ｄ　Ｄ　＋＝　、ｋ　つ”’Ｃ、カラム・デコ
ーダ５のデコード部の出力をカラム選択線ＣＳＬに出力
するか、スペア・カラム選択線５Ｃ５Ｌに出力するかの
選択が、第１図の駆動部出力段にあるゲート回路により
行われる。

本実施例におけるカラムデコーダ５．スペアカラムデコ
ーダ１８の最大の特徴は、カラム選択回路・スペアカラ
ム選択回路１７の出力信号であるＥＶＥＮＤ、０ＤＤＤ
をアドレスデコード部ではなく、カラム選択線の出力段
に近いカラム選択線駆動部に入力した点にある。これに
よりスペアカラム選択時にもカラムデコーダ内のルック
・アヘッド信号を活性化したまま不良カラムの選択線を
非選択とすることができる。これによりスペアカラム選
択サイクルにおいても正常カラム選択時と同様上記不良
カラムのアドレスデコード部で生成するルック・アヘッ
ド信号ＣＬＡｎにより次サイクルで選択されるべきカラ
ム選択線を選択状態にすることが可能となる。

次に具体的なカラム・デコーダ、スペア・カラム・デコ
ーダの動作を説明する。

まず冗長回路を考慮しないで、第１図のカラム・デコー
ダ５の動作を説明すると、次の通りである。アドレス・
デコード部では、入力されるカラム・アドレスにしたが
って、−本のカラム選択線を選択すべく、いずれか一つ
のＮＡＮＤゲートＧ１の出力端子が“Ｌ″レベルなる。

いま例えば、ＮＡＮＤゲートＧｌｌの出力端子が“Ｌル
ベルになったとする。そうするとこの出力の“Ｌ“レベ
ルは、カラム選択線駆動部の対応するＮＡＮＤゲートＧ
２１の一つの入力端子に入ると同時に、ルック・アヘッ
ド信号線ＣＬＡを通して次のＮＡＮＤゲートＧ２２の一
つの入力端子に入る。

これにより、二つのＮＡＮＤゲートＧ２１．　　Ｇ２２
の出力端子が“Ｈ”レベルになり、入力されたカラム・
アドレスに対応するカラム選択線ＣＳ　Ｌ　ｎ−２と同
時に、次のカラム・アドレスに対応するカラム選択線Ｃ
Ｓ　Ｌ　ｎ−１が選択されることになる。次のカラム・
アドレスが入力すると、アドレス・デコード部ではＮＡ
ＮＤゲートＧｌｌの出力が“Ｈ″レベル戻り、次のＮＡ
ＮＤゲートＧ１２の出力端子が“Ｌ″レベルなる。これ
により、カラム選択線駆動部ではＮＡＮＤゲー）Ｇ２］
の出力すなわちカラム選択線ＣＳ　Ｌ　ｎ−２が“Ｌ”
レベルに戻る。

このとき、選択アドレスに対応するＮＡＮＤゲートＧ２
２では、一方の入力が“Ｈ２レベルに戻って他方の入力
が“Ｌ“レベルになるから、結局その出力すなわちカラ
ム選択線ＣＳ　Ｌ　ｎ−１は“Ｈ”レベルのまま保たれ
る。またこのとき、ルック・アヘッド信号線ＣＬＡを通
して次のＮＡＮＤゲートＧ２３の一つの入力端子が“Ｌ
“　レベルになるから、これにより、次のカラム・アド
レスで選択されるべきカラム選択線Ｃ３Ｌｎが“Ｈ“レ
ベルになる。

以下同様にして、カラム選択線は自身のカラム・アドレ
スが到来する前に先行して立ち上げられて、常に２本の
カラム選択線が“Ｈ″レベルなるという選択が順次行わ
れる。

第４図は、この実施例のＤＲＡＭによるシリアル・アク
セス・モードのリード・サイクルの動作タイミング図で
ある。ロウ・アドレス・ストローブ信号ＲＡＳが“Ｌ″
レベルなり、アクティブサイクルに入って、ロウ・アド
レスの取り込みが行われる。カラム・アドレス・ストロ
ーブ信号ＣＡＳの第１サイクル（ＣＡＳのトグルの１番
目）では、カラム・アドレスにより決定されたカラム選
択線Ｃ３ＬＯとそのアドレスより一つ先のカラム・アド
レスにより決定されるカラム選択線Ｃ３ＬＩの２本が同
時に立ち上がる。これにより、４ビツトのデータが読み
出されてＩ１０データ線２１を介して、データラッチ・
レジスタ２２に転送される。そしてセンス活性化信号Ｑ
ＳＥの立ち上がりＡ１により、転送された４ビツトのデ
ータはラッチされる。この４ビツトのデータは以後、Ｃ
ＡＳのトグルによって順次マルチプレクサ２３を介して
出力端子に転送されて外部に出力される。

ＣＡＳの第２サイクルの終了に伴い、シリアル・アドレ
ス・カウンタ１３によってカラム・アドレスがインクリ
メントされる。このとき内部カラム・アドレスはカラム
選択線Ｃ３ＬＩを選択する状態になっている筈であるが
、チップ内部においては先に説明したカラム・デコーダ
５のルック・アヘッド機能により、すてにカラム選択線
Ｃ３ＬＩは選択されて“Ｈ”レベルになっている。そし
て次のカラム選択線Ｃ３Ｌ２が選択されると同時に最初
のカラム選択線Ｃ３ＬＯは非選択になる。これにより、
新たに２ビツトのデータがＩ１０線２１に読み出されて
データラッチ・レジスタ２２に転送される。このデータ
は、第２回目のセンス活性化信号ＱＳＥの立ち上がりＡ
２でセンス・ラッチされる。

以下同様にして、内部カラム・アドレスのインクリメン
トに従って、ＣＡＳの２サイクルおきにカラム選択線が
新たに選択され、常に２本のカラム選択線が選択されて
いる状態で、ニブル・モードを応用したシリアル・アク
セス・モードのデータ読出しが行われる。そしてこの実
施例によれば、従来のようなカラム・アドレスの切り替
え時の間延びしたアクセスがなくなり、間断のないシリ
アル・アクセスが可能になる。なおりラム選択線は先行
して選択されているが、自身のサイクルが終了するまで
は選択された状態を保つ。従って、詳細な説明は省くが
、リード・ライト・サイクル・モードでも同様にこの方
式を用いることができる。

第５図は、冗長回路を考慮したカラムデコーダ。

スペアカラムデコーダの動作を説明するためのタイミン
グチャートである。第５図では不良カラムＣ５ＬｎとＣ
Ｓ　Ｌ　ｎ＋１をそれぞれスペアカラム５Ｃ５ＬＯと５
ＣＳＬＩで置換する場合を示している。また、１本のカ
ラム選択線Ｃ８Ｌまたはスベア・カラム選択線５Ｃ８Ｌ
で２　ｂｌｔのセルデータを選択する場合を示している
。したがってＣＡＳの第５．第６サイクルでスペア・カ
ラム選択線Ｓ　ＣＳ　ＬＯに接続されたビットがＣＡＳ
の第７　第８サイクルでスペア・カラム選択線５ＣＳＬ
Ｉに接続されたビットが選択されることになる。以下こ
のタイミングチャートを用いて動作を説明する。ＣＡＳ
の第１サイクルでは前述のように、カラムアドレスによ
り決定されるカラム選択線ＣＳ　Ｌ　ｎ−２と現在のサ
イクルをあられすアドレスよりも１つ先のアドレスによ
り決定されるカラム選択線んＣＳ　Ｌ　ｎ−１の２本が
同時に立ち上がる。これにより４ビツトのデータがデー
タラッチレジスタに転送されてセンス・ラッチされる。

ＣＡＳの第２サイクルの終了に伴いチップ内部に搭載さ
れたカラムアドレス書カウンタにより、チップ内部アド
レスがインクリメントされる。図には最下位カラムアド
レスＹＯがインクリメントされ“Ｌ”　レベルから“Ｈ
２レベルに遷移した状態を示している。このタイミング
で減算器１５の出力すなわちフユーズデータレジスタ１
６のアドレスと内部アドレスが等しくなる。このことは
、次回のカラム・アドレス・カウンタのインクリメント
により、不良カラムのアドレスであるフェーズ・データ
・レジスタ１４と内部アドレスが等しくなることを意味
する。故にこのタイミングでスペア・カラム選択線Ｓ　
ＣＳ　ＬＯのルック・アヘッド動作が開始されなければ
ならない。このため、カラム選択回路・スペアカラム選
択回路１７の２本の出力線のうち、ＥＶＥＮＤのみが“
Ｌ″レベルら“Ｈ°レベルに遷移する。ＣＡＳの第４サ
イクルの終了により再びカラム・アドレス・カウンタが
インクリメントされ不良カラムのアドレスであるフェー
ズ・データ・レジスタ１４と内部アドレスが等しくなる
。このタイミングでは０ＤＤＤも′Ｌルベルから“Ｈル
ベルに遷移し、スペア・カラム選択線５Ｃ３ＬＩもルッ
ク・アヘッドする。さらにＣＡＳの第６サイクルの終了
時に同期したカラム・アドレス・カウンタのインクリメ
ントではＥＶＥＮＤが′Ｈ”レベルから“Ｌルベルに遷
移することにより、スペア・カラム選択線５Ｃ５ＬＯが
非選択となり、同時にカラム選択線ＣＳ　Ｌ　ｎ＋２が
ルック・アヘッドする。ＣＡＳの第８サイクルの終了時
に同期したカラム・アドレス・カウンタのインクリメン
トでは０ＤＤＤも″Ｈ″レベルから“Ｌルベルに遷移し
、スペア・カラム選択線５Ｃ６ＬＩが非選択となりカラ
ム選択線ＣＳ　Ｌ　ｎ＋３がルック・アヘッドする。以
上でスペア・カラム選択サイクルが終了し、以後はカラ
ムデコーダ部のみルック・アヘッド動作が繰り返される
。

第６図は、以上のような制御信号ＥＶＥＮＤ。

０ＤＤＤを得るカラム選択回路スペアカラム選択回路１
７の具体的な回路の例を示したものである。

入力信号Ｙφは、カラムアドレスの最下位アドレスを意
味する。さらに入力信号ｃｓｐｓは、フェーズ・データ
・レジスタ１４とチップ内部アドレス（カラム・アドレ
ス・カウンタ出力）との比較器からの出力信号であり、
最下位のＹφを除いた２組のアドレスがすべて一致した
場合に“Ｌ°レベルとなりそれ以外で“Ｈ”レベルとな
る信号である。また入力信号ｃｓｐｐはフェーズ・デー
タ・レジスタ１６とチップ内部アドレスとの比較器から
の出力信号であり、最下位のＹφを除いた２組のアドレ
スがすべて一致した場合に“Ｌ”レベル、それ以外で“
Ｈ″レベルなる信号である。

第７図には第６図に示した回路の動作を説明するタイミ
ングチャートである。０ＤＤＤはｃｓｐｓの逆相信号で
あり、一方ＥＶＥＮＤは以下の条件を満足する論理をと
る。すなわち■ＹＯ−“旧ｇｈ”でかつ、Ｃ３ＰＰ＝”
Ｌｏｖの時、 ＥＶＥＮＤ−“ｌＮｇｈ” ■ＹＯ−“Ｌｏｗ　”でかっ、ｃｓｐｓ−“Ｌｏｗの時
、 ＥＶＥＮＤ−”旧ｇｈ” ■その他の時はＥＶＥＮＤ−Ｌｏｗ となる。このように第６図に示したカラム選択回路・ス
ペアカラム選択回路を用い、またその出力線ＥＶＥＮＤ
、０ＤＤＤを第１図に示したカラム・デコーダ・スペア
・カラムデコーダに入力することによりスペアカラム選
択線にもルック・アヘッド機能を具備させることが可能
となる。

第８図には、上述したフェーズ・データ・レジスタ１４
のアドレスとチップ内部アドレスの比較器の回路の一例
を示したものである。フェーズ・データと内部アドレス
の一致・不一致の検出は、それぞれの信号がゲート入力
されたＮＭＯ３）ランジスタを２個直列に接続したのを
Ｗｉｒｅｄ−Ｏｒ型に結線することにより行える。

これにより、すべてのフユーズデータと内部アドレスが
一致した場合のみｃｓｐｓ、ｃｓｐｐは“Ｌ”レベルと
なりそれ以外では“Ｈ″レベルなる。尚、ゲートに信号
ＰＲＥが入力されたＰＭＯ３）ランジスタ、Ｑｌ、Ｑ２
はノードＡ。

ノードＢを充電するためのトランジスタであり、更にＱ
３．Ｑ４は、ノードＡ、ノードＢがフローティング状態
にならないようにするためのトランジスタである。

第９図には本実施例のポイントである減算器１５の１例
を示した回路図である。入力信号ＣＦＳｊ　（ｉ−０〜
ｍ）がフェーズ・データ・レジスタ１４のアドレスであ
りこのアドレスから、減算したアドレス、すなわちフェ
ーズ・データ・レジスタ１６のアドレスＣＦＰ＋を生成
する。

ＣＣＩは減算器１５のキャリーであり、桁下りを制御す
る。

第９図に示した回路を所定の個数配置しキャリー信号Ｃ
Ｃｉを接続することにより任意のビット長をもった減算
器を作ることができる。

第１０図は、本発明の他の実施例におけるＤＲＡＭＯカ
ラム系の主要ブロック図である。第２図と同じ構成要素
には同じ番号を付し詳細な説明は省略する。第２図と異
なるのは、減算器１５のかわりに、冗長カラム用フユー
ズ１９を加えた点にある。

冗長カラム用フユーズ１９は、不良カラムのアドレスデ
ータから１つデクリメントしたアドレスデータをフェー
ズ・データ・レジスタ１６に転送するように、フユーズ
を切ることにより、第１図の減算器１５と同様の作用を
させることができる。

尚、本発明の必要最小限の構成要素である、カラムデコ
ーダ・スペア・カラムデコーダ、ならびにカラム選択回
路・スペアカラム選択回路には、各図面に示したような
最も簡素な例を示したが、ここに示した具体例より発展
して本来の回路の目的を逸脱しない限り自由に変更でき
る。

ところで、画像専用メモリでは、ポインタ機能を持つも
のが開発されている。ポインタ機能とは、カラム・アド
レスに対して任意のアドレスからのシリアル・アクセス
を可能とするいわば頭出し機能である。この様な機能は
、例えば画像メモリにおいて水平方向のドツト・スクロ
ール等を容易にする上で極めて有用なものである。従っ
てこの機能をシリアル・アクセス・モードが可能な汎用
ＤＲＡＭに搭載することにより、高付加価値を持ったＤ
ＲＡＭを得る事ができる。

第１１図は、そのようなポインタ機能を付加した実施例
のＤＲＡＭのカラム・デコーダ部の構成を、第１図と対
応させて示す。第１図と異なる点は、カラム選択線Ｃ３
Ｌ２ｎのためのアドレス・デコード部の出力線（ＣＬ　
Ａ　２ｎ）を、カラム選択線Ｃ３ＬＯのためのルック・
アヘッド信号線ＣＬＡとして用いていることである。

これにより、第１１図に矢印で示したように、カラム選
択線ＣＳ　Ｌ　２ｎの次にはカラム選択線Ｃ５ＬＯが選
択されることになり、結果的にポインタ機能が得られる
。

第１１図の構成においては、カラム選択線の選択が図面
の上部から下部へ順番に移動する。このため、最上部の
カラム選択線Ｃ３ＬＯのためのルック・アヘッド信号線
が他のルック・アヘッド信号線に比べて極端に長いもの
となる。これは、配線遅延によりカラム選択線Ｃ３ＬＯ
のルック・アヘッド動作が極端に遅れる原因となる。そ
してこのことは、動作マージンの低下をもたらす可能性
がある。

第１２図はこの様な問題を考慮して第１１図の構成を変
形した実施例のカラム・デコーダである。

この実施例では、図に矢印で示したようにカラム選択線
のアクセスの物理的順番を変更している。

すなわち、ルック・アヘッド信号線として、下向きのも
のＣＬ　Ａ、　Ｉと上向きのものＣＬＡ２を用意し、こ
れが互い違いに配置されるようにする。つまりカラム選
択線は、図の上から、Ｃ３ＬＯ。

Ｃ３Ｌ２ｎ、Ｃ３ＬＩ　　Ｃ３Ｌ２ｎ−１，Ｃ３Ｌ２　
−・という配列になる。言い換えれば、物理的最下位ア
ドレスから１ビツトインクリメントされることに対応す
るカラム選択線と最上位アドレスから１ビツトデクリメ
ントされることに対応するカラム選択線が交互にかつ一
列に配置された形態とする。

このように構成すれば、すべてのルック・アヘッド信号
線の長さは等しくなり、上述した配線遅延に起因する動
作マージンの低下をなくすことができる。

さらに、本発明の実施例では、汎用ＤＲＡＭを中心に説
明してきたが、ダイナミック型メモリセルを有する画像
専用メモリは、もちろんのことシリアルアクセスモード
を有するスタティック型メモリ（ＳＲＡＭ）又は、不揮
発性メモリ（ＥＰＲＯＭ）等にも適用可能である。

［発明の効果コ 以上、述べたように本発明によれば、カラム選択線にル
ック・アヘッド機能を有するシリアルアクセスモードに
、冗長回路を搭載することが可能となる。特に本発明に
よれば、冗長ビットを選択してもアクセスのスピードが
低下しないことから、シリアルアクセスモードという高
付加価値を持った汎用ＤＲＡＭの歩留まりを大幅に向上
させることができる。

【図面の簡単な説明】

第１図は本発明の実施例のＤＲＡＭにおけるカラム・デ
コーダおよびスペア・カラム・デコーダ部の構成を示す
図、 第２図は実施例のＤＲＡＭの全体構成を示すブロック図
、 第３図はそのＤＲＡＭのデータ入出力部の構成を示す図
、 第４図は同じくそのＤＲＡＭの動作を説明するためのタ
イミング図、 第５図はカラムデコーダおよびスペアカラムデコーダの
動作を説明するためのタイミング図、第６図はカラム選
択回路・スペアカラム選択回路の等価回路図、 第７図はその動作を説明するためのタイミング図、 第８図はフユーズデータと内部アドレスの比較を行う比
較器の等価回路図、 第９図は減算器の等価回路図、 第１０図は他の実施例のＤＲＡＭのカラム系の構成を示
す図、 第１１図はさらに他の実施例のカラム・デコーダの構成
を示す図、 第１２図はさらに他の実施例のカラム・デコーダの構成
を示す図、 第１３図は従来のニブルモード・リードサイクルを説明
するためのタイミング図、 第１４図は同様にニブルモード・ライトサイクルを説明
するためのタイミング図、 第１５図はニブルモードの応用でシリアルアクセスモー
ドを実現した場合の問題点を説明するためのタイミング
図である。 １・・・ロウ・アドレス・バッファ、２・・・カラム・
アドレス・バッファ、３・・・ＲＡＳ系クロック・ジェ
ネレータ、４・・・ＣＡＳ系クロック・ジェネレータ、
５・・・カラム・デコーダ、６・・・ロウ・デコーダ、
ヤヤ・・・メモリセルアレイ、８・・・センスアンプ・
Ｉ１０ゲート、９・・・人出力バッファ、１ｏ・・・基
板バイアス回路、１１・・・リフレッシュ・カウンタ、
１２・・・シリアル・カウンタ、１３・・・冗長カラム
用フユーズ、１４・・・フェーズ・データ会レジスタ、
１５・・・減算器、１６・・・フユーズ−データーレジ
スタ、１７・・・カラム選択回路・スペア・カラム選択
回路、１８・・・スペア・カラム・デコーダ、１９・・
・冗長カラム用フユーズ。 出願人代理人　弁理士　鈴江武彦 −ノ 第 図 手続辛市正碧： 平成 年３．５ρＢ

Claims (4)

【特許請求の範囲】
1. （１）複数のメモリセルが配列されたメモリセルアレイ
   と、 外部からのアドレスを取り込むアドレスバッファと、 このアドレスバッファにより取込まれたロウ・アドレス
   により前記メモリセルアレイの行選択を行うロウ・デコ
   ーダと、 前記アドレスバッファにより取込まれたカラム・アドレ
   スにより前記メモリセルの列選択を行い、選択されたカ
   ラム選択線を立ち上げると共に、次のカラム・アドレス
   により選択されるべきカラム選択線をそのカラム・アド
   レスの到来前に先行して立ち上げる機能を持つカラム・
   デコーダと、前記アドレスバッファにより取り込まれた
   カラム・アドレスと冗長カラム用フェーズ・データによ
   って、不良カラム・アドレスに対応するスペア・カラム
   選択線をその不良カラム・アドレスの到来前に先行して
   立ち上げる機能を持つスペア・カラム・デコーダと、 これらのロウ・デコーダおよびカラム・デコーダまたは
   スペア・カラム・デコーダにより選択されたメモリセル
   とデータのやり取りを行うセンスアンプと、 を備えたことを特徴とする半導体記憶装置。
2. （２）互いに交差して配設された複数本ずつワード線と
   ビット線対、およびこれらの各交差位置に配置されたダ
   イナミック型メモリセルを有するメモリセルアレイと、 前記各ビット線対にそれぞれ設けられた複数のセンスア
   ンプおよび入出力ゲートと、 これらのセンスアンプおよび入出力ゲートを介して前記
   ビット線対と選択的に接続される複数対の入出力データ
   線と、 これらの入出力データ線にそれぞれ設けられた複数個の
   データラッチ・レジスタと、 外部からのアドレスを取り込むアドレスバッファと、 このアドレスバッファにより取込まれたロウ・アドレス
   により前記メモリセルアレイの行選択を行うロウ・デコ
   ーダと、 前記アドレスバッファにより取込まれたカラム・アドレ
   スにより前記メモリセルアレイの列選択を行い、前記入
   出力ゲートを駆動する選択されたカラム選択線を立ち上
   げると共に、次のカラム・アドレスにより選択されるべ
   きカラム選択線をそのカラム・アドレスの到来前に先行
   して立ち上げる機能を持つカラム・デコーダと、 前記アドレスバッファにより取り込まれたカラム・アド
   レスと冗長カラム用フェーズ・データによって、不良カ
   ラム・アドレスに対応するスペア・カラム選択線をその
   不良カラム・アドレスの到来前に先行して立ち上げる機
   能を持つスペア・カラム・デコーダと、 を備えたことを特徴とする半導体記憶装置。
3. （３）互いに交差して配設された複数本ずつワード線と
   ビット線対、およびこれらの各交差位置に配置されたダ
   イナミック型メモリセルを有するメモリセルアレイと、 前記各ビット線対にそれぞれ設けられた複数のセンスア
   ンプおよび入出力ゲートと、 これらのセンスアンプおよび入出力ゲートを介して前記
   ビット線対と選択的に接続される複数対の入出力データ
   線と、 これらの入出力データ線にそれぞれ設けられた複数個の
   データラッチ・レジスタと、 外部からのアドレスを取り込むアドレスバッファと、 カラム・アドレス、ストローブ信号によりカウントアッ
   プされてシリアルアクセスを行うための内部カラム・ア
   ドレスを順次発生するアドレス・カウンタと、 前記アドレスバッファにより取込まれたロウ・アドレス
   により前記メモリセルアレイの行選択を行うロウ・デコ
   ーダと、 前記アドレスバッファにより取込まれまたは前記アドレ
   ス・カウンタから出力されたカラム・アドレスにより前
   記メモリセルアレイの列選択を行い、前記入出力ゲート
   を駆動する選択されたカラム選択線を立ち上げると共に
   、次のカラム・アドレスにより選択されるべきカラム選
   択線をそのカラム・アドレスの到来前に先行して立ち上
   げる機能を持つカラム・デコーダと、 前記アドレスバッファにより取り込まれたカラム・アド
   レスと不良カラム・アドレスを示す冗長カラム用フェー
   ズ・データによって、不良カラム・アドレスに対応する
   スペア・カラム選択線をその不良カラム・アドレスの到
   来前に先行して立ち上げる機能を持つスペア・カラム、
   デコーダと、を備えたことを特徴とする半導体記憶装置
   。
4. （４）スペア・カラム選択線の先行立ち上げの機能は、
   不良カラム・アドレスとこの不良カラム・アドレスの一
   つ前のカラム・アドレスをチップ内に保持することによ
   り実現した請求項１ないし３のいずれかに記載の半導体
   記憶装置。