JPH11339465A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11339465A JPH11339465A JP10148674A JP14867498A JPH11339465A JP H11339465 A JPH11339465 A JP H11339465A JP 10148674 A JP10148674 A JP 10148674A JP 14867498 A JP14867498 A JP 14867498A JP H11339465 A JPH11339465 A JP H11339465A
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- G11C2207/229—Timing of a write operation
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- Microelectronics & Electronic Packaging (AREA)
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- Dram (AREA)
Abstract
(57)【要約】
【課題】 チップ面積の増大を伴うことなく、複数アド
レスへの同時データ書き込みを可能とする半導体記憶装
置を提供する。 【解決手段】 複数のセルアレイブロック１１に分割さ
れ、その間にセンスアンプ列１２が配置されたメモリセ
ルアレイ上に、データ線対ＤＱ，ｂＤＱが配設される。
一つのデータ線対ＤＱ，ｂＤＱは、センスアンプ列１２
に沿って複数本ずつ配設されたカラム選択線ＣＳＬによ
り、各セルアレイブロック１１内の複数のビット線対に
接続される。セルアレイブロック１１を選択するブロッ
ク選択デコード部と、カラム選択線ＣＳＬを選択するカ
ラム選択線選択デコード部４１、及びブロックライトイ
ネーブル信号ｂＢＷＥにより制御されて、デコード部４
１が一本のカラム選択線のみを活性にする第１の動作モ
ードと、複数本のカラム選択線を同時に活性にする第２
の動作モードを切り替える切り替えゲート部４３を有す
る。
レスへの同時データ書き込みを可能とする半導体記憶装
置を提供する。 【解決手段】 複数のセルアレイブロック１１に分割さ
れ、その間にセンスアンプ列１２が配置されたメモリセ
ルアレイ上に、データ線対ＤＱ，ｂＤＱが配設される。
一つのデータ線対ＤＱ，ｂＤＱは、センスアンプ列１２
に沿って複数本ずつ配設されたカラム選択線ＣＳＬによ
り、各セルアレイブロック１１内の複数のビット線対に
接続される。セルアレイブロック１１を選択するブロッ
ク選択デコード部と、カラム選択線ＣＳＬを選択するカ
ラム選択線選択デコード部４１、及びブロックライトイ
ネーブル信号ｂＢＷＥにより制御されて、デコード部４
１が一本のカラム選択線のみを活性にする第１の動作モ
ードと、複数本のカラム選択線を同時に活性にする第２
の動作モードを切り替える切り替えゲート部４３を有す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、複数アドレスへ
の同時データ書き込みを可能とする半導体記憶装置に関
する。
の同時データ書き込みを可能とする半導体記憶装置に関
する。
【０００２】
【従来の技術】画像処理用の半導体メモリにおいては、
高速の画像表示制御のために、書き込み時のデータ転送
レートを上げるべく、１データサイクル中に複数のアド
レスに同時にデータ書き込みを行う機能（ブロックライ
ト機能）を持つ。この様な機能は、シンクロナスグラフ
ィックＲＡＭ（ＳＧＲＡＭ）やＶＲＡＭ等で実現されて
いる。
高速の画像表示制御のために、書き込み時のデータ転送
レートを上げるべく、１データサイクル中に複数のアド
レスに同時にデータ書き込みを行う機能（ブロックライ
ト機能）を持つ。この様な機能は、シンクロナスグラフ
ィックＲＡＭ（ＳＧＲＡＭ）やＶＲＡＭ等で実現されて
いる。
【０００３】これらの半導体メモリでは、図８に示すよ
うに、複数のメモリセルアレイから外部入出力端子（Ｉ
／Ｏ端子）数の数倍のビット幅の内部データバスを配設
し、この内部データバスをアドレスの下位ビットを用い
てデコードしてＩ／Ｏ端子に接続する方式が用いられて
いる。図８の例では、カラムアドレスの下位２ビットデ
ータを用いて、４系統の内部データ線を選択してＩ／Ｏ
端子に接続する。ブロックライトは、マルチプレクサに
よりＩ／Ｏ端子からの同一データを同時に４系統の内部
データ線に転送して、４つの内部アドレスに同時に書き
込みを行う。
うに、複数のメモリセルアレイから外部入出力端子（Ｉ
／Ｏ端子）数の数倍のビット幅の内部データバスを配設
し、この内部データバスをアドレスの下位ビットを用い
てデコードしてＩ／Ｏ端子に接続する方式が用いられて
いる。図８の例では、カラムアドレスの下位２ビットデ
ータを用いて、４系統の内部データ線を選択してＩ／Ｏ
端子に接続する。ブロックライトは、マルチプレクサに
よりＩ／Ｏ端子からの同一データを同時に４系統の内部
データ線に転送して、４つの内部アドレスに同時に書き
込みを行う。
【０００４】
【発明が解決しようとする課題】ＤＲＡＭやＳＤＲＡＭ
において、データ転送レートを向上させるためにビット
幅を大きくし、Ｉ／Ｏバスを多くしたものでは、内部デ
ータバスをＩ／Ｏバスの数倍に大きくすると、面積のオ
ーバーヘッドが著しくなる。即ち、複数の内部データバ
スを１本のＩ／Ｏバスに接続するためには、１本の内部
データバスの幅をＩ／Ｏバスのそれに比べて数分の１に
小さくしなければならない。しかし配線幅の縮小に限界
があれば、内部データバス全体の幅は極めて大きなもの
となり、チップ面積が増大してしまう。
において、データ転送レートを向上させるためにビット
幅を大きくし、Ｉ／Ｏバスを多くしたものでは、内部デ
ータバスをＩ／Ｏバスの数倍に大きくすると、面積のオ
ーバーヘッドが著しくなる。即ち、複数の内部データバ
スを１本のＩ／Ｏバスに接続するためには、１本の内部
データバスの幅をＩ／Ｏバスのそれに比べて数分の１に
小さくしなければならない。しかし配線幅の縮小に限界
があれば、内部データバス全体の幅は極めて大きなもの
となり、チップ面積が増大してしまう。
【０００５】この様な面積のオーバーヘッドを解消する
ためには、内部データバス構造を下位の内部データバス
と上位の内部データバス（グローバルデータバス）から
なる階層構造とすることが有効である。下位の内部デー
タバスは複数本ずつ選択的にグローバルデータバスに接
続されるようにする。そして、グローバルデータバスの
本数をＩ／Ｏバスの本数と等しくする。
ためには、内部データバス構造を下位の内部データバス
と上位の内部データバス（グローバルデータバス）から
なる階層構造とすることが有効である。下位の内部デー
タバスは複数本ずつ選択的にグローバルデータバスに接
続されるようにする。そして、グローバルデータバスの
本数をＩ／Ｏバスの本数と等しくする。
【０００６】しかし、このような構成では、グローバル
データバスとＩＯバスの本数が等しいため、１データサ
イクル中に複数のアドレスに同時にデータ書き込みを行
うブロックライトを実現できない。
データバスとＩＯバスの本数が等しいため、１データサ
イクル中に複数のアドレスに同時にデータ書き込みを行
うブロックライトを実現できない。
【０００７】この発明は、上記事情を考慮してなされた
もので、チップ面積の増大を伴うことなく、複数アドレ
スへの同時データ書き込みを可能とする半導体記憶装置
を提供することを目的としている。
もので、チップ面積の増大を伴うことなく、複数アドレ
スへの同時データ書き込みを可能とする半導体記憶装置
を提供することを目的としている。
【０００８】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、ビット線対とワード線の交差部にメモリセル
が配置され、複数個のセルアレイブロックに分割された
メモリセルアレイと、このメモリセルアレイの複数個の
セルアレイブロックにまたがって連続的に、複数のビッ
ト線対毎に一本の割合で配設されたデータ線対と、この
データ線対がデータバッファを介して接続される外部入
出力端子と、前記メモリセルアレイから読み出された又
は前記メモリセルアレイに書き込むデータをセンス増幅
するためのセンスアンプ列と、このセンスアンプ列を介
して選択されたビット線対をデータ線対に接続するため
のカラム選択スイッチ回路と、このカラム選択スイッチ
回路を制御してセルアレイブロック内の一つのビット線
対をセルアレイブロックの片側のセンスアンプ列を介し
て一つのデータ線対に接続する第１の動作モードと、セ
ルアレイブロック内の複数のビット線対をセルアレイブ
ロックの両側のセンスアンプ列を介して同時に一つのデ
ータ線に接続する第２の動作モードとを設定可能とした
デコーダ回路と、を備えたことを特徴とする。
憶装置は、ビット線対とワード線の交差部にメモリセル
が配置され、複数個のセルアレイブロックに分割された
メモリセルアレイと、このメモリセルアレイの複数個の
セルアレイブロックにまたがって連続的に、複数のビッ
ト線対毎に一本の割合で配設されたデータ線対と、この
データ線対がデータバッファを介して接続される外部入
出力端子と、前記メモリセルアレイから読み出された又
は前記メモリセルアレイに書き込むデータをセンス増幅
するためのセンスアンプ列と、このセンスアンプ列を介
して選択されたビット線対をデータ線対に接続するため
のカラム選択スイッチ回路と、このカラム選択スイッチ
回路を制御してセルアレイブロック内の一つのビット線
対をセルアレイブロックの片側のセンスアンプ列を介し
て一つのデータ線対に接続する第１の動作モードと、セ
ルアレイブロック内の複数のビット線対をセルアレイブ
ロックの両側のセンスアンプ列を介して同時に一つのデ
ータ線に接続する第２の動作モードとを設定可能とした
デコーダ回路と、を備えたことを特徴とする。
【０００９】第２の動作モードは具体的には、同一デー
タを複数アドレスに同時書き込みするデータ書き込みモ
ードである。また第２の動作モードでは、好ましくは、
複数アドレスのメモリセルの半分ずつに互いに逆極性電
位で書き込むものとする。
タを複数アドレスに同時書き込みするデータ書き込みモ
ードである。また第２の動作モードでは、好ましくは、
複数アドレスのメモリセルの半分ずつに互いに逆極性電
位で書き込むものとする。
【００１０】この発明において好ましくは、データ線対
の数と外部入出力端子の本数は等しいものとする。この
発明において例えば、一つのデータ線対に対してカラム
スイッチ回路を介して接続されるべきビット線対は２Ｎ
個であり、セルアレイブロックの両側に配置されるセン
スアンプ列に沿って、カラム選択スイッチ回路を制御す
るＮ本ずつ複数組のカラム選択線が配置される。
の数と外部入出力端子の本数は等しいものとする。この
発明において例えば、一つのデータ線対に対してカラム
スイッチ回路を介して接続されるべきビット線対は２Ｎ
個であり、セルアレイブロックの両側に配置されるセン
スアンプ列に沿って、カラム選択スイッチ回路を制御す
るＮ本ずつ複数組のカラム選択線が配置される。
【００１１】この場合デコーダ回路は、カラムアドレス
をデコードしてセルアレイブロックを選択するブロック
選択デコード部と、カラムアドレスをデコードして前記
各センスアンプ列に沿って配置された各組のＮ本のカラ
ム選択線の中から一本を選択するカラム選択線選択デコ
ード部と、カラムアドレスとブロックライトイネーブル
信号の論理により前記カラム選択線選択デコード部を制
御して、カラム選択線の一つの組を活性にすることによ
り１つのビット線対を一つのデータ線対に接続する第１
の動作モードと、カラム選択線の複数の組を同時に活性
にすることにより複数個のビット線対を同時に一つのデ
ータ線に接続する第２の動作モードとの切り替えを行う
モード切り替えゲート部とを備えて構成される。
をデコードしてセルアレイブロックを選択するブロック
選択デコード部と、カラムアドレスをデコードして前記
各センスアンプ列に沿って配置された各組のＮ本のカラ
ム選択線の中から一本を選択するカラム選択線選択デコ
ード部と、カラムアドレスとブロックライトイネーブル
信号の論理により前記カラム選択線選択デコード部を制
御して、カラム選択線の一つの組を活性にすることによ
り１つのビット線対を一つのデータ線対に接続する第１
の動作モードと、カラム選択線の複数の組を同時に活性
にすることにより複数個のビット線対を同時に一つのデ
ータ線に接続する第２の動作モードとの切り替えを行う
モード切り替えゲート部とを備えて構成される。
【００１２】更にこの発明において好ましくは、セルア
レイブロックは、隣接するビット線対が、半ピッチずつ
ずれて配置されてセルアレイブロックの両側のセンスア
ンプ列に交互に接続された折返しビット線構造を有し、
且つ第２の動作モードにおいて一つのデータ線から隣接
するビット線対に転送されたデータが、一つのワード線
と隣接するビット線対により選択される二つのメモリセ
ルに逆極性電位で書かれるように、メモリセルのが配置
及びビット線対とデータ線対の接続関係が設定される。
レイブロックは、隣接するビット線対が、半ピッチずつ
ずれて配置されてセルアレイブロックの両側のセンスア
ンプ列に交互に接続された折返しビット線構造を有し、
且つ第２の動作モードにおいて一つのデータ線から隣接
するビット線対に転送されたデータが、一つのワード線
と隣接するビット線対により選択される二つのメモリセ
ルに逆極性電位で書かれるように、メモリセルのが配置
及びビット線対とデータ線対の接続関係が設定される。
【００１３】この発明によると、セルアレイブロックに
分割されたメモリセルアレイ上に、複数のビット線対毎
に一本の割合でデータ線対を配設して、一つのデータ線
対を一つのビット線対に接続する第１の動作モードと、
一つのデータ線対を同時に複数対のビット線対に接続す
る第２の動作モードを実現している。第２の動作モード
によれば、１データサイクルで複数対のビット線にデー
タを同時転送して複数アドレスに同一データを書き込む
というブロックライト機能が得られる。従ってこの発明
によると、データ線対を外部入出力端子と同数として、
チップ面積の増大を招くことなく、ブロックライト機能
が実現できる。
分割されたメモリセルアレイ上に、複数のビット線対毎
に一本の割合でデータ線対を配設して、一つのデータ線
対を一つのビット線対に接続する第１の動作モードと、
一つのデータ線対を同時に複数対のビット線対に接続す
る第２の動作モードを実現している。第２の動作モード
によれば、１データサイクルで複数対のビット線にデー
タを同時転送して複数アドレスに同一データを書き込む
というブロックライト機能が得られる。従ってこの発明
によると、データ線対を外部入出力端子と同数として、
チップ面積の増大を招くことなく、ブロックライト機能
が実現できる。
【００１４】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例によ
るＤＲＡＭのブロック構成である。図では、一例として
シンクロナスＤＲＡＭを示しているが、この発明はこれ
に限られるわけではない。メモリセルアレイ１は、ビッ
ト線対とワード線の各交差部にダイナミック型メモリセ
ルを配列形成して構成される。アドレスバッファ２は、
外部から供給されるアドレスＡＤＤを取り込む。取り込
まれたアドレスをデコードしてメモリセルアレイ１のカ
ラム及びロウ選択を行うために、カラムデコーダ３及び
ロウデコーダ４が設けられている。メモリセルアレイ１
のデータ読み出し／書き込みを行うためにセンスアンプ
回路（Ｉ／Ｏゲートを含む）５が設けられ、センスアン
プ回路５と外部入力端子Ｉ／Ｏとの間のデータ転送を行
うためにデータバッフア６が設けられている。
の実施例を説明する。図１は、この発明の一実施例によ
るＤＲＡＭのブロック構成である。図では、一例として
シンクロナスＤＲＡＭを示しているが、この発明はこれ
に限られるわけではない。メモリセルアレイ１は、ビッ
ト線対とワード線の各交差部にダイナミック型メモリセ
ルを配列形成して構成される。アドレスバッファ２は、
外部から供給されるアドレスＡＤＤを取り込む。取り込
まれたアドレスをデコードしてメモリセルアレイ１のカ
ラム及びロウ選択を行うために、カラムデコーダ３及び
ロウデコーダ４が設けられている。メモリセルアレイ１
のデータ読み出し／書き込みを行うためにセンスアンプ
回路（Ｉ／Ｏゲートを含む）５が設けられ、センスアン
プ回路５と外部入力端子Ｉ／Ｏとの間のデータ転送を行
うためにデータバッフア６が設けられている。
【００１５】クロック同期によるデータ読み出し／書き
込みを行うために、外部クロックＣＬＫを取り込むクロ
ックバッフア７が設けられている。外部からの各種コマ
ンドを取り込んでデコードするためにコマンドデコーダ
８が設けられている。これらのクロックバッファ７及び
コマンドデコーダ８は、クロックイネーブル信号ＣＫＥ
により活性化される。デコードされたコマンドとクロッ
クバッファ７から得られるクロックによりデータ読み出
し／書き込みのための各種制御信号を生成するために、
制御信号発生回路９が設けられている。制御信号発生回
路９は、メモリセルアレイ１を含むコア回路部に対し
て、プリチャージ制御、センスアンプ活性化制御等の各
種制御信号を生成するものである。モードレジスタ１０
は、バースト長等のモードを予め設定するためのもの
で、このモード設定レジスタ１０の出力により制御信号
発生回路９が制御される。
込みを行うために、外部クロックＣＬＫを取り込むクロ
ックバッフア７が設けられている。外部からの各種コマ
ンドを取り込んでデコードするためにコマンドデコーダ
８が設けられている。これらのクロックバッファ７及び
コマンドデコーダ８は、クロックイネーブル信号ＣＫＥ
により活性化される。デコードされたコマンドとクロッ
クバッファ７から得られるクロックによりデータ読み出
し／書き込みのための各種制御信号を生成するために、
制御信号発生回路９が設けられている。制御信号発生回
路９は、メモリセルアレイ１を含むコア回路部に対し
て、プリチャージ制御、センスアンプ活性化制御等の各
種制御信号を生成するものである。モードレジスタ１０
は、バースト長等のモードを予め設定するためのもの
で、このモード設定レジスタ１０の出力により制御信号
発生回路９が制御される。
【００１６】図２は、メモリセルアレイ１とセンスアン
プ回路５及びデータバッファ６の部分のより具体的な構
成を示している。メモリセルアレイ１は図示のように、
複数個（図の場合４個）のセルアレイブロック１１（１
１ａ，１１ｂ，１１ｃ，１１ｄ）に分けられ、各セルア
レイブロック１１の間に、図１のセンスアンプ回路５を
構成するセンスアンプ列１２（１２12，１２23，１２3
4）が配置されている。各センスアンプ列１２は、隣接
するセルアレイブロック１１で共有されており、いわゆ
る共有センスアンプ方式が用いられている。
プ回路５及びデータバッファ６の部分のより具体的な構
成を示している。メモリセルアレイ１は図示のように、
複数個（図の場合４個）のセルアレイブロック１１（１
１ａ，１１ｂ，１１ｃ，１１ｄ）に分けられ、各セルア
レイブロック１１の間に、図１のセンスアンプ回路５を
構成するセンスアンプ列１２（１２12，１２23，１２3
4）が配置されている。各センスアンプ列１２は、隣接
するセルアレイブロック１１で共有されており、いわゆ
る共有センスアンプ方式が用いられている。
【００１７】この実施例においては、メモリセルアレイ
１には、複数のセルアレイブロック１１上にまたがって
連続的に複数のデータ線対ＤＱ，ｂＤＱ（ＤＱ１，ｂＤ
Ｑ１，ＤＱ２，ｂＤＱ２，…，ＤＱＮ，ｂＤＱＮ）が配
設されている。これらのデータ線対ＤＱ，ｂＤＱは、後
述するように各セルアレイブロック１１内のビット線対
と選択的に接続される。データ線対ＤＱ，ｂＤＱはデー
タバッフア６を介して、外部入力端子Ｉ／Ｏ（Ｉ／Ｏ1
，Ｉ／Ｏ2 ，…，Ｉ／Ｏn ）と接続される。
１には、複数のセルアレイブロック１１上にまたがって
連続的に複数のデータ線対ＤＱ，ｂＤＱ（ＤＱ１，ｂＤ
Ｑ１，ＤＱ２，ｂＤＱ２，…，ＤＱＮ，ｂＤＱＮ）が配
設されている。これらのデータ線対ＤＱ，ｂＤＱは、後
述するように各セルアレイブロック１１内のビット線対
と選択的に接続される。データ線対ＤＱ，ｂＤＱはデー
タバッフア６を介して、外部入力端子Ｉ／Ｏ（Ｉ／Ｏ1
，Ｉ／Ｏ2 ，…，Ｉ／Ｏn ）と接続される。
【００１８】この実施例では、面積の増大を防止するた
めに、データ線対ＤＱ，ｂＤＱの数と外部入出力端子Ｉ
／Ｏの数は、等しくｎ（例えば、ｎ＝１２８）である。
従って、データ線対ＤＱ，ｂＤＱと入出力端子Ｉ／Ｏの
間で、ブロックライト機能を実現するためにデータ線対
ＤＱ，ｂＤＱを多重化することはできない。しかしこの
実施例の場合、一つのデータ線対ＤＱ，ｂＤＱのデータ
を、同時に一つのセルアレイブロック１１内の異なるア
ドレスに書き込むという、ブロックライト機能を選択可
能としている。その詳細は以下に説明する。
めに、データ線対ＤＱ，ｂＤＱの数と外部入出力端子Ｉ
／Ｏの数は、等しくｎ（例えば、ｎ＝１２８）である。
従って、データ線対ＤＱ，ｂＤＱと入出力端子Ｉ／Ｏの
間で、ブロックライト機能を実現するためにデータ線対
ＤＱ，ｂＤＱを多重化することはできない。しかしこの
実施例の場合、一つのデータ線対ＤＱ，ｂＤＱのデータ
を、同時に一つのセルアレイブロック１１内の異なるア
ドレスに書き込むという、ブロックライト機能を選択可
能としている。その詳細は以下に説明する。
【００１９】図３はこの実施例において、４対のビット
線（ＢＬ０，ｂＢＬ０），（ＢＬ１，ｂＢＬ１），（Ｂ
Ｌ２，ｂＢＬ２），（ＢＬ３，ｂＢＬ３）につき１対の
データ線ＤＱ，ｂＤＱを配置して、４：１のマルチプレ
クスを実現する場合の具体的な構成を示している。セル
アレイブロック１１2 とその両側に配置されたセンスア
ンプ列１２12，１２23との間には、センスアンプ列１２
12，１２23を選択的にセルアレイブロック１１2 に接続
するために転送ゲート２１12，２１23が設けられてい
る。またセンスアンプ列１２12，１２23のノードはそれ
ぞれカラム選択線ＣＳＬ０〜３により制御されるカラム
選択スイッチ回路２２12，２２23を介してデータ線Ｄ
Ｑ，ｂＤＱに接続される。
線（ＢＬ０，ｂＢＬ０），（ＢＬ１，ｂＢＬ１），（Ｂ
Ｌ２，ｂＢＬ２），（ＢＬ３，ｂＢＬ３）につき１対の
データ線ＤＱ，ｂＤＱを配置して、４：１のマルチプレ
クスを実現する場合の具体的な構成を示している。セル
アレイブロック１１2 とその両側に配置されたセンスア
ンプ列１２12，１２23との間には、センスアンプ列１２
12，１２23を選択的にセルアレイブロック１１2 に接続
するために転送ゲート２１12，２１23が設けられてい
る。またセンスアンプ列１２12，１２23のノードはそれ
ぞれカラム選択線ＣＳＬ０〜３により制御されるカラム
選択スイッチ回路２２12，２２23を介してデータ線Ｄ
Ｑ，ｂＤＱに接続される。
【００２０】図３の例では、４つのビット線対ＢＬ，ｂ
ＢＬが、セルアレイブロック１１の両側に配置されたセ
ンスアンプ列１２により１対のデータ線ＤＱ，ｂＤＱに
接続可能とされている。このため、各センスアンプ列１
２に沿って２本ずつのカラム選択線ＣＳＬ０，ＣＳＬ２
の組と、ＣＳＬ１，ＣＳＬ３の組が配置されている。し
かしより一般的には、Ｎ対のビット線に対して１対のデ
ータ線が配置され、セルアレイブロックの両側にはＮ本
ずつの２組のカラム選択線が配置されるようにすること
ができる。
ＢＬが、セルアレイブロック１１の両側に配置されたセ
ンスアンプ列１２により１対のデータ線ＤＱ，ｂＤＱに
接続可能とされている。このため、各センスアンプ列１
２に沿って２本ずつのカラム選択線ＣＳＬ０，ＣＳＬ２
の組と、ＣＳＬ１，ＣＳＬ３の組が配置されている。し
かしより一般的には、Ｎ対のビット線に対して１対のデ
ータ線が配置され、セルアレイブロックの両側にはＮ本
ずつの２組のカラム選択線が配置されるようにすること
ができる。
【００２１】セルアレイブロック１１内をより具体的に
説明する。セルアレイブロック１１には、ワード線ＷＬ
（ＷＬ１，ＷＬ２，…）により選択されて、対をなすビ
ット線ＢＬ，ｂＢＬとの間でデータの授受が行われる１
トランジスタ／１キャパシタ構成のメモリセルＭＣ（Ｍ
Ｃ１，ＭＣ２，…）が配列形成されている。隣接するビ
ット線対は、半ピッチずつずれた状態で配置されて交互
に両側のセンスアンプ列１２に接続される折返しビット
線構造としている。具体的に図３に示す４対のビット線
のうち、第１のビット線対ＢＬ０，ｂＢＬ０は、ＮＭＯ
ＳトランジスタＱ１１，Ｑ１２を介してセンスアンプＳ
／Ａ０のセンスノードＮＡ，ＮＢに接続されている。第
１のビット線対ＢＬ0 ，ｂＢＬ0 と半ピッチずれて配置
された第２のビット線対ｂＢＬ１，ＢＬ１は、ＮＭＯＳ
トランジスタＱ２１，Ｑ２２を介してセンスアンプＳ／
Ａ１のセンスノードＮＡ，ＮＢに接続されている。
説明する。セルアレイブロック１１には、ワード線ＷＬ
（ＷＬ１，ＷＬ２，…）により選択されて、対をなすビ
ット線ＢＬ，ｂＢＬとの間でデータの授受が行われる１
トランジスタ／１キャパシタ構成のメモリセルＭＣ（Ｍ
Ｃ１，ＭＣ２，…）が配列形成されている。隣接するビ
ット線対は、半ピッチずつずれた状態で配置されて交互
に両側のセンスアンプ列１２に接続される折返しビット
線構造としている。具体的に図３に示す４対のビット線
のうち、第１のビット線対ＢＬ０，ｂＢＬ０は、ＮＭＯ
ＳトランジスタＱ１１，Ｑ１２を介してセンスアンプＳ
／Ａ０のセンスノードＮＡ，ＮＢに接続されている。第
１のビット線対ＢＬ0 ，ｂＢＬ0 と半ピッチずれて配置
された第２のビット線対ｂＢＬ１，ＢＬ１は、ＮＭＯＳ
トランジスタＱ２１，Ｑ２２を介してセンスアンプＳ／
Ａ１のセンスノードＮＡ，ＮＢに接続されている。
【００２２】同様に、第３のビット線対ＢＬ２，ｂＢＬ
２は、ＮＭＯＳトランジスタＱ１３，Ｑ１４を介してセ
ンスアンプＳ／Ａ２のセンスノードＮＡ，ＮＢに接続さ
れている。第３のビット線対ＢＬ0 ，ｂＢＬ0 と半ピッ
チずれて配置された第４のビット線対ｂＢＬ３，ＢＬ３
は、ＮＭＯＳトランジスタＱ２３，Ｑ２４を介してセン
スアンプＳ／Ａ３のセンスノードＮＡ，ＮＢに接続され
ている。
２は、ＮＭＯＳトランジスタＱ１３，Ｑ１４を介してセ
ンスアンプＳ／Ａ２のセンスノードＮＡ，ＮＢに接続さ
れている。第３のビット線対ＢＬ0 ，ｂＢＬ0 と半ピッ
チずれて配置された第４のビット線対ｂＢＬ３，ＢＬ３
は、ＮＭＯＳトランジスタＱ２３，Ｑ２４を介してセン
スアンプＳ／Ａ３のセンスノードＮＡ，ＮＢに接続され
ている。
【００２３】転送ゲート２１12，２１23内のトランジス
タＱ１１〜Ｑ１４、Ｑ２１〜Ｑ２４はそれぞれ、スイッ
チ制御線ＳＷ12，ＳＷ23により制御される。センスアン
プＳＡ０のセンスノードＮＡ，ＮＢは、カラム選択線Ｃ
ＳＬ０により制御されるＮＭＯＳトランジスタＱ３１，
Ｑ３２を介してデータ線対ＤＱ，ｂＤＱに接続されてい
る。センスアンプＳＡ１のセンスノードＮＡ，ＮＢは、
カラム選択線ＣＳＬ１により制御されるＮＭＯＳトラン
ジスタＱ４１，Ｑ４２を介してデータ線対ＤＱ，ｂＤＱ
に接続されている。センスアンプＳＡ２のセンスノード
ＮＡ，ＮＢは、カラム選択線ＣＳＬ２により制御される
ＮＭＯＳトランジスタＱ３３，Ｑ３４を介してデータ線
対ＤＱ，ｂＤＱに接続されている。センスアンプＳＡ３
のセンスノードＮＡ，ＮＢは、カラム選択線ＣＳＬ３に
より制御されるＮＭＯＳトランジスタＱ４３，Ｑ４４を
介してデータ線対ＤＱ，ｂＤＱに接続されている。
タＱ１１〜Ｑ１４、Ｑ２１〜Ｑ２４はそれぞれ、スイッ
チ制御線ＳＷ12，ＳＷ23により制御される。センスアン
プＳＡ０のセンスノードＮＡ，ＮＢは、カラム選択線Ｃ
ＳＬ０により制御されるＮＭＯＳトランジスタＱ３１，
Ｑ３２を介してデータ線対ＤＱ，ｂＤＱに接続されてい
る。センスアンプＳＡ１のセンスノードＮＡ，ＮＢは、
カラム選択線ＣＳＬ１により制御されるＮＭＯＳトラン
ジスタＱ４１，Ｑ４２を介してデータ線対ＤＱ，ｂＤＱ
に接続されている。センスアンプＳＡ２のセンスノード
ＮＡ，ＮＢは、カラム選択線ＣＳＬ２により制御される
ＮＭＯＳトランジスタＱ３３，Ｑ３４を介してデータ線
対ＤＱ，ｂＤＱに接続されている。センスアンプＳＡ３
のセンスノードＮＡ，ＮＢは、カラム選択線ＣＳＬ３に
より制御されるＮＭＯＳトランジスタＱ４３，Ｑ４４を
介してデータ線対ＤＱ，ｂＤＱに接続されている。
【００２４】この実施例においては、あるワード線ＷＬ
により選択されて隣接する２対のビット線対に接続され
る二つのメモリセルＭＣには、データ線対ＤＱ，ｂＤＱ
を伝搬する同じデータが転送された場合に互いに反転さ
れて書かれるように、メモリセルＭＣの配置と、ビット
線対とデータ線対の接続関係が設定されている。例え
ば、半ピッチずつずれて隣接するビット線対（ＢＬ０，
ｂＢＬ０）とビット線対（ＢＬ１，ｂＢＬ１）に着目し
て説明すると次の通りである。ビット線ＢＬ０は、ＭＯ
ＳトランジスタＱ１１，Ｑ３１を介してデータ線ＤＱに
接続され、ビット線ｂＢＬ０は、ＭＯＳトランジスタＱ
１２，Ｑ３２を介してデータ線ｂＤＱに接続されてい
る。一方、ビット線ＢＬ１はＭＯＳトランジスタＱ２
２，Ｑ４２を介してデータ線ｂＤＱに接続され、ビット
線ｂＢＬ１はＭＯＳトランジスタＱ２１，Ｑ４１を介し
てデータ線ＤＱに接続されている。そして、ワード線Ｗ
Ｌ１とビット線ＢＬ０，ＢＬ１との交差部にそれぞれメ
モリセルＭＣ１，ＭＣ２が配置され、ワード線ＷＬ２と
ビット線ｂＢＬ１，ｂＢＬ０との交差部にそれぞれメモ
リセルＭＣ３，ＭＣ４が配置されている。
により選択されて隣接する２対のビット線対に接続され
る二つのメモリセルＭＣには、データ線対ＤＱ，ｂＤＱ
を伝搬する同じデータが転送された場合に互いに反転さ
れて書かれるように、メモリセルＭＣの配置と、ビット
線対とデータ線対の接続関係が設定されている。例え
ば、半ピッチずつずれて隣接するビット線対（ＢＬ０，
ｂＢＬ０）とビット線対（ＢＬ１，ｂＢＬ１）に着目し
て説明すると次の通りである。ビット線ＢＬ０は、ＭＯ
ＳトランジスタＱ１１，Ｑ３１を介してデータ線ＤＱに
接続され、ビット線ｂＢＬ０は、ＭＯＳトランジスタＱ
１２，Ｑ３２を介してデータ線ｂＤＱに接続されてい
る。一方、ビット線ＢＬ１はＭＯＳトランジスタＱ２
２，Ｑ４２を介してデータ線ｂＤＱに接続され、ビット
線ｂＢＬ１はＭＯＳトランジスタＱ２１，Ｑ４１を介し
てデータ線ＤＱに接続されている。そして、ワード線Ｗ
Ｌ１とビット線ＢＬ０，ＢＬ１との交差部にそれぞれメ
モリセルＭＣ１，ＭＣ２が配置され、ワード線ＷＬ２と
ビット線ｂＢＬ１，ｂＢＬ０との交差部にそれぞれメモ
リセルＭＣ３，ＭＣ４が配置されている。
【００２５】従って例えばワード線ＷＬ１が選択された
とき、これとビット線ＢＬ０，ＢＬ１との交差部にそれ
ぞれ配置されるメモリセルＭＣ１，ＭＣ２には、データ
線ＤＱ，ｂＤＱ上を転送されるデータが、一方にはＨレ
ベルデータとして、他方にはＬレベルデータとして、互
いに逆極性で書き込まれることになる。
とき、これとビット線ＢＬ０，ＢＬ１との交差部にそれ
ぞれ配置されるメモリセルＭＣ１，ＭＣ２には、データ
線ＤＱ，ｂＤＱ上を転送されるデータが、一方にはＨレ
ベルデータとして、他方にはＬレベルデータとして、互
いに逆極性で書き込まれることになる。
【００２６】ビット線対ＢＬ２，ｂＢＬ２とこれに隣接
するビット線対ＢＬ３，ｂＢＬ３との間についても同様
である。このように、隣接するビット線対に同時に逆デ
ータが書かれるようにすることは、選択されたメモリセ
ルのセルキャパシタを介してビット線とセルプレートが
容量結合するときのセルプレート電位の変動を抑制する
上で有効である。即ち通常のブロックライト動作では、
同時に書き込まれるビット線数が多くなり、複数のビッ
ト線を介して対応するメモリセルに同時に同極性データ
が書き込まれると、プレート電位がセルキャパシタの容
量結合により大きく変動するという問題がある。この実
施例の場合、前述のように、データ線ＤＱに接続される
ビット線ＢＬ０がＨレベルになるとき、データ線ｂＤＱ
に接続されるビット線ＢＬ１はＬレベルになる。これら
のビット線ＢＬ０，ＢＬ１とワード線ＷＬ１の交差部に
配置された二つのメモリセルＭＣ１，ＭＣ２への同時デ
ータ書き込み動作は、メモりセルＭＣ１，ＭＣ２ではそ
れぞれのセルキャパシタに対して、一方が充電で他方が
放電という動作になる。従って、二つのメモリセルＭＣ
１，ＭＣ２への逆データの同時書き込みは、セルプレー
トの電位を上昇させる方向と電位を低下させる方向、即
ちセルプレートの電位変動を相殺する方向に作用するこ
とになる。
するビット線対ＢＬ３，ｂＢＬ３との間についても同様
である。このように、隣接するビット線対に同時に逆デ
ータが書かれるようにすることは、選択されたメモリセ
ルのセルキャパシタを介してビット線とセルプレートが
容量結合するときのセルプレート電位の変動を抑制する
上で有効である。即ち通常のブロックライト動作では、
同時に書き込まれるビット線数が多くなり、複数のビッ
ト線を介して対応するメモリセルに同時に同極性データ
が書き込まれると、プレート電位がセルキャパシタの容
量結合により大きく変動するという問題がある。この実
施例の場合、前述のように、データ線ＤＱに接続される
ビット線ＢＬ０がＨレベルになるとき、データ線ｂＤＱ
に接続されるビット線ＢＬ１はＬレベルになる。これら
のビット線ＢＬ０，ＢＬ１とワード線ＷＬ１の交差部に
配置された二つのメモリセルＭＣ１，ＭＣ２への同時デ
ータ書き込み動作は、メモりセルＭＣ１，ＭＣ２ではそ
れぞれのセルキャパシタに対して、一方が充電で他方が
放電という動作になる。従って、二つのメモリセルＭＣ
１，ＭＣ２への逆データの同時書き込みは、セルプレー
トの電位を上昇させる方向と電位を低下させる方向、即
ちセルプレートの電位変動を相殺する方向に作用するこ
とになる。
【００２７】センスアンプ列１２の各センスアンプＳＡ
は、ＰＭＯＳフリップフロップとＮＭＯＳフリップフロ
ップを組み合わせた周知のフリップフロップ型センスア
ンプである。またセンスアンプＳＡには通常ビット線イ
コライズ回路が付随するが、これは省略している。
は、ＰＭＯＳフリップフロップとＮＭＯＳフリップフロ
ップを組み合わせた周知のフリップフロップ型センスア
ンプである。またセンスアンプＳＡには通常ビット線イ
コライズ回路が付随するが、これは省略している。
【００２８】この実施例においては、データバッファ６
を介して外部から一つのデータ線対ＤＱ，ｂＤＱに転送
されたデータを、一つのセルアレイブロックの一つのビ
ット線対ＢＬ，ｂＢＬに転送してデータ書き込みを行う
通常の動作モード（第１の動作モード）と、一つのデー
タ線対ＤＱ，ｂＤＱに転送されたデータを一つのセルア
レイブロックの二つのビット線対ＢＬ，ｂＢＬに同時に
転送して２アドレス分のデータ書き込みを行う動作モー
ド（第２の動作モード）の切り替えを可能としている。
を介して外部から一つのデータ線対ＤＱ，ｂＤＱに転送
されたデータを、一つのセルアレイブロックの一つのビ
ット線対ＢＬ，ｂＢＬに転送してデータ書き込みを行う
通常の動作モード（第１の動作モード）と、一つのデー
タ線対ＤＱ，ｂＤＱに転送されたデータを一つのセルア
レイブロックの二つのビット線対ＢＬ，ｂＢＬに同時に
転送して２アドレス分のデータ書き込みを行う動作モー
ド（第２の動作モード）の切り替えを可能としている。
【００２９】図４及び図５は、上述のような二つの動作
モードの切替を可能とするための、カラムデコーダ３の
部分の具体的な構成例を示している。カラムデコーダ３
は、図５に示すブロック選択デコード部５１と、図４に
示すカラム選択線選択デコード部４１、及び動作モード
切り替えゲート部４３を有する。
モードの切替を可能とするための、カラムデコーダ３の
部分の具体的な構成例を示している。カラムデコーダ３
は、図５に示すブロック選択デコード部５１と、図４に
示すカラム選択線選択デコード部４１、及び動作モード
切り替えゲート部４３を有する。
【００３０】図５に示すブロック選択デコード部５１
は、カラムアドレスＣＡ０〜ＣＡ３の上位２ビットデー
タＣＡ２，ＣＡ３をデコードして、４個のセルアレイブ
ロック１１の選択を行う部分である。このブロック選択
デコード部５１は、カラムアドレスのビットデータＣＡ
２，ＣＡ３と、インバータＧ４５，Ｇ４６によるＣＡ
２，ＣＡ３の反転データとの全ての組み合わせの一致検
出を行うＮＡＮＤゲートＧ４１〜Ｇ４４を用いて構成さ
れている。このブロック選択デコード部５１の４本の出
力線が、ＣＡ２，ＣＡ３によりいずれか一つが活性とな
るブロック選択信号線ＹＡ０〜ＹＡ３となる。
は、カラムアドレスＣＡ０〜ＣＡ３の上位２ビットデー
タＣＡ２，ＣＡ３をデコードして、４個のセルアレイブ
ロック１１の選択を行う部分である。このブロック選択
デコード部５１は、カラムアドレスのビットデータＣＡ
２，ＣＡ３と、インバータＧ４５，Ｇ４６によるＣＡ
２，ＣＡ３の反転データとの全ての組み合わせの一致検
出を行うＮＡＮＤゲートＧ４１〜Ｇ４４を用いて構成さ
れている。このブロック選択デコード部５１の４本の出
力線が、ＣＡ２，ＣＡ３によりいずれか一つが活性とな
るブロック選択信号線ＹＡ０〜ＹＡ３となる。
【００３１】図４に示すカラム選択線選択デコード部４
１は、より下位のビットデータＣＡ１をデコードして、
各セルアレイブロック１１の両側に配置された各組２本
ずつのカラム選択線のうち一本を選択するための回路部
である。このカラム選択線選択デコード部４１は、各カ
ラム選択線にそれぞれ出力端子が接続された二入力ＡＮ
ＤゲートＧ１１〜Ｇ１６により構成されている。センス
アンプ列１２12部に配設された２本のカラム選択線ＣＳ
Ｌ０，ＣＳＬ２を駆動するＡＮＤゲートＧ１２，Ｇ１１
の組の各一つの入力端子は、ビットデータＣＡ１がその
まま入る選択信号線ＣＳＥＬ０と、ビットデータＣＡ１
をインバータ４２により反転したデータが入る選択信号
線ＣＳＥＬ１に接続されている。センスアンプ列１２23
部に配設された２本のカラム選択線ＣＳＬ１，ＣＳＬ３
を駆動するＡＮＤゲートＧ１３，Ｇ１４の組の各一つの
入力端子はそれぞれ選択信号線ＣＳＥＬ０とＣＳＥＬ１
に接続されている。同様に、センスアンプ列１２34部に
配設された２本のカラム選択線ＣＳＬ２，ＣＳＬ０を駆
動するＡＮＤゲートＧ１５，Ｇ１６の組の各一つの入力
端子はそれぞれ選択信号線ＣＳＥＬ０とＣＳＥＬ１に接
続されている。そして、これらの各ＡＮＤゲートの組の
残りの入力端子はそれぞれの組毎に共通に、制御ノード
Ｎ１，Ｎ２，Ｎ３に接続されている。
１は、より下位のビットデータＣＡ１をデコードして、
各セルアレイブロック１１の両側に配置された各組２本
ずつのカラム選択線のうち一本を選択するための回路部
である。このカラム選択線選択デコード部４１は、各カ
ラム選択線にそれぞれ出力端子が接続された二入力ＡＮ
ＤゲートＧ１１〜Ｇ１６により構成されている。センス
アンプ列１２12部に配設された２本のカラム選択線ＣＳ
Ｌ０，ＣＳＬ２を駆動するＡＮＤゲートＧ１２，Ｇ１１
の組の各一つの入力端子は、ビットデータＣＡ１がその
まま入る選択信号線ＣＳＥＬ０と、ビットデータＣＡ１
をインバータ４２により反転したデータが入る選択信号
線ＣＳＥＬ１に接続されている。センスアンプ列１２23
部に配設された２本のカラム選択線ＣＳＬ１，ＣＳＬ３
を駆動するＡＮＤゲートＧ１３，Ｇ１４の組の各一つの
入力端子はそれぞれ選択信号線ＣＳＥＬ０とＣＳＥＬ１
に接続されている。同様に、センスアンプ列１２34部に
配設された２本のカラム選択線ＣＳＬ２，ＣＳＬ０を駆
動するＡＮＤゲートＧ１５，Ｇ１６の組の各一つの入力
端子はそれぞれ選択信号線ＣＳＥＬ０とＣＳＥＬ１に接
続されている。そして、これらの各ＡＮＤゲートの組の
残りの入力端子はそれぞれの組毎に共通に、制御ノード
Ｎ１，Ｎ２，Ｎ３に接続されている。
【００３２】制御ノードＮ１〜Ｎ３は、通常動作を行う
第１の動作モードでは、ブロック選択信号線ＹＡ０〜Ｙ
Ａ３により制御されていずれか一つが活性になり、ブロ
ックライトを行う第２の動作モードでは同時に二つが活
性になるという制御が行われる。この様な制御を行うた
めに、ブロック選択信号線ＹＡ０〜ＹＡ３と制御ノード
Ｎ１〜Ｎ３の間に、カラムアドレスの最下位ビットＣＡ
０とブロックライトイネーブル信号ＢＷＥが入力される
動作モード切り替えゲート部４３が設けられている。二
本の制御線Ｙ０ｔ，Ｙ０ｃが、セルアレイブロック１１
の両側の２本ずつのカラム選択線のいずれを選択するか
を決定するモード切り替え制御線である。これらの制御
線とブロック選択信号線ＹＡ０〜ＹＡ３の一致検出を行
うために、ＡＮＤゲート対（Ｇ２２，Ｇ２３），（Ｇ２
５，Ｇ２６），（Ｇ２８，Ｇ２９）が設けられている。
これらのＡＮＤゲート対の出力はそれぞれＯＲゲートＧ
２１，Ｇ２４，Ｇ２７を介して、制御ノードＮ１〜Ｎ３
に接続されている。
第１の動作モードでは、ブロック選択信号線ＹＡ０〜Ｙ
Ａ３により制御されていずれか一つが活性になり、ブロ
ックライトを行う第２の動作モードでは同時に二つが活
性になるという制御が行われる。この様な制御を行うた
めに、ブロック選択信号線ＹＡ０〜ＹＡ３と制御ノード
Ｎ１〜Ｎ３の間に、カラムアドレスの最下位ビットＣＡ
０とブロックライトイネーブル信号ＢＷＥが入力される
動作モード切り替えゲート部４３が設けられている。二
本の制御線Ｙ０ｔ，Ｙ０ｃが、セルアレイブロック１１
の両側の２本ずつのカラム選択線のいずれを選択するか
を決定するモード切り替え制御線である。これらの制御
線とブロック選択信号線ＹＡ０〜ＹＡ３の一致検出を行
うために、ＡＮＤゲート対（Ｇ２２，Ｇ２３），（Ｇ２
５，Ｇ２６），（Ｇ２８，Ｇ２９）が設けられている。
これらのＡＮＤゲート対の出力はそれぞれＯＲゲートＧ
２１，Ｇ２４，Ｇ２７を介して、制御ノードＮ１〜Ｎ３
に接続されている。
【００３３】モード切り替え制御線Ｙ０ｔ，Ｙ０ｃを、
第１の動作モードで選択的に活性にし、第２の動作モー
ドで同時に活性にするために、インバータＧ３１とＮＡ
ＮＤゲートＧ３２，Ｇ３３が設けられている。即ち、カ
ラムアドレスの最下位ビットＣＡ０とその反転データが
それぞれＮＡＮＤゲートＧ３３，Ｇ３２の一つの入力端
子に入り、ＮＡＮＤゲートＧ３３，Ｇ３２の他の入力端
子には、ブロックライトイネーブル信号ｂＢＷＥが入
る。これにより、ブロックライトイネーブル信号ｂＢＷ
ＥがＨのとき、モード切り替え制御線Ｙ０ｔ，Ｙ０ｃ
は、カラムアドレスＣＡ０のＨ，Ｌに応じて一方がＨ、
他方がＬになる（第１の動作モード）。ブロックライト
イネーブル信号ｂＢＷＥがＬになると、モード切り替え
制御線Ｙ０ｔ，ｙ０ｃは、カラムアドレスＣＡ０の如何
に拘わらず、同時にＨとなる（第２の動作モード）。
第１の動作モードで選択的に活性にし、第２の動作モー
ドで同時に活性にするために、インバータＧ３１とＮＡ
ＮＤゲートＧ３２，Ｇ３３が設けられている。即ち、カ
ラムアドレスの最下位ビットＣＡ０とその反転データが
それぞれＮＡＮＤゲートＧ３３，Ｇ３２の一つの入力端
子に入り、ＮＡＮＤゲートＧ３３，Ｇ３２の他の入力端
子には、ブロックライトイネーブル信号ｂＢＷＥが入
る。これにより、ブロックライトイネーブル信号ｂＢＷ
ＥがＨのとき、モード切り替え制御線Ｙ０ｔ，Ｙ０ｃ
は、カラムアドレスＣＡ０のＨ，Ｌに応じて一方がＨ、
他方がＬになる（第１の動作モード）。ブロックライト
イネーブル信号ｂＢＷＥがＬになると、モード切り替え
制御線Ｙ０ｔ，ｙ０ｃは、カラムアドレスＣＡ０の如何
に拘わらず、同時にＨとなる（第２の動作モード）。
【００３４】なお、ブロックライトイネーブル信号ｂＢ
ＷＥは、具体的には、ＤＲＡＭに入力されるチップセレ
クト信号その他の信号の適当な組み合わせにより予め定
義されるものである。外部からブロックライトのコマン
ドを供給すると、図１のコマンドデコーダ８でデコード
されて、制御信号発生回路９からブロックライトイネー
ブル信号ｂＢＷＥが出力されることになる。
ＷＥは、具体的には、ＤＲＡＭに入力されるチップセレ
クト信号その他の信号の適当な組み合わせにより予め定
義されるものである。外部からブロックライトのコマン
ドを供給すると、図１のコマンドデコーダ８でデコード
されて、制御信号発生回路９からブロックライトイネー
ブル信号ｂＢＷＥが出力されることになる。
【００３５】図６は、データバッファ６の構成例を示し
ている。図示のようにこの実施例では、内部のデータ線
対ＤＱ，ｂＤＱの数と、外部の入出力端子Ｉ／Ｏの数が
等しい。メモリセルから各データ線対ＤＱ，ｂＤＱに転
送されたデータは、差動アンプ６１により増幅されて出
力ラッチ６２に取り込まれる。出力ラッチ６２に保持さ
れたデータは、出力バッファ６３を介して入出力端子Ｉ
／Ｏに取り出される。入出力端子Ｉ／Ｏに与えられた入
力データは、入力バッファ６５を介して入力ラッチ６５
に取り込まれる。入力ラッチ６５に保持されたデータ
は、反転バッファ６６及び非反転バッファ６７を介して
データ線ＤＱ，ｂＤＱに供給される。
ている。図示のようにこの実施例では、内部のデータ線
対ＤＱ，ｂＤＱの数と、外部の入出力端子Ｉ／Ｏの数が
等しい。メモリセルから各データ線対ＤＱ，ｂＤＱに転
送されたデータは、差動アンプ６１により増幅されて出
力ラッチ６２に取り込まれる。出力ラッチ６２に保持さ
れたデータは、出力バッファ６３を介して入出力端子Ｉ
／Ｏに取り出される。入出力端子Ｉ／Ｏに与えられた入
力データは、入力バッファ６５を介して入力ラッチ６５
に取り込まれる。入力ラッチ６５に保持されたデータ
は、反転バッファ６６及び非反転バッファ６７を介して
データ線ＤＱ，ｂＤＱに供給される。
【００３６】この実施例による二つの動作モードを、具
体的に、図３及び図４において２番目のセルアレイブロ
ック１１2 が選択された場合に着目して説明する。この
とき、ブロックデコード部５１により、ブロック選択信
号線ＹＡ１がＨである。従ってモード切り替えゲート部
４２内でＡＮＤゲートＧ２３，Ｇ２５が、一つの入力が
Ｈである選択状態になる。
体的に、図３及び図４において２番目のセルアレイブロ
ック１１2 が選択された場合に着目して説明する。この
とき、ブロックデコード部５１により、ブロック選択信
号線ＹＡ１がＨである。従ってモード切り替えゲート部
４２内でＡＮＤゲートＧ２３，Ｇ２５が、一つの入力が
Ｈである選択状態になる。
【００３７】通常の第１の動作モードでは、ブロックラ
イトイネーブル信号ｂＢＷＥはＨであり、カラムアドレ
スＣＡ０のＨ，Ｌに応じて、モード切り替え制御線Ｙ０
ｔがＨ，Ｙ０ｃがＬとなる。モード切り替え制御線Ｙ０
ｔがＨのとき、ＡＮＤゲートＧ２３の出力がＨ、従って
制御ノードＮ１がＨになる。逆に、モード切り替え制御
線Ｙ０ｃがＨのとき、ＡＮＤゲートＧ２５の出力がＨ、
従って制御ノードＮ２がＨになる。これは、セルアレイ
ブロック１１2 の左右の２本ずつのカラム選択線の組の
うち、左側の組又は右側の組いずれかが選択されたこと
を意味する。カラム選択線デコード部４１では、カラム
アドレスＣＡ１により、選択信号線ＣＳＥＬ０，ＣＳＥ
Ｌ１のいずれか一方がＨとなる。従って、制御ノードＮ
１，Ｎ２と、これらの選択信号線ＣＳＥＬ０，ＣＳＥＬ
１の論理により、カラム選択線ＣＳＬ０〜ＣＳＬ３の中
の一本がＨになる。そして、選択されたカラム選択線に
より、データ線対ＤＱ，ｂＤＱを伝搬するデータは、セ
ンスアンプ列１２12又は１２23の一方を介して、図３に
示す４対のビット線ＢＬ，ｂＢＬのいずれか一つに転送
される。ビット線に転送されたデータは、ロウデコーダ
により選択されたワード線ＷＬにつながるメモリセルＭ
Ｃに書き込みがなされる。
イトイネーブル信号ｂＢＷＥはＨであり、カラムアドレ
スＣＡ０のＨ，Ｌに応じて、モード切り替え制御線Ｙ０
ｔがＨ，Ｙ０ｃがＬとなる。モード切り替え制御線Ｙ０
ｔがＨのとき、ＡＮＤゲートＧ２３の出力がＨ、従って
制御ノードＮ１がＨになる。逆に、モード切り替え制御
線Ｙ０ｃがＨのとき、ＡＮＤゲートＧ２５の出力がＨ、
従って制御ノードＮ２がＨになる。これは、セルアレイ
ブロック１１2 の左右の２本ずつのカラム選択線の組の
うち、左側の組又は右側の組いずれかが選択されたこと
を意味する。カラム選択線デコード部４１では、カラム
アドレスＣＡ１により、選択信号線ＣＳＥＬ０，ＣＳＥ
Ｌ１のいずれか一方がＨとなる。従って、制御ノードＮ
１，Ｎ２と、これらの選択信号線ＣＳＥＬ０，ＣＳＥＬ
１の論理により、カラム選択線ＣＳＬ０〜ＣＳＬ３の中
の一本がＨになる。そして、選択されたカラム選択線に
より、データ線対ＤＱ，ｂＤＱを伝搬するデータは、セ
ンスアンプ列１２12又は１２23の一方を介して、図３に
示す４対のビット線ＢＬ，ｂＢＬのいずれか一つに転送
される。ビット線に転送されたデータは、ロウデコーダ
により選択されたワード線ＷＬにつながるメモリセルＭ
Ｃに書き込みがなされる。
【００３８】次に第２の動作モード、即ちブロックライ
トモードでは、ブロックライトイネーブル信号ｂＢＷＥ
はＬとなり、カラムアドレスＣＡ０が無視される。この
ときモード制御線Ｙ０ｔ，Ｙ０ｃは共にＨとなり、モー
ド切り替えゲート部４２ではＡＮＤゲートＧ２３，Ｇ２
５の出力が同時にＨ、従って二つの制御ノードＮ１，Ｎ
２が同時にＨになる。そして、カラムアドレスＣＡ１が
Ｈであれば、カラム選択線デコード部４１ではＡＮＤゲ
ートＧ１２，Ｇ１３の出力が同時にＨ、従ってセルアレ
イブロック１１2 を挟んで両側のカラム選択線ＣＳＬ
０，ＣＳＬ１が同時にＨになる。これにより、データ線
ＤＱ，ｂＤＱを伝搬するデータは、セルアレイブロック
１１2 の両側のカラムスイッチ回路２２12，２２23を介
し、センスアンプ列１２12，１２23を介して、二つのビ
ット線対ＢＬ０，ｂＢＬ０とＢＬ１，ｂＢＬ１に同時に
転送される。即ち、同一データが２アドレスに同時に書
き込まれることになる。図７は、上述したブロックライ
トの様子を示している。
トモードでは、ブロックライトイネーブル信号ｂＢＷＥ
はＬとなり、カラムアドレスＣＡ０が無視される。この
ときモード制御線Ｙ０ｔ，Ｙ０ｃは共にＨとなり、モー
ド切り替えゲート部４２ではＡＮＤゲートＧ２３，Ｇ２
５の出力が同時にＨ、従って二つの制御ノードＮ１，Ｎ
２が同時にＨになる。そして、カラムアドレスＣＡ１が
Ｈであれば、カラム選択線デコード部４１ではＡＮＤゲ
ートＧ１２，Ｇ１３の出力が同時にＨ、従ってセルアレ
イブロック１１2 を挟んで両側のカラム選択線ＣＳＬ
０，ＣＳＬ１が同時にＨになる。これにより、データ線
ＤＱ，ｂＤＱを伝搬するデータは、セルアレイブロック
１１2 の両側のカラムスイッチ回路２２12，２２23を介
し、センスアンプ列１２12，１２23を介して、二つのビ
ット線対ＢＬ０，ｂＢＬ０とＢＬ１，ｂＢＬ１に同時に
転送される。即ち、同一データが２アドレスに同時に書
き込まれることになる。図７は、上述したブロックライ
トの様子を示している。
【００３９】以上のようにこの実施例では、メモリセル
アレイ上に、ビット線対との間で４：１のマルチプレク
スを可能とするデータ線対を複数のセルアレイブロック
にまたがって配設し、且つ一つのデータ線対上のデータ
を一つのビット線対に転送する第１の動作モードと、一
つのデータ線対上のデータを同時に二つのビット線対に
転送する第２の動作モードとを切り替え可能としてい
る。しかもこの実施例では、データ線対の数と外部入出
力端子数を等しくしている。従って、従来のように外部
入出力端子とデータ線の間で多重化する方式と異なり、
チップ面積の増大を招くことなく、ブロックライトの機
能を実現できる。
アレイ上に、ビット線対との間で４：１のマルチプレク
スを可能とするデータ線対を複数のセルアレイブロック
にまたがって配設し、且つ一つのデータ線対上のデータ
を一つのビット線対に転送する第１の動作モードと、一
つのデータ線対上のデータを同時に二つのビット線対に
転送する第２の動作モードとを切り替え可能としてい
る。しかもこの実施例では、データ線対の数と外部入出
力端子数を等しくしている。従って、従来のように外部
入出力端子とデータ線の間で多重化する方式と異なり、
チップ面積の増大を招くことなく、ブロックライトの機
能を実現できる。
【００４０】なお実施例で示した４：１の多重化は、一
例に過ぎず、同様の手法で１６：１等といった多重化も
可能である。また実施例では、２アドレス分の同時書き
込みを示したが、４アドレス或いは８アドレス分の同時
書き込みも同様の手法で実現できる。
例に過ぎず、同様の手法で１６：１等といった多重化も
可能である。また実施例では、２アドレス分の同時書き
込みを示したが、４アドレス或いは８アドレス分の同時
書き込みも同様の手法で実現できる。
【００４１】更に実施例ではシンクロナスＤＲＡＭを説
明したが、通常のＤＲＡＭにもこの発明を同様に適用す
ることが可能である。更にまた実施例では、隣接するセ
ルアレイブロックでセンスアンプを共有する共有センス
アンプ方式のＤＲＡＭを説明したが、この発明は共有セ
ンスアンプ方式でないＤＲＡＭにも有効である。
明したが、通常のＤＲＡＭにもこの発明を同様に適用す
ることが可能である。更にまた実施例では、隣接するセ
ルアレイブロックでセンスアンプを共有する共有センス
アンプ方式のＤＲＡＭを説明したが、この発明は共有セ
ンスアンプ方式でないＤＲＡＭにも有効である。
【００４２】
【発明の効果】以上述べたようにこの発明によれば、メ
モリセルアレイ上で複数のビット線対を一つのデータ線
対に接続する多重化を実現し、チップ面積の増大を招く
ことなく、１データサイクルで複数アドレスに同時にデ
ータ書き込みを行うことが可能とした半導体記憶装置が
得られる。
モリセルアレイ上で複数のビット線対を一つのデータ線
対に接続する多重化を実現し、チップ面積の増大を招く
ことなく、１データサイクルで複数アドレスに同時にデ
ータ書き込みを行うことが可能とした半導体記憶装置が
得られる。
【図１】この発明の一実施例によるシンクロナスＤＲＡ
Ｍのブロック構成を示す。
Ｍのブロック構成を示す。
【図２】同実施例のメモリセルアレイのセルアレイブロ
ック構成を示す。
ック構成を示す。
【図３】同実施例のサブセルアレイの具体的構成の示
す。
す。
【図４】同実施例のカラムデコーダ部の具体的構成を示
す。
す。
【図５】同実施例のカラムデコーダの中のブロック選択
デコード部の構成を示す。
デコード部の構成を示す。
【図６】同実施例のデータバッファ部の具体的構成を示
す。
す。
【図７】同実施例のブロックライト動作を示すタイミン
グ図である。
グ図である。
【図８】従来のブロックライト機能を持つメモリの構成
を示す。
を示す。
１…メモリセルアレイ、２…アドレスバッファ、３…カ
ラムデコーダ、４…ロウデコーダ、５…センスアンプ回
路、６…データバッファ、７…クロックバッファ、８…
コマンドデコーダ、９…制御信号発生回路、１０…モー
ドレジスタ、１１…セルアレイブロック、１２…センス
アンプ列、ＤＱ，ｂＤＱ…データ線対、ＢＬ，ｂＢＬ…
ビット線対、ＷＬ…ワード線、ＭＣ…メモリセル、２１
…転送ゲート、２２…カラムスイッチ回路、ＣＳＬ…カ
ラム選択線、４１…カラム選択線選択デコード部、４２
…モード切り替えゲート部、５１…ブロック選択デコー
ド部。
ラムデコーダ、４…ロウデコーダ、５…センスアンプ回
路、６…データバッファ、７…クロックバッファ、８…
コマンドデコーダ、９…制御信号発生回路、１０…モー
ドレジスタ、１１…セルアレイブロック、１２…センス
アンプ列、ＤＱ，ｂＤＱ…データ線対、ＢＬ，ｂＢＬ…
ビット線対、ＷＬ…ワード線、ＭＣ…メモリセル、２１
…転送ゲート、２２…カラムスイッチ回路、ＣＳＬ…カ
ラム選択線、４１…カラム選択線選択デコード部、４２
…モード切り替えゲート部、５１…ブロック選択デコー
ド部。
Claims (7)
- 【請求項１】 ビット線対とワード線の交差部にメモリ
セルが配置され、複数個のセルアレイブロックに分割さ
れたメモリセルアレイと、 このメモリセルアレイの複数個のセルアレイブロックに
またがって連続的に、複数のビット線対毎に一本の割合
で配設されたデータ線対と、 このデータ線対がデータバッファを介して接続される外
部入出力端子と、 前記メモリセルアレイから読み出された又は前記メモリ
セルアレイに書き込むデータをセンス増幅するためのセ
ンスアンプ列と、 このセンスアンプ列を介して選択されたビット線対をデ
ータ線対に接続するためのカラム選択スイッチ回路と、 このカラム選択スイッチ回路を制御してセルアレイブロ
ック内の一つのビット線対をセルアレイブロックの片側
のセンスアンプ列を介して一つのデータ線対に接続する
第１の動作モードと、セルアレイブロック内の複数のビ
ット線対をセルアレイブロックの両側のセンスアンプ列
を介して同時に一つのデータ線に接続する第２の動作モ
ードとを設定可能としたデコーダ回路と、を備えたこと
を特徴とする半導体記憶装置。 - 【請求項２】 前記第２の動作モードは、同一データを
複数アドレスに同時書き込みするデータ書き込みモード
であることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】 前記第２の動作モードは、同一データを
複数アドレスのメモリセルに同時書き込みするデータ書
き込みモードであり、このデータ書き込みモードでは複
数アドレスのメモリセルの半分ずつに互いに逆極性電位
で書き込むことを特徴とする請求項２記載の半導体記憶
装置。 - 【請求項４】 前記データ線対の数と前記外部入出力端
子の本数が等しいことを特徴とする請求項１記載の半導
体記憶装置。 - 【請求項５】 一つのデータ線対に対して前記カラムス
イッチ回路を介して接続されるべきビット線対が２Ｎ個
であり、 前記セルアレイブロックの両側に配置されるセンスアン
プ列に沿って、前記カラム選択スイッチ回路を制御する
Ｎ本ずつ複数組のカラム選択線が配置されていることを
特徴とする請求項１記載の半導体記憶装置。 - 【請求項６】 前記デコーダ回路は、 カラムアドレスをデコードしてセルアレイブロックを選
択するブロック選択デコード部と、 カラムアドレスをデコードして前記各センスアンプ列に
沿って配置された各組のＮ本のカラム選択線の中から一
本を選択するカラム選択線選択デコード部と、 カラムアドレスとブロックライトイネーブル信号の論理
により前記カラム選択線選択デコード部を制御して、カ
ラム選択線の一つの組を活性にすることにより１つのビ
ット線対を一つのデータ線対に接続する第１の動作モー
ドと、カラム選択線の複数の組を同時に活性にすること
により複数個のビット線対を同時に一つのデータ線に接
続する第２の動作モードとの切り替えを行うモード切り
替えゲート部とを有することを特徴とする請求項５記載
の半導体記憶装置。 - 【請求項７】 前記セルアレイブロックは、隣接するビ
ット線対が、半ピッチずつずれて配置されてセルアレイ
ブロックの両側のセンスアンプ列に交互に接続された折
返しビット線構造を有し、且つ第２の動作モードにおい
て一つのデータ線から隣接するビット線対に転送された
データが、一つのワード線と隣接するビット線対により
選択される二つのメモリセルに逆極性電位で書かれるよ
うに、メモリセルの配置及びビット線対とデータ線対の
接続関係が設定されていることを特徴とする請求項１記
載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14867498A JP4156706B2 (ja) | 1998-05-29 | 1998-05-29 | 半導体記憶装置 |
| US09/320,553 US6154406A (en) | 1998-05-29 | 1999-05-27 | Dynamic random access memory capable of simultaneously writing identical data to memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14867498A JP4156706B2 (ja) | 1998-05-29 | 1998-05-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11339465A true JPH11339465A (ja) | 1999-12-10 |
| JP4156706B2 JP4156706B2 (ja) | 2008-09-24 |
Family
ID=15458088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14867498A Expired - Fee Related JP4156706B2 (ja) | 1998-05-29 | 1998-05-29 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6154406A (ja) |
| JP (1) | JP4156706B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019446A1 (fr) * | 1998-09-25 | 2000-04-06 | Fujitsu Limited | Procede d'ecriture de donnees dans une memoire a semi-conducteur et une telle memoire |
| EP1202281A1 (en) * | 2000-09-29 | 2002-05-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device internally provided with logic circuit which can be readily controlled and controlling method thereof |
| KR100512834B1 (ko) * | 2001-10-30 | 2005-09-07 | 가부시끼가이샤 도시바 | 반도체 기억 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742544A (en) * | 1994-04-11 | 1998-04-21 | Mosaid Technologies Incorporated | Wide databus architecture |
| JP3982089B2 (ja) * | 1998-12-22 | 2007-09-26 | 富士通株式会社 | 電子回路システム及び信号伝送方法 |
| KR100464947B1 (ko) * | 1998-12-30 | 2005-05-20 | 주식회사 하이닉스반도체 | 디램의리프레시방법 |
| GB2363231B (en) * | 1999-09-24 | 2002-05-08 | Clearspeed Technology Ltd | Memory devices |
| US6917552B2 (en) * | 2002-03-05 | 2005-07-12 | Renesas Technology Corporation | Semiconductor device using high-speed sense amplifier |
| KR100550643B1 (ko) * | 2004-09-06 | 2006-02-09 | 주식회사 하이닉스반도체 | 반도체메모리소자 |
| US20060250162A1 (en) * | 2005-04-18 | 2006-11-09 | Samsung Electronics Co., Ltd. | Signal amplification circuit for high-speed operation and semiconductor memory device having the same |
| US8050127B2 (en) * | 2009-02-06 | 2011-11-01 | Hynix Semiconductor Inc. | Semiconductor memory device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0152396B1 (ko) * | 1995-10-31 | 1998-11-02 | 정선종 | 피씨엠 데이타 지연회로 |
| US5682356A (en) * | 1996-01-11 | 1997-10-28 | Cypress Semiconductor Corp. | Multiple word width memory array clocking scheme for reading words from a memory array |
-
1998
- 1998-05-29 JP JP14867498A patent/JP4156706B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-27 US US09/320,553 patent/US6154406A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019446A1 (fr) * | 1998-09-25 | 2000-04-06 | Fujitsu Limited | Procede d'ecriture de donnees dans une memoire a semi-conducteur et une telle memoire |
| US6377513B2 (en) | 1998-09-25 | 2002-04-23 | Fujitsu Limited | Method for writing data to semiconductor memory and semiconductor memory |
| EP1202281A1 (en) * | 2000-09-29 | 2002-05-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device internally provided with logic circuit which can be readily controlled and controlling method thereof |
| US6931482B2 (en) | 2000-09-29 | 2005-08-16 | Renesas Technology Corp. | Semiconductor memory device internally provided with logic circuit which can be readily controlled and controlling method thereof |
| KR100512834B1 (ko) * | 2001-10-30 | 2005-09-07 | 가부시끼가이샤 도시바 | 반도체 기억 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4156706B2 (ja) | 2008-09-24 |
| US6154406A (en) | 2000-11-28 |
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