JPH0785653A - 半導体記憶装置 - Google Patents
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Abstract
(57)【要約】 （修正有）
【構成】 メモリセルアレイにおいて、データ線をブロ
ックごとに設けられた副データ線と、各ブロックに共通
の主データ線の階層構成とし、行アドレスにより同時に
選択されるブロックに属する副データ線の内、列アドレ
スによって選択される副データ線だけをビット線と接続
する。 【効果】 副データ線長を短くできるため浮遊容量が小
さくなり、読み出しおよび書き込みが高速化されると共
に、副データを選択的に動作させることができるため、
副データ線の充電に要する電力を低消費電力化すること
ができ、ひいては半導体記憶装置全体の消費電力を低減
できる。
ックごとに設けられた副データ線と、各ブロックに共通
の主データ線の階層構成とし、行アドレスにより同時に
選択されるブロックに属する副データ線の内、列アドレ
スによって選択される副データ線だけをビット線と接続
する。 【効果】 副データ線長を短くできるため浮遊容量が小
さくなり、読み出しおよび書き込みが高速化されると共
に、副データを選択的に動作させることができるため、
副データ線の充電に要する電力を低消費電力化すること
ができ、ひいては半導体記憶装置全体の消費電力を低減
できる。
Description
【０００１】
【産業上の利用分野】この発明は、データ線を階層構成
にした半導体記憶装置に関するものである。
にした半導体記憶装置に関するものである。
【０００２】
【従来の技術】近年、半導体記憶装置の高集積化が進展
して、チップに集積される記憶ビット数が増大してい
る。半導体記憶装置の内、例えばダイナミックＲＡＭに
おいても、メモリセルアレイ内に多数のメモリセル、ビ
ット線およびワード線が配置されメモリセルアレイ領域
の面積が増大するようになった。この結果、ビット線の
情報をメモリセルアレイ外部へ伝達するデータ線の長さ
が長くなり、従ってデータ線の浮遊容量が大きくなるた
め読み出しおよび書き込み動作が遅延するという問題が
発生している。この問題点を解消するために、データ線
を階層構成にしたダイナミックＲＡＭが提案されてい
る。
して、チップに集積される記憶ビット数が増大してい
る。半導体記憶装置の内、例えばダイナミックＲＡＭに
おいても、メモリセルアレイ内に多数のメモリセル、ビ
ット線およびワード線が配置されメモリセルアレイ領域
の面積が増大するようになった。この結果、ビット線の
情報をメモリセルアレイ外部へ伝達するデータ線の長さ
が長くなり、従ってデータ線の浮遊容量が大きくなるた
め読み出しおよび書き込み動作が遅延するという問題が
発生している。この問題点を解消するために、データ線
を階層構成にしたダイナミックＲＡＭが提案されてい
る。
【０００３】図２９は、従来のデータ線を階層構成にし
たダイナミックＲＡＭの一つのメモリセルアレイの構成
図である。図において、ＭＣＡはメモリセルアレイ、Ｒ
Ｄ1ないしＲＤn は行アドレス信号を受け、行選択信号
を選択的に出力する行デコーダ、ＲＢ1 ないしＲＢn は
それぞれ、ＲＤ1 ないしＲＤn に対応して設けられ、ワ
ード線ＷＬを通じて行選択信号を受ける行ブロック、Ｃ
Ｄ1 およびＣＤ2 は列アドレス信号を受け、列選択信号
を選択的に出力する列デコーダ、ＣＢ1 およびＣＢ2 は
それぞれＣＤ1 およびＣＤ2 に対応して設けられ、列選
択線ＣＳＬを通じて列選択信号を受ける列ブロック、Ｓ
Ｄ1 ないしＳＤn はそれぞれ、ＲＤ1ないしＲＤn に対
応して設けられ、対応する行デコーダが活性化され、行
選択信号を行ブロックに出力するとブロック選択信号を
出力するセンスアンプブロックデコーダ、ＳＢ1 ないし
ＳＢn はそれぞれ、ＳＤ1 ないしＳＤn に対応して設け
られ、ブロック選択信号線ＢＳ、／ＢＳを通じてブロッ
ク選択信号を受けるセンスアンプブロックである。但
し、ブロック選択信号線ＢＳ、／ＢＳは、図においては
簡略化して１本のみ示している。
たダイナミックＲＡＭの一つのメモリセルアレイの構成
図である。図において、ＭＣＡはメモリセルアレイ、Ｒ
Ｄ1ないしＲＤn は行アドレス信号を受け、行選択信号
を選択的に出力する行デコーダ、ＲＢ1 ないしＲＢn は
それぞれ、ＲＤ1 ないしＲＤn に対応して設けられ、ワ
ード線ＷＬを通じて行選択信号を受ける行ブロック、Ｃ
Ｄ1 およびＣＤ2 は列アドレス信号を受け、列選択信号
を選択的に出力する列デコーダ、ＣＢ1 およびＣＢ2 は
それぞれＣＤ1 およびＣＤ2 に対応して設けられ、列選
択線ＣＳＬを通じて列選択信号を受ける列ブロック、Ｓ
Ｄ1 ないしＳＤn はそれぞれ、ＲＤ1ないしＲＤn に対
応して設けられ、対応する行デコーダが活性化され、行
選択信号を行ブロックに出力するとブロック選択信号を
出力するセンスアンプブロックデコーダ、ＳＢ1 ないし
ＳＢn はそれぞれ、ＳＤ1 ないしＳＤn に対応して設け
られ、ブロック選択信号線ＢＳ、／ＢＳを通じてブロッ
ク選択信号を受けるセンスアンプブロックである。但
し、ブロック選択信号線ＢＳ、／ＢＳは、図においては
簡略化して１本のみ示している。
【０００４】行ブロックＲＢ1 ないしＲＢn には、それ
ぞれ複数のワード線ＷＬが列方向に配線されており、そ
れぞれのワード線ＷＬには複数のメモリセルＭＣが列方
向に並べて接続されている。また、複数のメモリセルＭ
Ｃのそれぞれにはビット線ＢＬ、／ＢＬのいずれか１つ
が接続されており、そのビット線ＢＬ、／ＢＬは対応す
るセンスアンプブロックに向けて対になって行方向に配
線されている。さらに、そのビット線対は列選択線に対
応して、列方向に配設されている。
ぞれ複数のワード線ＷＬが列方向に配線されており、そ
れぞれのワード線ＷＬには複数のメモリセルＭＣが列方
向に並べて接続されている。また、複数のメモリセルＭ
Ｃのそれぞれにはビット線ＢＬ、／ＢＬのいずれか１つ
が接続されており、そのビット線ＢＬ、／ＢＬは対応す
るセンスアンプブロックに向けて対になって行方向に配
線されている。さらに、そのビット線対は列選択線に対
応して、列方向に配設されている。
【０００５】センスアンプブロックＳＢ1 ないしＳＢn
には、対応する行ブロックの１組のビット線対ＢＬ、／
ＢＬに接続され、対応するセンスアンプデコーダＳＤか
ら図示しない活性化信号を受けると、接続されたビット
線対ＢＬと／ＢＬとの電位差を増幅するセンスアンプ回
路ＳＡと、１組のビット線対ＢＬ、／ＢＬに接続され、
対応する列デコーダＣＤの列選択線ＣＳＬを通じて、列
選択信号を受けると、このセンスアンプ回路ＳＡ接続さ
れるビット線対ＢＬ、／ＢＬをそれぞれ副データ線対Ｌ
ＤＬ、／ＬＤＬに電気的接続するスイッチＣＧ（以下列
ゲートと称する）とを有するセンスアンプ部を列選択線
に対応して、列方向に配設している。但し、副データ線
対ＬＤＬ、／ＬＤＬは、図においては簡略化して１本の
み示している。
には、対応する行ブロックの１組のビット線対ＢＬ、／
ＢＬに接続され、対応するセンスアンプデコーダＳＤか
ら図示しない活性化信号を受けると、接続されたビット
線対ＢＬと／ＢＬとの電位差を増幅するセンスアンプ回
路ＳＡと、１組のビット線対ＢＬ、／ＢＬに接続され、
対応する列デコーダＣＤの列選択線ＣＳＬを通じて、列
選択信号を受けると、このセンスアンプ回路ＳＡ接続さ
れるビット線対ＢＬ、／ＢＬをそれぞれ副データ線対Ｌ
ＤＬ、／ＬＤＬに電気的接続するスイッチＣＧ（以下列
ゲートと称する）とを有するセンスアンプ部を列選択線
に対応して、列方向に配設している。但し、副データ線
対ＬＤＬ、／ＬＤＬは、図においては簡略化して１本の
み示している。
【０００６】１つの列ブロックＣＢには、センスアンプ
ブロックＳＢに対応する数の副データ線対ＬＤＬ、／Ｌ
ＤＬと、センスアンプデコーダＳＤからブロック選択信
号線ＢＳ、／ＢＳを通じてブロック選択信号を受け、副
データ線対ＬＤＬ、／ＬＤＬをそれぞれ主データ線対Ｇ
ＤＬ、／ＧＤＬに接続するセンスアンプブロックＳＢに
対応する数のスイッチＤＧ（以下データ線ゲートと称す
る）が配設されている。但し、主データ線対ＧＤＬ、／
ＧＤＬは、図においては簡略化して１本のみ示してい
る。
ブロックＳＢに対応する数の副データ線対ＬＤＬ、／Ｌ
ＤＬと、センスアンプデコーダＳＤからブロック選択信
号線ＢＳ、／ＢＳを通じてブロック選択信号を受け、副
データ線対ＬＤＬ、／ＬＤＬをそれぞれ主データ線対Ｇ
ＤＬ、／ＧＤＬに接続するセンスアンプブロックＳＢに
対応する数のスイッチＤＧ（以下データ線ゲートと称す
る）が配設されている。但し、主データ線対ＧＤＬ、／
ＧＤＬは、図においては簡略化して１本のみ示してい
る。
【０００７】また、１つの列ブロックＣＢには複数の主
データ線対ＧＤＬ、／ＧＤＬが存在しており、その数は
同時に活性化する行デコーダＲＤの数により決まる。つ
まり、図に示す構成では、１つの列ブロックＣＢには主
データ線対がそれぞれ２対あるため、同時に活性化でき
る行デコーダＲＤの数は最大２個までとなる。但し、同
時に活性化する行デコーダは、例えば同一主データ線対
にデータ線ゲートがそれぞれ接続されているＳＤ1 とＳ
Ｄnー1 の組み合せあるいはＳＤ2 とＳＤn の組み合せ
はデータが衝突するため、不可である。
データ線対ＧＤＬ、／ＧＤＬが存在しており、その数は
同時に活性化する行デコーダＲＤの数により決まる。つ
まり、図に示す構成では、１つの列ブロックＣＢには主
データ線対がそれぞれ２対あるため、同時に活性化でき
る行デコーダＲＤの数は最大２個までとなる。但し、同
時に活性化する行デコーダは、例えば同一主データ線対
にデータ線ゲートがそれぞれ接続されているＳＤ1 とＳ
Ｄnー1 の組み合せあるいはＳＤ2 とＳＤn の組み合せ
はデータが衝突するため、不可である。
【０００８】それぞれの主データ線対ＧＤＬ、／ＧＤＬ
は、プリアンプや書き込み回路が含まれるデータ線入出
力回路ＰＷのそれぞれ主データ線対に対応する図示しな
い回路ブロックにに接続されている。
は、プリアンプや書き込み回路が含まれるデータ線入出
力回路ＰＷのそれぞれ主データ線対に対応する図示しな
い回路ブロックにに接続されている。
【０００９】図３０は列ゲートＣＧおよびメモリセルＭ
Ｃの詳細図である。図に示すように、列ゲートＣＧは列
選択線ＣＳＬにハイの論理信号が伝わるとビット線ＢＬ
と副データ線ＬＤＬとを電気的に接続するとともに、ビ
ット線／ＢＬと副データ線／ＬＤＬとを電気的に接続す
るトランスファゲートで構成されている。さらに、メモ
リセルＭＣはワード線ＷＬにゲート電極が接続されたｎ
ＭＯＳトランジスタと、コンデンサとで構成されてい
る。
Ｃの詳細図である。図に示すように、列ゲートＣＧは列
選択線ＣＳＬにハイの論理信号が伝わるとビット線ＢＬ
と副データ線ＬＤＬとを電気的に接続するとともに、ビ
ット線／ＢＬと副データ線／ＬＤＬとを電気的に接続す
るトランスファゲートで構成されている。さらに、メモ
リセルＭＣはワード線ＷＬにゲート電極が接続されたｎ
ＭＯＳトランジスタと、コンデンサとで構成されてい
る。
【００１０】図３１はデータ線ゲートＤＧの詳細図であ
る。図に示すように、データ線ゲートＤＧはブロック選
択信号線ＢＳにハイの論理信号もしくは／ＢＳにロウの
論理信号が伝わると、副データ線ＬＤＬと主データ線Ｇ
ＤＬとを電気的に接続するとともに、副データ線／ＬＤ
Ｌと主データ線／ＧＤＬとを電気的に接続するＱ101、
Ｑ102 のｎＭＯＳトランジスタとＱ103 、Ｑ104 のｐＭ
ＯＳトランジスタとで構成されている。
る。図に示すように、データ線ゲートＤＧはブロック選
択信号線ＢＳにハイの論理信号もしくは／ＢＳにロウの
論理信号が伝わると、副データ線ＬＤＬと主データ線Ｇ
ＤＬとを電気的に接続するとともに、副データ線／ＬＤ
Ｌと主データ線／ＧＤＬとを電気的に接続するＱ101、
Ｑ102 のｎＭＯＳトランジスタとＱ103 、Ｑ104 のｐＭ
ＯＳトランジスタとで構成されている。
【００１１】次に、図２９〜３１の動作を図３０に示す
ようなメモリセルＭＣの内容を読み出す場合について、
例えば、行デコーダＲＤ1 が活性化し、ワード線ＷＬ11
が選択され、列デコーダＣＤ1 のＣＳＬ11と列デコーダ
ＣＤ2 のＣＳＬ21が選択されたと仮定して説明する。ま
ず、行デコーダＲＤ1 が活性化され、この行デコーダＲ
Ｄ1 に対応する行ブロックＲＢ1 にワード線ＷＬ11を通
じ、行選択信号としてハイの論理信号が与えられる。そ
のため、ワード線ＷＬ11に接続されるメモリセルＭＣが
活性化され、コンデンサとビット線ＢＬが導通状態とな
る。また、一方では、行デコーダＲＤ1 に対応するセン
スアンプデコーダＳＤ1 も行デコーダＲＤ1 に連動して
活性化され、対応するセンスアンプブロックＳＢ1 に図
示しない信号線を通じ、センスアンプ部のセンスアンプ
回路を活性化する。それにより、活性化されたセンスア
ンプ回路に接続されるビット線ＢＬと／ＢＬとの電位差
を増幅する。
ようなメモリセルＭＣの内容を読み出す場合について、
例えば、行デコーダＲＤ1 が活性化し、ワード線ＷＬ11
が選択され、列デコーダＣＤ1 のＣＳＬ11と列デコーダ
ＣＤ2 のＣＳＬ21が選択されたと仮定して説明する。ま
ず、行デコーダＲＤ1 が活性化され、この行デコーダＲ
Ｄ1 に対応する行ブロックＲＢ1 にワード線ＷＬ11を通
じ、行選択信号としてハイの論理信号が与えられる。そ
のため、ワード線ＷＬ11に接続されるメモリセルＭＣが
活性化され、コンデンサとビット線ＢＬが導通状態とな
る。また、一方では、行デコーダＲＤ1 に対応するセン
スアンプデコーダＳＤ1 も行デコーダＲＤ1 に連動して
活性化され、対応するセンスアンプブロックＳＢ1 に図
示しない信号線を通じ、センスアンプ部のセンスアンプ
回路を活性化する。それにより、活性化されたセンスア
ンプ回路に接続されるビット線ＢＬと／ＢＬとの電位差
を増幅する。
【００１２】続いて、列デコーダＣＤ1 およびＣＤ2 よ
りそれぞれ１本の列選択信号線ＣＳＬ11およびＣＳＬ21
を通じ、列選択信号としてハイの論理信号が与えられ
る。そのため、列選択信号線ＣＳＬ11およびＣＳＬ21に
接続されるセンスアンプ部のそれぞれの列ゲートＣＧ11
1 、ＣＧ121 が導通する。そして、ビット線対と副デー
タ線対が電気的に接続される。このとき、増幅されたビ
ット線ＢＬ111 と／ＢＬ111 とに接続されている副デー
タ線はＬＤＬ11、／ＬＤＬ11であり、増幅されたビット
線ＢＬ121 と／ＢＬ121 とに接続されている副データ線
はＬＤＬ12、／ＬＤＬ12（以後データ線対は、ＬＤＬの
みを記載し、／ＬＤＬは省略する。ビット線対ＢＬ、主
データ線対ＧＤＬも同様）であり、他の副データ線対は
センスアンプ回路が活性化していないため、増幅した信
号が現れない。
りそれぞれ１本の列選択信号線ＣＳＬ11およびＣＳＬ21
を通じ、列選択信号としてハイの論理信号が与えられ
る。そのため、列選択信号線ＣＳＬ11およびＣＳＬ21に
接続されるセンスアンプ部のそれぞれの列ゲートＣＧ11
1 、ＣＧ121 が導通する。そして、ビット線対と副デー
タ線対が電気的に接続される。このとき、増幅されたビ
ット線ＢＬ111 と／ＢＬ111 とに接続されている副デー
タ線はＬＤＬ11、／ＬＤＬ11であり、増幅されたビット
線ＢＬ121 と／ＢＬ121 とに接続されている副データ線
はＬＤＬ12、／ＬＤＬ12（以後データ線対は、ＬＤＬの
みを記載し、／ＬＤＬは省略する。ビット線対ＢＬ、主
データ線対ＧＤＬも同様）であり、他の副データ線対は
センスアンプ回路が活性化していないため、増幅した信
号が現れない。
【００１３】そして、さらにセンスアンプブロックＳＢ
1 と列ブロックＣＢ1 に１つ設けられたデータ線ゲート
ＤＧ11と、センスアンプブロックＳＢ1 と列ブロックＣ
Ｂ2に１つ設けられたデータ線ゲートＤＧ21が共通のセ
ンスアンプデコーダＳＤ1よりブロック選択信号線ＢＳ1
、／ＢＳ1 を通じ、ブロック選択信号線ＢＳにハイの
論理信号もしくは／ＢＳにロウの論理信号が伝わること
により、副データ線対ＬＤＬ11と主データ線対ＧＤＬ11
とを電気的に接続するとともに、副データ線対ＬＤＬ12
と主データ線ＧＤＬ21とを電気的に接続する。
1 と列ブロックＣＢ1 に１つ設けられたデータ線ゲート
ＤＧ11と、センスアンプブロックＳＢ1 と列ブロックＣ
Ｂ2に１つ設けられたデータ線ゲートＤＧ21が共通のセ
ンスアンプデコーダＳＤ1よりブロック選択信号線ＢＳ1
、／ＢＳ1 を通じ、ブロック選択信号線ＢＳにハイの
論理信号もしくは／ＢＳにロウの論理信号が伝わること
により、副データ線対ＬＤＬ11と主データ線対ＧＤＬ11
とを電気的に接続するとともに、副データ線対ＬＤＬ12
と主データ線ＧＤＬ21とを電気的に接続する。
【００１４】こうして、ワード線ＷＬ11に接続され、ビ
ット線対ＢＬ111 のいずれかのビット線およびＢＬ121
のいずれかのビット線に接続されているメモリセルのデ
ータがそれぞれ副データ線対ＬＤＬ11、主データ線対Ｇ
ＤＬ11を通じてデータ線入出力回路ＰＷにある図示しな
い主データ線対ＧＤＬ11対応の出力回路ブロックと、副
データ線対ＬＤＬ12、主データ線対ＧＤＬ21を通じてデ
ータ線入出力回路ＰＷにある図示しない主データ線対Ｇ
ＤＬ21対応の出力回路ブロックとに出力される。
ット線対ＢＬ111 のいずれかのビット線およびＢＬ121
のいずれかのビット線に接続されているメモリセルのデ
ータがそれぞれ副データ線対ＬＤＬ11、主データ線対Ｇ
ＤＬ11を通じてデータ線入出力回路ＰＷにある図示しな
い主データ線対ＧＤＬ11対応の出力回路ブロックと、副
データ線対ＬＤＬ12、主データ線対ＧＤＬ21を通じてデ
ータ線入出力回路ＰＷにある図示しない主データ線対Ｇ
ＤＬ21対応の出力回路ブロックとに出力される。
【００１５】
【発明が解決しようとする課題】上記のように、従来の
半導体記憶装置においては、データの読み出し時に、１
つの副データ線対に接続される１つのセンスアンプ部に
対して、１本の副データ線に蓄積されている電荷を放電
するとともにこのセンスアンプ部から対をなしているも
う１本の副データ線に電荷を充電するため、副データ線
対の配線長が増加するとその配線の浮遊容量が増加し、
充放電にかかる時間が増加し、データ伝送の高速化が損
なわれる。また、その充放電に要する電力も増加する。
さらに、選択された主データ線についても同様であり、
ひいては半導体記憶装置全体の消費電力が増大するとい
う問題点があった。今後、半導体記憶装置の記憶容量が
ますます増加してくることが考えられ、その副データ線
あるいは主データ線の配線配置の最適化が大きな課題で
ある。
半導体記憶装置においては、データの読み出し時に、１
つの副データ線対に接続される１つのセンスアンプ部に
対して、１本の副データ線に蓄積されている電荷を放電
するとともにこのセンスアンプ部から対をなしているも
う１本の副データ線に電荷を充電するため、副データ線
対の配線長が増加するとその配線の浮遊容量が増加し、
充放電にかかる時間が増加し、データ伝送の高速化が損
なわれる。また、その充放電に要する電力も増加する。
さらに、選択された主データ線についても同様であり、
ひいては半導体記憶装置全体の消費電力が増大するとい
う問題点があった。今後、半導体記憶装置の記憶容量が
ますます増加してくることが考えられ、その副データ線
あるいは主データ線の配線配置の最適化が大きな課題で
ある。
【００１６】さらに、この点について詳細に説明する
と、従来では、１つの列ブロックに対応する１つのセン
スアンプブロック内の副データ線の長さは少なくともセ
ンスアンプ部の数２５６個を接続するだけの長さが必要
であった。しかしながら、記憶容量の増加に伴い、従来
の構成で単純にセンスアンプ部を倍にして接続する場
合、たとえ微細加工が進歩したとしても、副データ線の
配線長の増加は避けられず、さらに列ゲートＣＧも倍に
なり、列ゲートを構成するトランジスタのソースあるい
はドレインに存在する浮遊容量等も増加するため、デー
タ伝送の高速化が損なわれるとともに副データ線の充放
電に要する電力が増加する問題は避けられない。
と、従来では、１つの列ブロックに対応する１つのセン
スアンプブロック内の副データ線の長さは少なくともセ
ンスアンプ部の数２５６個を接続するだけの長さが必要
であった。しかしながら、記憶容量の増加に伴い、従来
の構成で単純にセンスアンプ部を倍にして接続する場
合、たとえ微細加工が進歩したとしても、副データ線の
配線長の増加は避けられず、さらに列ゲートＣＧも倍に
なり、列ゲートを構成するトランジスタのソースあるい
はドレインに存在する浮遊容量等も増加するため、デー
タ伝送の高速化が損なわれるとともに副データ線の充放
電に要する電力が増加する問題は避けられない。
【００１７】また、微細加工の進歩等によりメモリセル
が微細化されていくことが考えられるが、メモリセルの
微細化に比べ、センスアンプ部はその回路構成の複雑さ
により集積度を向上させることが困難になってくる。故
に、センスアンプ部は行方向に細長く伸びた形状を持
ち、そのため、行ブロックとそれに対応するセンスアン
プブロックの数を増加させていくと行方向の長さが増加
し、主データ線の配線長が増加するため、配線の浮遊容
量等が増加するため、データ伝送の高速化が損なわれる
とともに主データ線の充放電に要する電力が増加する。
が微細化されていくことが考えられるが、メモリセルの
微細化に比べ、センスアンプ部はその回路構成の複雑さ
により集積度を向上させることが困難になってくる。故
に、センスアンプ部は行方向に細長く伸びた形状を持
ち、そのため、行ブロックとそれに対応するセンスアン
プブロックの数を増加させていくと行方向の長さが増加
し、主データ線の配線長が増加するため、配線の浮遊容
量等が増加するため、データ伝送の高速化が損なわれる
とともに主データ線の充放電に要する電力が増加する。
【００１８】この発明は上記のような問題点を解消する
ためになされたもので、副データ線、主データ線の配線
配置の最適化により、データ伝送の高速化とデータ伝送
における消費電力の低減化を図った半導体記憶装置を得
ることを目的としている。
ためになされたもので、副データ線、主データ線の配線
配置の最適化により、データ伝送の高速化とデータ伝送
における消費電力の低減化を図った半導体記憶装置を得
ることを目的としている。
【００１９】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、複数のビット線対と、複数のワード線と、前
記ビット線のいずれかおよび前記ワード線のいずれかに
接続される複数のメモリセルと、前記ビット線対に接続
されるセンスアンプと、前記ワード線と平行に配置され
第１のスイッチを介して前記ビット線対と接続される第
１のデータ線対と、前記ビット線と平行に配置され第２
のスイッチを介して前記第１のデータ線対と接続される
と共に増幅回路に接続される第２のデータ線対を有する
ブロックを複数備え、行アドレスにより同時に選択され
る前記複数のブロックに属する複数の前記第１のデータ
線対の内、１対または複数対の第１のデータ線対が列ア
ドレスにより選択的にビット線対に接続されるようにし
たものである。
憶装置は、複数のビット線対と、複数のワード線と、前
記ビット線のいずれかおよび前記ワード線のいずれかに
接続される複数のメモリセルと、前記ビット線対に接続
されるセンスアンプと、前記ワード線と平行に配置され
第１のスイッチを介して前記ビット線対と接続される第
１のデータ線対と、前記ビット線と平行に配置され第２
のスイッチを介して前記第１のデータ線対と接続される
と共に増幅回路に接続される第２のデータ線対を有する
ブロックを複数備え、行アドレスにより同時に選択され
る前記複数のブロックに属する複数の前記第１のデータ
線対の内、１対または複数対の第１のデータ線対が列ア
ドレスにより選択的にビット線対に接続されるようにし
たものである。
【００２０】
【作用】この発明に係る半導体記憶装置は、列アドレス
により第１のデータ線が選択的にビット線対と接続され
るようにしたので、第１のデータ線の充電に要する消費
電力が低減される。
により第１のデータ線が選択的にビット線対と接続され
るようにしたので、第１のデータ線の充電に要する消費
電力が低減される。
【００２１】
実施例１．以下、この発明の一実施例を図１について説
明する。図１は、半導体記憶装置の一例としてのダイナ
ミックＲＡＭにおけるメモリセルアレイの構成図であ
る。
明する。図１は、半導体記憶装置の一例としてのダイナ
ミックＲＡＭにおけるメモリセルアレイの構成図であ
る。
【００２２】図において、ＭＣＡはメモリセルアレイ、
ＲＤ1 ないしＲＤn は行アドレス信号を受け、活性化す
ると、複数のワード線ＷＬのうち１本のワード線ＷＬに
対して行選択信号を出力する行デコーダ、ＲＢ1 ないし
ＲＢn はそれぞれ、ＲＤ1 ないしＲＤn に対応して設け
られ、ワード線ＷＬを通じて行選択信号を受ける行ブロ
ック、ＣＤ1 およびＣＤ2 は列アドレス信号を受け、そ
れぞれに設けられている複数の列選択信号線ＣＬＳのう
ちそれぞれ１本の列選択信号線に対して列選択信号を出
力する列デコーダ、ＣＢ1 およびＣＢ2 はそれぞれＣＤ
1 に、ＣＢ3 およびＣＢ4 はそれぞれＣＤ2 に対応して
設けられ、列選択線ＣＳＬを通じて列選択信号を受ける
列ブロック、ＳＤ1 ないしＳＤn はそれぞれ、ＲＤ1 な
いしＲＤn に対応して設けられ、対応する行デコーダが
活性化され、行選択信号を行ブロックに出力するとブロ
ック選択信号を出力するセンスアンプブロックデコー
ダ、ＳＢ1 ないしＳＢn はそれぞれ、ＳＤ1 ないしＳＤ
n に対応して設けられ、ブロック選択信号線ＢＳ、／Ｂ
Ｓを通じてブロック選択信号を受けるセンスアンプブロ
ックである。但し、ブロック選択信号線ＢＳ、／ＢＳ
は、図においては簡略化して１本のみ示している。
ＲＤ1 ないしＲＤn は行アドレス信号を受け、活性化す
ると、複数のワード線ＷＬのうち１本のワード線ＷＬに
対して行選択信号を出力する行デコーダ、ＲＢ1 ないし
ＲＢn はそれぞれ、ＲＤ1 ないしＲＤn に対応して設け
られ、ワード線ＷＬを通じて行選択信号を受ける行ブロ
ック、ＣＤ1 およびＣＤ2 は列アドレス信号を受け、そ
れぞれに設けられている複数の列選択信号線ＣＬＳのう
ちそれぞれ１本の列選択信号線に対して列選択信号を出
力する列デコーダ、ＣＢ1 およびＣＢ2 はそれぞれＣＤ
1 に、ＣＢ3 およびＣＢ4 はそれぞれＣＤ2 に対応して
設けられ、列選択線ＣＳＬを通じて列選択信号を受ける
列ブロック、ＳＤ1 ないしＳＤn はそれぞれ、ＲＤ1 な
いしＲＤn に対応して設けられ、対応する行デコーダが
活性化され、行選択信号を行ブロックに出力するとブロ
ック選択信号を出力するセンスアンプブロックデコー
ダ、ＳＢ1 ないしＳＢn はそれぞれ、ＳＤ1 ないしＳＤ
n に対応して設けられ、ブロック選択信号線ＢＳ、／Ｂ
Ｓを通じてブロック選択信号を受けるセンスアンプブロ
ックである。但し、ブロック選択信号線ＢＳ、／ＢＳ
は、図においては簡略化して１本のみ示している。
【００２３】行ブロックＲＢ1 ないしＲＢn には、それ
ぞれ複数のワード線ＷＬが列方向に配線されており、そ
れぞれのワード線ＷＬには複数のメモリセルＭＣが列方
向に並べて接続されている。また、複数のメモリセルＭ
Ｃのそれぞれにはビット線ＢＬ、／ＢＬのいずれか１つ
が接続されており、そのビット線ＢＬ、／ＢＬは対応す
るセンスアンプブロックに向けて対になって行方向に配
線されている。さらに、そのビット線対ＢＬは列選択線
に対応して、列方向に配設されている。
ぞれ複数のワード線ＷＬが列方向に配線されており、そ
れぞれのワード線ＷＬには複数のメモリセルＭＣが列方
向に並べて接続されている。また、複数のメモリセルＭ
Ｃのそれぞれにはビット線ＢＬ、／ＢＬのいずれか１つ
が接続されており、そのビット線ＢＬ、／ＢＬは対応す
るセンスアンプブロックに向けて対になって行方向に配
線されている。さらに、そのビット線対ＢＬは列選択線
に対応して、列方向に配設されている。
【００２４】センスアンプブロックＳＢ1 ないしＳＢn
には、対応する行ブロックの１組のビット線対ＢＬに接
続され、対応するセンスアンプデコーダＳＤから図示し
ない活性化信号を受けると、接続されたビット線対ＢＬ
と／ＢＬとの電位差を増幅するセンスアンプ回路ＳＡ
と、１組のビット線対ＢＬに接続され、対応する列デコ
ーダＣＤの列選択線ＣＳＬを通じて、列選択信号を受け
ると、このセンスアンプ回路ＳＡ接続されるビット線対
ＢＬをそれぞれ副データ線対ＬＤＬに電気的接続するス
イッチＣＧ（以下列ゲートと称する）とを有するセンス
アンプ部を列選択線に対応して、列方向に配設してい
る。但し、副データ線対ＬＤＬは、図においては簡略化
して１本のみ示している。
には、対応する行ブロックの１組のビット線対ＢＬに接
続され、対応するセンスアンプデコーダＳＤから図示し
ない活性化信号を受けると、接続されたビット線対ＢＬ
と／ＢＬとの電位差を増幅するセンスアンプ回路ＳＡ
と、１組のビット線対ＢＬに接続され、対応する列デコ
ーダＣＤの列選択線ＣＳＬを通じて、列選択信号を受け
ると、このセンスアンプ回路ＳＡ接続されるビット線対
ＢＬをそれぞれ副データ線対ＬＤＬに電気的接続するス
イッチＣＧ（以下列ゲートと称する）とを有するセンス
アンプ部を列選択線に対応して、列方向に配設してい
る。但し、副データ線対ＬＤＬは、図においては簡略化
して１本のみ示している。
【００２５】１つの列ブロックＣＢには、センスアンプ
ブロックＳＢに対応する数の副データ線対ＬＤＬと、セ
ンスアンプデコーダＳＤからブロック選択信号線ＢＳ、
／ＢＳを通じてブロック選択信号を受け、副データ線対
ＬＤＬをそれぞれ主データ線対ＧＤＬに接続するセンス
アンプブロックＳＢに対応する数のスイッチＤＧ（以下
データ線ゲートと称する）が配設されている。但し、主
データ線対ＧＤＬは、図においては簡略化して１本のみ
示している。
ブロックＳＢに対応する数の副データ線対ＬＤＬと、セ
ンスアンプデコーダＳＤからブロック選択信号線ＢＳ、
／ＢＳを通じてブロック選択信号を受け、副データ線対
ＬＤＬをそれぞれ主データ線対ＧＤＬに接続するセンス
アンプブロックＳＢに対応する数のスイッチＤＧ（以下
データ線ゲートと称する）が配設されている。但し、主
データ線対ＧＤＬは、図においては簡略化して１本のみ
示している。
【００２６】それぞれの主データ線対ＧＤＬは、プリア
ンプや書き込み回路が含まれるデータ線入出力回路ＰＷ
のそれぞれ主データ線対に対応する図示しない回路ブロ
ックにに接続されている。
ンプや書き込み回路が含まれるデータ線入出力回路ＰＷ
のそれぞれ主データ線対に対応する図示しない回路ブロ
ックにに接続されている。
【００２７】続いて、図１の動作について説明する。行
デコーダＲＤ1 が活性化され、この行デコーダＲＤ1 に
対応する行ブロックＲＢ1 にワード線ＷＬ11を通じ、行
選択信号としてハイの論理信号が与えられる。そのた
め、ワード線ＷＬ11に接続されるメモリセルＭＣが活性
化され、コンデンサとビット線ＢＬが導通状態となる。
また、一方では、行デコーダＲＤ1 に対応するセンスア
ンプデコーダＳＤ1 も行デコーダＲＤ1 に連動して活性
化され、対応するセンスアンプブロックＳＢ1 に図示し
ない信号線を通じセンスアンプ部のセンスアンプ回路を
活性化する。それにより、活性化されたセンスアンプ回
路に接続されるビット線ＢＬと／ＢＬとの電位差を増幅
する。
デコーダＲＤ1 が活性化され、この行デコーダＲＤ1 に
対応する行ブロックＲＢ1 にワード線ＷＬ11を通じ、行
選択信号としてハイの論理信号が与えられる。そのた
め、ワード線ＷＬ11に接続されるメモリセルＭＣが活性
化され、コンデンサとビット線ＢＬが導通状態となる。
また、一方では、行デコーダＲＤ1 に対応するセンスア
ンプデコーダＳＤ1 も行デコーダＲＤ1 に連動して活性
化され、対応するセンスアンプブロックＳＢ1 に図示し
ない信号線を通じセンスアンプ部のセンスアンプ回路を
活性化する。それにより、活性化されたセンスアンプ回
路に接続されるビット線ＢＬと／ＢＬとの電位差を増幅
する。
【００２８】続いて、列デコーダＣＤ1 およびＣＤ2 よ
りそれぞれ１本の列選択信号線ＣＳＬ11およびＣＳＬ31
を通じ、列選択信号としてハイの論理信号が与えられ
る。そのため、列選択信号線ＣＳＬ11およびＣＳＬ31に
接続されるセンスアンプ部のそれぞれの列ゲートＣＧが
導通する。そして、ビット線対と副データ線対が電気的
に接続される。このとき、増幅されたビット線対ＢＬ11
1 と接続されている副データ線対はＬＤＬ11、ビット線
対ＢＬ131 と接続されている副データ線対はＬＤＬ13で
あり、他の副データ線対はセンスアンプ回路が活性化し
ていない。
りそれぞれ１本の列選択信号線ＣＳＬ11およびＣＳＬ31
を通じ、列選択信号としてハイの論理信号が与えられ
る。そのため、列選択信号線ＣＳＬ11およびＣＳＬ31に
接続されるセンスアンプ部のそれぞれの列ゲートＣＧが
導通する。そして、ビット線対と副データ線対が電気的
に接続される。このとき、増幅されたビット線対ＢＬ11
1 と接続されている副データ線対はＬＤＬ11、ビット線
対ＢＬ131 と接続されている副データ線対はＬＤＬ13で
あり、他の副データ線対はセンスアンプ回路が活性化し
ていない。
【００２９】そして、さらにセンスアンプブロックＳＢ
1 と列ブロックＣＢ1 に１つ設けられたデータ線ゲート
ＤＧ11と、センスアンプブロックＳＢ1 と列ブロックＣ
Ｂ2に１つ設けられたデータ線ゲートＤＧ21と、センス
アンプブロックＳＢ1 と列ブロックＣＢ3 に１つ設けら
れたデータ線ゲートＤＧ31と、センスアンプブロックＳ
Ｂ1 と列ブロックＣＢ4 に１つ設けられたデータ線ゲー
トＤＧ41とが共通のセンスアンプデコーダＳＤ1 よりブ
ロック選択信号線ＢＳ1 、／ＢＳ1 を通じ、ブロック選
択信号線ＢＳにハイの論理信号もしくは／ＢＳにロウの
論理信号が伝わり、副データ線対ＬＤＬ11と主データ線
対ＧＤＬ11とを電気的に接続するとともに、副データ線
対ＬＤＬ12と主データ線ＧＤＬ21とを電気的に接続し、
さらに、副データ線対ＬＤＬ13と主データ線対ＧＤＬ31
とを電気的に接続するとともに、副データ線対ＬＤＬ14
と主データ線ＧＤＬ41とを電気的に接続する。しかし、
副データ線対ＬＤＬ12と主データ線ＧＤＬ21および副デ
ータ線対ＬＤＬ14と主データ線ＧＤＬ41はビット線対と
接続されていないため、データは伝達されず未使用状態
となる。
1 と列ブロックＣＢ1 に１つ設けられたデータ線ゲート
ＤＧ11と、センスアンプブロックＳＢ1 と列ブロックＣ
Ｂ2に１つ設けられたデータ線ゲートＤＧ21と、センス
アンプブロックＳＢ1 と列ブロックＣＢ3 に１つ設けら
れたデータ線ゲートＤＧ31と、センスアンプブロックＳ
Ｂ1 と列ブロックＣＢ4 に１つ設けられたデータ線ゲー
トＤＧ41とが共通のセンスアンプデコーダＳＤ1 よりブ
ロック選択信号線ＢＳ1 、／ＢＳ1 を通じ、ブロック選
択信号線ＢＳにハイの論理信号もしくは／ＢＳにロウの
論理信号が伝わり、副データ線対ＬＤＬ11と主データ線
対ＧＤＬ11とを電気的に接続するとともに、副データ線
対ＬＤＬ12と主データ線ＧＤＬ21とを電気的に接続し、
さらに、副データ線対ＬＤＬ13と主データ線対ＧＤＬ31
とを電気的に接続するとともに、副データ線対ＬＤＬ14
と主データ線ＧＤＬ41とを電気的に接続する。しかし、
副データ線対ＬＤＬ12と主データ線ＧＤＬ21および副デ
ータ線対ＬＤＬ14と主データ線ＧＤＬ41はビット線対と
接続されていないため、データは伝達されず未使用状態
となる。
【００３０】こうして、ワード線ＷＬ11に接続され、ビ
ット線対ＢＬ111 のいずれかのビット線およびＢＬ131
のいずれかのビット線に接続されているメモリセルのデ
ータがそれぞれ副データ線対ＬＤＬ11、主データ線対Ｇ
ＤＬ11を通じてデータ線入出力回路ＰＷにある図示しな
い主データ線対ＧＤＬ11対応の出力回路ブロックと、副
データ線対ＬＤＬ13、主データ線対ＧＤＬ31を通じてデ
ータ線入出力回路ＰＷにある図示しない主データ線対Ｇ
ＤＬ21対応の出力回路ブロックとに出力される。
ット線対ＢＬ111 のいずれかのビット線およびＢＬ131
のいずれかのビット線に接続されているメモリセルのデ
ータがそれぞれ副データ線対ＬＤＬ11、主データ線対Ｇ
ＤＬ11を通じてデータ線入出力回路ＰＷにある図示しな
い主データ線対ＧＤＬ11対応の出力回路ブロックと、副
データ線対ＬＤＬ13、主データ線対ＧＤＬ31を通じてデ
ータ線入出力回路ＰＷにある図示しない主データ線対Ｇ
ＤＬ21対応の出力回路ブロックとに出力される。
【００３１】このように列デコーダ１つについて複数の
列ブロックを設け、各列ブロックと各センスアンプブロ
ックの交差領域毎に副データ線対とその副データ線対と
主データ線対とを電気的に接続するデータ線ゲートを設
けたので、列デコーダにより、列選択信号を受けない列
ブロックの副データ線対にはデータを読み出すための充
放電に要する電力が発生せず、低消費電力化が図れると
ともに、記憶容量の増大に伴う副データ線対の配線長の
増加を抑制できるため、浮遊容量の増加を抑えられ、デ
ータ伝送の高速性が損なわれないものが得られる。
列ブロックを設け、各列ブロックと各センスアンプブロ
ックの交差領域毎に副データ線対とその副データ線対と
主データ線対とを電気的に接続するデータ線ゲートを設
けたので、列デコーダにより、列選択信号を受けない列
ブロックの副データ線対にはデータを読み出すための充
放電に要する電力が発生せず、低消費電力化が図れると
ともに、記憶容量の増大に伴う副データ線対の配線長の
増加を抑制できるため、浮遊容量の増加を抑えられ、デ
ータ伝送の高速性が損なわれないものが得られる。
【００３２】実施例２．図２は、実施例１のセンスアン
プブロックＳＢを左右の行ブロックＲＢに対して共有化
し、行ブロックＲＢのメモリセルを左右のセンスアンプ
ブロックＳＢに対して交互配置したものである。
プブロックＳＢを左右の行ブロックＲＢに対して共有化
し、行ブロックＲＢのメモリセルを左右のセンスアンプ
ブロックＳＢに対して交互配置したものである。
【００３３】つまり、図３に示すように、センスアンプ
ブロックＳＢ2 内部のセンスアンプ部ＳＡ2xj 、ＳＡ2x
j+1 ・・・から左右の行ブロックＲＢ1 とＲＢ2 に対し
てビット線対が行方向に配線されている。但し、センス
アンプブロックＳＢ1 の左側およびセンスアンプブロッ
クＳＢn+1 の右側についてはビット線対が接続されてお
らず、ビット線接続ノードを開放状態にしてもかまわな
いが、基準電位線ＶBLに接続して1/2ＶCC にしておくの
がノイズ対策上好ましい。もちろん、そのとき、センス
アンプ部には図示しない左右のビット線対の接続を切り
替えるスイッチがあり、ビット線対が接続されていない
スイッチは常にオフ状態になるようにしてある。
ブロックＳＢ2 内部のセンスアンプ部ＳＡ2xj 、ＳＡ2x
j+1 ・・・から左右の行ブロックＲＢ1 とＲＢ2 に対し
てビット線対が行方向に配線されている。但し、センス
アンプブロックＳＢ1 の左側およびセンスアンプブロッ
クＳＢn+1 の右側についてはビット線対が接続されてお
らず、ビット線接続ノードを開放状態にしてもかまわな
いが、基準電位線ＶBLに接続して1/2ＶCC にしておくの
がノイズ対策上好ましい。もちろん、そのとき、センス
アンプ部には図示しない左右のビット線対の接続を切り
替えるスイッチがあり、ビット線対が接続されていない
スイッチは常にオフ状態になるようにしてある。
【００３４】そして、行ブロックＲＢ1 に示されるよう
に左右のセンスアンプブロックに接続されるメモリセル
が列方向に交互配置されている。
に左右のセンスアンプブロックに接続されるメモリセル
が列方向に交互配置されている。
【００３５】ここで、行ブロックＲＢとセンスアンプブ
ロックＳＢの対応関係を説明する。例えば、行デコーダ
ＲＤ1 が活性化されると、それに対応するセンスアンプ
デコーダＳＤ1 とＳＤ2 が活性化され、そのセンスアン
プデコーダＳＤ1 とＳＤ2 に対応するセンスアンプブロ
ックＳＢ1 とＳＢ2 にそれぞれ活性化信号を出力し、各
センスアンプ部のセンスアンプ回路を活性化する。
ロックＳＢの対応関係を説明する。例えば、行デコーダ
ＲＤ1 が活性化されると、それに対応するセンスアンプ
デコーダＳＤ1 とＳＤ2 が活性化され、そのセンスアン
プデコーダＳＤ1 とＳＤ2 に対応するセンスアンプブロ
ックＳＢ1 とＳＢ2 にそれぞれ活性化信号を出力し、各
センスアンプ部のセンスアンプ回路を活性化する。
【００３６】さらに、図４のセンスアンプ部の詳細図を
用いてもう少し詳しく述べると、図において、ＢＬ1R、
ＢＬ1R、ＢＬ2R、ＢＬ2R、…は右側のメモリセルブロッ
クに属するビット線、ＢＬ1L、ＢＬ1L、ＢＬ2L、ＢＬ2
L、…は左側のメモリセルブロックに属するビット線、
トランジスタＱ1 およびＱ2 によって構成されるＮＳＡ
はｎチャネルセンスアンプ回路、トランジスタＱ3 およ
びＱ4 によって構成されるＰＳＡはｐチャネルセンスア
ンプ回路、トランジスタＱ5 およびＱ6 は各々ｎチャネ
ルセンスアンプ駆動トランジスタおよびｐチャネルセン
スアンプ駆動トランジスタ、トランジスタＱ7 およびＱ
8 は右側ビット線分離トランジスタ、トランジスタＱ9
およびＱ10は左側ビット線分離トランジスタ、トランジ
スタＱ11およびＱ12によって構成されるＣＧは列ゲー
ト、トランジスタＱ13によって構成されるＥＱはビット
線イコライザ、トランジスタＱ14およびＱ15によって構
成されるＨＤはビット線電位保持回路、ＬＤＬおよび／
ＬＤＬは副データ線、ＳＮn およびＳＮp は各々ｎチャ
ネルおよびｐチャネルセンスアンプの共通ソース線、Ｓ
Ｔn およびＳＴp は各々ｎチャネルおよびｐチャネルセ
ンスアンプ駆動信号配線、ＢＬＥＱはビット線イコライ
ズ信号配線、ＶBLはビット線保持電位配線、ＢＬＩR お
よびＢＬＩL は各々右側および左側ビット線分離信号配
線であり、ＢＬＩR はトランジスタＱ7 およびＱ8 のゲ
ート、ＢＬＩL はトランジスタＱ9 およびＱ10のゲート
に接続されており、このセンスアンプ部をＳＢ1 に配設
するときは、ＢＬＩLは接地され、トランジスタＱ9 お
よびＱ10を常時非導通状態にし、ＳＢn+1 に配設すると
きは、ＢＬＩRは接地され、トランジスタＱ7 およびＱ8
常時非導通状態にする。ＣＳＬ1 およびＣＳＬ2 は列
選択線、Ｖss1 およびＶss2は接地電位配線、Ｖcc1 お
よびＶcc2 は電源電位配線である。
用いてもう少し詳しく述べると、図において、ＢＬ1R、
ＢＬ1R、ＢＬ2R、ＢＬ2R、…は右側のメモリセルブロッ
クに属するビット線、ＢＬ1L、ＢＬ1L、ＢＬ2L、ＢＬ2
L、…は左側のメモリセルブロックに属するビット線、
トランジスタＱ1 およびＱ2 によって構成されるＮＳＡ
はｎチャネルセンスアンプ回路、トランジスタＱ3 およ
びＱ4 によって構成されるＰＳＡはｐチャネルセンスア
ンプ回路、トランジスタＱ5 およびＱ6 は各々ｎチャネ
ルセンスアンプ駆動トランジスタおよびｐチャネルセン
スアンプ駆動トランジスタ、トランジスタＱ7 およびＱ
8 は右側ビット線分離トランジスタ、トランジスタＱ9
およびＱ10は左側ビット線分離トランジスタ、トランジ
スタＱ11およびＱ12によって構成されるＣＧは列ゲー
ト、トランジスタＱ13によって構成されるＥＱはビット
線イコライザ、トランジスタＱ14およびＱ15によって構
成されるＨＤはビット線電位保持回路、ＬＤＬおよび／
ＬＤＬは副データ線、ＳＮn およびＳＮp は各々ｎチャ
ネルおよびｐチャネルセンスアンプの共通ソース線、Ｓ
Ｔn およびＳＴp は各々ｎチャネルおよびｐチャネルセ
ンスアンプ駆動信号配線、ＢＬＥＱはビット線イコライ
ズ信号配線、ＶBLはビット線保持電位配線、ＢＬＩR お
よびＢＬＩL は各々右側および左側ビット線分離信号配
線であり、ＢＬＩR はトランジスタＱ7 およびＱ8 のゲ
ート、ＢＬＩL はトランジスタＱ9 およびＱ10のゲート
に接続されており、このセンスアンプ部をＳＢ1 に配設
するときは、ＢＬＩLは接地され、トランジスタＱ9 お
よびＱ10を常時非導通状態にし、ＳＢn+1 に配設すると
きは、ＢＬＩRは接地され、トランジスタＱ7 およびＱ8
常時非導通状態にする。ＣＳＬ1 およびＣＳＬ2 は列
選択線、Ｖss1 およびＶss2は接地電位配線、Ｖcc1 お
よびＶcc2 は電源電位配線である。
【００３７】つまり、センスアンプデコーダＳＤからセ
ンスアンプ部に対して、センスアンプ回路の活性化信号
として、ＳＴn およびＳＴp を受け、その信号を受ける
と、ＢＬＩR およびＢＬＩL で活性化されている行デコ
ーダに対応する行ブロックの方向に切り替える。例え
ば、行デコーダＲＤ1 が活性化しているとすると、セン
スアンプデコーダＳＤ1 とＳＤ2 が活性化され、ＳＤ1
とＳＤ2 から出力される活性化信号をそれぞれ対応する
センスアンプブロックのセンスアンプ回路に対し、ＳＴ
n とＳＴp を通じセンスアンプ駆動信号を出力するとと
もに、センスアンプブロックＳＢ1 に対してはＢＬＩR
を通じ、切り替信号を出力することにより、行ブロック
ＲＢ1 のビット線とセンスアンプ部とを接続し、また、
センスアンプブロックＳＢ2 に対してはＢＬＩL を通
じ、切り替信号を出力することにより、行ブロックＲＢ
1 のビット線とセンスアンプ部とを接続する。さらに、
センスアンプ回路が活性化しないときは、ＢＬＩR およ
びＢＬＩL は共に非活性化され、代わって、ＢＬＥＱが
活性化され、ビット線対を基準電位線ＶBLに接続して1/
2ＶCC に固定しておく動作を行う。
ンスアンプ部に対して、センスアンプ回路の活性化信号
として、ＳＴn およびＳＴp を受け、その信号を受ける
と、ＢＬＩR およびＢＬＩL で活性化されている行デコ
ーダに対応する行ブロックの方向に切り替える。例え
ば、行デコーダＲＤ1 が活性化しているとすると、セン
スアンプデコーダＳＤ1 とＳＤ2 が活性化され、ＳＤ1
とＳＤ2 から出力される活性化信号をそれぞれ対応する
センスアンプブロックのセンスアンプ回路に対し、ＳＴ
n とＳＴp を通じセンスアンプ駆動信号を出力するとと
もに、センスアンプブロックＳＢ1 に対してはＢＬＩR
を通じ、切り替信号を出力することにより、行ブロック
ＲＢ1 のビット線とセンスアンプ部とを接続し、また、
センスアンプブロックＳＢ2 に対してはＢＬＩL を通
じ、切り替信号を出力することにより、行ブロックＲＢ
1 のビット線とセンスアンプ部とを接続する。さらに、
センスアンプ回路が活性化しないときは、ＢＬＩR およ
びＢＬＩL は共に非活性化され、代わって、ＢＬＥＱが
活性化され、ビット線対を基準電位線ＶBLに接続して1/
2ＶCC に固定しておく動作を行う。
【００３８】さらに、この実施例のメモリセルアレイ内
のデータ線の配置について、説明する。
のデータ線の配置について、説明する。
【００３９】図５はメモリセルアレイ内のデータ線の配
置を示す図であって、特に、列ブロックＣＢ1 内の配置
を示している。図において、ＬＤＬ11、ＬＤＬ21、・・
・は副データ線、ＧＤＬ11、ＧＤＬ12、・・・は主デー
タ線、ＤＧ11、ＤＧ21、・・・はデータ線ゲート、ＬＤ
Ｅ11a 、ＬＤＥ11b 、・・・は副データ線イコライザ、
ＣＤ1 は列デコーダ、ＰＷ11、ＰＷ12、・・・はプリア
ンプおよび書き込み回路を含むデータ線入出力回路であ
る。副データ線および主データ線は対をなしているが、
図では簡略化して１本のみ示している。また、主データ
線ＧＤＬ11、ＧＤＬ12、・・・はワード線シャント領域
ＷＳＲに配置されている。１本の副データ線はメモリセ
ルが配置される領域４個分の長さとワード線シャント領
域ＷＳＲ約４個分の長さであり。従って、列ブロックの
繰り返しを考慮すると、副データ線はワード線シャント
領域５個と交点を持つ。図に示すように、これらの交点
の内、１個にデータ線ゲートが配置され、他の２個の交
点に副データ線イコライザが配置されている。１本の副
データ線に複数の副データ線イコライザを接続すること
により、副データ線のイコライズを高速に行うことがで
きる。
置を示す図であって、特に、列ブロックＣＢ1 内の配置
を示している。図において、ＬＤＬ11、ＬＤＬ21、・・
・は副データ線、ＧＤＬ11、ＧＤＬ12、・・・は主デー
タ線、ＤＧ11、ＤＧ21、・・・はデータ線ゲート、ＬＤ
Ｅ11a 、ＬＤＥ11b 、・・・は副データ線イコライザ、
ＣＤ1 は列デコーダ、ＰＷ11、ＰＷ12、・・・はプリア
ンプおよび書き込み回路を含むデータ線入出力回路であ
る。副データ線および主データ線は対をなしているが、
図では簡略化して１本のみ示している。また、主データ
線ＧＤＬ11、ＧＤＬ12、・・・はワード線シャント領域
ＷＳＲに配置されている。１本の副データ線はメモリセ
ルが配置される領域４個分の長さとワード線シャント領
域ＷＳＲ約４個分の長さであり。従って、列ブロックの
繰り返しを考慮すると、副データ線はワード線シャント
領域５個と交点を持つ。図に示すように、これらの交点
の内、１個にデータ線ゲートが配置され、他の２個の交
点に副データ線イコライザが配置されている。１本の副
データ線に複数の副データ線イコライザを接続すること
により、副データ線のイコライズを高速に行うことがで
きる。
【００４０】図６は図５を部分的に詳細にしたものであ
り、データ線ゲートＤＧの構成とその配置、および副デ
ータ線イコライザＬＤＥの配置を示すものである。図に
おいてトランジスタＱ16〜Ｑ19はＣＭＯＳ型のデータ線
ゲートを構成するトランジスタ、ＬＤＬおよび／ＬＤＬ
は副データ線、ＧＤＬおよび／ＧＤＬは主データ線、Ｂ
Ｓおよび／ＢＳはブロック選択信号配線である。
り、データ線ゲートＤＧの構成とその配置、および副デ
ータ線イコライザＬＤＥの配置を示すものである。図に
おいてトランジスタＱ16〜Ｑ19はＣＭＯＳ型のデータ線
ゲートを構成するトランジスタ、ＬＤＬおよび／ＬＤＬ
は副データ線、ＧＤＬおよび／ＧＤＬは主データ線、Ｂ
Ｓおよび／ＢＳはブロック選択信号配線である。
【００４１】図７は副データ線イコライザＬＤＥの構成
図である。図においてＱ20はビット線イコライズ信号Ｂ
ＬＥＱに応答して副データ線対をイコライズするトラン
ジスタ、Ｑ21は副データ線イコライズ信号／ＬＤＥＱに
応答して副データ線をイコライズするトランジスタ、Ｑ
22およびＱ23は副データ線電位保持トランジスタであ
る。副データ線イコライザ部分には、上記トランジスタ
の他に、ｎチャネルおよびｐチャネルセンスアンプ共通
ソースの電位ＳＮn およびＳＮp をイコライズし、電位
保持するためのトランジスタＱ24〜Ｑ26も配置されてい
る。図６、図７に示すように、副データ線イコライザＬ
ＤＥを通じ、副データ線はビット線イコライズ信号ＢＬ
ＥＱにより制御されるトランジスタと副データ線イコラ
イズ信号／ＬＤＥＱにより制御されるトランジスタとに
よりイコライズされる。ビット線イコライズ信号は行ア
ドレスによってセンスアンプブロックが選択されると非
活性化される。一方、副データ線イコライズ信号は列ア
ドレス信号に応答して動作する。列選択線も同様に列ア
ドレス信号に応答して動作するため、副データ線イコラ
イズ信号と列選択線とを共にメモリアレイに対して同じ
方向（この場合右側）から同じ配線層（この場合第２金
属配線）によって供給することにより、副データ線イコ
ライズ信号と列選択線とのタイミングの整合をとること
が容易になる。
図である。図においてＱ20はビット線イコライズ信号Ｂ
ＬＥＱに応答して副データ線対をイコライズするトラン
ジスタ、Ｑ21は副データ線イコライズ信号／ＬＤＥＱに
応答して副データ線をイコライズするトランジスタ、Ｑ
22およびＱ23は副データ線電位保持トランジスタであ
る。副データ線イコライザ部分には、上記トランジスタ
の他に、ｎチャネルおよびｐチャネルセンスアンプ共通
ソースの電位ＳＮn およびＳＮp をイコライズし、電位
保持するためのトランジスタＱ24〜Ｑ26も配置されてい
る。図６、図７に示すように、副データ線イコライザＬ
ＤＥを通じ、副データ線はビット線イコライズ信号ＢＬ
ＥＱにより制御されるトランジスタと副データ線イコラ
イズ信号／ＬＤＥＱにより制御されるトランジスタとに
よりイコライズされる。ビット線イコライズ信号は行ア
ドレスによってセンスアンプブロックが選択されると非
活性化される。一方、副データ線イコライズ信号は列ア
ドレス信号に応答して動作する。列選択線も同様に列ア
ドレス信号に応答して動作するため、副データ線イコラ
イズ信号と列選択線とを共にメモリアレイに対して同じ
方向（この場合右側）から同じ配線層（この場合第２金
属配線）によって供給することにより、副データ線イコ
ライズ信号と列選択線とのタイミングの整合をとること
が容易になる。
【００４２】図８はデータ線入出力回路ＰＷ、副データ
線イコライズ信号／ＬＤＥＱ発生器および主データ線イ
コライザＧＤＥと主データ線イコライズ信号／ＧＤＥＱ
発生器の詳細な構成図である。図に示すようにデータ線
入出力回路部分おいては、主データ線対１つに対して、
それぞれ１対のプリアンプＰＡと書き込みドライバＷＤ
が設けられている。さらに、主データ線対１つに対し
て、それぞれ１つの主データ線イコライザＧＤＥが設け
られており、主データ線イコライズ信号／ＧＤＥＱに基
づき、使用していない列ブロックの主データ線対ＧＤＬ
を電源電位Ｖccにプリチャージする。
線イコライズ信号／ＬＤＥＱ発生器および主データ線イ
コライザＧＤＥと主データ線イコライズ信号／ＧＤＥＱ
発生器の詳細な構成図である。図に示すようにデータ線
入出力回路部分おいては、主データ線対１つに対して、
それぞれ１対のプリアンプＰＡと書き込みドライバＷＤ
が設けられている。さらに、主データ線対１つに対し
て、それぞれ１つの主データ線イコライザＧＤＥが設け
られており、主データ線イコライズ信号／ＧＤＥＱに基
づき、使用していない列ブロックの主データ線対ＧＤＬ
を電源電位Ｖccにプリチャージする。
【００４３】ここで、主データ線イコライザＧＤＥの回
路構成について述べると、Ｑ27およびＱ28は主データ線
ＧＤＬおよび／ＧＤＬをイコライズするトランジスタ、
Ｑ29およびＱ30は主データ線ＧＤＬおよび／ＧＤＬを電
源電位Ｖccにプリチャージするトランジスタである。
路構成について述べると、Ｑ27およびＱ28は主データ線
ＧＤＬおよび／ＧＤＬをイコライズするトランジスタ、
Ｑ29およびＱ30は主データ線ＧＤＬおよび／ＧＤＬを電
源電位Ｖccにプリチャージするトランジスタである。
【００４４】また、副データ線イコライズ信号／ＬＤＥ
Ｑは、／ＬＤＥＱ発生器より出力され、同じ列ブロック
にある列選択信号線ＣＳＬが活性化されていないとき、
その列ブロックにはデータの授受が行われないため、使
用していない列ブロックの副データ線対をイコライズす
るため、各副データ線対に設けられた副データイコライ
ザＬＤＥに対し、イコライズ信号／ＬＤＥＱを発生す
る。そして、／ＬＤＥＱ発生器は、列アドレスが変化し
たことを検知するＡＴＤ回路の検知信号と、列アドレス
入力とを受けるイコライズイネーブル回路に制御される
ことにより、その列ブロックが使用状態であるか否かを
判断する。さらに、副データ線イコライズ信号／ＬＤＥ
Ｑはワードシャント領域ＷＳＲ毎に１本の副データ線イ
コライズ信号線を通じ、対応する列ブロックの各副デー
タ線イコライザＬＤＥに入力されている。
Ｑは、／ＬＤＥＱ発生器より出力され、同じ列ブロック
にある列選択信号線ＣＳＬが活性化されていないとき、
その列ブロックにはデータの授受が行われないため、使
用していない列ブロックの副データ線対をイコライズす
るため、各副データ線対に設けられた副データイコライ
ザＬＤＥに対し、イコライズ信号／ＬＤＥＱを発生す
る。そして、／ＬＤＥＱ発生器は、列アドレスが変化し
たことを検知するＡＴＤ回路の検知信号と、列アドレス
入力とを受けるイコライズイネーブル回路に制御される
ことにより、その列ブロックが使用状態であるか否かを
判断する。さらに、副データ線イコライズ信号／ＬＤＥ
Ｑはワードシャント領域ＷＳＲ毎に１本の副データ線イ
コライズ信号線を通じ、対応する列ブロックの各副デー
タ線イコライザＬＤＥに入力されている。
【００４５】一方、主データ線イコライズ信号／ＧＤＥ
Ｑは／ＧＤＥＱ発生器より出力され、同じ列ブロックに
ある列選択信号線ＣＳＬが活性化されていないとき、そ
の列ブロックにはデータの授受が行われないため、その
列ブロックにある主データ線対に対して、イコライズ信
号／ＧＤＥＱを発生する。そして、／ＧＤＥＱ発生器
は、列アドレスが変化したことを検知するＡＴＤ回路の
検知信号と、列アドレス入力とを受けるイコライズイネ
ーブル回路に制御されることにより、その列ブロックが
使用状態であるか否かを判断する。さらに、主データ線
イコライズ信号／ＧＤＥＱは主データ線対毎に１本の主
データ線イコライズ信号線を通じ、各主データ線イコラ
イザＧＤＥに入力されている。
Ｑは／ＧＤＥＱ発生器より出力され、同じ列ブロックに
ある列選択信号線ＣＳＬが活性化されていないとき、そ
の列ブロックにはデータの授受が行われないため、その
列ブロックにある主データ線対に対して、イコライズ信
号／ＧＤＥＱを発生する。そして、／ＧＤＥＱ発生器
は、列アドレスが変化したことを検知するＡＴＤ回路の
検知信号と、列アドレス入力とを受けるイコライズイネ
ーブル回路に制御されることにより、その列ブロックが
使用状態であるか否かを判断する。さらに、主データ線
イコライズ信号／ＧＤＥＱは主データ線対毎に１本の主
データ線イコライズ信号線を通じ、各主データ線イコラ
イザＧＤＥに入力されている。
【００４６】図９〜図１１は一つのメモリセルアレイか
ら同時に複数のビットを選択する場合の選択位置を示す
図である。図において、ＲＢ1 、ＲＢ2 、・・・は行ブ
ロック、ＳＢ1 、ＳＢ2 、・・・はセンスアンプブロッ
ク、ＣＳＬ1jおよびＣＳＬ3jは同時に選択される列選択
線である。
ら同時に複数のビットを選択する場合の選択位置を示す
図である。図において、ＲＢ1 、ＲＢ2 、・・・は行ブ
ロック、ＳＢ1 、ＳＢ2 、・・・はセンスアンプブロッ
ク、ＣＳＬ1jおよびＣＳＬ3jは同時に選択される列選択
線である。
【００４７】図９は一つのメモリセルアレイから２ビッ
ト同時に選択する場合の選択位置を示しており、同時に
選択される行ブロックＲＢ1 およびＲＢ9 に対応するセ
ンスアンプブロックＳＢ1 、ＳＢ2 、ＳＢ9 およびＳＢ
10と、同時に選択される列選択線ＣＳＬ1jおよびＣＳＬ
3jとの交点の内、異なる行ブロックと異なる列選択線の
交点（例えば、センスアンプブロックＳＢ1 と列選択線
ＣＳＬ1jとの交点およびセンスアンプブロックＳＢ9 と
列選択線ＣＳＬ3jとの交点）から各々１ビットずつ選択
される。こうすることにより、１本のワード線または列
選択線の不良によって、複数のビットが不良になること
がなく、半導体記憶装置の記憶データの信頼性が向上す
る。
ト同時に選択する場合の選択位置を示しており、同時に
選択される行ブロックＲＢ1 およびＲＢ9 に対応するセ
ンスアンプブロックＳＢ1 、ＳＢ2 、ＳＢ9 およびＳＢ
10と、同時に選択される列選択線ＣＳＬ1jおよびＣＳＬ
3jとの交点の内、異なる行ブロックと異なる列選択線の
交点（例えば、センスアンプブロックＳＢ1 と列選択線
ＣＳＬ1jとの交点およびセンスアンプブロックＳＢ9 と
列選択線ＣＳＬ3jとの交点）から各々１ビットずつ選択
される。こうすることにより、１本のワード線または列
選択線の不良によって、複数のビットが不良になること
がなく、半導体記憶装置の記憶データの信頼性が向上す
る。
【００４８】図１０は一つのメモリセルアレイから４ビ
ット同時に選択する場合の選択位置を示しており、セン
スアンプブロックＳＢ1 と列選択線ＣＳＬ1jおよびＣＳ
Ｌ3jとの交点およびセンスアンプブロックＳＢ9 と列選
択線ＣＳＬ1jおよびＣＳＬ3jとの交点から各々１ビット
ずつ選択される。
ット同時に選択する場合の選択位置を示しており、セン
スアンプブロックＳＢ1 と列選択線ＣＳＬ1jおよびＣＳ
Ｌ3jとの交点およびセンスアンプブロックＳＢ9 と列選
択線ＣＳＬ1jおよびＣＳＬ3jとの交点から各々１ビット
ずつ選択される。
【００４９】図１１は一つのメモリセルアレイから８ビ
ット同時に選択する場合の選択位置を示しており、セン
スアンプブロックＳＢ1 と列選択線ＣＳＬ1jおよびＣＳ
Ｌ3jとの交点、センスアンプブロックＳＢ2 と列選択線
ＣＳＬ1jおよびＣＳＬ3jとの交点、センスアンプブロッ
クＳＢ9 と列選択線ＣＳＬ1jおよびＣＳＬ3jとの交点、
センスアンプブロックＳＢ10と列選択線ＣＳＬ1jおよび
ＣＳＬ3jとの交点から各々１ビットずつ選択される。
ット同時に選択する場合の選択位置を示しており、セン
スアンプブロックＳＢ1 と列選択線ＣＳＬ1jおよびＣＳ
Ｌ3jとの交点、センスアンプブロックＳＢ2 と列選択線
ＣＳＬ1jおよびＣＳＬ3jとの交点、センスアンプブロッ
クＳＢ9 と列選択線ＣＳＬ1jおよびＣＳＬ3jとの交点、
センスアンプブロックＳＢ10と列選択線ＣＳＬ1jおよび
ＣＳＬ3jとの交点から各々１ビットずつ選択される。
【００５０】図１２はセンスアンプブロック部分の回路
構成とパターンレイアウトを示す図である。図において
縦方向に伸びる幅広のハッチング付の配線は第１金属配
線により形成され、横方向に伸びる幅広のハッチング付
の配線は第２金属配線によって形成されている。ポリシ
リコンまたはポリサイド（ポリシリコンと金属シリサイ
ドとの二重層）による配線は実線によって示している。
すなわち、ＷＬR1P 、ＷＬR2P 、…はポリサイドによる
ワード線であり、ＷＬR1A 、ＷＬR2A 、…は第１金属配
線によるワード線である。ポリサイドによるワード線と
対応する第１金属配線によるワード線はワード線シャン
ト領域ＷＳＲにおいて接続されている。図においては、
横に並行して配線されているが、少なくとも接続点では
階層の上下を重ね、図示しない絶縁層に設けたコンタク
トホールを介して、第１金属配線をポリサイドに接続す
る。
構成とパターンレイアウトを示す図である。図において
縦方向に伸びる幅広のハッチング付の配線は第１金属配
線により形成され、横方向に伸びる幅広のハッチング付
の配線は第２金属配線によって形成されている。ポリシ
リコンまたはポリサイド（ポリシリコンと金属シリサイ
ドとの二重層）による配線は実線によって示している。
すなわち、ＷＬR1P 、ＷＬR2P 、…はポリサイドによる
ワード線であり、ＷＬR1A 、ＷＬR2A 、…は第１金属配
線によるワード線である。ポリサイドによるワード線と
対応する第１金属配線によるワード線はワード線シャン
ト領域ＷＳＲにおいて接続されている。図においては、
横に並行して配線されているが、少なくとも接続点では
階層の上下を重ね、図示しない絶縁層に設けたコンタク
トホールを介して、第１金属配線をポリサイドに接続す
る。
【００５１】ビット線イコライズ信号ＢＬＥＱ、右側お
よび左側のビット線分離信号ＢＬＩR およびＢＬＩL 、
ｎチャネルおよびｐチャネルセンスアンプ駆動信号ＳＴ
n およびＳＴp は、各々ポリサイドと第１金属配線の両
方によって配線されている。ワード線はワード線シャン
ト領域のみでポリサイドと第１金属配線が接続されてい
るのに対し、上記のビット線イコライズ信号ＢＬＥＱ、
右側および左側のビット線分離信号ＢＬＩR およびＢＬ
ＩL 、ｎチャネルおよびｐチャネルセンスアンプ駆動信
号ＳＴn およびＳＴp の場合は、ワード線シャント領域
に加えて、センスアンプ２個ごとにポリサイドと第１金
属配線が接続されている。この場合もワード線と同様、
少なくとも接続点では階層の上下を重ね、図示しない絶
縁層に設けたコンタクトホールを介して、第１金属配線
をポリサイドに接続する。これらの配線の容量はワード
線の容量に比べて大きいため、これらの配線のポリサイ
ドと第１金属配線との接続をワード線シャント領域のみ
で行った場合には、これらの配線のワード線シャント領
域間のポリサイドによる配線遅延がワード線の場合に比
べて大きくなり、この結果、半導体記憶装置の動作を遅
延させることがあるが、図に示すようにセンスアンプ数
個ごと（ここでは２個ごと）に接続することにより、配
線遅延を大幅に減少させることができる。
よび左側のビット線分離信号ＢＬＩR およびＢＬＩL 、
ｎチャネルおよびｐチャネルセンスアンプ駆動信号ＳＴ
n およびＳＴp は、各々ポリサイドと第１金属配線の両
方によって配線されている。ワード線はワード線シャン
ト領域のみでポリサイドと第１金属配線が接続されてい
るのに対し、上記のビット線イコライズ信号ＢＬＥＱ、
右側および左側のビット線分離信号ＢＬＩR およびＢＬ
ＩL 、ｎチャネルおよびｐチャネルセンスアンプ駆動信
号ＳＴn およびＳＴp の場合は、ワード線シャント領域
に加えて、センスアンプ２個ごとにポリサイドと第１金
属配線が接続されている。この場合もワード線と同様、
少なくとも接続点では階層の上下を重ね、図示しない絶
縁層に設けたコンタクトホールを介して、第１金属配線
をポリサイドに接続する。これらの配線の容量はワード
線の容量に比べて大きいため、これらの配線のポリサイ
ドと第１金属配線との接続をワード線シャント領域のみ
で行った場合には、これらの配線のワード線シャント領
域間のポリサイドによる配線遅延がワード線の場合に比
べて大きくなり、この結果、半導体記憶装置の動作を遅
延させることがあるが、図に示すようにセンスアンプ数
個ごと（ここでは２個ごと）に接続することにより、配
線遅延を大幅に減少させることができる。
【００５２】また、図において、副データ線ＬＤＬおよ
び／ＬＤＬ、接地電位配線Ｖss1 および電源電位配線Ｖ
cc1 は第１金属配線により形成され、列選択線ＣＳＬ、
主データ線ＧＤＬ、／ＧＤＬ、副データ線イコライズ信
号／ＬＤＥＱ、接地電位配線Ｖss2 および電源電位配線
Ｖcc2 は第２金属配線により形成されている。
び／ＬＤＬ、接地電位配線Ｖss1 および電源電位配線Ｖ
cc1 は第１金属配線により形成され、列選択線ＣＳＬ、
主データ線ＧＤＬ、／ＧＤＬ、副データ線イコライズ信
号／ＬＤＥＱ、接地電位配線Ｖss2 および電源電位配線
Ｖcc2 は第２金属配線により形成されている。
【００５３】また、接地電位および電源電位は第１およ
び第２金属配線によって格子状に配線されている。ま
た、第２金属配線によって形成される列選択線ＣＳＬは
ビット線２対に１本の割合で配置されており、接地電位
配線または電源電位配線はビット線４対に１本の割合で
配置されている。従って、第２金属配線（列選択線また
は接地電位配線または電源電位配線）に関して、メモリ
セルが配置される領域では、ビット線が４対配置される
領域内に３本の第２金属配線が配置されている。図に示
すように、列選択線間に接地電位配線または電源電位配
線が配置されていない箇所に接地電位配線または電源電
位配線を配置してビット線４対の領域に４本の第２金属
配線を配置することが可能であるが、上記のように第２
金属配線の配線ピッチを大きくすることにより、半導体
装置の製造工程における異物による歩留の低下が防止で
きる。
び第２金属配線によって格子状に配線されている。ま
た、第２金属配線によって形成される列選択線ＣＳＬは
ビット線２対に１本の割合で配置されており、接地電位
配線または電源電位配線はビット線４対に１本の割合で
配置されている。従って、第２金属配線（列選択線また
は接地電位配線または電源電位配線）に関して、メモリ
セルが配置される領域では、ビット線が４対配置される
領域内に３本の第２金属配線が配置されている。図に示
すように、列選択線間に接地電位配線または電源電位配
線が配置されていない箇所に接地電位配線または電源電
位配線を配置してビット線４対の領域に４本の第２金属
配線を配置することが可能であるが、上記のように第２
金属配線の配線ピッチを大きくすることにより、半導体
装置の製造工程における異物による歩留の低下が防止で
きる。
【００５４】図１３は図２のメモリセルアレイを含むダ
イナミックＲＡＭのブロック図である。図において、１
はダイナミックＲＡＭチップ、ＭＣＡはメモリセルアレ
イ、ＲＤは行デコーダとセンスアンプデコーダをまとめ
て示し、ＣＤは列デコーダ、ＰＷはデータ線入出力回
路、ＣＢは制御信号バッファ、ＲＡＢは行アドレスバッ
ファ、ＣＡＢは列アドレスバッファ、ＤＩＢはデータ入
力バッファ、ＤＯＢはデータ出力バッファである。ダイ
ナミックＲＡＭには行アドレスストローブ信号／ＲＡ
Ｓ、列アドレスストローブ信号／ＣＡＳ、書き込み制御
信号／ＷＥ、出力制御信号／ＯＥ、アドレス信号Ａｄ
ｄ、入出力信号ＤＱ、接地電位Ｖss、電源電位Ｖccが接
続される。制御信号バッファでは、行アドレスバッファ
制御信号ＲＡＢＤ、列アドレスバッファ制御信号ＣＡＢ
Ｄ、データ入力バッファ制御信号ＤＩＢＤ、データ出力
バッファ制御信号ＤＯＢＤ、データ線入出力回路制御信
号ＰＷＤが発生される。
イナミックＲＡＭのブロック図である。図において、１
はダイナミックＲＡＭチップ、ＭＣＡはメモリセルアレ
イ、ＲＤは行デコーダとセンスアンプデコーダをまとめ
て示し、ＣＤは列デコーダ、ＰＷはデータ線入出力回
路、ＣＢは制御信号バッファ、ＲＡＢは行アドレスバッ
ファ、ＣＡＢは列アドレスバッファ、ＤＩＢはデータ入
力バッファ、ＤＯＢはデータ出力バッファである。ダイ
ナミックＲＡＭには行アドレスストローブ信号／ＲＡ
Ｓ、列アドレスストローブ信号／ＣＡＳ、書き込み制御
信号／ＷＥ、出力制御信号／ＯＥ、アドレス信号Ａｄ
ｄ、入出力信号ＤＱ、接地電位Ｖss、電源電位Ｖccが接
続される。制御信号バッファでは、行アドレスバッファ
制御信号ＲＡＢＤ、列アドレスバッファ制御信号ＣＡＢ
Ｄ、データ入力バッファ制御信号ＤＩＢＤ、データ出力
バッファ制御信号ＤＯＢＤ、データ線入出力回路制御信
号ＰＷＤが発生される。
【００５５】図１４はダイナミックＲＡＭチップ１内の
配置の一例を示している。ＭＣＡ1〜ＭＣＡ4 はメモリ
セルアレイ、ＲＤ1 〜ＲＤ4 は行デコーダ、ＣＤ1 〜Ｃ
Ｄ4 は列デコーダ、ＣＣ1 〜ＣＣ4 は制御信号回路で
ある。
配置の一例を示している。ＭＣＡ1〜ＭＣＡ4 はメモリ
セルアレイ、ＲＤ1 〜ＲＤ4 は行デコーダ、ＣＤ1 〜Ｃ
Ｄ4 は列デコーダ、ＣＣ1 〜ＣＣ4 は制御信号回路で
ある。
【００５６】次に、以上のように構成された半導体記憶
装置の動作を、メモリセルに記憶された情報を読み出す
場合について説明する。
装置の動作を、メモリセルに記憶された情報を読み出す
場合について説明する。
【００５７】図１５はダイナミックＲＡＭの通常モード
における動作波形を示している。図において、／ＲＡＳ
が活性化されると、行アドレスバッファ駆動信号ＲＡＢ
Ｄが活性化され、行アドレスバッファから行アドレスが
送出される。次に、行アドレスに基づいて選択された行
ブロックに対応するセンスアンプブロックおいては、ビ
ット線イコライス信号ＢＬＥＱが不活性になり、更に、
選択されたメモリセルブロックと反対側（ここでは図４
の左側）のビット線分離信号ＢＬＩL が不活性になり、
非選択側のビット線とセンスアンプとを分離する。これ
とほぼ同時に、ブロック選択信号ＢＳおよび／ＢＳが活
性化される。これによって、副データ線電位保持トラン
ジスタを通してビット線プリチャージ電位に保持されて
いた副データ線の電位がデータ線ゲートを通して電源電
位Ｖccにプリチャージされる。次に、選択された行ブロ
ックにおいて行デコーダによって選択されたワード線が
活性化され、メモリセルの情報がビット線ＢＬに読み出
される。次に、ｎチャネルおよびｐチャネルセンスアン
プ駆動信号ＳＴn およびＳＴp が活性化されてビット線
ＢＬおよび／ＢＬ間の電位差が増幅される。次に、列選
択線ＣＳＬが活性化されてビット線の情報が列ゲートを
通って副データ線に読み出される。この時、既にブロッ
ク選択信号ＢＳおよび／ＢＳが活性化されているため、
副データ線に読み出された情報は、データ線ゲートを通
して主データ線に読み出される。また、この時までに、
副データ線イコライズ信号／ＬＤＥＱおよび主データ線
イコライズ信号／ＧＤＥＱが非活性になっている。主デ
ータ線に読み出された情報は、プリアンプで増幅され、
更に、データ出力回路に伝達されて出力データとなる。
における動作波形を示している。図において、／ＲＡＳ
が活性化されると、行アドレスバッファ駆動信号ＲＡＢ
Ｄが活性化され、行アドレスバッファから行アドレスが
送出される。次に、行アドレスに基づいて選択された行
ブロックに対応するセンスアンプブロックおいては、ビ
ット線イコライス信号ＢＬＥＱが不活性になり、更に、
選択されたメモリセルブロックと反対側（ここでは図４
の左側）のビット線分離信号ＢＬＩL が不活性になり、
非選択側のビット線とセンスアンプとを分離する。これ
とほぼ同時に、ブロック選択信号ＢＳおよび／ＢＳが活
性化される。これによって、副データ線電位保持トラン
ジスタを通してビット線プリチャージ電位に保持されて
いた副データ線の電位がデータ線ゲートを通して電源電
位Ｖccにプリチャージされる。次に、選択された行ブロ
ックにおいて行デコーダによって選択されたワード線が
活性化され、メモリセルの情報がビット線ＢＬに読み出
される。次に、ｎチャネルおよびｐチャネルセンスアン
プ駆動信号ＳＴn およびＳＴp が活性化されてビット線
ＢＬおよび／ＢＬ間の電位差が増幅される。次に、列選
択線ＣＳＬが活性化されてビット線の情報が列ゲートを
通って副データ線に読み出される。この時、既にブロッ
ク選択信号ＢＳおよび／ＢＳが活性化されているため、
副データ線に読み出された情報は、データ線ゲートを通
して主データ線に読み出される。また、この時までに、
副データ線イコライズ信号／ＬＤＥＱおよび主データ線
イコライズ信号／ＧＤＥＱが非活性になっている。主デ
ータ線に読み出された情報は、プリアンプで増幅され、
更に、データ出力回路に伝達されて出力データとなる。
【００５８】書き込みの場合には、書き込みデータがデ
ータ入力回路から書き込み回路に伝達され、更に主デー
タ線に伝達される。そして、読み出しの場合と逆に、デ
ータ線ゲートを通って副データ線に伝達され、更に、列
ゲートを通ってビット線に伝達され、メモリセルに書き
込まれる。
ータ入力回路から書き込み回路に伝達され、更に主デー
タ線に伝達される。そして、読み出しの場合と逆に、デ
ータ線ゲートを通って副データ線に伝達され、更に、列
ゲートを通ってビット線に伝達され、メモリセルに書き
込まれる。
【００５９】以上のように、読み出しの際には、副デー
タ線はビット線イコライズ電位から一旦電源電位Ｖccに
昇圧され、読み出し動作終了後、再びビット線イコライ
ズ電位に戻る。従来の半導体記憶装置においては、副デ
ータ線が分割されておらず、選択された行センスアンプ
ブロック内の副データ線は全て動作していたため、上記
の副データ線の充放電により消費電力が増大した。これ
に対し、本実施例においては実施例１と同様に図１に示
す副データ線ＬＤＬ11、ＬＤＬ12、ＬＤＬ13、ＬＤＬ14
の内２本のみを動作させる、いわゆる分割動作を行って
おり、動作しない副データ線では電力が消費されないた
め、装置全体の消費電力も減少する。さらに、実施例１
に比べ、センスアンプを共有化してメモリセルを交互配
置しているため、センスアンプ部の列方向にメモリセル
１列分の配置的余裕ができ、その分、センスアンプ部の
行方向の長さを短くでき、それにより、主データ線の長
さも短くできる。
タ線はビット線イコライズ電位から一旦電源電位Ｖccに
昇圧され、読み出し動作終了後、再びビット線イコライ
ズ電位に戻る。従来の半導体記憶装置においては、副デ
ータ線が分割されておらず、選択された行センスアンプ
ブロック内の副データ線は全て動作していたため、上記
の副データ線の充放電により消費電力が増大した。これ
に対し、本実施例においては実施例１と同様に図１に示
す副データ線ＬＤＬ11、ＬＤＬ12、ＬＤＬ13、ＬＤＬ14
の内２本のみを動作させる、いわゆる分割動作を行って
おり、動作しない副データ線では電力が消費されないた
め、装置全体の消費電力も減少する。さらに、実施例１
に比べ、センスアンプを共有化してメモリセルを交互配
置しているため、センスアンプ部の列方向にメモリセル
１列分の配置的余裕ができ、その分、センスアンプ部の
行方向の長さを短くでき、それにより、主データ線の長
さも短くできる。
【００６０】次に、図１６によってページモードにおけ
る動作について説明する。／ＲＡＳが活性化されてから
センスアンプが動作してビット線間の電位差が増幅され
るまでは通常モードと同様であるので説明を省略する。
図１６に示すようにページモードにおいて、列アドレス
Ｃ1 、Ｃ2 、Ｃ3 が順に選択されたとする。この内、列
アドレスＣ1 とＣ3 は図１の列ブロックＣＢ1 に属し、
列アドレスＣ2 は列ブロックＣＢ2 に属している場合に
ついて説明する。列ブロックＣＢ1 に属する列アドレス
Ｃ1 が選択されると、列ブロックＣＢ1 に属する副デー
タ線イコライズ信号／ＬＤＥＱ1 と主データ線イコライ
ズ信号／ＧＤＥＱ1 が非活性になる。次に、列選択線Ｃ
ＳＬk が活性化される。これによってビット線の情報が
副データ線ＬＤＬ1 および主データ線ＧＤＬ1 に伝達さ
れる。読み出し終了後、列選択線ＣＳＬK が再び非活性
になると共に、副データ線イコライズ信号／ＬＤＥＱ1
と主データ線イコライズ信号／ＧＤＥＱ1 が活性化さ
れ、副データ線ＬＤＬ1 および／ＬＤＬ1 、主データ線
ＧＤＬ1 および／ＧＤＬ1 がイコライズされる。なお、
ページモードの説明において、ＬＤＥ1 はＣＢ1 に属す
る副データ線を意味し、行対応の符号を省略しており、
また、ＧＤＬ1 についてもＣＢ1 に属する主データ線を
意味し、符号を簡略化している。
る動作について説明する。／ＲＡＳが活性化されてから
センスアンプが動作してビット線間の電位差が増幅され
るまでは通常モードと同様であるので説明を省略する。
図１６に示すようにページモードにおいて、列アドレス
Ｃ1 、Ｃ2 、Ｃ3 が順に選択されたとする。この内、列
アドレスＣ1 とＣ3 は図１の列ブロックＣＢ1 に属し、
列アドレスＣ2 は列ブロックＣＢ2 に属している場合に
ついて説明する。列ブロックＣＢ1 に属する列アドレス
Ｃ1 が選択されると、列ブロックＣＢ1 に属する副デー
タ線イコライズ信号／ＬＤＥＱ1 と主データ線イコライ
ズ信号／ＧＤＥＱ1 が非活性になる。次に、列選択線Ｃ
ＳＬk が活性化される。これによってビット線の情報が
副データ線ＬＤＬ1 および主データ線ＧＤＬ1 に伝達さ
れる。読み出し終了後、列選択線ＣＳＬK が再び非活性
になると共に、副データ線イコライズ信号／ＬＤＥＱ1
と主データ線イコライズ信号／ＧＤＥＱ1 が活性化さ
れ、副データ線ＬＤＬ1 および／ＬＤＬ1 、主データ線
ＧＤＬ1 および／ＧＤＬ1 がイコライズされる。なお、
ページモードの説明において、ＬＤＥ1 はＣＢ1 に属す
る副データ線を意味し、行対応の符号を省略しており、
また、ＧＤＬ1 についてもＣＢ1 に属する主データ線を
意味し、符号を簡略化している。
【００６１】次に、列ブロックＣＢ2 に属する列アドレ
スＣ2 が選択されると、列ブロックＣＢ2 に属する副デ
ータ線イコライズ信号／ＬＤＥＱ2 と主データ線イコラ
イズ信号／ＧＤＥＱ2 が非活性になる。次に、列選択線
ＣＳＬl が活性化される。これによってビット線の情報
が副データ線ＬＤＬ2 および主データ線ＧＤＬ2 に伝達
される。読み出し終了後、列選択線ＣＳＬl が再び非活
性になると共に、副データ線イコライズ信号／ＬＤＥＱ
2 と主データ線イコライズ信号／ＧＤＥＱ2 が活性化さ
れ、副データ線ＬＤＬ2 および／ＬＤＬ2 、主データ線
ＧＤＬ2 および／ＧＤＬ2 がイコライズされる。
スＣ2 が選択されると、列ブロックＣＢ2 に属する副デ
ータ線イコライズ信号／ＬＤＥＱ2 と主データ線イコラ
イズ信号／ＧＤＥＱ2 が非活性になる。次に、列選択線
ＣＳＬl が活性化される。これによってビット線の情報
が副データ線ＬＤＬ2 および主データ線ＧＤＬ2 に伝達
される。読み出し終了後、列選択線ＣＳＬl が再び非活
性になると共に、副データ線イコライズ信号／ＬＤＥＱ
2 と主データ線イコライズ信号／ＧＤＥＱ2 が活性化さ
れ、副データ線ＬＤＬ2 および／ＬＤＬ2 、主データ線
ＧＤＬ2 および／ＧＤＬ2 がイコライズされる。
【００６２】次に、再び列ブロックＣＢ1 に属する列ア
ドレスＣ3 が選択されると、列ブロックＣＢ1 に属する
副データ線イコライズ信号／ＬＤＥＱ1 と主データ線イ
コライズ信号／ＧＤＥＱ1 が非活性になる。次に、列選
択線ＣＳＬm が活性化される。これによってビット線の
情報が副データ線ＬＤＬ1 および主データ線ＧＤＬ1に
伝達される。読み出し終了後、列選択線ＣＳＬm が再び
非活性になると共に、副データ線イコライズ信号／ＬＤ
ＥＱ1 と主データ線イコライズ信号／ＧＤＥＱ1 が活性
化され、副データ線ＬＤＬ1 およびＬＤＬ1 、主データ
線ＧＤＬ1 およびＧＤＬ1 がイコライズされる。
ドレスＣ3 が選択されると、列ブロックＣＢ1 に属する
副データ線イコライズ信号／ＬＤＥＱ1 と主データ線イ
コライズ信号／ＧＤＥＱ1 が非活性になる。次に、列選
択線ＣＳＬm が活性化される。これによってビット線の
情報が副データ線ＬＤＬ1 および主データ線ＧＤＬ1に
伝達される。読み出し終了後、列選択線ＣＳＬm が再び
非活性になると共に、副データ線イコライズ信号／ＬＤ
ＥＱ1 と主データ線イコライズ信号／ＧＤＥＱ1 が活性
化され、副データ線ＬＤＬ1 およびＬＤＬ1 、主データ
線ＧＤＬ1 およびＧＤＬ1 がイコライズされる。
【００６３】以上のように、副データ線と主データ線に
共にイコライズ信号／ＬＤＥＱおよび／ＧＤＥＱがある
ため、ページモード動作で列ブロックが交互に切り替っ
た場合であっても、副データ線および主データ線共に高
速にイコライズされる。
共にイコライズ信号／ＬＤＥＱおよび／ＧＤＥＱがある
ため、ページモード動作で列ブロックが交互に切り替っ
た場合であっても、副データ線および主データ線共に高
速にイコライズされる。
【００６４】次に、図１７によって／ＣＡＳビフォア／
ＲＡＳリフレッシュ（以下ＣＢＲリフレッシュと記す）
モードの動作について説明する。ＣＢＲリフレッシュモ
ードにおいては図示しないリフレッシュカウンタからの
行アドレスに従って行ブロック、センスアンプブロック
およびワード線の選択が行われ、センスアンプが動作し
てリフレッシュ動作が行われる。しかし、メモリセルの
データをメモリセルアレイの外部へ読み出す必要はない
ため、図に示すように列選択線は活性化されず、副デー
タ線や主データ線へデータは伝達されない。一方、ブロ
ック選択信号ＢＳおよび／ＢＳは行アドレスに基づいて
発生される信号であるため、従来の半導体装置において
はＣＢＲリフレッシュモードにおいてもブロック選択信
号ＢＳおよび／ＢＳが発生されていた。ブロック選択信
号が発生されると、データ線ゲートがオンして副データ
線と主データ線が接続されるため、図８に示す主データ
線イコライザＧＤＥ回路によって副データ線まで電源電
位Ｖccにプリチャージされる。しかし、上記のようにＣ
ＢＲリフレッシュモードにおいてはデータをメモリセル
アレイの外部へ読み出す必要がないため、副データ線の
Ｖccへのプリチャージは不要であり、むしろ、消費電力
が増加するためＶccへのプリチャージは行わない方が望
ましい。
ＲＡＳリフレッシュ（以下ＣＢＲリフレッシュと記す）
モードの動作について説明する。ＣＢＲリフレッシュモ
ードにおいては図示しないリフレッシュカウンタからの
行アドレスに従って行ブロック、センスアンプブロック
およびワード線の選択が行われ、センスアンプが動作し
てリフレッシュ動作が行われる。しかし、メモリセルの
データをメモリセルアレイの外部へ読み出す必要はない
ため、図に示すように列選択線は活性化されず、副デー
タ線や主データ線へデータは伝達されない。一方、ブロ
ック選択信号ＢＳおよび／ＢＳは行アドレスに基づいて
発生される信号であるため、従来の半導体装置において
はＣＢＲリフレッシュモードにおいてもブロック選択信
号ＢＳおよび／ＢＳが発生されていた。ブロック選択信
号が発生されると、データ線ゲートがオンして副データ
線と主データ線が接続されるため、図８に示す主データ
線イコライザＧＤＥ回路によって副データ線まで電源電
位Ｖccにプリチャージされる。しかし、上記のようにＣ
ＢＲリフレッシュモードにおいてはデータをメモリセル
アレイの外部へ読み出す必要がないため、副データ線の
Ｖccへのプリチャージは不要であり、むしろ、消費電力
が増加するためＶccへのプリチャージは行わない方が望
ましい。
【００６５】故に、このダイナミックＲＡＭ１において
は、図１８に示すように図１のセンスアンプブロックデ
コーダの中に配置されるブロック選択信号発生回路ＢＳ
Ｄに行アドレス信号に基づく信号Ｘadd に加えて／ＣＡ
Ｓビフォア／ＲＡＳイネーブル信号ＣＢＲＥを印加する
ことにより、ＣＢＲリフレッシュモードにおいてはブロ
ック選択信号ＢＳおよび／ＢＳが発生されないようにし
ている。
は、図１８に示すように図１のセンスアンプブロックデ
コーダの中に配置されるブロック選択信号発生回路ＢＳ
Ｄに行アドレス信号に基づく信号Ｘadd に加えて／ＣＡ
Ｓビフォア／ＲＡＳイネーブル信号ＣＢＲＥを印加する
ことにより、ＣＢＲリフレッシュモードにおいてはブロ
ック選択信号ＢＳおよび／ＢＳが発生されないようにし
ている。
【００６６】実施例３．なお、上記実施例では図１２に
示すように、第２金属配線によって形成された列選択
線、接地電位配線および電源電位配線の配線ピッチに関
して、メモリセルが配置される領域では、ビット線が４
対配置される領域内に３本の第２金属配線が配置される
場合について説明したが、図１９に示すように、図１２
の場合よりも更に配線ピッチを広げてビット線が２対配
置される領域に１本の第２金属配線を配置してもよい。
これによって、第２金属配線の配線ピッチを図１２の場
合よりも更に大きくすることができ、半導体装置の製造
工程における異物による歩留の低下が更に防止できる。
示すように、第２金属配線によって形成された列選択
線、接地電位配線および電源電位配線の配線ピッチに関
して、メモリセルが配置される領域では、ビット線が４
対配置される領域内に３本の第２金属配線が配置される
場合について説明したが、図１９に示すように、図１２
の場合よりも更に配線ピッチを広げてビット線が２対配
置される領域に１本の第２金属配線を配置してもよい。
これによって、第２金属配線の配線ピッチを図１２の場
合よりも更に大きくすることができ、半導体装置の製造
工程における異物による歩留の低下が更に防止できる。
【００６７】実施例４．また、上記実施例では図４に示
すように、センスアンプブロック内に副データ線が１対
配置されている場合について説明したが、図２０に示す
ように２対配置、あるいは更に多くの副データ線対が配
置されていてもよい。例えば、図２０に示すように２対
の副データ線を配置することにより、１本の列選択線に
よって一個のセンスアンプブロック内で２組の列ゲート
を同時に選択することができるため、列選択線の本数を
図４の場合の１／２にすることができ、第２金属配線の
ピッチを２倍にすることができ、半導体記憶装置の製造
工程における異物による歩留の低下を更に防止できる。
すように、センスアンプブロック内に副データ線が１対
配置されている場合について説明したが、図２０に示す
ように２対配置、あるいは更に多くの副データ線対が配
置されていてもよい。例えば、図２０に示すように２対
の副データ線を配置することにより、１本の列選択線に
よって一個のセンスアンプブロック内で２組の列ゲート
を同時に選択することができるため、列選択線の本数を
図４の場合の１／２にすることができ、第２金属配線の
ピッチを２倍にすることができ、半導体記憶装置の製造
工程における異物による歩留の低下を更に防止できる。
【００６８】実施例５．また、上記実施例では、図５に
示すようにメモリセルアレイ内の列ブロックＣＢ1 内に
配置された各副データ線に対して２個の副データ線イコ
ライザが設けられる場合について説明したが、図２１に
示すように各副データ線に対して３個のイコライザを配
置してもよい。すなわち、１本の副データ線が有する４
個のワード線シャント領域の交点の内、１個にデータ線
ゲートが配置され、他の交点に副データ線イコライザが
配置している。１本の副データ線により多くの副データ
線イコライザを接続することにより、副データ線のイコ
ライズを更に高速に行うことができる。
示すようにメモリセルアレイ内の列ブロックＣＢ1 内に
配置された各副データ線に対して２個の副データ線イコ
ライザが設けられる場合について説明したが、図２１に
示すように各副データ線に対して３個のイコライザを配
置してもよい。すなわち、１本の副データ線が有する４
個のワード線シャント領域の交点の内、１個にデータ線
ゲートが配置され、他の交点に副データ線イコライザが
配置している。１本の副データ線により多くの副データ
線イコライザを接続することにより、副データ線のイコ
ライズを更に高速に行うことができる。
【００６９】実施例６．また、上記実施例では図６に示
すようにデータ線ゲートＣＧがＣＭＯＳ回路によって構
成されている場合について説明したが、図２２に示すよ
うにＮＭＯＳトランジスタのみによって構成されていて
もよい。この場合には、データ線ゲートがオンした場合
に、主データ線のプリチャージ電位は電源電位Ｖccであ
るが、副データ線のプリチャージ電位はＶcc−Ｖth1
（Ｖth1 はデータ線ゲートを構成するＮＭＯＳトランジ
スタのしきい値電圧）となる。
すようにデータ線ゲートＣＧがＣＭＯＳ回路によって構
成されている場合について説明したが、図２２に示すよ
うにＮＭＯＳトランジスタのみによって構成されていて
もよい。この場合には、データ線ゲートがオンした場合
に、主データ線のプリチャージ電位は電源電位Ｖccであ
るが、副データ線のプリチャージ電位はＶcc−Ｖth1
（Ｖth1 はデータ線ゲートを構成するＮＭＯＳトランジ
スタのしきい値電圧）となる。
【００７０】実施例７．また、上記実施例では主データ
線イコライザＧＤＥは図８に示すように主データ線ＧＤ
Ｌおよび／ＧＤＬはｐチャネルトランジスタＱ29および
Ｑ30によって電源電位Ｖccにプリチャージされるが、図
２３に示すようにＮＭＯＳトランジスタＱ29a およびＱ
30a によって、Ｖcc−Ｖth2 （Ｖth2 トランジスタＱ29
a およびＱ30a のしきい値電圧）にプリチャージされ
る。
線イコライザＧＤＥは図８に示すように主データ線ＧＤ
Ｌおよび／ＧＤＬはｐチャネルトランジスタＱ29および
Ｑ30によって電源電位Ｖccにプリチャージされるが、図
２３に示すようにＮＭＯＳトランジスタＱ29a およびＱ
30a によって、Ｖcc−Ｖth2 （Ｖth2 トランジスタＱ29
a およびＱ30a のしきい値電圧）にプリチャージされ
る。
【００７１】実施例８．また、上記実施例では一つのメ
モリセルアレイから４ビット同時に選択する場合に図１
０に示すように、センスアンプブロックＳＢ1 と列選択
線ＣＳＬ1jおよびＣＳＬ3jとの交点およびセンスアンプ
ブロックＳＢ9 と列選択線ＣＳＬ1jおよびＣＳＬ3jとの
交点から各々１ビットずつ選択される場合について説明
したが、図２４に示すように、センスアンプブロックＳ
Ｂ1 と列選択線ＣＳＬ1jとの交点、センスアンプブロッ
クＳＢ2 と列選択線ＣＳＬ1jとの交点、センスアンプブ
ロックＳＢ9 と列選択線ＣＳＬ3jとの交点およびセンス
アンプブロックＳＢ10と列選択線ＣＳＬ3jとの交点から
各々１ビットずつ選択してもよい。
モリセルアレイから４ビット同時に選択する場合に図１
０に示すように、センスアンプブロックＳＢ1 と列選択
線ＣＳＬ1jおよびＣＳＬ3jとの交点およびセンスアンプ
ブロックＳＢ9 と列選択線ＣＳＬ1jおよびＣＳＬ3jとの
交点から各々１ビットずつ選択される場合について説明
したが、図２４に示すように、センスアンプブロックＳ
Ｂ1 と列選択線ＣＳＬ1jとの交点、センスアンプブロッ
クＳＢ2 と列選択線ＣＳＬ1jとの交点、センスアンプブ
ロックＳＢ9 と列選択線ＣＳＬ3jとの交点およびセンス
アンプブロックＳＢ10と列選択線ＣＳＬ3jとの交点から
各々１ビットずつ選択してもよい。
【００７２】実施例９．また、上記実施例では例えば図
９に示すように一つのメモリセルアレイにおいて２個の
行ブロックが選択される場合について説明した。図９の
場合とリフレッシュサイクルが異なる場合、すなわち、
図９が８１９２リフレッシュサイクルの場合であるとき
に、４０９６リフレッシュサイクルの場合は図２５に示
すように、一つのメモリセルアレイ内で図９の場合の２
倍の４個の行ブロックが選択されるように構成してもよ
い。
９に示すように一つのメモリセルアレイにおいて２個の
行ブロックが選択される場合について説明した。図９の
場合とリフレッシュサイクルが異なる場合、すなわち、
図９が８１９２リフレッシュサイクルの場合であるとき
に、４０９６リフレッシュサイクルの場合は図２５に示
すように、一つのメモリセルアレイ内で図９の場合の２
倍の４個の行ブロックが選択されるように構成してもよ
い。
【００７３】実施例１０．また、上記実施例では例えば
図５に示すように１本の副データ線の長さがメモリセル
が配置される領域４個分の長さである場合について説明
したが、これと異なる長さであってもよい。図２６には
副データ線長がメモリセルが配置される領域２個分であ
る場合の列ブロックの構成を示している。図に示すよう
に、この場合には列ブロックの繰り返しを考慮すると、
１本の副データ線は２個のワード線シャント領域と交点
を持つ。これらの交点の、一方にデータ線ゲートが配置
され、他方に副データ線イコライザが配置される。
図５に示すように１本の副データ線の長さがメモリセル
が配置される領域４個分の長さである場合について説明
したが、これと異なる長さであってもよい。図２６には
副データ線長がメモリセルが配置される領域２個分であ
る場合の列ブロックの構成を示している。図に示すよう
に、この場合には列ブロックの繰り返しを考慮すると、
１本の副データ線は２個のワード線シャント領域と交点
を持つ。これらの交点の、一方にデータ線ゲートが配置
され、他方に副データ線イコライザが配置される。
【００７４】図２６の構成は図５の構成に対して、二重
丸で示したデータ線ゲートＤＧを追加し、Ａ−Ａ間にか
かる副データ線対を切断したものになっている。
丸で示したデータ線ゲートＤＧを追加し、Ａ−Ａ間にか
かる副データ線対を切断したものになっている。
【００７５】ここで、図５の構成と図２６との構成の使
いわけについて説明する。図５に示す１本の副データ線
の長さがメモリセルが配置される領域４個分の場合と図
２６に示す２個分の場合とを比較すると、上記のように
２個分の場合の方が低消費電力化される。しかしなが
ら、不良メモリセルの救済に使用される冗長回路（図示
せず）から見れば、４個分の場合の方が救済の効率が上
がる。
いわけについて説明する。図５に示す１本の副データ線
の長さがメモリセルが配置される領域４個分の場合と図
２６に示す２個分の場合とを比較すると、上記のように
２個分の場合の方が低消費電力化される。しかしなが
ら、不良メモリセルの救済に使用される冗長回路（図示
せず）から見れば、４個分の場合の方が救済の効率が上
がる。
【００７６】すなわち、一般に、冗長メモリセルは通常
のメモリセル領域に対して一定の割合で設けられ、この
冗長メモリセルが設けられたメモリセル領域内の不良を
置換することができるように構成される。よって、各冗
長メモリセルによって救済できるメモリセルの範囲の大
きい方が救済効率は上昇する。
のメモリセル領域に対して一定の割合で設けられ、この
冗長メモリセルが設けられたメモリセル領域内の不良を
置換することができるように構成される。よって、各冗
長メモリセルによって救済できるメモリセルの範囲の大
きい方が救済効率は上昇する。
【００７７】図２６に示す副データ線長がメモリセル領
域２個分の場合には、冗長メモリセルはメモリセル領域
２個に対して一定の割合で設けられる。例えば、メモリ
セル領域２個に対して、２列の冗長メモリセルが設けら
れたとすると、メモリセル領域４個には４列の冗長メモ
リセルが設けられたことになる。メモリセル領域２個に
対して設けられた２列の冗長メモリセルは、一般に、こ
の２個のメモリセル領域内の不良のみを置換可能なよう
に構成される。
域２個分の場合には、冗長メモリセルはメモリセル領域
２個に対して一定の割合で設けられる。例えば、メモリ
セル領域２個に対して、２列の冗長メモリセルが設けら
れたとすると、メモリセル領域４個には４列の冗長メモ
リセルが設けられたことになる。メモリセル領域２個に
対して設けられた２列の冗長メモリセルは、一般に、こ
の２個のメモリセル領域内の不良のみを置換可能なよう
に構成される。
【００７８】一方、図５のメモリセル領域４個分の場合
には、冗長メモリセルはメモリセル領域４個分に対して
一定の割合で設けられる。例えば、図２６の場合と同一
の面積の冗長メモリセルを設けるとすると、メモリセル
領域４個分に対して４列の冗長メモリセルが設けられた
ことになり、これらの冗長メモリセルは領域４個内の不
良を置換可能なように構成される。
には、冗長メモリセルはメモリセル領域４個分に対して
一定の割合で設けられる。例えば、図２６の場合と同一
の面積の冗長メモリセルを設けるとすると、メモリセル
領域４個分に対して４列の冗長メモリセルが設けられた
ことになり、これらの冗長メモリセルは領域４個内の不
良を置換可能なように構成される。
【００７９】従って、いずれの場合にもメモリセル領域
４個内には、４列の冗長メモリセルが設けられることに
なるが、冗長メモリセルの救済可能な範囲が大きいた
め、一般に、メモリセル領域４個分に対して、４列の冗
長メモリセルを設け、領域４個内の不良を置換可能とし
た場合の方が高歩留りが得られる。
４個内には、４列の冗長メモリセルが設けられることに
なるが、冗長メモリセルの救済可能な範囲が大きいた
め、一般に、メモリセル領域４個分に対して、４列の冗
長メモリセルを設け、領域４個内の不良を置換可能とし
た場合の方が高歩留りが得られる。
【００８０】このように、低消費電力化を主目的にする
場合には図２６のように副データ線長がメモリセル領域
２個分である方が有利であり、高歩留りを主目的にする
場合には図５のように副データ線長がメモリセル領域４
個分である方が有利となる。従って、同一のダイナミッ
クＲＡＭチップにおいて両方の構成をとりうるように構
成すれば、目的に合わせて作りわけることが可能とな
る。
場合には図２６のように副データ線長がメモリセル領域
２個分である方が有利であり、高歩留りを主目的にする
場合には図５のように副データ線長がメモリセル領域４
個分である方が有利となる。従って、同一のダイナミッ
クＲＡＭチップにおいて両方の構成をとりうるように構
成すれば、目的に合わせて作りわけることが可能とな
る。
【００８１】このため、センスアンプブロックとワード
線シャント領域との交点において、図５に示す副データ
線長がメモリセル領域４個分の場合から図２６に示す副
データ線長がメモリセル領域２個分の場合に増加するデ
ータ線ゲートをあらかじめ配置しておく。副データ線長
をメモリセル領域４個分の長さとする場合には、副デー
タ線を形成している第１金属配線により、副データ線長
が領域４個分となるようにし、図２６におけるＡ−Ａ間
で副データ線を接続し、さらに、二重丸でしめしたデー
タ線ゲートが副データ線に接続されないように構成す
る。
線シャント領域との交点において、図５に示す副データ
線長がメモリセル領域４個分の場合から図２６に示す副
データ線長がメモリセル領域２個分の場合に増加するデ
ータ線ゲートをあらかじめ配置しておく。副データ線長
をメモリセル領域４個分の長さとする場合には、副デー
タ線を形成している第１金属配線により、副データ線長
が領域４個分となるようにし、図２６におけるＡ−Ａ間
で副データ線を接続し、さらに、二重丸でしめしたデー
タ線ゲートが副データ線に接続されないように構成す
る。
【００８２】上記のように構成することにより、副デー
タ線を第１金属配線によるマスタースライスによって、
メモリセル領域４個分の長さ、あるいは、２個分の長さ
とすることができ、上記の目的に応じた構成が可能とな
る。
タ線を第１金属配線によるマスタースライスによって、
メモリセル領域４個分の長さ、あるいは、２個分の長さ
とすることができ、上記の目的に応じた構成が可能とな
る。
【００８３】図２６に示す列ブロックを含むメモリセル
アレイの構成を図２７に示す。図に示すように、メモリ
セルアレイＭＣＡは８個の列ブロックＣＢ1a、ＣＢ1b〜
ＣＢ4a、ＣＢ4bに分割され、これら８個の列ブロックの
内の２個のブロック内で列選択線が各々１本活性化され
る。図には列ブロックＣＢ1aとＣＢ3a内で列選択線ＣＢ
1aj とＣＢ3aj が活性化される場合を示している。この
場合、センスアンプブロックＳＢ1 において、副データ
線対ＬＤＬ11a 、ＬＤＬ11b 〜ＬＤＬ14a 、ＬＤＬ14b
の内ＬＤＬ11a とＬＤＬ13a のみが動作し、他の６本の
副データ線は動作しない。また、実施例１および２の場
合と比較すると、さらに副データ線長が１／２になるた
め、副データ線の充電で消費する電力は図１の場合の１
／２になり、低消費電力化が可能となる。
アレイの構成を図２７に示す。図に示すように、メモリ
セルアレイＭＣＡは８個の列ブロックＣＢ1a、ＣＢ1b〜
ＣＢ4a、ＣＢ4bに分割され、これら８個の列ブロックの
内の２個のブロック内で列選択線が各々１本活性化され
る。図には列ブロックＣＢ1aとＣＢ3a内で列選択線ＣＢ
1aj とＣＢ3aj が活性化される場合を示している。この
場合、センスアンプブロックＳＢ1 において、副データ
線対ＬＤＬ11a 、ＬＤＬ11b 〜ＬＤＬ14a 、ＬＤＬ14b
の内ＬＤＬ11a とＬＤＬ13a のみが動作し、他の６本の
副データ線は動作しない。また、実施例１および２の場
合と比較すると、さらに副データ線長が１／２になるた
め、副データ線の充電で消費する電力は図１の場合の１
／２になり、低消費電力化が可能となる。
【００８４】実施例１１．また、上記実施例では図１に
示すようにセンスアンプブロック内で複数の副データ線
が同時に選択される場合について説明したが、図２８に
示すようにセンスアンプブロック内で列アドレスによっ
て同時に選択される１組の副データ線のみが選択されて
もよい。図に示すように、メモリセルアレイＭＣＡは４
個の列ブロックＣＢ1 〜ＣＢ4 に分割され、これら４個
の列ブロックの内の１個のブロック内で列選択線が１本
活性化される。この場合、センスアンプブロックＳＢ1
において、副データ線ＬＤＬ11 〜ＬＤＬ14 の内、例
えばＬＤＬ11 のみが動作し、他の３本の副データ線は
動作しない。また、図１の場合と比較すると、選択され
る副データ線数が１／２になるため、副データ線の充電
で消費する電力は図１の場合の１／２になり、低消費電
力化が可能となる。
示すようにセンスアンプブロック内で複数の副データ線
が同時に選択される場合について説明したが、図２８に
示すようにセンスアンプブロック内で列アドレスによっ
て同時に選択される１組の副データ線のみが選択されて
もよい。図に示すように、メモリセルアレイＭＣＡは４
個の列ブロックＣＢ1 〜ＣＢ4 に分割され、これら４個
の列ブロックの内の１個のブロック内で列選択線が１本
活性化される。この場合、センスアンプブロックＳＢ1
において、副データ線ＬＤＬ11 〜ＬＤＬ14 の内、例
えばＬＤＬ11 のみが動作し、他の３本の副データ線は
動作しない。また、図１の場合と比較すると、選択され
る副データ線数が１／２になるため、副データ線の充電
で消費する電力は図１の場合の１／２になり、低消費電
力化が可能となる。
【００８５】
【発明の効果】以上のように、この発明による半導体記
憶装置によれば、行アドレスにより同時に選択される複
数のブロックに属する複数の第１のデータ線対の内、１
対または複数対の第１のデータ線対が列アドレスにより
選択的にビット線対に接続されるため、副データ線の充
電に要する電力を低消費電力化することができ、ひいて
は半導体記憶装置全体の消費電力を低減できる効果があ
る。
憶装置によれば、行アドレスにより同時に選択される複
数のブロックに属する複数の第１のデータ線対の内、１
対または複数対の第１のデータ線対が列アドレスにより
選択的にビット線対に接続されるため、副データ線の充
電に要する電力を低消費電力化することができ、ひいて
は半導体記憶装置全体の消費電力を低減できる効果があ
る。
【図１】この発明の第１実施例によるダイナミックＲＡ
Ｍのメモリセルアレイの構成図である。
Ｍのメモリセルアレイの構成図である。
【図２】この発明の第２実施例によるダイナミックＲＡ
Ｍのメモリセルアレイの構成図である。
Ｍのメモリセルアレイの構成図である。
【図３】図２のに示したメモリセルアレイ内のビット線
対とセンスアンプ部の配置図である。
対とセンスアンプ部の配置図である。
【図４】図３に示したメモリセルアレイ内のセンスアン
プブロック部の構成図である。
プブロック部の構成図である。
【図５】メモリセルアレイ内のデータ線の配置図であ
る。
る。
【図６】図５に示したメモリセルアレイ内のデータ線ゲ
ート部の構成図である。
ート部の構成図である。
【図７】図６に示したメモリセルアレイ内の副データ線
イコライザ部の構成図である。
イコライザ部の構成図である。
【図８】データ線入出力回路部の構成図である。
【図９】図５に示したメモリセルアレイから同時に２ビ
ットを選択する場合の選択位置を示す図である。
ットを選択する場合の選択位置を示す図である。
【図１０】図５に示したメモリセルアレイから同時に４
ビットを選択する場合の選択位置を示す図である。
ビットを選択する場合の選択位置を示す図である。
【図１１】図５に示したメモリセルアレイから同時に８
ビットを選択する場合の選択位置を示す図である。
ビットを選択する場合の選択位置を示す図である。
【図１２】図２、図３に示したメモリセルアレイ内のセ
ンスアンプブロック部の回路構成とパターンレイアウト
を示す図である。
ンスアンプブロック部の回路構成とパターンレイアウト
を示す図である。
【図１３】メモリセルアレイを含むダイナミックＲＡＭ
のブロック図である。
のブロック図である。
【図１４】図１３に示したダイナミックＲＡＭチップ内
の配置図である。
の配置図である。
【図１５】図１３に示したダイナミックＲＡＭの通常モ
ードにおける動作波形図である。
ードにおける動作波形図である。
【図１６】図１３に示したダイナミックＲＡＭのページ
モードにおける動作波形図である。
モードにおける動作波形図である。
【図１７】図１３に示したダイナミックＲＡＭの／ＣＡ
Ｓビフォア／ＲＡＳリフレッシュモードにおける動作波
形図である。
Ｓビフォア／ＲＡＳリフレッシュモードにおける動作波
形図である。
【図１８】センスアンプブロックデコーダ中のブロック
選択信号発生回路の構成図である。
選択信号発生回路の構成図である。
【図１９】この発明の第３実施例によるダイナミックＲ
ＡＭのメモリセルアレイ内のビット線対とセンスアンプ
の配置図である。
ＡＭのメモリセルアレイ内のビット線対とセンスアンプ
の配置図である。
【図２０】この発明の第４実施例によるダイナミックＲ
ＡＭのメモリセルアレイ内のセンスアンプブロック部の
構成図である。
ＡＭのメモリセルアレイ内のセンスアンプブロック部の
構成図である。
【図２１】この発明の第５実施例によるダイナミックＲ
ＡＭのメモリセルアレイ内のデータ線の配置図である。
ＡＭのメモリセルアレイ内のデータ線の配置図である。
【図２２】この発明の第６実施例によるダイナミックＲ
ＡＭのメモリセルアレイ内のデータ線ゲート部の構成図
である。
ＡＭのメモリセルアレイ内のデータ線ゲート部の構成図
である。
【図２３】この発明の第７実施例によるダイナミックＲ
ＡＭのデータ線入出力回路部の構成図である。
ＡＭのデータ線入出力回路部の構成図である。
【図２４】この発明の第８実施例によるダイナミックＲ
ＡＭのメモリセルアレイから同時に４ビットを選択する
場合の選択位置を示す図である。
ＡＭのメモリセルアレイから同時に４ビットを選択する
場合の選択位置を示す図である。
【図２５】この発明の第９実施例によるダイナミックＲ
ＡＭのリフレッシュサイクルが異なる場合のメモリセル
アレイ内の行ブロックの選択位置を示す図である。
ＡＭのリフレッシュサイクルが異なる場合のメモリセル
アレイ内の行ブロックの選択位置を示す図である。
【図２６】この発明の第１０実施例によるダイナミック
ＲＡＭのメモリセルアレイ内のデータ線の配置図であ
る。
ＲＡＭのメモリセルアレイ内のデータ線の配置図であ
る。
【図２７】図２６に示す列ブロックを含むメモリセルア
レイの構成図である。
レイの構成図である。
【図２８】この発明の第１１実施例によるダイナミック
ＲＡＭのメモリセルアレイ内のデータ線の配置図であ
る。
ＲＡＭのメモリセルアレイ内のデータ線の配置図であ
る。
【図２９】従来のダイナミックＲＡＭのメモリセルアレ
イの構成図である。
イの構成図である。
【図３０】図２９に示したメモリセルアレイ内のセンス
アンプブロック部の構成図である。
アンプブロック部の構成図である。
【図３１】図２９に示したメモリセルアレイ内のデータ
線ゲート部の構成図である。
線ゲート部の構成図である。
１ ダイナミックＲＡＭ ＭＣＡ メモリセルアレイ ＲＢ 行ブロック ＳＢ センスアンプブロック ＣＢ 列ブロック ＬＤＬ、／ＬＤＬ 副データ線 ＧＤＬ、／ＧＤＬ 主データ線 ＲＤ 行デコーダ ＣＤ 列デコーダ ＳＤ センスアンプブロックデコーダ ＢＬ、／ＢＬ ビット線 ＷＬ ワード線 ＭＣ メモリセル ＣＳＬ 列選択線 ＣＧ 列ゲート ＤＧ データ線ゲート ＰＷ データ線入出力回路 ＮＳＡ ｎチャネルセンスアンプ回路 ＰＳＡ ｐチャネルセンスアンプ回路 ＥＱ ビット線イコライザ ＨＤ ビット線電位保持回路 ＳＮn ｎチャネルセンスアンプの共通ソース ＳＮp ｐチャネルセンスアンプの共通ソース ＳＴn ｎチャネルセンスアンプ駆動信号 ＳＴp ｐチャネルセンスアンプ駆動信号 ＢＬＥＱ ビット線イコライズ信号 ＶBL ビット線保持電位 ＢＬＩR 右側ビット線分離信号 ＢＬＩL 左側ビット線分離信号 ＢＳ、／ＢＳ ブロック選択信号 Ｖss1 、Ｖss2 接地電位配線 Ｖcc1 、Ｖcc2 電源電位配線 ＰＡ プリアンプ ＷＤ 書き込み回路 ＷＳＲ ワード線シャント領域 ＣＢ 制御信号バッファ ＲＡＢ 行アドレスバッファ ＣＡＢ 列アドレスバッファ ＤＩＢ データ入力バッファ ＤＯＢ データ出力バッファ ＣＣ 制御信号回路 ＢＳＤ ブロック選択信号発生回路 ＬＤＥ 副データ線イコライザ ＧＤＥ 主データ線イコライザ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 菊田 繁 伊丹市瑞原４丁目１番地 三菱電機株式会 社ユー・エル・エス・アイ開発研究所内
Claims (8)
- 【請求項１】 複数のビット線対と、複数のワード線
と、前記ビット線のいずれかおよび前記ワード線のいず
れかに接続される複数のメモリセルと、前記ビット線対
に接続されるセンスアンプと、前記ワード線と平行に配
置され第１のスイッチを介して前記ビット線対と接続さ
れる第１のデータ線対と、前記ビット線と平行に配置さ
れ第２のスイッチを介して前記第１のデータ線対と接続
されると共に増幅回路に接続される第２のデータ線対を
有するブロックを複数備え、行アドレスにより同時に選
択される前記複数のブロックに属する複数の前記第１の
データ線対の内、１対または複数対の第１のデータ線対
が列アドレスにより選択的にビット線対に接続されるこ
とを特徴とする半導体記憶装置。 - 【請求項２】 前記ワード線はメモリセルを構成するＭ
ＯＳトランジスタのゲートを形成する第１の配線層と第
２の金属配線層とにより構成され、前記第１の配線層と
第２の金属配線層はメモリセルの一定数ごとに設けられ
たワード線シャント領域において互いに接続されると共
に、前記第１のデータ線が前記第２の金属配線層により
形成され、前記第２のデータ線が第３の金属配線層によ
って形成されたことを特徴とする請求項１に記載の半導
体記憶装置。 - 【請求項３】 前記第２のスイッチおよび前記第１のデ
ータ線のイコライズ回路を前記第１のデータ線と前記ワ
ード線シャント領域との交点領域に設けたことを特徴と
する請求項２に記載の半導体記憶装置。 - 【請求項４】 前記第１のデータ線は行アドレス信号に
基づいて形成される第１のイコライズ信号と、列アドレ
ス信号に基づいて形成される第２のイコライズ信号に基
づいてイコライズされることを特徴とする請求項２に記
載の半導体記憶装置。 - 【請求項５】 前記第１のイコライズ信号は前記第２の
金属配線層によって形成され前記ワード線と平行に配置
された配線によって伝達され、前記第２のイコライズ信
号は前記第３の金属配線層によって形成され前記ワード
線シャント領域に前記ビット線と平行に配置された配線
によって伝達されることを特徴とする請求項４に記載の
半導体記憶装置。 - 【請求項６】 前記センスアンプは前記ビット線対との
間にＭＯＳトランジスタによって形成される第３のスイ
ッチを有し、前記第３のスイッチの制御信号は前記第３
のスイッチを構成するＭＯＳトランジスタのゲートを形
成する第４の配線層と第５の金属配線層によって構成さ
れると共に、前記第４の配線層と前記第５の金属配線層
は前記ワード線シャント領域および前記ワード線シャン
ト領域間の複数箇所で互いに接続されたことを特徴とす
る請求項２に記載の半導体記憶装置。 - 【請求項７】 前記ビット線対はＭＯＳトランジスタに
よって形成されるビット線イコライズ回路を有し、前記
ビット線イコライズ回路の制御信号は前記ビット線イコ
ライズ回路を構成するＭＯＳトランジスタのゲートを形
成する第６の配線層と第７の金属配線層によって構成さ
れると共に、前記第６の配線層と前記第７の金属配線層
は前記ワード線シャント領域および前記ワード線シャン
ト領域間の複数箇所で互いに接続されたことを特徴とす
る請求項２に記載の半導体記憶装置。 - 【請求項８】 前記第２のスイッチは／ＣＡＳビフォア
／ＲＡＳリフレッシュ期間中はオンしないことを特徴と
する請求項１に記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22867693A JP3364810B2 (ja) | 1993-09-14 | 1993-09-14 | 半導体記憶装置 |
| US08/304,899 US5586076A (en) | 1993-09-14 | 1994-09-13 | Semiconductor memory device permitting high speed data transfer and high density integration |
| KR1019940023060A KR0137427B1 (ko) | 1993-09-14 | 1994-09-13 | 고속데이터 전송 및 고밀도 집적화를 허용하는 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22867693A JP3364810B2 (ja) | 1993-09-14 | 1993-09-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0785653A true JPH0785653A (ja) | 1995-03-31 |
| JP3364810B2 JP3364810B2 (ja) | 2003-01-08 |
Family
ID=16880071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22867693A Expired - Lifetime JP3364810B2 (ja) | 1993-09-14 | 1993-09-14 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5586076A (ja) |
| JP (1) | JP3364810B2 (ja) |
| KR (1) | KR0137427B1 (ja) |
Cited By (2)
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| JP2003218236A (ja) * | 2002-01-16 | 2003-07-31 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
| KR100474552B1 (ko) * | 1997-08-29 | 2005-06-13 | 주식회사 하이닉스반도체 | 데이터버스라인제어장치 |
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|---|---|---|---|---|
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| KR100457745B1 (ko) * | 1997-12-27 | 2005-01-17 | 주식회사 하이닉스반도체 | 다중로오 구동장치 |
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| US6349051B1 (en) | 1998-01-29 | 2002-02-19 | Micron Technology, Inc. | High speed data bus |
| US6356485B1 (en) * | 1999-02-13 | 2002-03-12 | Integrated Device Technology, Inc. | Merging write cycles by comparing at least a portion of the respective write cycle addresses |
| US6212109B1 (en) * | 1999-02-13 | 2001-04-03 | Integrated Device Technology, Inc. | Dynamic memory array having write data applied to selected bit line sense amplifiers before sensing to write associated selected memory cells |
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| JP4956087B2 (ja) * | 2006-08-07 | 2012-06-20 | 株式会社東芝 | 半導体記憶装置 |
| KR100819100B1 (ko) * | 2007-01-04 | 2008-04-03 | 삼성전자주식회사 | 반도체 메모리 장치에서의 데이터 라인 배치 구조 및 라인드라이빙 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57198592A (en) * | 1981-05-29 | 1982-12-06 | Hitachi Ltd | Semiconductor memory device |
| JPH0772991B2 (ja) * | 1988-12-06 | 1995-08-02 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0696582A (ja) * | 1990-09-17 | 1994-04-08 | Texas Instr Inc <Ti> | メモリアレイアーキテクチャ |
| JP2781080B2 (ja) * | 1991-04-09 | 1998-07-30 | 三菱電機株式会社 | ランダムアクセスメモリ |
| JP3283547B2 (ja) * | 1991-08-29 | 2002-05-20 | 株式会社日立製作所 | 半導体メモリ装置 |
-
1993
- 1993-09-14 JP JP22867693A patent/JP3364810B2/ja not_active Expired - Lifetime
-
1994
- 1994-09-13 US US08/304,899 patent/US5586076A/en not_active Expired - Lifetime
- 1994-09-13 KR KR1019940023060A patent/KR0137427B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
| KR100474552B1 (ko) * | 1997-08-29 | 2005-06-13 | 주식회사 하이닉스반도체 | 데이터버스라인제어장치 |
| JP2003218236A (ja) * | 2002-01-16 | 2003-07-31 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5586076A (en) | 1996-12-17 |
| JP3364810B2 (ja) | 2003-01-08 |
| KR0137427B1 (ko) | 1998-06-01 |
| KR950009714A (ko) | 1995-04-24 |
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