KR0137427B1 - 고속데이터 전송 및 고밀도 집적화를 허용하는 반도체기억장치 - Google Patents

고속데이터 전송 및 고밀도 집적화를 허용하는 반도체기억장치

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KR0137427B1
KR0137427B1 KR1019940023060A KR19940023060A KR0137427B1 KR 0137427 B1 KR0137427 B1 KR 0137427B1 KR 1019940023060 A KR1019940023060 A KR 1019940023060A KR 19940023060 A KR19940023060 A KR 19940023060A KR 0137427 B1 KR0137427 B1 KR 0137427B1
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히로시 미야모토
요시가쯔 모루오카
키요히로 후루타니
시게루 키쿠다
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기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
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Abstract

메모리셀 어레이에 있어, 데이터선은 모든 블록에 설치된 부데이터선과 각 블록에 공통인 주데이터선의 계층구성으로 형성되고, 행어드레스에 의해 동시에 선택되는 블록에 속하는 부데이터선중 열 어드레스에 의해 선택된 부데이터선은 한 비트선에 접속된다.
따라서, 부데이터선 길이는 축소되고, 부유용량을 감소하고, 판독 및 기술동작은 고속으로 인도될 수가 있고, 부데이터선은 선택적으로 동작될 수가 있다.
부가하여, 부데이터선은 차지하는데 요구되는 전력을 축소될 수가 있고, 반도체 기억장치의 전 전력소비도 잘 축소될 수가 있다.

Description

고속데이터 전송 및 고밀도 집적화를 허용하는 반도체 기억장치
제1도는 이 발명의 제1실시예에 의한 다이내믹 RAM의 메모리셀 어레이의 구성도.
제2도는 이 발명의 제2실시예에 의한 다이내믹 RAM의 메모리셀 어레이의 구성도.
제3도는 제2도에 표시한 메모리셀 어레이내의 비트선쌍과 센스엠프부의 배치도.
제4도는 제3도에 표시한 메모리셀 어레이내의 센스앰프 블럭부의 구성도.
제5도는 메모리셀 어레이내의 데이터선의 배치도.
제6도는 제5도에 표시한 메모리셀 어레이내의 데이터선 게이트부의 구성도.
제7도는 제6도에 표시한 메모리셀 어레이내의 부데이터선 이퀼라이저부의 구성도.
제8도는 데이터선 입출력회로부의 구성도.
제9도는 제5도에 표시한 메모리셀 어레이에서 동시에 2비트를 선택할 경우의 선택위치를 표시하는 도면.
제10도는 제5도에 표시한 메모리셀 어레이에서 동시에 4비트를 선택하는 경우의 선택위치를 표시하는 도면.
제11도는 제5도에 표시한 메모리셀 어레이에서 동시에 8비트를 선택하는 경우의 선택위치를 표시하는 도면.
제12도는 제2도, 제3도에 표시한 메모리셀 어레이내의 센스앰프블록부의 회로구성과 패턴레이아웃을 표시하는 도면.
제13도는 메모리셀 어레이를 포함하는 다이내믹 RAM의 블록도.
제14도는 제13도에 표시한 다이내믹 RAM칩내의 배치도.
제15도는 제13도에 표시한 다이내믹 RAM의 통상 모드에 있어 동작파형도.
제16도는 제13도에 표시한 다이내믹 RAM의 페이지모드에 있어 동작파형도.
제17도는 제13도에 표시한 다이내믹 RAM의 CAS 비포어/RAS 리프레시 모드에 있어 동작파형도.
제18도는 센스앰프블록 디코더중의 블록선택신호 발생회로의 구성도.
제19도는 이 발명의 제3실시예에 의한 다이내믹 RAM의 메모리셀 어레이내의 비트선쌍과 센스앰프의 배치도.
제20도는 이 발명의 제4실시예에 의한 다이내믹 RAM의 메모리셀 어레이내의 센스앰프 블록부의 구성도.
제21도는 이 발명의 제5실시예에 의한 다이내믹 RAM의 메모리셀 어레이내의 데이터선의 배치도.
제22도는 이 발명의 제6실시예에 의한 다이내믹 RAM의 메모리셀 어레이내의 데이터선 게이트부의 구성도.
제23도는 이 발명의 제 7실시예에 의한 다이내믹 RAM의 데이터선 입출력 회로부의 구성도.
제24도는 이 발명의 제8실시예에 의한 다이내믹 RAM의 메모리셀 어레이에서 동시에 4비트를 선택하는 경우의 선택위치를 표시하는 도면.
제25도는 이 발명의 제9실시예에 의한 다이내믹 RAM의 리프레시 사이클이 다를 경우의 메모리 어레이내의 행블록의 선택위치를 표시하는 도면.
제26도는 이 발명의 제10실시예에 의한 다이내믹 RAM의 메모리셀 어레이내의 데이터선의 배치도.
제27도는 제26도에 표시하는 열블록을 포함하는 메모리셀 어레이의 구성도.
제28도는 이 발명의 제11실시예에 의한 다이내믹 RAM의 메모리셀 어레이내의 데이터선의 배치도.
제29도는 종래의 다이내믹 RAM의 메모리셀 어레이의 구성도.
제30도는 제29도에 표시한 메모리셀 어레이내의 센스앰프 블록부의 구성도.
제31도는 제29도에 표시한 메모리셀 어레이내의 데이터선 게이트부의 구성도.
이 발명은 데이터선을 계층구성으로 한 반도체 기억장치에 관한 것이다. 근년, 반도에 기억장치의 고밀도 집적화가 진전하여, 칩에 집적되는 기억비트수가 증가하고 있다.
반도체 기억장치내에 예를들면 다이내믹 RAM에 있어서도, 메모리셀 어레이내에 다수의 메모리셀, 비트선 및 워드선이 배치되어 메모리셀 어레이 영역의 면적이 증대하게 되었다.
이 결과, 비트선의 정보를 메모리셀 어레이 외부에 전달하는 데이터선의 길이가 길어지고, 따라서 데이터선의 부유용량이 크게 되기 때문에 판독 및 기록동작이 지연한다고 하는 문제가 발생하고 있다.
이 문제점을 해소하기 위하여, 데이터선을 계층구성으로 한 다이내믹RAM이 제안되고 있다.
제29도는 종래의 데이터선을 계층구성으로 한 다이내믹 RAM 1개의 메모리 셀 어레이의 구성도이다.
제29도에 있어서, MCA는 메모리셀 어레이, RDI 내지 RDn에 대응하여 설치되고, 워드선 WL을 통하여 행선택 신호를 받는 RB1 내지 RBn 행블록, 열어드레스 신호에 반응하여, 열선택신호를 선택적으로 출력하는 CD1과 CD2 열디코더, CD1 및 CD에 대응하여 설치되고, 열선택선 CSL을 통하여 열선택신호를 받는 CB1과 CB2 열블록, SD1 내지 SDn은 각각, RD1 내지 RDn에 대응하여 설치되고, 대응하는 행디코더가 활성화되고, 행선택신호를 행블록에 출력하면 블록선택신호를 출력하는 SD1 내지 SDn의 센스앰프 블록디코더, SB1 내지 SBn은 각각, SD1 내지 SDn에 대응하여 설치되고, 블록선택신호선 BS, /BS(1은 상보 신호선이다)를 통하여 블록선택 신호를 받는 센스앰프 블록이다.
단, 블록선택 신호선 BS, /BS 는 도면에 있어서는 간단화하여 1본만 표시하고 있다.
행블록 RB1 내지 RBn 에는 각각 복수의 워드선 WL이 행방향으로 배선되어 있고, 각각의 워드선 WL 에는 복수의 메모리셀 MC가 행방향으로 배치되어 접속되어 있다.
또, 복수의 메모리셀 MC의 각각에는 비트선 BL, /BL의 어느 하나가 접속되어 있고, 그 비트선 BL, /BL의 각 ㅆ아은 대응하는 센스앰프블록으로 향하여 열방향으로 배선되어 있다.
더욱, 그 비트선쌍은 열선택선(CSL)에 평행하여 배설되어 있다.
센스앰프블록 SB1 내지 SBn은 행방향으로 열선택선 CSL에 대응하여 배치된 센스앰프에 공급되어 있고 각 센스앰프 부분은 대응하는 행블록의 1조의 비트선쌍 BL, /BL에 접속되고, 대응하는 센스앰프 디코더 SD에서 도면에 표시되지 않은 활성화신호를 받으면, 비트선쌍 BL과 /BL의 전위차를 증폭하는 센스앰프회로 SA와, 1조의 비트선쌍 BL, /BL에 접속되고, 열디코더 CD의 열선택선 CSL을 통하여, 열선택신호를 받으면, 이 센스앰프회로 SA에 접속되는 비트선쌍 BL, /BL를 각각 부데이터선쌍 LDL, /LDL에 전기적 접속하는 스위치 CG(이하 열게이트라 한다)를 가진다.
단, 부데이터선쌍 LDL, /LDL은 도면에 있어서는 간소화하여 1본만을 표시하고 있다.
1개의 열블록 CB에는, 센스앰프블록 SB에 수에 대응하는 부데이터선쌍 LDL, /LDL과 센스앰프 디코더 SD에서 블록선택 신호선 BS, /BS를 통하여 블록선택신호를 받고, 부데이터선쌍 LDL, /LDL을 각각 주데이터선쌍 GDL, /GDL에 접속하는 센스앰프블록 SB의 수에 대응하는 스위치 DG)이하 데이터선 게이트라 한다)가 배설되어 있다.
단, 주데이터선쌍 GDL, /GDL은 도면에서는 간략화하여 1본만 표시하고 있다.
또, 하나의 열블록 CB에는 복수의 주데이터선쌍 GDL, /GDL이 존재하고, 그 수는 동시에 활성화하는 행디코더 RD의 수에 의해 결정된다.
즉, 도면에 표시하는 구성에서는, 하나의 열블록 CB에는 주데이터선쌍이 각각 2쌍이 있기 때문에, 동시에 활성화할 수 있는 행디코더 RD의 수는 최대 2개까지 된다.
단, 동시에 활성화하는 행디코더는, 예를들면 동일 주데이터선쌍에 데이터선 게이트가 각각 접속되어 있는 SD1과 SDn-1의 조합 또는 SD2와 SDn의 조합은 데이터가 충돌하기 때문에 불가하다.
따라서 그 행디코더 RD는 동시에 활성화될 수 없다.
각각의 주데이터선쌍 GDL, /GDL은 프리앰프나 기록회로가 포함되는 데이터선 입출력회로 PW의 각각 주데이터선쌍에 대응하는 도면에 표시되지 않은 회로블록에 접속되어 있다.
제30도는 열게이트 CG 및 메모리셀 MC의 상세도이다.
도면에 표시하는 것과 같이, 열게이트 CG는 열선택선 CSL에 하이(high)의 논리신호가 전해지면 비트선 BL과 부데이터선 LDL을 전기적으로 접속하는 동시에, 비트선 /BL과 부데이터선 /LDL을 전기적으로 접속하는 트랜스퍼 게이트로 구성되어 있다.
더욱 메모리셀 MC는 워드선 WL에 게이트전극이 접속된 nMOS트랜지스터와, 콘덴서로 구성되어 있다.
제31도는 데이터선 게이트 DG의 상세도이다.
제31도에 표시하는 것과 같이, 데이터선 게이트 DG는 블록선택 신호선 BS에 하이의 논리신호 또는 /BS에 로우의 논리신호가 전하여지면, 부데이터선 LDL과 주데이터선 GDL을 전기적으로 접속하는 동시에, 부데이터선 /LDL과 주데이터선 /GDL을 전기적으로 접속하는 Q101, Q102의 nMOS트랜지스트와 Q103, Q104의 pMOS트랜지스터로 구성되어 있다.
다음은 제29도~제31도의 동작을 제30도에 표시하는 것과 같은 메모리셀 MC의 내용을 판독하는 경우에 대하여, 예를 들면, 행디코더 RD1이 활성화하고, 워드선 WL11이 선택되고, 열디코더 CD1의 CSL11와 열디코더 CD2의 CSL21이 선택되었다고 가정하여 설명한다.
우선, 행디코더 RD1이 활성화되고, 이 행디코더 RD1에 대응하는 행블록 RB1에 워드선 WL11을 통하여, 행선택신호로서 하이의 논리신호가 제공된다.
그 때문에, 워드선 WL11에 접속되는 메모리셀 MC가 활성화되고, 콘덴서와 비트선 BL이 도통상태로 된다.
또, 한쪽에서는, 행디코더 RD1에 대응하는 센스앰프 디코더 SD1도 행디코더 RD1에 연등하여 활성화되고, 대응하는 센스앰프블록 SB1에 표시되지 않는 신호선을 통하여 센스앰프부의 센스앰프회로를 활성화한다.
그것에 의해, 활성화된 센스앰프회로에 접속되는 비트선 BL과 /BL의 전위차를 증폭한다.
계속하여, 열디코더 CD1 및 CD2에서 각각 1본의 열선택신호선 CSL11 및 CSL21을 통하여, 열선택신호로서 하이의 논리신호가 제공된다.
그 때문에, 열선택신호선 CSL11 및 CSL21에 접속되는 센스앰프부 각각의 열게이트 CG111, CG121이 도통된다.
그리고, 비트선쌍과 부데이터선쌍이 전기적으로 접속된다.
이때, 증폭된 비트선 BL111과 /BL111에 접속되어 있는 부데이터선 LDL11, /LDL11이고, 증폭된 비트선 BL121과 /BL121에 접속되어 있는 부데이터선은 LDL12, /LDL12(이후 데이터선쌍은 LDL 만을 기재하고, /LDL은 생략한다.
비트선쌍 BL, 주데이터선쌍 GDL도 같음)이고, 다른 부데이터선쌍은 센스 앰프회로가 활성화하고 있지 않기 때문에, 증폭한 신호가 나타나지 않는다.
그리고, 더욱 센스앰프블록 SB1과 열블록 CB1에 한개 설치된 데이터선 게이트 DG11과, 센스앰프블록 SB1과 열블록 CB2에 설치된 데이터선 게이트 DG21이 공통센스앰프 디코더 SD1에서 블록선택 신호선 BS1, /BS1를 통하여 블록선택 신호선 BS에 하이의 논리신호 또는 /BS에 로우의 논리신호가 전하여지는 것에 의해, 부데이터선쌍 LDL11과 주데이터선쌍 GDL11을 전기적으로 접속하는 동시에, 부데이터선쌍 LDL12와 주데이터선 GDL21을 전기적으로 접속한다.
이리하여, 워드선 WL11에 접속되고, 비트선상 BL111의 어느건가의 비트선 및 BL121의 어느건가의 비트선에 접속되어 있는 메모리셀의 데이터가 각각 부데이터선쌍 LDL11, 주데이터선쌍 GDL11을 통하여 데이터선 입출력회로 PW에 있는 도면에 표시하지 않은 주데이터선쌍 GDL11 대응의 출력회로블록과, 부데이터선쌍 LDL12, 주데이터선쌍 GDL21을 통하여 데이터선 입출력회로 PW에 있는 도면에 표시하지 않은 주데이터선쌍 GDL21의 출력회로블록에 출력된다.
상기와 같이, 종래의 반도체 기억장치에 있어서는, 데이터의 판독시에 한개의 부데이터선쌍에 접속되는 하나의 센스앰프부에 대하여, 1본의 부데이터선에 축적되어 있는 전하를 방전하는 동시에 이 센스앰프부에서 쌍으로 되어 있는 더하나의 부데이터선에 전하를 충전시키기 위해, 부데이터선쌍의 배선길이가 증가하면 그 배선의 부유용량이 증가하고, 층방전에 소요되는 시간이 증가하고, 데이터전송의 고속화가 손상된다.
또, 그충방전에 요하는 전력도 증가한다.
더욱, 선택된 주데이터선에 대해서도 동일하고, 나아가서는 반도체 기억장치 전체의 소비전력이 증대한다고 하는 문제점이 있었다.
금후, 반도체 기억장치의 기억용량이 더욱더 증가되어 오는 것이 고려되어, 그 부데이터선 또는 주데이터선 배선배치의 최적화가 큰 과제이다.
더욱, 종래에서는, 한개의 열블록에 대응하는 하나의 센스앰프블록내의 부데이터선의 길이는 적어도 센스앰프부의 수 256개를 접속할 수 있는 길이가 필요하였다.
그러나, 기억용량의 증가에 수반하여, 종래의 구성으로 단순히 센스앰프부를 배로하여 접속하는 경우, 예를들면 미세가공이 진보하였다 하여도, 부데이터선의 증가는 피할 수 없고, 더욱 열게이트 CD도 배가되고, 열 게이트를 구성하는 트랜지스터의 소오스/드레인에 존재하는 부유용량도 증가하기 때문에, 데이터 전송의 고속화가 방해되고 동시에 부데이터선의 충방전에 요하는 전력이 증가하는 문제는 피할 수 없다.
또, 미세가공의 진보등에 의해 메모리셀이 미세화되어 가는 것이 고려되나, 메모리셀의 미세화에 비하여 센스앰프부는 그 회로 구성의 복잡함에 의해 집적도를 향상되게 하는 것이 곤란하게 된다.
그래서, 센스앰프부는 행방향으로 가늘고 길게 늘어난 형상을 가지고, 그 때문에, 행블록과 그것에 대응하는 센스앰프블록수를 증가되게 하면 행방향의 길이가 증가하고, 주데이터선의 배선길이가 증가하기 때문에, 배선의 부유용량등이 증가하기 때문에, 데이터전송이 고속화가 방해되는 동시에 주데이터선의 충방전에 요하는 전력도 증가한다.
이 발명의 목적은 고속 데이터전송을 허용하는 반도체 기억장치를 제공하는 것이다.
이 발명의 다른 목적은 고밀도 집적화에 적합한 반도체 기억장치를 제공하는 것이다.
이 발명의 또 다른 목적은 장치에 의해 소비전력의 저감을 허용하는 반도체 기억장치를 제공하는 것이다.
이 발명의 또 다른 목적은 기억데이타의 신뢰도를 개량할 수 있는 반도체 기억장치를 제공하는 것이다.
이 발명의 추가목적은 전력소비감축 및 수율개선과 같은 목적에 의거하는 반도체 기억장치를 제조하는 것이다.
이 발명의 한 국면에 따르는 반도체 기억장치는 단 하나의 열이 복수의 열디코더에 의해 선택되는 제1메모리셀 그룹을 포함하고 그리고 그 제 1 메모리셀 그룹은 열의 방향으로 복수의 제2메모리셀 그룹으로 분할된다.
장치는 제2메모리셀 그룹의 각각에 대응하여 설치된 복수의 부데이터선을 포함한다.
열디코더는 제1메모리셀 그룹에 대응하여 설치되고, 열디코더에 의해 선택된 열을 가지는 제2메모리셀에 대응한 부데이터선만이 규정된 전위를 프리차지된다.
상기 구성에 있어서, 쇼트 부데이터선은 모든 제2메모리셀 그룹에 설치되고, 그리고 고속 데이터전송은 결과적으로 가능해진다.
복수의 메모리셀 그룹을 포함하는 이 발명의 다른 하나의 국면에 따른 반도체 기억장치는 복수의 메모리셀 그룹의 각각에 대응하여 설치된 복수의 부데이터선과, 복수의 부데이터선에 선택적으로 접속된 주데이터선, 그리고 부데이터선을 이퀼라이즈하는 이퀼라이즈회로를 가진다.
이퀼라이즈 회로는 행어드레스 신호에 의거한 제1이퀼라이즈 신호와 열어드레스 신호에 의거한 제2이퀼라이즈 신호에 응답하고 주데이터선을 이퀼라이즈한다.
상기 구성에 있어서, 이퀼라이즈 회로는 행어드레스신호에 의거한 제1이퀼라이즈 신호와 열어드레스 신호에 의거한 제2이퀼라이즈 신호에 응답하고 동작하고, 따라서 부데이터선을 위한 이퀼라이징 타이밍은 열어드레스 신호에 응답하고 열선택선 동작의 동작타이밍과 잘 매치될 수가 있고, 동작에서의 헛된 시간이 제거되고, 환언하면 고속동작이 가능하고, 그리고 고속 데이터전송이 이루어진다.
복수의 메모리셀 그룹을 포함하는 이 발명의 또다른 국면에 따르는 반도체 기억장치는 복수의 메모리셀 그룹의 각각에 대응하여 설치된 복수의 부데이터선과, 복수의 부데이터선에 대응하여 설치된 주데이터선, 그리고 복수의 부데이터선과 주데이터선을 접속하는 스위치회로를 가진다.
반도체 기억장치의 통상 동작에 있어, 스위치회로는 복수의 부데이터선을 주데이터선에 선택적으로 접속하고, 반도체 기억장치의 리프레시 모드에서는, 스위치회로는 복수의 부데이터선과 주데이터선을 절단한다.
상기 구성에 있어서, 데이터가 외부에서 판독되지 않은 리프레서 모드에 있어서는 부데이터선과 주데이터선에 데이터를 판독하는 것은 필요없고, 부데이터선을 프리차지하는 필요성도 제거하고, 따라서 장치의 소비전력도 감소될 수가 있다.
본 발명의 또다른 국면에 따르는 반도체 기억장치는 열방향으로 한개의 열에 배치된 복수의 메모리블록과, 메모리블록의 복수의 열을 선택하는 제1과 제2열디코더, 그리고 제1과 제2열디코더에 의해 선택된 2개의 열을 위한 복수의 메모리블록중 다른 메모리블록을 선택하는 선택회로를 가지고, 선택된 메모리블록에서 데이터를 판독한다.
상기 구성에 있어서, 제1과 제2열디코더는 같은 메모리블록에서 데이터를 판독하지 않고, 복수의 비트오류는 마주치게 되지 않고, 기억데이터의 신뢰성도 개량된다.
복수의 메모리셀 그룹을 포함하는 이 발명의 부가국면에 따르는 반도체 기억장치는 복수의 메모리셀 그룹의 각각에 대응하여 설치된 복수의 부데이터선과, 복수의 부데이터선에 대응하여 설치된 주데이터선, 복수의 부데이터선과 주데이터선을 접속하는 복수의 스위치회로, 그리고 부데이터선을 이퀼라이즈하는 복수의 이퀼라이즈 회로를 가진다.
반도체 기판상에 사전에 배치된 복수의 스위치회로와 이퀼라이즈회로는 부데이터선에 선택적으로 접속된다.
이 구성에 있어서, 부데이터선은 요망된 스위치회로와 요망된 이퀼라이즈 회로에 접속될 수가 있고, 따라서 반도체 기억장치는 소비전력을 감축하고 수율을 향상하는 그러한 목적에 의존하여 분리하여 제조될 수가 있다.
복수의 메모리셀 그룹을 포함하는 이 발명의 또 다른 국면에 따르는 반도체 기억장치는 복수의 메모리셀 그룹의 각각에 대응하여 설치된 복수의 부데이터선과, 복수의 부데이터선에 대응하여 설치된 주데이터선, 그리고 복수의 부데이터선과 주데이터선을 접속하는 스위치회로를 가진다.
부데이터선은 스위치회로를 통하여 주데이터선의 전위에 의해 프리차지된다.
이리하여 회로구성은 단순화되고, 장치의 고밀도 집적화가 이행될 수가 있다.
이 발명의 더욱 다른 국면에 따르는 반도체 기억장치는, 복수의 열 중 단하나가 열디코더에 의해 선택되는 제1메모리셀 그룹을 포함하고, 그리고 그 제1메모리셀 그룹은 열의 방향으로 복수의 제2메모리셀 그룹으로 분할된다.
그 장치는 제2메모리셀 그룹에 대응하여 설치된 복수의 부데이터선을 가진다.
열디코더는 제1메모리셀 그룹에 대응하여 설치되고, 반도체 기억장치는 복수의 부데이터선에 대응하는 주데이터를 포함한다.
상기 구성에 있어, 제2메모리셀 그룹을 분할하여 생성된 쇼트 부데이터선이 설치되고, 부데이터선은 고속으로 프리차지될 수가 있고, 따라서 고속 데이터전송이 가능하다.
[실시예]
실시예 1
이하, 이 발명의 1실시예를 제1도에 대하여 설명한다.
제1도는 반도체 기억장치의 1예로서 다이내믹 RAM에 있어 메모리셀 어레이의 구성도이다.
제 1도에 있어서, MCA는 메모리셀 어레이, RD1 내지 RDn은 행어드레스신호를 받고, 활성화하면, 복수의 워드선 WL중 1본의 워드선 WL에 대하여 행선택신호를 출력하는 행디코더, RB1 내지 RBn은 각각, RD1 내지 RDn에 대응하여 설치되고, 워드선 WL을 통하여 행선택번호를 받는 행블록, CD1 및 CD2 는 열어드레스 신호를 받고, 각각에 설치되어 있는 복수의 열선택 신호선 CLS중 각각 1본의 열선택 신호선에 대하여 열선택신호를 출력하는 열디코더, CB1 및 CB2는 각각 CD1에, CB3 및 CB4 는 각각 CD2에 대응하여 설치되고, 열선택선 CSL을 통하여 열선택신호를 받는 열블록, SD1 내지 SDn은 각각, RD1 내지 RDn에 대응하여 설치되고, 대응하는 행디코더가 활성화되어, 행선택신호를 행블록에 출력하면 블록선택신호를 출력하는 센스앰프블록 디코더, SB1 내지 SBn은 각각 SD1 내지 SDn에 대응하여 설치되고, 블록선택신호선 BS, /BS를 통하여 블록선택신호를 받는 센스앰프블록이다.
단, 블록선택신호선 BS, /BS는, 도면에 있어서 간략화로서 1본만 표시하고 있다.
행블록 RB1 내지 RBn에는 각각 복수의 워드선 WL이 열방향으로 배선되어 있고, 각각의 워드선 WL에는 복수의 메모리셀 MC이 열방향으로 접속되어 있다.
또, 복수의 메모리셀 MC의 각각에는 비트선 BL, /BL의 어느 한개가 접속되어 있고, 그 비트선 BL, /BL은 대응하는 센스앰프블록에 향하여 쌍으로 되어서 행방향으로 배선되어 진다.
더욱, 그 비트선쌍 BL은 열선택선에 대응하여, 열방향으로 배설되어 있다.
센스앰프블록 SB1 내지 SBn에는 대응하는 행블록 1조와 비트선쌍 BL에 접속되고, 대응하는 센스앰프 디코더 SD에서 도면에 표시하지 않은 활성화신호를 받으면, 접속된 비트선쌍 BL과 /BL이 전위차를 증폭하는 센스앰프회로 SA와, 1조의 비트선쌍 BL에 접속되어, 대응하는 열디코더 CD의 열선택선 CSL을 통하여, 열선택신호를 받으면, 이 센스앰프회로 SA에 접속되는 비트선쌍 BL을 각각 부데이터선쌍 LDL에 전기적 접속하는 스위치 CG(이하, 열게이트로 한다)를 가지는 센스앰프부를 열선택선에 대응하여, 열방향으로 배설하고 있다.
단, 부데이터선쌍 LDL은 도면에 있어 간략화하여 1본만 표시하고 있다.
한개의 열블록 CD에는, 센스앰프블록 SB에 대응하는 수의 부데이터선쌍 LDL과, 센스앰프 디코더 SD에서 블록선택 신호선 BS, /BS를 통하여 블록선택신호를 받고, 부데이터선쌍 LDL을 각각 주데이터선쌍 GDL에 접속하는 센스앰프블록 SB에 대응하는 수의 스위치 DG(이하, 데이터선 게이트라 한다)가 배설되어 있다.
단, 주데이터선쌍 GDL은 도면에 있어 간소화하여 1본만 표시하고 있다.
각각의 주데이터선상 GDL은 프리앰프나 기록회로가 포함되는 데이터선입출력회로 PW의 각각 주데이터선쌍에 대응하는 도면표시하지 않은 회로 블록에 접속되어 있다.
제1도의 동작에 대해 설명한다.
행디코더 RD1이 활성화되고, 이 행디코더 RD1에 대응하는 행블록 RB1에 워드선 WL11을 통하여 행선택신호로 하여 하이의 논리신호가 제공된다.
그 때문에, 워드선 WL11에 접속되는 메모리셀 MC가 활성화되고, 콘덴서와 비트선 BL이 도통상태로 된다.
또 한편, 행디코더 RD1에 대응하는 센스앰프 디코더 SD1도 행디코더 RD1에 연동하여 활성화되고, 대응하는 센스앰프블록 SB1에 도면표시하지 않은 신호선을 통하여 센스앰프부의 센스앰프회로로 활성화된다.
그것에 의해 활성화된 센스앰프회로에 접속되는 비트선 BL과 /BL의 전위차를 증폭한다.
계속하여, 열디코더 CD1 및 CD2에서 각각 1본의 열선택신호선 CSL11 및 CSL31을 통하여 열선택신호로서 하이의 논리신호가 제공된다.
그 때문에, 열선택신호선 CSL11 및 CSL31에 접속되는 센스앱프부의 각각의 열게이트 CG가 도통한다.
그리고, 비트선쌍과 부데이터선쌍이 전기적으로 접속된다.
이때, 증폭된 비트선쌍 BL111과 접속되어 있는 부데이터선쌍은 LDL11, 비트선쌍 BL131과 접속되어 있는 부데이터선쌍은 LDL13이고, 다른 부데이터산쌍은 센스앰프회로가 활성화하고 있지 않다.
센스앰프블록 SB1과 열블록 CB1에 1개 설치된 데이터선 게이트 DG11과,
센스앰프블록 SB1과 열블록 CB2에 1개 설치된 데이터선 게이트 DG21과,
센스앰프블록 SB1과 열블록 CB3에 1개 설치된 데이터선 게이트 DB31과,
센스앰프블록 SB1과 열블록 CB4에 1개 설치된 데이터선 게이트 DC41이 공통의 센스앰프 디코더 SD1에서 블록선택 신호선 BS1, /BS1을 통하여 블록선택 신호선 BS에 하이의 논리신호 또는 /BS에 로우의 논리신호가 전달되고, 부데이터선쌍은 LDL11과 주데이타선쌍 GDL11을 전기적으로 접속하는 동시에 부데이터선쌍 LDL12와 주데이터선 GDL21을 전기적으로 접속하고, 더욱, 부데이터선쌍 LDL13과 주데이터선쌍 GDL31을 전기적으로 접속하고, 부데이터선쌍 LDL14와 주데이터선쌍 GDL41을 전기적으로 접속한다.
그러나, 부데이터선쌍 LDL12와 주데이터선쌍 GDL21 및 부데이터선쌍 LDL14와 주데이터선쌍 CDL41은 비트선쌍과 접속되어 있지 않으므로, 데이터는 전달되지 않고 미사용상태로 된다.
이리하여, 워드선 WL11에 접속하고, 비트선쌍 BL111의 어느건가의 비트선 및 BL131의 어느건가의 비트선에 접속되어 있는 메모리셀의 데이터가 각각 부데이터선쌍 LDL11, 주데이터선쌍 GDL11을 통하여 데이터선 입출력회로 PW에 있는 도면 표시하지 않은 주데이터선쌍 GDL11에 대응의 출력회로블록과, 부데이터선쌍 LDL13, 주데이터선쌍 GDL31을 통하여 데이터선 입출력회로 PW에 있는 도면 표시하지 않은 주데이터선쌍 GDL21 대응의 출력회로블록에 출력된다.
상기와 같이 열디코더 1개에 대하여 복수의 열블록을 설치하고, 각 열블록과 각 센스앰프블록의 교차영역마다 부데이터선쌍과 그 주데이터선쌍을 전기적으로 접속하는 데이터선 게이트를 설치하였으므로, 열디코더에 의해, 열선택신호를 받지 않는 열블록의 부데이터선쌍에는 데이터를 판독하기 위한 충방전에 요하는 전력이 발생하지 않고, 저소비 전력화가 기도되는 동시에 기억용량의 증대에 수반하는 부데이터선쌍의 배선길이를 억제될 수 있기 때문에, 부유용량의 증가를 억제하고, 데이터전송의 고속성이 방해되지 않는 적덩한 장치가 얻게 된다.
실시예 2
제2도는 실시예1의 센스앰프블록 SB를 좌우의 행블록 RB 에 대하여 공유화하고, 행블록 RB의 메모리셀을 좌우의 센스앰프블록 SB에 대하여 교호 배치한 것이다.
즉, 센스앰프블록 SB2 내부의 센스앰프 SA2xj, SA2xj+1…(X는 열블록대응의 수)에서 좌우의 행블록 RB1과 RB2에 대하여 비트선쌍이 행방향으로 배선되어 있다.
단, 센스앰프블록 SB1의 좌측 및 센스앰프블록 SBn+1의 우측에 대해서는 비트선쌍이 접속되어 있지 않고, 비트선 접속노드를 개방상태로 하여도 상관은 없으나, 기준전위선 VBL에 접속하여 1/2VCC로 하여 두는 것이 노이즈 대책상 바람직하다.
물론, 그때, 센스앰프부에는 도면표시하지 않은 좌우비트선쌍의 접속을 전환하는 스위치가 있고, 비터선쌍이 접속되어 있지 않은 스위치는 항상 오프상태로 되도록 되어 있다.
행블록 RB1에 표시되는 것과같이 좌우의 센스앰프블록에 접속되는 메모리셀이 열방향으로 교호로 배치되어 있다.
행블록 RB와 센스앰프블록 SB의 대응관계를 설명한다.
예를들면, 행디코더 RD1이 활성화되면, 그것에 대응하는 센스앰프 디코더 SD1과 SD2가 활성화되어, 그 센스앰프 디코더 SD1과 SD2에 대응하는 센스앰프블록 SB1와 SB2에 각각 활성화신호를 출력하고, 각 센스앰프부의 센스앰프회로를 활성화한다.
더욱, 제4도의 센스앰프부의 상세도를 사용하여 상세하게 설명하면, BL1R, BL1R, BR2R, BR2R, …은 우측의 메모리셀블록에 속하는 비트선, BL1L, BL1L, BR2L, BR2L, …은 좌측의 메모리셀블록에 속하는 비트선, 트랜지스터 Q1 및 Q2에 의해 구성되는 NSA는 채널센스앰프회로, 트랜지스터 Q3 및 Q4에 의해 구성되는 PSA 는 P채널 센스앰프회로, 트랜지스터 Q5 및 Q6은 각각 n 채널 센스앰프 구동 트랜지스터 및 p 채널 센스앰프 구동 트랜지스터, 트랜지스터 Q7 및 Q8은 우측 비트선 분리 트랜지스터, 트랜지스터 Q9 및 Q10은 좌측 비트선 분리 트랜지스터, 트랜지스터 Q11 및 Q12에 의해 구성되는 CG는 열게이트, 트랜지스터 Q13에 의해 구성되는 EQ는 비트선 이퀼라이저, 트랜지스터 Q14 및 Q15 에 의해 구성되는 HD는 비트선 전위유지회로, LDL 및 /LDL으느 부데이터선, SNn 및 SNp는 각각 n채널 및 p채널 센스앰프의 공통소스선, STn 및 STp는 각각 n채널 및 p채널 센스앰프 구동신호배선, BLEQ는 비트선 이퀼라이즈 신호배선, VBL은 비트선 유지전위배선, BL1R 및 BL1L은 각각 우측 및 좌측 비트선 분리신호배선이고, BL1R은 트랜지스터 Q7 및 Q8의 게이트, BL1L은 트랜지스터 Q9 및 Q10의 게이틔에 접속되어 있고, 이 센스앰프부를 SB1에 배설할때는, BL1L은 접지되고, 트랜지스터 Q9 및 10 을 상시 비도통상태로 하고, SBn+1에 배설할때는, BL1R은 접지되고, 트랜지스터 Q7 및 Q8을 상시 비도통상태로 한다.
CSL1 및 CSL2는 열선택선, VSS1 및 VSS2 는 접지전위배선, VCC1 및 VCC2는 전위전위배선이다.
즉, 센스앰프 디코더 SD에서 센스앰프부에 대하여, 센스앰프회로의 활성화 신호로서 STn 및 STp를 받고, 그 신호를 받으면, BL1R 및 BL1L에서 활성화되어 있는 행디코더에 대응하는 행블록의 방향으로 전환한다.
예를들면, 행디코더 RD1이 활성화하고 있다고 하면, 센스앰프 디코더 SD1과 SD2가 활성화되어, SD1과 SD2에서 출력되는 활성화신호를 각각 대응하는 센스앰프블록의 센스앰프회로에 대하여, STn과 STp를 통하여 센스앰프 구동신홀르 출력하는 동시에, 센스앰프블록 SB1에 대해서는 BL1R 을 통하여 전환신호를 출력하는 것에 의해, 행블록 RB1의 비트선과 센스앰프부를 접속하고, 또, 센스앰프블록 SB2에 대해서는 BL1L를 통하여, 전환신호를 출력하는 것에 의해, 행블록 RB1의 비트선과 센스앰프부를 접속한다.
더욱, 센스앰프회로가 활성화하지 않을 때에는, BL1R 및 BL1L은 함께 비활성화되어, 대신에, BLEQ가 활성화되어, 비트선쌍을 기준전위선 VBL에 접속하여 1/2VCC에 고정해두는 동작을 행한다.
이 실시예의 메모리셀 어레이내의 데이터선의 배치에 대하여 설명한다.
제5도는 메모리셀 어레이내의 데이터선의 배치를 표시하는 도면이고, 특히, 열블록 CB1내의 배치를 표시하고 있다.
제5도에 있어서, LDL11, LDL21, …은 부데이터선, GDL11, GDL12, …은 주데이선, DG11, DG21, …은 데이터선 게이트, LDE11a, LDE11b, …은 부데이터선 이퀼라이저, CD1은 열디코더, PW11, PW12, … 온 프리앰프 및 기록회로를 포함하는 데이터선 입출력회로이다.
부데이터선 및 주데이터선은 쌍으로 되어 있으나, 도면에서는 간략화하여 1본만 표시하고 있다.
또, 주데이터선 GDL11, GDL12, …은 워드선 션트(Sshunt) 영역 WSR에 배치되어 있다.
1본의 부데이터선은 메모리셀이 배치되는 영역 4개분의 길이와 워드선 션트영역 WSR 약 4개분의 길이이다.
따라서, 열블록의 반복을 고려하면, 부데이터선은 워드선 션트영역 5개의 교점을 가진다.
이들의 교점내, 1개에 데이터선 게이트가 배치되고, 다른 2개의 교점에 부데이터선 이퀼라이저가 배치되어 있다.
1본의 부데이터선에 복수의 부데이터선 이퀼라이저를 접속하는 것에 의해, 부데이터선의 이퀼라이즈를 고속으로 행할수가 있다.
제6도는 제5도를 부분적으로 상세하게 한 것이고, 데이터선 게이트 DG의 구성과 그 배치, 및 부데이터선 이퀼라이저 LDE의 배치를 표시하는 것이다.
제6도에 있어서 트랜지스터 Q16~Q19는 CMOS형의 데이터선 게이트를 구성하는 트랜지스터, LDL 및 /LDL은 부데이터선, GDL 및 /GDL은 주데이터선, BS 및 /BS는 블록선택 신호배선이다.
제7도는 부데이터선 이퀼라이저 LDE의 구성도이다.
제7도에 있어 Q20은 비트선 이퀼라이즈 신호 BLEQ에 응답하고 부데이터선쌍으로 이퀼라이즈하는 트랜지스터, Q21은 부데이터선 이퀼라이즈 신호 /LDEQ에 응답하고 부데이터선으로 이퀼라이즈하는 트랜지스터, Q22 및 Q23은 부데이터선 전위유지 트랜지스터이다.
부데이터선 이퀼라이저 부분에는 상기 트랜지스터외에, n채널 및 p채널 센스앰프 공통소스의 전위 SNn 및 SNp를 이퀼라이즈하여 전위유지하기 위한 트랜지스터 Q24~Q26도 배치되어 있다.
제6도, 제7도에 표시하는 것과같이, 부데이터선 이퀼라이저 LDE를 통하여 부데이터선은 비트선 이퀼라이즈 신호 BLEQ에 의해 제어되는 트랜지스터와 부데이터선 이퀼라이즈 신호/ LDEQ에 의해 제어되는 트랜지스터에 의해 이퀼라이즈된다.
비트선 이퀼라이즈 신호는 행어드레스에 의해 센스앰프블록이 선택되면 비활성화된다.
한편, 부데이터선 이퀼라이즈 신호는 열어드레스 신호에 응답하고 동작한다.
열선택선도 동일하게 열어드레스 신호에 응답하고 동작하기 위해, 부데이터선 이퀼라이즈 신호와 열선택선을 함께 메모리 어레이에 대하여 같은 방향(이 경우, 우측)에서 같은 배선층(이 경우는 제2금속배선)에 의해 공급하는 것에 의해, 부데이터선 이퀼라이즈 신호와 열선택선과의 타이밍 정합을 하는 것이 용이하게 된다.
제8도는 데이터선 입출력회로 PW, 부데이터선 이퀼라이즈 신호 /LDEQ 발생기 및 주데이터선 이퀼라이저 GDE와 주데이터선 이퀼라이즈 신호 /GEDQ 발생기의 상세한 구성도이다.
도면에 표시하는 것과 같이 데이터선 입출력 회로부분에 있어서는, 주데이터선쌍 1개에 대하여, 각각 1쌍의 프리앰프 PA와 기록 드라이버 WD가 설치되어 있다.
더욱, 주데이터선쌍 1개에 대하여, 각각 1개의 주데이터선 이퀼라이저 GDE가 설치되어 있고, 주데이터선 이퀼라이즈 신호 /GDEQ에 의거하여, 사용하고 있지 않는 열블록의 주데이터선쌍 GDL을 전원전위 VCC에 프리 차지한다.
주데이터선 이퀼라이저 GDE의 회로구성에 있어서, Q27 및 Q28은 주데이터선 GDL 및 /GDL을 이퀼라이즈하는 트랜지스터, Q29 및 Q30은 주데이터선 GDL 및/ GDL을 전원전위 VCC에 프리차지하는 트랜지스터이다.
부데이터선 이퀼라이즈 신호 /LDEQ는 /LDEQ 발생기에서 출력되고, 같은 열블록에 있는 열선택 신호선 CSL이 활성화되어 있지 않을 때, 그 열블록에는 데이터의 수수가 행하여지지 않기 때문에, 사용하고 있지 않은 열블록의 부데이터선쌍을 이퀼라이즈하기 위해, 각 부데이터선쌍에 설치된 부데이터 이퀼라이저 LDE에 대하여, 이퀼라이즈 신호 /LDEQ를 발생한다. 그리고, /LDEQ발생기는 열어드레스가 변화한 것을 검지하는 ATD회로의 검지신호와, 열어드레스 입력을 받는 이퀼라이즈 인에이블 회로에 제어되는 것에 의해, 그 열블록이 사용상태인가 아닌가를 판단한다.
더욱, 부데이터선 이퀼라이즈 신호 /LDEQ느느 워드션트영역 WSR마다 1본의 부데이터선 이퀼라이즈 신호선을 통하여 대응하는 열블록의 각 부데이터선 이퀼라이저 LDE에 입력되어 있다.
주데이텃너 이퀼라이즈 신호 /GDEQ는 /GDEQ발생기에서 출력되고, 같은 열블록에 있는 열선택 신호선 CSL이 활성화되어 있지 않을 때, 그 열블록에는 데이터와의 수수가 행하여지지 않기 때문에, 그 열블록에 있는 주데이터선쌍에 대하여, 이퀼라이즈 신호 /GDEQ를 발생한다.
그리고, /GDEQ발생기는 열어드레스가 변화한 것을 검지하는 ATD회로의 검지신호와, 열어드레스 입력을 받는 이퀼라이즈 인에이블 회로에 제어되는 것에 의해, 그 열블록이 사용상태에 있는가 아닌가를 판단한다.
더욱, 주데이터선 이퀼라이즈 신호 /GDEQ는 주데이터선쌍마다 1본의 주데이터선 이퀼라이즈 신호선을 통하여, 각 주데이터선 이퀼라이즈 GDE에 입력되어 있다.
제9도~제11도는 1개의 메모리셀 어레이에서 동시의 복수의 비트를 선택하는 경우의 선택위치를 표시하는 도면이다.
도면에서 있어서, RB1, RB2, …은 행블록, SB1, SB2, …은 센스앰프블록, CSL1j 및 CSL3j는 동시에 선택되는 열선택선이다.
제9도는 1개의 메모리셀 어레이에서 2비트 동시에 선택하는 경우의 선택위치를 표시하고 있고, 동시에 선택되는 행블록 RB1 및 RB9에 대응하는 센스앰프블록 SB1, SB2, SB9 및 SB10과 동시에 선택되는 열선택선 CSL1j 및 CSL3j와의 교점중, 다른 행블록과 다른 열선택선의 교점(예를 들면, 센스앰프블록 SB1과 열선택선 CSL1j와의 교점 및 센스앰프블록 SB9와 열선택선 CSL3j와의 교점)에서 각각 1비트씩 선택된다.
이와같이 하는것에 의해, 1본의 워드선 또는 열선택선의 불량에 의해, 복수의 비트가 불량으로 되는일없이, 반도체 기억장치의 기억데이터의 신뢰성이 향상된다.
제10도는 1개의 메모리셀 어레이에서 4비트 동시에 선택하는 경우의 선택위치를 표시하고 있고, 센스앰프블록 SB1과 열선택선 CSL1j 및 CSL3j와의 교점 및 센스앰프블록 SB9와 열선택선 CSL1j 및 CSL3j와의 교점에서 각각 1비트씩 선택된다.
제11도는 1개의 메모리셀 어레이에서 8비트 동시에 선택하는 경우의 선택위치를 표시하고 있고, 센스앰프블록 SB1과 열선택선 CSL1j 및 CSL3j 와의 교점, 센스앰프블록 SB2와 열선택선 CSL1j 및 CSL3j와의 교점, 센스앰프블록 SB9와 열선택선 CSL1j CSL3j와의 교점, 센스앰프블록 SB10와 열선택선 CSL1j CSL3j와의 교점에서 각각 1비트씩 선택된다.
제12도는 센스앰프블록 부분의 회로구성과 패턴레이아웃을 표시하는 도면이다.
도면에 있어 종방향으로 늘어나는 폭넓이와 해칭부의 배선은 제1금속배선에 의해 형성되고, 횡방향으로 늘어나는 폭넓이의 해칭부의 배선은 제2금속배선에 의해 형성되어 있다.
폴리실리콘 또는 폴리사이드(폴리실리콘과 금속 실리사이드의 2중층)에 의한 배선은 실선에 의해 표시하고 있다.
즉, WLR1P, WLR2P, …폴리사이드에 의한 워드선이고, WLR1A, WLR2A, …은 제 1금속배선에 의한 워드선이다.
폴리사이드에 의한 워드선과 대응하는 제1금속배선에 의한 워드선은 워드선션트영역 WSR에 있어 접속되어 진다.
도면에 있어서는 , 횡으로 병행하여 배선되어 있으나, 적어도 접속점에서는 계층의 상하를 겹쳐, 도면표시하지 않은 절연층에 설치한 콘택트홀을 통하여 제1금속배선을 폴리사이드에 접속한다.
비트선 이퀼라이즈 신호 BLEQ, 우측 및 좌측의 비트선 분리신호 BL1R 및 BL1L, n채널 및 p채널 센스앰프 구동신호 STn 및 STp는 각각 폴리사이드와 제 1금속 배선의 양방에 의해 배선되어 있다.
워드선은 워드선 션트영역만으로 폴리사이드와 제1금속배선이 접속되어 있는데 대하여, 상기 비트선 이퀼라이즈 신호 BLEQ, 우측 및 좌측의 비트선 분리신호 BL1R 및 BL1L, n채널 및 p채널 센스앰프 구동신호 STn 및 STp의 경우는, 워드선 션트영역에 가하여, 센스앰프 2개마다 폴리사이드와 제1금속배선이 접속되어 있다.
이 경우도 워드선과 동일, 적어도 접속점에서는 계층의 상하를 겹쳐, 도면에 표시하지 않은 절연층에 설치한 콘택트홀을 통하여, 제1금속배선을 폴리사이드에 접속한다.
이들 배선의 용량은 워드선의 용량에 비하여 크기 때문에, 이들 배선의 폴리사이드와 제1금속배선과의 접속을 워드선 션트영역만으로 행한 경우에는 이들 배선의 워드선 션트영역간의 폴리사이드에 의힌 배선지연의 워드선의 경우에 비하여 크게 되어, 그 결과, 반도체 기억장치의 동작을 지연하게 하는일이 있으나, 도면에 표시하는 것과 같이 센스앰프수개마다(여기서는 2개마다)에 접속하는 것에 의해, 배선지연을 대폭으로 감소되게 할 수 있다.
도면에 있어서, 부데이터선 LDL 및 /LDL, 접지전위배선 VSS1 및 전원전위배선 VCC1은 제1금속배선에 의해 형성되고, 열선택선 CSL, 주데이터선 GDL, /GDL, 부데이터선 이퀼라이즈 신호 /LDEQ, 접지전위배선 VSS2 및 전위전위배선 VSS2는 제2금속배선에 의해 형성되어 있다.
접지전위 및 전원전위는 제1및 제2금속배선에 의해 격자상으로 배선되어 있다.
또, 제2금속배선에 의해 형성되는 열선택선 CSL은 비트선 2쌍에 1본의 비율로 배치되어 있고, 접지전위배선 또는 전원전위배선은 비트선 4쌍에 1본의 비율로 배치되어 있다.
따라서, 제2금속배선(열선택선 또는 접지전위배선 또는 전원전위배선)에 관하여, 메모리셀이 배치되는 영역에서는 비트선이 4쌍 배치되는 영역내에 3본의 제2금속배선이 배치되어 있다.
도면에 표시하는 것과같이, 열선택선간에 접지전위배선 또는 전원전위배선이 배치되어 있지 않은 개소에 접지전위배선 또는 전원전위배선을 배치하고 비트선 4쌍의 영역에 4본의 제2금속배선을 배치하는 것이 가능하나, 상기와 같이 제2금속배선의 배선피치(pitch)를 크게하는 것에 의해 반도체장치의 제조공정에 있어 이물에 의한 수율의 저하가 방지될 수 있다.
제13도는 제2도의 메모리셀 어레이를 포함하는 다이내믹 RAM의 블록도이다.
도면에 있어, 1은 다이내믹 RAM칩, MCA는 메모리셀 어레이, RD는 행디코더와 센스앰프 디코더를 합쳐서 표시하고, CD는 열디코더, PW는 데이터선 입출력회로, CB는 제어신호버퍼, RAB는 행어드레스 버퍼, CAB는 열어드레스 버퍼, D1B는 데이터 입력버퍼, DOB는 데이터 출력버퍼이다.
다이내믹 RAM에는 행어드레스 스트로브 신호 /RAS, 열어드레스 스트로브 신호 /CAS, 기록제어신호 /WE, 출력제어신호 /OE, 어드레스 신호 Add, 입출력신호 DQ, 접지전위 VSS, 전원전위 VCC가 접속된다.
제어신호버퍼에서는 행어드레스 버퍼제어신호 RABD, 열어드레스 버퍼제어신호 CABD, 데이터 입력버퍼 제어신호 D1BD, 데이터 출력버퍼 제어신호 D0BD, 데이터 입출력회로 제어신호 PWD가 발생된다.
제14도는 다이내믹 RAM칩(1)의 배치의 1 예를 표시하고 있다.
MCA1~MCA4는 메모리셀 어레이, RD1~RD4는 행디코더, CD1~CD4는 열디코더, CC1~CC4는 제어신호회로이다.
이상과 같이 구성된 반도체 기억장치의 동작을 메모리셀에 기억된 정보를 판독하는 경우에 대하여 설명한다.
제15도는 다이내믹 RAM의 통상모드에 있어 동작파형을 표시하고 있다.
도면에 있어서 /RAS가 활성화되면, 행어드레스 버퍼 구동신호 RABD가 활성화되어, 행어드레스 버퍼에서 행어드레스가 송출된다.
다음은, 행어드레스에 의거하여 선택된 행블록에 대응하는 센스앰프블록에 있어서는, 비트선 이퀼라이즈 신호 BLEQ가 불활성으로 되고, 더욱, 선택된 메모리셀 블로과 반대측(여기서는 제4도의 좌측)의 비트선 분리신호 BL1L이 불활성으로 되고, 비선택축의 비트선과 센스앰프를 분리한다.
이것과 대략 동시에, 블록선택신호 BS 및 BS가 활성화된다.
이것에 의해, 부데이터선 전위유지 트랜지스터를 통하여 비트선 프리차지전위에 유지되어 있었든 부데이터선의 전위가 데이터선 게이트를 통하여 전원전위 VCC에 프리차지된다.
다음은,선택된 행블록에 있어 행디코더에 의해 선택된 워드선이 활성화되어, 메모리셀의 정보가 비트선 BL에 증폭된다.
다음은, 열선택선 CSL01 활성화되어 비트선의 정보가 열게이트를 통하여 부데이터선에 판독된다.
다음은 n채널 및 p채널 센스앰프 구동신호 STn 및 STp가 활성화되어 비트선 BL 및 /BL간의 전위차가 판독된다.
이때, 이미 블록선택신호 BS 및 /BS가 활성화되어 있기 때문에, 부데이터선에 판독된 정보는, 데이터선 게이트를 통하여 주데이터선에 판독된다.
또, 이때까지에, 부데이터 이퀼라이즈 신호 /LDEQ 및 주데이터선 이퀼라이즈 신호 /GDEQ가 비활성으로 되어 있다.
주데이터선에 판독된 정보는 프리앰프로 증폭되고, 더욱, 데이터 출력회로에 전달되어 출력데이터로 된다.
기록의 경우에는, 기록데이터가 데이터 입력회로에서 기록회로에 전달되어, 더욱 주데이터선에 전달된다.
그리고 판독의 경우와는 역으로, 데이터선 게이트를 통하여 부데이터선에 전달되고, 더욱, 열게이트를 통하여 비트선에 전달되어 메모리셀에 기록된다.
이상과 같이, 판독시에는, 부데이터선은 비트선 이퀼라이즈 전위에서 일단 전원전압 VCC에 승압되고, 판독동작종료후, 재차 비트선 이퀼라이즈 전위에 들어간다.
종래의 반도체 기억장치에 있어서는, 부데이터선이 분할되어 있지 않고, 선택된 행센스 앰프블록내의 부데이터선은 모두 동작하고 있었기 때문에, 상기 부데이터선의 층방전에 의해 소비전력이 증대하였다.
이것에 대하여, 본실시예에 있어서는, 실시예1과 동일하게 제1도에 표시하는 부데이터선 LDL11, LD12, LDL13, LDL14중 2본만을 동작되게 한다.
소위 분할동작을 행하고 있고, 동작하지 않는 부데이터선에서는 전력이 소비되지 않기 때문에, 장치전체의 소비전력도 감소한다.
더욱, 실시예1에 비하여, 센스앰프를 공유화하여 메모리셀을 교호 배치하고 있기 때문에, 센스앰프부의 열방향으로 메모리셀 1열분의 배치적 여유가 있어서, 그분, 센스앰프부를 행방향의 길이를 짧게 할 수 있고, 그것에 의해 주데이터선의 길이도 짧게 할 수 있다.
제16도에 의해 페이지모드에 있어서의 동작에 대하여 설명한다.
/RAS가 활성화되어서 센스앰프가 동작하여 비트선간의 전위차가 증폭될 때까지는 통상모드와 같으므로 설명을 생략한다.
제16도에 표시하는 것과같이 페이지모드에 있어, 열어드레스 C1, C2, C3이 순으로 선택되었다고 한다.
이중, 열어드레스 C1과 C3은 제 1도의 열블록 CB1에 속하고, 열어드레스 C2는 열블록 CB2에 속하고 있는 경우에 대하여 설명한다.
열블록 CB1에 속하는 열어드레스 C1이 선택되면, 열블록 CB1에 속하는 부데이터 이퀼라이즈 신호 /LDEQ1과 주데이터선 이퀼라이즈 신호 /GDEQ1이 비활성으로 된다.
다음은, 열선택선 CSLK가 활성화된다.
이것에 의해 비트선의 정보가 부데이터선 LDL1 및 주데이터선 GDL1에 전달된다.
판독종료후, 열선택선 CSLK가 다시 비활성으로 되는 동시에, 부데이터선 이퀼라이즈 신호 /LDEQ1과 주데이터선 이퀼라이즈 신호 /GDEQ1이 활성화되고, 부데이터선 LDL1 및 /LDL1, 주데이터선 GDL1 및 /GDL 이 이퀼라이즈된다.
더욱, 페이지모드의 설명에 있어서, LDE1은 CB1에 속하는 부데이터선을 의미하고, 행대응의 부호를 생략하고 있고, 또, GDL1에 대해서도 CB1에 속하는 주데이터선을 의미하고, 부호를 간략화하고 있다.
다음은, 열블록 CB2에 속하는 열어드레스 C2가 선택되면, 열블록 CB2에 속하는 부데이터선 이퀼라이즈 신호 /LDEQ2와 주데이터선 이퀼라이즈 신호 /GDEQ2가 비활성으로 된다.
다음은 열선택선 CSL1이 활성화된다.
이것에 의해 비트선의 정보가 부데이터선 LDL2 및 주데이터선 GDL2에 전달된다.
판독종료 후, 열선택선 CSL1이 다시 비활성으로 되는 동시에, 부데이터선 이퀼라이즈 신호 /LDEQ2와 주데이터선 이퀼라이즈 신호 /GDEQ2가 활성화되고, 부데이터선 LDL2 및 /LDL, 주데이터선 GDL2 및 /GDL2가 이퀼라이즈된다.
다음은, 다시 열블록 CB1에 속하는 열어드레스 C3이 선택되면, 열블록 CB1에 속하는 부데이터선 이퀼라이즈 신호 /LDEQ1과 주데이터선 이퀼라이즈 신호 /GDEQ1이 비활성으로 된다.
다음은, 열선택선 CSLm이 활성화된다.
이것에 의해 비트선의 정보가 부데이터선 LDL1 및 주데이터선 GDL1에 전달된다.
판독종료후, 열선택선 CSLm이 다시 비활성으로 되는 동시에 부데이터선 이퀼라이즈 신호 /LDEQ1과 주데이이터선 이퀼라이즈 신호 /GDEQ1이 활성화되고, 부데이터선 LDL1 및 /LDL1, 주데이터선 GDL1 및 /GDL1이 이퀼라이즈된다.
이상과같이, 부데이터선과 주데이터선에 함께 이퀼라이즈 신호 /LDEQ 및 /GDEQ가 있기 때문에, 페이지 모드동작으로 열블록이 교호로 전환한 경우에 있어서도, 부데이터선 및 주데이터선 함께 고속으로 이퀼라이즈 된다.
다음은, 제17도에 의해 /CAS 비포어 /RAS 리프레시(이하 CBR 리프레시라 한다)모드의 동작에 대하여 설명한다.
CBR리프레시 모드에 있어서는 도면에 표시하지 않은 리프레시 카운터에서의 행어드레스에 따라서 행블록, 센스앰프블록 및 워드선의 선택이 행하여지고, 센스앰프가 동작하여 리프레시 동작이 행하여진다.
그러나, 메모리셀의 데이털르 메모리셀 어레이의 외부에 판독할 필요가 없기 때문에, 도면에 표시하는 것과 같이 열선택선은 활성화되지 않고, 부데이터선이나 주데이터선에 데이터는 전달되지 않는다.
한편, 블록선택신호 BS 및 /BS는 행어드레스에 의거하여 발생되는 신호이기 때문에, 종래의 반도체장치에 있어서는 CBR리프레시 모드에 있어서도 블록선택신호 BS 및 /BS가 발생되고 있었다.
블록선택신호가 발생되면, 데이터선 게이트가 온하여 부데이터선과 주데이터선이 접속되기 때문에, 제8도에 표시하는 주데이터선 이퀼라이저 GDE회로에 의하여 부데이터선까지 전원전위 VCC에 프리차지된다.
그러나, 상기와 같이 CBR 리프레시 모드에 있어서는 데이터를 메모리셀 어레이의 외부에 판독할 필요가 없기 때문에, 부데이터선의 VCC에의 프리차지는 필요없게 되고, 오히려, 소비전력이 증가하므로 VCC에의 프리차지는 행하지 않는편이 바람직하다.
따라서, 이 다이내믹 RAM(1)에 있어서는, 제18도에 표시하는 것과 같이 제1도의 센스앰프 블록디코더중에 배치되는 블록선택신호 발생회로 BSD에 행어드레스 신호에 의거하는 신호 ×add에 가하여 /CAS 비포어 /RAS 인에이블 신호 CBRE를 인가하는 것에 의해, CBR 리프레시 모드에 있어서는 블록선택신호 BS 및 /BS가 발생되지 않도록 하고 있다.
실시예 3
더욱, 상기 실시예에서는 제12도에 표시하는 것과같이, 제2금속배선에 의해 형성된 열선택선, 접지전위배선 및 전원전위배선의 배선피치에 관하여 메모리셀이 배치되는 영역에서는, 비트선이 4쌍 배치되는 영역내에 3본의 제2금속배선이 배치되는 경우에 대하여 설명하였으나, 제19도에 표시하는 것과같이, 제12도의 경우보다도 더욱 배선피치를 넓혀서 비트선이 2쌍 배치되는 영역에 1본의 제2금속배선을 배치하여도 된다.
이것에 의해, 제2금속배선의 배선피치를 제12도의 정보보다도 더욱 크게 할 수가 있어, 반도체장치의 제조공정에 있어 이물에 의한 수율의 저하가 더욱 방지할 수 있다.
실시예 4
상기 실시예에서는 제4도에 표시하는 것과같이, 센스앰프블록내에 부데이터선이 1쌍 배치되어 있는 경우에 대하여 설명하였으나, 제20도에 표시하는 것과같이 2상 배치, 또는 더욱 많은 부데이터선쌍이 배치되어 있어도 된다.
예를 들면, 제20도에 표시하는 것과 같이 2쌍의 부데이터선을 배치하는 것에 의해, 1쌍의 열선택선에 의해 1개의 센스앰프블록내에서 2조의 열게이트를 동시에 선택할 수 있기 때문에, 열선택선의 본수를 제4도의 경우의 1/2로 할 수가 있어, 제2금속배선의 피치를 2배로 할 수가 있어, 반도체 기억장치의 제조공정에 있어 이물에 의한 수율의 저하를 더욱 방지할 수 있다.
실시예 5
상기 실시예에서는, 제8도에 표시하는 것과 같이 메모리셀 어레이내의 열블록 CBI내에 배치된 각 부데이터선에 대하여 2개의 부데이터선 이퀼라이저가 설치되는 경우에 대하여 설명하였으나, 제21도에 표시하는 것과 같이 각 부데이터선에 대하여 3개의 이퀼라이저를 배치하여도 된다.
즉, 1본의 부데이터선이 가지는 4개의 워드선 션트영역의 교점내, 1개에 데이터선 게이트가 배치되고, 다른 교점에 부데이터선 이퀼라이저가 배치하고 있다.
1본의 부데이터선에 보다 많은 부데이터선 이퀼라이저를 접속하는 것게 의해, 부데이터선과 이퀼라이즈를 더욱 고속으로 행할 수 있다.
실시예 6
상기 실시예에서는 제6도에 표시하는 것과같이 데이터선 게이트 CG가 CMOS회로에 의해 구성되어 있는 경우에 대하여 설명하였으나, 제22도에 표시하는 것과같이 NMOS트랜지스터만으로 의하여 구성되어도 된다.
이 경우에는, 데이터선 게이트가 온인 경우에, 주데이터선의 프리차지전위는 전원전위 Vcc이나, 부데이터선의 프리차지전위는 Vcc-Vth1(Vth1은 데이터선 게이트를 구성하는 NMOS 트랜지스터의 한계치전압)로 된다.
실시예 7
상기 실시예에서는 주데이터선 이퀼라이저 GDE는 제8도에 표시하는 것과 같이 주데이터선 GDL 및 GDL은 p채널 트랜지스터 Q29 및 Q30에 의해 전원전위 Vcc에 프리차지되나, 제23도에 표시하는 것과같이 NMOS트랜지스터 Q29a 및 Q30a에 의해, Vcc-Vth2(Vth2트랜지스터 Q29a 및 Q30a 의 한계치 전압)에 프리차지된다.
실시예 8
상기 실시예에서는 1개의 메모리셀 어레이에서 4비트동시에 선택하는 경우에 제10도에 표시하는 것과 같이, 센스앰프블록 SB1과 열선택선 CSL1j 및 CSL3j와의 교점 및 센스앰프블록 SB9와 열선택선 CSL1j 및 CSL3j와의 교점에서 각각 1비트씩 선택되는 경우에 대하여 설명하였으나, 제24도에 표시하는 것과같이, 센스앰프블록 SB1과 열선택선 CSL1j와의 교점, 센스 앰프블록 SB2 와 열선택선 CSLj와의 교점, 센스앰프블록 SB9와 열선택선 CSL3j와의 교점 및 센스앰프블록 SB10과 열선택선 CSL3j와의 교점에서 각각 1비트씩 선택하여도 된다.
실시예 9
상기 실시예에서는 예를들면 제9도에 표시하는 것과같이 1개의 메모리셀 어레이에 있어 2개의 행블록이 선택되는 경우에 대하여 설명하였다.
제9도의 경우와 리프레시 사이클이 다른 경우, 즉 제9도가 8192 리프레시 사이클의 경우일때에, 4096 리프레시 사이클의 경우는 제25도에 표시하는 것과같이, 1개의 메모리셀 어레이내에 제9도의 경우의 2배의 4개의 행블록이 선택되도록 구성하여도 된다.
실시예 10
상기 실시예에서는 예를 들면 제5도에 표시하는 것과같이 1본의 부데이터선의 길이가 메모리셀이 배치되는 영역 4개분의 길이인 경우에 대하여 설명하였으나, 이것과 다른 길이이라도 된다.
제26도에서는 부데이터선 길이가 메모리셀이 배치되는 영역 2개분인 경우의 열블록의 구성을 표시하고 있다.
이 경우에는 열블록의 반복을 고려하면, 1본의 부데이터선은 2개의 워드선 션트영역과 교점을 가진다.
이들 교점의 한쪽에 데이터선 게이트가 배치되고, 다른쪽에 부데이터선 이퀼라이저가 배치된다.
제26도의 구성은 제5도의 구성에 대하여, 2중원으로 표시한 데이터선 게이트 DG를 추가하고, A-A간 걸치는 부데이터선쌍을 절단한 것으로 되어 있다.
여기서, 제5도의 구성과 제26도와의 구성의 사용법에 대하여 설명한다. 제5도에 표시하는 1본의 부데이터선의 길이가 메모리셀이 배치되는 영역 4개분의 경우와 제26도에 표시하는 2개분의 경우를 비교하면, 상기와 같이 2개분의 경우쪽이 저소비전력화된다.
그러나, 불량메모리셀이 구제에 사용되는 용장회로(표시되지 않음)의 사용을 고려하면, 4개분 경우쪽이 구제효율이 높다.
특히, 용장메모리셀은 통상의 메모리셀 영역에 대하여 일정비율로 설치되고, 이 용장 메모리셀이 설치된 메모리셀 영역내의 불량을 치환할 수 있도록 구성된다.
각 용장 메모리셀에 의해 구체화할 수 있는 메모리셀 범위의 큰쪽이 구제효율은 상승한다.
제26도에 표시하는 부데이터선 길이가 메모리셀 영역 2개분의 경우에는, 용장 메모리셀은 메모리셀 영역 2개에 대하여 일정비율로 설치된다.
예를들면, 메모리셀 영역 2개에 대하여, 2열의 용장 메모리셀이 설치되었다고 하면, 메모리셀 영역 4개에는 4열의 용장 메모리셀이 설치된 것이 된다.
메모리셀 영역 2개에 대하여 설치된 2열의 용장 메모리셀은, 일반적으로 이 2개의 메모리셀 영역내의 불량만을 치환가능하도록 구성된다.
한편, 제5도의 메모리셀 영역 4개분의 경우에는, 용장 메모리셀은 메모리셀 영역 4개분에 대하여 일정비율로 설치된다.
예를들면, 제26도의 경우와 같은 면적의 용장 메모리셀을 설치할려고 하면, 메모리셀 영역 4개분에 대하여 4열의 용장 메모리셀이 설치된 것이 되어, 이들 용장 메모리셀은 영역 4개내의 불량을 치환가능하도록 구성된다.
따라서, 어느 경우에도 메모리셀 영역 4개내에는, 4열의 용량 메모리셀이 설치되는 것이 되나, 용장 메모리셀의 구제가능한 범위가 크기 때문에, 일반적으로, 메모리셀 영역 4개분에 대하여, 4열의 용장 메모리셀을 설치하고, 영역 4개내의 불량을 치환가능하게 한 경우쪽이 높은 수율이 얻게 된다.
이와같이 저소비 전력화를 주목적으로 하는 경우에는 제26도와 같이 부데이터선 길이가 메모리셀 영역 2개분인 쪽이 유리하고, 높은 수율을 주목적으로 하는 경우에는 제5도와 같이 부데이터선 길이가 메모리셀 영역 4개분인 쪽이 유리하다.
따라서, 같은 다이내믹 RAM칩에 있어 양쪽의 구성을 가지도록 구성하면, 목적에 맞추어서 만드는 것이 가능하다.
이 때문에, 센스앰프블록과 워드선 션트영역과의 교점에 있어서, 제5도에 표시하는 부데이터선 길이가 메모리셀 영역 4개분의 경우에서 제26도에 표시하는 부데이터선 길이가 메모리셀 영역 2개분의 경우로 증가하는 데이터선 게이트를 사전에 배치해 둔다.
부데이터선 길이를 메모리셀 영역 4개분의 길이로 하는 경우에는 부데이터선을 형성하고 있는 제1금속배선에 의해 부데이터선 길이가 영역 4개분으로 되도록 하고, 제26도에 있어 A-A간에서 부데이터선을 접속하고, 더욱 이중원으로 표시한 데이터선 게이트가 부데이터선에 접속되지 않도록 구성한다.
상기와 같이 구성하는 것에 의해, 부데이터선을 제1금속배선에 의한 마스터 슬라이스(master slice)에 의해, 메모리셀 영역 4개분의 길이, 또는 2개분의 길이로 할 수가 있어, 상기의 목적에 따른 구성이 가능하다.
제26도에 표시하는 열블록을 포함하는 메모리셀 어레이의 구성을 제27도에 표시한다.
도면에 표시하는 것과같이, 메모리셀 어레이 MCA는 8개의 열블록 CB1a, CB1b~CB4a, CB4b로 분할되고, 이들 8개의 열블록내 2개의 블록내에서 열선택선이 각각 1본 활성화된다.
도면에는 열블록 CB1a와 CB3a내에서 열선택선 CB1aj와 CB3aj가 활성화되는 경우를 표시하고 있다.
이 경우, 센스앰프블록 SB1에 있어서, 부데이터선쌍 LDL11a, LDL11b~LDL14a, LDL14b중 LDL11a와 LDL13a만이 동작하고, 다른 6본의 부데이터선은 동작하지 않는다.
또, 실시예 1 및 2의 경우와 비교하면, 더욱 부데이터선 길이가 1/2로 되기 때문에, 부데이터선의 충전으로 소비하는 전력은 제1도의 경우의 1/2로 되어, 저소비 전력화가 가능하다.
실시예 11
상기 실시예에서는 제1도에 표시하는 것과 같이 센스앰프블록내에서 복수의 부데이터선이 동시에 선택되는 경우에 대하여 설명하였으나, 제28도에 표시하는 것과 같이 센스앰프 블록내에서 열어드레스에 의해 동시에 선택되는 1조의 부데이터선만이 선택되어도 된다.
도면에 표시하는 것과같이, 메모리셀 어레이 MCA는 4개의 열블록 CB1~CB4로 분할되고, 이들 4개의 열블록중의 1개블록내에서 열선택선이 1본 활성화된다.
이 경우, 센스앰프블록 SB1에 있어서, 부데이터선 LDL11~LDL14중, 예를 들면, LDL11만이 동작하고, 다른 3본의 부데이터선은 동작하지 않는다.
또, 제1도의 경우와 비교하면, 선택되는 부데이터선수가 1/2로 되기 때문에, 부데이터선의 충전으로 소비하는 전력은 제1도의 경우의 1/2로 되어, 저소비 전력화가 가능하다.
비록 본 발명이 상세하게 설명되었지만, 예와 설명에 의해 명백하게 이해되고, 제한되는 것은 아니고, 본 발명의 정신과 범위는 첨부된 청구범위에 의해서만 제한된다.

Claims (23)

  1. 제1메모리셀 그룹과 상기 제1메모리셀 그룹에 대응하여 설치된 열디코더(CD1, CD2)를 포함하는 반도체 기억장치에 있어서,
    상기 제1메모리셀 그룹에서의 복수의 열중 단 한개만이 상기 열디코더에 의해 선택되고,
    상기 제1메모리셀 그룹은 열의 방향으로 복수의 제2메모리셀 그룹(CB1~CB4)으로 분할되고,
    상기 제1메모리셀 그룹을 위한 복수의 부데이터선(LDL11~LDLn4)과,
    규정된 전위에 프리차지된 상기 열디코더에 의해 선택된 한개의 열을 가지는 상기 제2메모리셀 그룹에 대응하는 상기 부데이터선만을 포함하는 반도체 기억장치.
  2. 제1항에 있어서,
    각 상기 제2메모리셀 그룹에 설치된 복수의 주데이터선(GDL11~GDL41)을 더욱 포함하는 반도체 기억장치에 있어,
    상기 제 1메모리셀 그룹은 행의 방향으로 상기 제2메모리셀 그룹분할에 의해 생성된 복수의 제3메모리셀 그룹(RB1~RBn)을 포함하고,
    상기 복수의 부데이터선은 각각 상기 제3메모리셀 그룹을 위해 설치되고, 그리고
    상기 주데이터선은 상기 복수의 부데이터선과 선택적으로 반도체 기억장치.
  3. 제2항에 있어서,
    복수의 상기 제1메모리셀 그룹이 설치되고,
    상기 열디코더는 상기 복수의 제1메모리셀 그룹의 각각에 설치되고,
    상기 복수의 제1메모리셀 그룹 각각은 복수의 워드선을 포함하고, 그리고
    상기 복수의 제 1메모리셀 그룹의 한행이 한개의 워드선에 의해 선택되는 반도체 기억장치.
  4. 제3항에 있어서,
    상기 워드선을 선택하는 복수의 행디코더(RD1~RDn)를 더욱 포함하고,
    상기 부데이터선은 행의 방향으로 늘어나고,
    상기 주데이터선은 열의 방향으로 늘어나고,
    상기 열디코더는 상기 부데이터선 일단에 설치되고,
    상기 행디코더는 상기 워드선의 일단에 설치되는 반도체장치.
  5. 제4항에 있어서,
    상기 복수의 제3메모리셀 그룹에서 규정된 제3메모리셀 그룹을 선택하는 복수의 선택수단(SD1~SDn)과,
    상기 주데이터선에 전송되는 신호를 증폭하는 프리앰프(PA)를 포함하고,
    상기 복수의 선택수단 각각은 상기 복수의 행디코더의 각각을 교호적으로 제공하는 반도체 기억장치.
  6. 제2항에 있어서,
    행을 따라 형성된 배선층은 제1층에 금속배선층으로 형성되고, 그리고
    열을 따라 형성된 배선층은 제2층에 금속배선층으로 형성되는 반도체 기억장치.
  7. 제2항에 있어서,
    각각 상기 제3메모리셀 그룹에 설치된 복수의 센스앰프블록(SB1~SBn+1)으로 이루어지고,
    상기 제3메모리셀 그룹에서 출력되는 데이터를 증폭하는 센스앰프를 포함하고,
    상기 복수의 센스앰프블록은 상기 제3메모리셀 그룹의 양단부 사이와 위에 설치되고,
    상기 복수의 센스앰프블록 각각은 양측에 제공된 상기 제3메모리셀 그룹에서 출력된 데이터의 하나를 선택적으로 증폭하는 반도체 기억장치.
  8. 복수의 메모리셀 그룹을 포함하는 반도체 기억장치는
    상기 복수의 메모리셀 그룹의 각각에 설치된 복수의 부데이터선(LDL11~LDLn4)과,
    상기 복수의 부데이터선과, 복수의 부데이터선에 선택적으로 접속된 주데이터선(GDL11~GDL41), 그리고
    상기 부데이터선을 이퀼라이즈하는 이퀼라이즈 수단(LDE)으로 구성되고, 상기 이퀼라이즈 수단은 행어드레스 신호에 의거한 제1이퀼라이즈 신호(BLEQ)와 열어드레스 신호에 의거한 제2이퀼라이즈 신호(/LDEQ)에 따르는 상기 부데이터선을 이퀼라이즈하는 반도체 기억장치.
  9. 제8항에 있어서,
    상기 제1이퀼라이즈 신호를 전송하기 위해 행의 방향으로 늘어나는 제1이퀼라이즈 신호선(BLEQ)과,
    상기 제2이퀼라이즈 신호를 전송하기 위해 열의 방향으로 늘어나는
    제2이퀼라이즈 신호선을 더욱 포함하는 반도체 기억장치.
  10. 제9항에 있어서,
    상기 제 1이퀼라이즈 신호선은 제1층내에 금속배선층으로 형성하고,
    상기 제2이퀼라이즈 신호선은 제2층내에 금속배선층으로 형성하는 반도체 기억장치.
  11. 제8항에 있어서,
    상기 메모리셀 그룹은 매트릭스로 설치되고,
    상기 반도체 기억장치는,
    상기 복수의 메모리셀 그룹중 열을 따라 메모리셀 그룹의 한개의 열을 포함하는 복수의 제1그룹(CB1~CB4)에서 규정된 열을 선택하는 열디코더(CD1, CD2)와,
    상기 제2그룹에서 규정된 메모리셀 그룹을 선택하는 상기 복수의 메모리셀 그룹중 행을 따라 메모리셀 그룹의 하나의 행을 포함하는 복수의 제2그룹(RB1~RBn)의 각각에 제공된 복수의 선택수단(SD1~SDn)을 포함하는 반도체 기억장치.
  12. 복수의 메모리셀 그룹을 포함하는 반도체 기억장치는,
    상기 복수의 메모리셀 그룹의 각각에 설치된 복수의 부데이터선(LDL11~LDLn4)과,
    상기 복수의 부데이터선에 대응하여 설치된 주데이터선(GDL11~GDL41)과,
    복수의 부데이터선과 상기 주데이터선을 접속하는 스위치수단(DG11~DG41)으로 구성되고,
    상기 스위치수단은 상기 복수의 부데이터선중 하나를 상기 반도체 기억장치의 정상동작에서 상기 주데이터선에 선택적으로 접속하고,
    상기 반도체 기억장치의 리프레시 모드동작에서 상기 복수의 부데이터선과 상기 주데이터선 사이를 절단하는 반도체 기억장치.
  13. 제12항에 있어서,
    상기 메모리셀 그룹은 매트릭스로 설치되고,
    상기 반도체 메모리장치는,
    상기 반도체 메모리셀 그룹중 열에 따라 메모리셀 그룹중의 하나의 열을 포함하는 복수의 제1그룹(CB1~CB4)에서 규정된 열을 선택하는 열디코더(CD1, CD2)와,
    상기 제2그룹에서 규정된 메모리셀 그룹을 선택하는 상기 복수의 메모리셀 그룹중 행에 따라 메모리셀 그룹중의 한개의 행을 포함하는 복수의 제2그룹(RB1~RBn)의 각각에 제공된 복수의 선택수단(SD1~SDn)으로 구성되는 반도체 기억장치.
  14. 열(RB1~RBn)의 방향으로 한선에 설치된 복수의 메모리셀 그룹과,
    상기 복수의 메모리셀 그룹중의 하나의 열을 선택하는 제1과 제2열 디코더(CD1, CD2)와,
    상기 제1과 제2열디코더에 의해 선택된 2개열에 관한 상기 복수의 메모리셀 그룹에서 다른 메모리셀 그룹을 선택하고, 그리고 선택된 메모리셀 그룹에서 데이터를 판독하는 선택수단을 포함하는 반도체 기억장치.
  15. 제14항에 있어서,
    양측상에 메모리셀 그룹에서 출력된 데이터의 하나를 선택적으로 증폭하는 상기 복수의 메모리셀 그룹 양단사이와 위에 설치된 센스앰프를 포함하는 복수의 센스앰프블록(SB1~SBn)으로 구성되는 반도체 기억장치.
  16. 복수의 메모리셀 그룹을 포함하는 반도체 기억장치는,
    상기 복수의 메모리셀 그룹의 각각에 설치된 복수의 부데이터선(LDL11~LDLn4)과,
    상기 복수의 부데이터선에 대응하여 설치된 주데이터선(GDL11~GDL41)과,
    상기 복수의 부데이터선과 상기 주데이터선을 접속하는 복수의 스위치수단(DG11a, DG11b)과,
    상기 부데이터선을 이퀼라이즈하는 복수의 이퀼라이즈 수단
    (LDE11a, LED11b)으로 구성되고,
    상기 복수의 스위치수단고 이퀼라이즈 수단은 반도체 기판상에 사전에 설치되고 그리고 상기 부데이터선에 의해 선택적으로 접속되는 반도체 기억장치.
  17. 제 16항에 있어서,
    상기 주데이터선은 상기 복수의 메모리셀 그룹의 워드선 션트영역(WSR)상에 설치되는 반도체 기억장치.
  18. 제17항에 있어서,
    열어드레스 신호에 의거한 상기 이퀼라이징 수단의 동작을 제어하는 이퀼라이즈 신호를 전송하는 이퀼라이즈 신호선(LDEQ)으로 또한 구성되고,
    상기 이퀼라이즈 신호선은 상기 워드선 션트영역상에 설치되는 반도체 기억장치.
  19. 제18항에 있어서,
    상기 복수의 메모리셀 그룹에 대응하여 설치된 복수의 센스앰프블록(SB1~SBn)으로 또한 구성되고,
    그리고 각각은 상기 메모리셀 그룹에서 데이터를 증폭하는 센스앰프를 포함하고,
    상기 스위치수단은 상기 센스앰프블록과 상기 워드선 션트영역의 교점상에 제공되는 반도체 기억장치.
  20. 제19항에 있어서,
    상기 이퀼라이즈 수단은 상기 복수의 센스앰프블록과 상기 워드선 션트영역의 교점상에 제공되는 반도체 기억장치.
  21. 복수의 메모리셀 그룹을 포함하는 반도체 기억장치는
    상기 복수의 메모리셀 그룹의 각각에 설치된 복수의 부데이터선(LDL11~LDLn4)과,
    상기 복수의 부데이터선에 대응하여 설치된 주데이터(GDL11~GDL41), 그리고
    상기 복수의 부데이터선과 상기 주데이터선을 접속하는 스위치수단(DG11~DG41)으로 구성되고,
    상기 부데이터선은 상기 스위치수단을 통하여 상기 주데이터선의 전위에 의해 프리차지되는 반도체 기억장치.
  22. 제21항에 있어서,
    상기 메모리셀 그룹은 매트릭스로 설치되고, 상기 반도체 기억장치는,
    상기 복수의 메모리셀 그룹중 열에 따라 메모리셀 그룹중의 하나의 열을 포함하는 복수의 제1그룹(CB1~CB4)에서 규정된 열을 선택하는 열디코더(CD1~CD2)와,
    상기 제2그룹에서 규정된 메모리셀 그룹을 선택하는 상기 복수의 메모리셀 그룹중 행에 따라 메모리셀 그룹중의 하나의 행을 포함하는 복수의 제2그룹(RB1~RBn)의 각각에 설치된 복수의 선택수단(SD1~SDn)으로 구성되는 반도체 기억장치.
  23. 제1메모리셀 그룹과 상기 제1메모리셀 그룹에 대응하여 설치된 열디코더(CD1, CD2)를 포함하는 반도체 기억장치에 있어서,
    상기 제1메모리셀 그룹에 복수의 열중 단하나가 상기 열디코더에 의해 선택되고 그리고 상기 제1메모리셀 그룹은 복수의 제2메모리셀 그룹(CB1~CB4)으로 분할되고,
    반도체 장치는 각 상기 제2메모리셀 그룹에 설치된 복수의 부데이터선(LDL11~LDLn4), 그리고
    상기 복수의 부데이터선에 대응하는 주데이터선(GDL1~GLD41)으로 구성되는 반도체 기억장치.
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