JPH0442490A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ニブル・モードの応用により高速のシリアル
アクセスを可能とした半導体記憶装置に関する。

（従来の技術） ＭＯ５型半導体メモリのうち、１トランジスタ／１キヤ
パシタからなるダイナミックＲＡＭ（ＤＲＡＭ）は最も
高集積化が進んでいる。最近のＤＲＡＭには通常のアク
セスモードのほかに、ページ・モード、ニブルΦモード
、スタティック・カラム・モードといった高速アクセス
モードが搭載されている。一方で、１行分のデータを高
速かつシリアルにアクセスできるシリアル伊アクセスも
、画像処理の分野或いはキャッシュメモリを用いたコン
ピュータ・システム分野からの要求が強い。

従来のページモードは、選択された１行分のデータに関
してランダムにかつ高速にアクセスできるモードである
。このページ・モードを用いて、外部からシリアルにア
ドレスを与えることによって、１行文のデータを高速に
かつシリアルにアクセスする。シルアル書アクセスがで
きる。しかしこのページ・モードを利用したシリアルア
クセスでは、カラム・アドレスをＣＡＳのトグルに対応
して毎回外部から取り込む必要があるため、速度的には
限界がある。

一方、通常のＤＲＡＭに搭載されているモードにニブル
・モードがある。第７図および第８図にそれぞれ、ニブ
ル嗜モードでのリード・サイクルおよびライトφサイク
ルのタイミング・チャートを示す。このニブル中モード
は、ＣＡＳのトグルのみによってカラム方向の連続した
ビットの高速アクセスを行う点で前述のページ・モード
と類似する。ただし、ニブル・モードでは、ＣＡＳの第
２サイクル以降についてはカラム・アドレスの取り込み
を必要としない。この点でニブル拳モードは一般にペー
ジ・モードよりも高速であり、これが大きい利点になっ
ている。

しかしニブル・モードは、アクセスできるビット数に限
界があるのが最大の難点であり、シリアル・アクセスに
は応用できない。アクセスできるビット数に限界がある
理由は、次のような事情による。ニブル・モードでは、
複数個のデータを一括してＣＡＳの第１サイクルにおい
てデータラッチ・レジスタに送り、ここからＣＡＳのト
グルにより順次出力ボートにデータを転送する事によっ
て高速アクセスを実現している。したがって、データラ
ッチ用のレジスタの数がアクセスできるビット数の限界
になっているのである。レジスタの数と１行分のデータ
数が同じであれば、１行分のデータを高速かつシリアル
にアクセスできることになるが、主としてチップ面積の
制約から、現在では４ビツト・ニブルが一般的になって
いる。

次に、ニブル・モードをシリアル嗜アクセス・モードに
応用した場合の問題を具体的に第９図を用いて説明する
。第９図は、ニブル・モー・ドを利用してシリアル・ア
クセスを行った場合のリード時のタイミング図である。

図中Ｃ５Ｌｉ　　（ｉ−０，１，・・・）は、カラム・
アドレスにより決定されて立ち上げられるカラム選択線
を表し、ＱＳＥは入出力データ線に接続される中間バッ
ファであるデータラッチ・レジスタのセンス信号を表し
ている。ニブルやモードでは１本のカラム選択線の選択
によって複数のデータがデータラッチ・レジスタに転送
され、ここでセンス動作が行われる。

そのビット長はニブル・モードでのアクセス可能なビッ
ト線対数と同じである。図の場合、１本のカラム選択線
Ｃ８Ｌにより４ビツトのデータが転送されることを示し
ている。このため、オンチップにカラム・アドレス・カ
ウンタを内蔵し、内部アドレスを順に増加させてシリア
ル・アクセスを実現したとすると、第９図に示すように
、４ｎ＋１（ｎ−１，２，・・・）のＣＡＳのサイクル
においてカラム選択線を切替え、かつてデータラッチ・
レジスタにてセンス信号ＱＳＥを活性化する必要がある
。したがって、４　ｎ　＋　１回目のサイクルでのアク
セス・タイムは、図に示すように他のサイクルに比べて
間延びしたものとなる。一般にこの間延びしたアクセス
・タイムは他のサイクルのそれの２倍程度ある。これは
、間断のない高速シリアル・アクセスを実現しようとす
る際の大きい障害となる。

（発明が解決しようとする課題）。

以上のように従来のＤＲＡＭにおいて、１行分のデータ
を高速にシリアル・アクセスするシリアルΦアクセス中
モードをニブル拳モードの応用により実現しようとする
と、カラム・アドレスの切替え時に無駄が生じ、間断な
い高速のシリアル・アクセスができないという問題があ
った。

本発明はこの様な問題を解決して、高速のシリアル・ア
クセスを可能とした半導体記憶装置を提供することを目
的とする。

〔発明の構成］ （課題を解決するための手段） 本発明に係る半導体記憶装置は、 複数のメモリセルが配列されたメモリセルアレイと、 外部からのアドレスを取り込むアドレスバッファと、 このアドレスバッファにより取込まれたロウ會アドレス
により前記メモリセルアレイの行選択を行うロウ・デコ
ーダと、 前記アドレスバッファにより取込まれたカラム・アドレ
スにより前記メモリセルの列選択を行い、選択されたカ
ラム選択線を立ち上げると共に、次のカラム会アドレス
により選択されるべきカラム選択線をそのカラム・アド
レスの到来前に先行して立ち上げる機能を持つカラム・
デコーダと、これらのロウ・デコーダおよびカラム・デ
コーダにより選択されたメモリセルとデータのやり取り
を行うセンスアンプと、 を備えたことを特徴とする。

（作　用） 本発明によれば、カラム・アドレスにより決定されであ
るカラム選択線が立ち上がる際に、次のカラム・アドレ
スにより選択されるべきカラム選択線がそのカラム・ア
ドレスの到来前に先行して立ち上げられる。換言すれば
、本発明においては、カラム・デコーダがルック・アヘ
ッド（Ｌｏｏｋ　Ａｈｅａｄ）機能を有する。そして先
行して選択されたカラム選択線によって、次のアドレス
により選択されるべきデータが、そのアドレスの到来前
に既にデータ・レジスタに転送される。これにより従来
のようなカラム・アドレス切替え時の時間的ロスがなく
なり、間断のない高速のシリアル争アクセスが実現でき
る。

（実施例） 以下、本発明の詳細な説明する。

第１図は、一実施例のＤＲＡＭにおけるカラム・デコー
ダの構成を示す。第２図はそのＤＲＡＭの全体構成を示
すブロック図であり、第３図はそのメモリセルアレイか
らデータ出力部までの具体的構成を示す図である。

第２図に示すようにこの実施例のＤＲＡＭは、外部アド
レスを取り込むロウ・アドレス・バッファ１．カラム中
アドレス・バッファ２、これらのアドレス・バッファ１
．２を駆動するクロック・ジェネレータ３，４、取り込
まれたアドレスをデコードするカラム・デコーダ５．ロ
ウ・デコーダ６、これらのデコーダ出力により駆動され
る１トランジスタ／１キヤパシタのダイナミック型メモ
リセルが配列されたメモリセルアレイ７、メモリセルア
レイ７とデータのやり取りを行うセンスアンプおよび入
出力（Ｉ　１０）ゲート８、入出力データをラッチする
入力バッファ９．出力バツフア１０、基板バイアス発生
回路１１、メモリセルアレイの七ルフ会リフレッシュの
ためのリフレッシュ・カウンタ１２を有する。これら主
要な構成は従来のＤＲＡＭと変わらない。この実施例で
はこれらのほか、カラム方向のシリアル・アドレスを発
生させるシリアル・アドレス・カウンタ１３を内蔵して
いる。このシリアル・アドレス・カウンタ１３は、ＣＡ
Ｓのトグルに対応してカウント・アップされるように構
成されており、その出力がカラム・アドレス・バッファ
２に入力されるようになっている。シリアル・アドレス
・カウンタ１３の出力はカラム・アドレス・バッファ２
の入力部ではなく出力部、すなわちカラム・デコーダ５
の入力部に直接入力されてもよい。

メモリセルアレイ７は良く知られているように、複数本
のワード線とビット線対が交差して配設され、それらの
交差位置にメモリセルが配置される。

第３図では、その様なメモリセルアレイ７の１本のワー
ド線ＷＬとこれに沿って配置されたメモリセルＭＣ，お
よびこれらのメモリセルＭＣとデータのやり取りを行う
複数のビット線対ＢＬ、ＢＬを示している。またこの実
施例では、第３図に示すように、ＤＱＯ，ＤＱＯ〜ＤＱ
３．ＤＱ３の４対のＩ１０データ線２１が配設されてい
る。

Ｉ１０データ線２１には、第１図での出力バッファ１０
に対応するものとして、各１１０データ線２１に対応し
て設けられたデータラッチ・レジスタ２２　（２２１〜
２２４）、これらデータラッチ・レジスタ２２の出力を
順次選択するマルチプレクサ２３、および外部出力端子
に繋がるデータ出力バッファ２４を有する。カラム・デ
コーダ５により選択されるカラム選択線Ｃ３Ｌは、それ
ぞれ２本に分岐され、これらにより隣接する２対のビッ
ト線に対応する１１０ゲート８が同時に駆動されるよう
になっている。つまり、１本のカラム選択線ＣＳ　Ｌ　
ｎ−１によって選択された二つのビット線対がそれぞれ
、第１および第２のＩ１０データ線対ＤＱＯ，ＤＱＯお
よびＤＱＩ　、ＤＱＩに接続され、次のカラム選択線Ｃ
３Ｌｎによって選択された次の二つのビット線対がそれ
ぞれ、第３および第４のＩ１０データ線対ＤＱ２．ＤＱ
２およびＤＱ３．ＤＱ３に接続されるようになっている
。

カラム・デコーダ５は、自サイクルのアドレスにより決
定されるカラム選択線のみならず、１つ先のアドレスに
より選択されるカラム選択線をも同時に選択するルック
・アヘッド機能を有する。

第１図はその様なカラム・デコーダ５の構成例である。

このカラム・デコーダ５は、通常のデコーダにおけると
同様のカラム・アドレスをデコードする複数のＮＡＮＤ
ゲー）Ｇｌ　　（Ｇｌｌ、　Ｇ１２゜Ｇ１３．・・・）
からなるアドレス・デコード部５１の他に、このアドレ
ス・デコード部４１の出力部に設けられた複数の２入力
ＮＡＮＤゲートＧ２（Ｇ２１．　Ｇ２２．　Ｇ２（、・
・・）からなるカラム選択線駆動部５２を有する。カラ
ム選択線駆動部５１の各ＮＡＮＤゲートＧ２は、二つの
入力端子の一方にアドレス・デコード部５１のそれぞれ
対応するＮＡＮＤゲー）Ｇｌの出力端子が接続され、他
方の入力端子には一つ前のカラム・アドレスに対応する
アドレス・デコード部５１の出力端子が分岐接続される
。第１図の太線で示す信号線ＬＡが所謂ルック・アヘッ
ド信号線である。

このように構成されたＤＲＡＭによるシリアル・アクセ
スの動作を次に説明する。

ＤＲＡＭ全体の動作に先立って、第１図のカラム・デコ
ーダ５の動作を説明すると、次の通りである。アドレス
・デコード部５１では、入力されるカラム・アドレスに
したがって、−本のカラム選択線を選択すべく、いずれ
か一つのＮＡＮＤゲートの出力端子が“Ｌ°レベルにな
る。いま例えば、ＮＡＮＤゲートＧｌｌの出力端子が“
Ｌ”レベルになったとする。そうするとこの出力の“Ｌ
”レベルは、カラム選択線駆動部５２の対応するＮＡＮ
ＤゲートＧ２１の一つの入力端子に入ると同時に、ルッ
ク・アヘッド信号線ＬＡを通して次のＮＡＮＤゲートＧ
２２の一つの入力端子に入る。これにより、二つのＮＡ
ＮＤゲートＧ２１．　Ｇ２２の出力端子がＨ”レベルに
なり、入力されたカラム・アドレスに対応するカラム選
択線Ｃ３Ｌｎ−１と同時に、次のカラム・アドレスに対
応するカラム選択線Ｃ３Ｌｎが選択されることになる。

次のカラム・アドレスが入力すると、アドレス・デコー
ド部５１ではＮＡＮＤゲートＧｌｌの出力が“Ｈ′”レ
ベルに戻り、次のＮＡＮＤゲートＧ　１２の出力端子が
“Ｌ”レベルになる。これにより、カラム選択線駆動部
５２ではＮＡＮＤゲートＧ２１の出力すなわちカラム選
択線ＣＳ　Ｌ　ｎ−１が“Ｌルベルに戻る。このとき、
選択アドレスに対応するＮＡＮＤゲートＧ２２では、一
方の入力が′Ｈ”レベルに戻って他方の入力が′Ｌルベ
ルになるから、結局その出力すなわちカラム選択線Ｃ３
Ｌｎは“Ｈ″レベルまま保たれる。またこのとき、ルッ
ク・アヘッド信号線ＬＡを通して次のＮＡＮＤゲートＧ
２３の一つの入力端子が“Ｌ。

レベルになるから、これにより、次のカラム拳アドレス
で選択されるべきカラム選択線ＣＳ　Ｌ　ｎｉｌが“Ｈ
°レベルになる。以下同様にして、カラム選択線は自身
のカラム・アドレスが到来する前に先行して立ち上げら
れて、常に２本のカラム選択線が“Ｈ°レベルになると
いう選択が順次行われる。

第４図は、この実施例のＤＲＡＭによるシリアル・アク
セス拳モードのリード争サイクルの動作タイミング図で
ある。ロウ・アドレス争ストローブ信号ＲＡＳが”Ｌ“
レベルになり、アクティブサイクルに入って、ロウ−ア
ドレスの取り込みが行われる。カラム・アドレス・スト
ローブ信号ＣＡＳの第１サイクル（ＣＡＳのトグルの１
番目）では、カラム・アドレスにより決定された力・ラ
ム選択線Ｃ５ＬＯとそのアドレスより一つ先のカラム・
アドレスにより決定されるカラム選択線Ｃ５ＬＩの２本
が同時に立ち上がる。これにより、４ビツトのデータが
読み出されてＩ１０データ線２１を介して、データラッ
チ・レジスタ２２に転送される。そしてセンス活性化信
号ＱＳＥの立ち上がりＡＩにより、転送された４ビツト
のデータはラッチされる。この４ビツトのデータは以後
、ＣＡＳのトグルによって順次マルチプレクサ２３を介
して出力端子に転送されて外部に出力される。

ＣＡＳの第２サイクルの終了に伴い、シリアル・アドレ
スやカウンタ１３によってカラム・アドレスがインクリ
メントされる。このとき内部カラム・アドレスはカラム
選択線Ｃ５ＬＩを選択する状態になっている筈であるが
、チップ内部においては先に説明したカラム・デコーダ
５のルック・アヘッド機能により、すてにカラム選択線
Ｃ３ＬＩは選択されて°Ｈルベルになっている。そして
次のカラム選択線Ｃ５Ｌ２が選択されると同時に最初の
カラム選択線Ｃ５ＬＯは非選択になる。これにより、新
たに２ビツトのデータがＩ１０線２１に読み出されてデ
ータラッチ・レジスタ２２に転送される。このデータは
、第２回目のセンス活性化信号ＱＳＥの立ち上がりＡ２
でセンス・ラッチされる。

以下同様にして、内部カラム・アドレスのインクリメン
トに従って、ＣＡＳの２サイクルおきにカラム選択線が
新たに選択され、常に２本のカラム選択線が選択されて
いる状態で、ニブル・モードを応用したシリアル・アク
セス・モードのデータ読出しが行われる。そしてこの実
施例によれば、従来のようなカラム・アドレスの切り替
え時の間延びしたアクセスがなくなり、間断のないシリ
アル・アクセスが可能になる。なおりラム選択線は先行
して選択されているが、自身のサイクルが終了するまで
は選択された状態を保つ。従って、詳細な説明は省くが
、リード・ライト・サイクル・モードでも同様にこの方
式を用いることができる。

ところで、画像専用メモリでは、ポインタ機能を持つも
のが開発されている。ポインタ機能とは、カラム・アド
レスに対して任意のアドレス、からのシリアル・アクセ
スを可能とするいわば頭出し機能である。この様な機能
は、例えば画像メモリにおいて水平方向のドツト・スク
ロール等を容易にする上で極めて有用なものである。従
ってこの機能をシリアル・アクセス・モードが可能な汎
用ＤＲＡＭに搭載することにより、高付加価値を持った
ＤＲＡＭを得る事ができる。

第５図は、そのようなポインタ機能を付加した実施例の
ＤＲＡＭのカラム−デコーダの構成を、第１図と対応さ
せて示す。第１図と異なる点は、カラム選択線Ｃ３Ｌ２
ｎのためのアドレス・デコード部の出力線（ＣＬＡ２ｎ
）を、カラム選択線Ｃ５ＬＯのためのルック・アヘッド
信号線ＬＡとして用いていることである。

これにより、第５図に矢印で示したように、カラム選択
線Ｃ３Ｌ２ｎの次にはカラム選択線Ｃ３ＬＯが選択され
ることになり、結果的にポインタ機能が得られる。

第５図の構成においては、カラム選択線の選択が図面の
上部から下部へ順番に移動する。このため、最上部のカ
ラム選択１ｉｃ　Ｓ　ＬＯのためのルック・アヘッド信
号線が他のルック・アヘッド信号線に比べて極端に長い
ものとなる。これは、配線遅延によりカラム選択線Ｃ３
ＬＯのルック・アヘッド動作が極端に遅れる原因となる
。そしてこのことは、動作マージンの低下をもたらす可
能性がある。

第６図はこの様な問題を考慮して第５図の構成を変形し
た実施例のカラム・デコーダである。この実施例では、
図に矢印で示したようにカラム選択線のアクセスの物理
的順番を変更している。すなわち、ルック・アヘッド信
号線として、下向きのものＬＡＩと上向きのものＬＡ２
を用意し、これが互い違いに配置されるようにする。つ
まりカラム選択線は、図の上から、Ｃ３ＬＯ，Ｃ５Ｌ２
ｎ。

Ｃ３ＬＩ　、Ｃ５Ｌ２ｎ−１，Ｃ３Ｌ２、−という配列
になる。言い換えれば、物理的最下位アドレスから１ビ
ットインクリメントされることに対応するカラム選択線
と最上位アドレスから１ビットデクリメントされること
に対応するカラム選択線が交互にかつ一列に配置された
形態とする。

このように構成すれば、すべてのルック・アヘッド信号
線の長さは等しくなり、上述した配線遅延に起因する動
作マージンの低下をなくすことができる。

本発明は上記実施例に限られない。例えば実施例では、
カラム・デコーダを最も簡単なＮＡＮＤゲート構成とし
たが、例えばＮＯＲゲートを用いても同様の機能を持つ
カラム・デコーダを構成することかできる。また実施例
では、汎用ＤＲＡＭについて説明したが、ダイナミック
型メモリセルを用いた画像専用メモリはもちろん、シリ
アル・アクセス・モードを持つスタティックＲＡＭにも
同様に本発明を適用することができる。

［発明の効果］ 以上述べたように本発明によれば、ルック争アヘッド方
式を採用したカラム・デコーダを用いて、従来のニブル
・モードで間断のない高速のシリアル・アクセスを可能
とした半導体記憶装置を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のＤＲＡＭにおけるカラム・
デコーダの構成を示す図、 Ｍ２図はそのＤＲＡＭの全体構成を示すブロック図、 Ｗ２Ｂ図は同じくそのＤＲＡＭのデータ入出力部の構成
を示す図、 第４図は同じくそのＤＲＡＭの動作を説明するためのタ
イミング図、 第５図は他の実施例のカラム・デコーダの構成を示す図
、 第６図はさらに他の実施例のカラム・デコーダの構成を
示す図、 第７図は従来のＤＲＡＭのニブル・モードでのリード・
サイクルの動作タイミング図、第８図は同じくライト令
サイクルの動作タイミング図、 第９図は従来のニブル・モード応用のシリアル・アクセ
ス動作の問題を説明するためのタイミング図である。 １・・・ロウ・アドレス・バッファ、２・・・カラム中
アドレスφバッファ、３・・・ＲＡＳ系クロック・ジェ
ネレータ、４・・・ＣＡＳ系クロック・ジェネレータ、
５・・・カラム−デコーダ、６・・・ロウ・デコーダ、
７・・・メモリセルアレイ、８・・・センスアンプおよ
びＩ１０ゲート、９・・・入力バッファ、１ｏ・・・出
力バッファ、１１・・・基板バイアス回路、１２・・・
リフレッシユ・カウンタ、１３・・・シリアル・カウン
タ、５１・・・アドレス・デコード部、５２・・・カラ
ム選択線駆動部、２１・・・Ｉ１０データ線、２２９１
．データラッチ・レジスタ、２３・・・マルチプレクサ
、３４・・・データ出力バッファ。 出願人代理人　弁理士　鈴江武彦 第１図 第 図 第 図

Claims (5)

【特許請求の範囲】
1. （１）複数のメモリセルが配列されたメモリセルアレイ
   と、 外部からのアドレスを取り込むアドレスバッファと、 このアドレスバッファにより取込まれたロウ・アドレス
   により前記メモリセルアレイの行選択を行うロウ・デコ
   ーダと、 前記アドレスバッファにより取込まれたカラム・アドレ
   スにより前記メモリセルの列選択を行い、選択されたカ
   ラム選択線を立ち上げると共に、次のカラム・アドレス
   により選択されるべきカラム選択線をそのカラム・アド
   レスの到来前に先行して立ち上げる機能を持つカラム・
   デコーダと、これらのロウ・デコーダおよびカラム・デ
   コーダにより選択されたメモリセルとデータのやり取り
   を行うセンスアンプと、 を備えたことを特徴とする半導体記憶装置。
2. （２）互いに交差して配設された複数本ずつワード線と
   ビット線対、およびこれらの各交差位置に配置されたダ
   イナミック型メモリセルを有するメモリセルアレイと、 前記各ビット線対にそれぞれ設けられた複数のセンスア
   ンプおよび入出力ゲートと、 これらのセンスアンプおよび入出力ゲートを介して前記
   ビット線対と選択的に接続される複数対の入出力データ
   線と、 これらの入出力データ線にそれぞれ設けられた複数個の
   データラッチ・レジスタと、 外部からのアドレスを取り込むアドレスバッファと、 このアドレスバッファにより取込まれたロウ・アドレス
   により前記メモリセルアレイの行選択を行うロウ・デコ
   ーダと、 前記アドレスバッファにより取込まれたカラム・アドレ
   スにより前記メモリセルアレイの列選択を行い、前記入
   出力ゲートを駆動する選択されたカラム選択線を立ち上
   げると共に、次のカラム・アドレスにより選択されるべ
   きカラム選択線をそのカラム・アドレスの到来前に先行
   して立ち上げる機能を持つカラム・デコーダと、 を備えたことを特徴とする半導体記憶装置。
3. （３）互いに交差して配設された複数本ずつワード線と
   ビット線対、およびこれらの各交差位置に配置されたダ
   イナミック型メモリセルを有するメモリセルアレイと、 前記各ビット線対にそれぞれ設けられた複数のセンスア
   ンプおよび入出力ゲートと、 これらのセンスアンプおよび入出力ゲートを介して前記
   ビット線対と選択的に接続される複数対の入出力データ
   線と、 これらの入出力データ線にそれぞれ設けられた複数個の
   データラッチ・レジスタと、 外部からのアドレスを取り込むアドレスバッファと、 カラム・アドレス・ストローブ信号によりカウントアッ
   プされてシリアルアクセスを行うための内部カラム・ア
   ドレスを順次発生するアドレス・カウンタと、 前記アドレスバッファにより取込まれたロウ・アドレス
   により前記メモリセルアレイの行選択を行うロウ・デコ
   ーダと、 前記アドレスバッファにより取込まれまたは前記アドレ
   ス・カウンタから出力されたカラム・アドレスにより前
   記メモリセルアレイの列選択を行い、前記入出力ゲート
   を駆動する選択されたカラム選択線を立ち上げると共に
   、次のカラム・アドレスにより選択されるべきカラム選
   択線をそのカラム・アドレスの到来前に先行して立ち上
   げる機能を持つカラム・デコーダと、 を備えたことを特徴とする半導体記憶装置。
4. （４）前記カラム・デコーダは、 カラム・アドレスに対応して選択されるべきカラム選択
   線にそれぞれ対応した出力端子を有するアドレス・デコ
   ード部と、 このアドレス・デコーダ部の各出力端子が一方の入力端
   子に接続され、他方の入力端子には対応するカラム・ア
   ドレスより一つ前のカラム・アドレスに対応する前記ア
   ドレス・デコード部の出力端子が分岐接続され、出力端
   子にそれぞれカラム選択線が接続された複数の２入力Ｎ
   ＡＮＤゲートからなるカラム選択線駆動部と、 を有することを特徴とする請求項１ないし３のいずれか
   に記載の半導体記憶装置。
5. （５）前記カラム選択線の配列は、物理的最下位アドレ
   スから１ビットインクリメントされることに対応するカ
   ラム選択線と最上位アドレスから１ビットデクリメント
   されることに対応するカラム選択線とが交互にかつ１列
   に配置された形態を有することを特徴とする請求項４記
   載の半導体記憶装置。