JP3223964B2 - 半導体記憶装置 - Google Patents
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、シングルポートメモリの回路を用いてデュ
アルポートメモリで可能である同時的な読出・書込を行
うことができる半導体記憶装置に関する。
関し、特に、シングルポートメモリの回路を用いてデュ
アルポートメモリで可能である同時的な読出・書込を行
うことができる半導体記憶装置に関する。
【０００２】
【従来の技術】半導体集積回路の高機能化により、搭載
されるメモリ回路の記憶容量が増加する傾向がある。書
込が１系統入力により読出が２系統出力により行われ、
読出動作時には競合しても非同期に２系統を動作させ書
込時にはアドレス情報により調停を行うランダム・アク
セス・メモリが知られている。このメモリは、その構成
のために特殊なＲＡＭ部が必要であり、通常の入出力を
１系統しか持たないシングルポート型のＲＡＭ部に対し
てトランジスタ数が数倍も必要となる。
されるメモリ回路の記憶容量が増加する傾向がある。書
込が１系統入力により読出が２系統出力により行われ、
読出動作時には競合しても非同期に２系統を動作させ書
込時にはアドレス情報により調停を行うランダム・アク
セス・メモリが知られている。このメモリは、その構成
のために特殊なＲＡＭ部が必要であり、通常の入出力を
１系統しか持たないシングルポート型のＲＡＭ部に対し
てトランジスタ数が数倍も必要となる。
【０００３】このような使用素子の増大を回避するデュ
アルポートラム回路が、特開平６−１６１８７０号で知
られている。このデュアルポートラム回路は、通常のシ
ングルポート型を使用するので、汎用のセミ・カスタム
ＩＣで実現でき、コストの削減を図ることができる。
アルポートラム回路が、特開平６−１６１８７０号で知
られている。このデュアルポートラム回路は、通常のシ
ングルポート型を使用するので、汎用のセミ・カスタム
ＩＣで実現でき、コストの削減を図ることができる。
【０００４】シングルポートＲＡＭを用いて見かけ上の
デュアルポートＲＡＭを構成する技術は、特開平７−８
４９８７号で知られている。この技術は、書込と読出が
競合する場合の調停手段として、遅延回路を有すること
に特徴がある。このように複数の要求が競合する場合の
調停として、一方を他方に対して待機させる技術も、特
開平８−３２８９４１号で知られている。
デュアルポートＲＡＭを構成する技術は、特開平７−８
４９８７号で知られている。この技術は、書込と読出が
競合する場合の調停手段として、遅延回路を有すること
に特徴がある。このように複数の要求が競合する場合の
調停として、一方を他方に対して待機させる技術も、特
開平８−３２８９４１号で知られている。
【０００５】メモリ回路の記憶容量の増大は、メモリ回
路の面積を増大させるといった他の問題も生じさせてい
る。次に、図１０，図１１を参照して、メモリ回路とし
ての公知のＳＲＡＭ回路構成における面積増大に関する
問題点を説明する。
路の面積を増大させるといった他の問題も生じさせてい
る。次に、図１０，図１１を参照して、メモリ回路とし
ての公知のＳＲＡＭ回路構成における面積増大に関する
問題点を説明する。
【０００６】一般に同じサイクル中で読み出し及び書き
込みの動作を行う場合、２ポートＳＲＡＭ回路が用いら
れる。図１０にｎワード×ｍビットの８カラム構成の同
期式２ポートＳＲＡＭ回路構成を示す。図１０に示すＳ
ＲＡＭ回路には、２組のワード線ＷＬａ［０：２n-2−
１］，ＷＬｂ［０：２n-2−１］とビット線対Ｄａ，Ｄ
Ｂａ［０：７］，Ｄｂ，ＤＢｂ［０：７］が設けられて
いる。このため、それらを選択する２種類のワード線デ
コーダ４０３ａ，４０３ｂとカラムセレクタ４０６ａ，
４０６ｂが設けられている。
込みの動作を行う場合、２ポートＳＲＡＭ回路が用いら
れる。図１０にｎワード×ｍビットの８カラム構成の同
期式２ポートＳＲＡＭ回路構成を示す。図１０に示すＳ
ＲＡＭ回路には、２組のワード線ＷＬａ［０：２n-2−
１］，ＷＬｂ［０：２n-2−１］とビット線対Ｄａ，Ｄ
Ｂａ［０：７］，Ｄｂ，ＤＢｂ［０：７］が設けられて
いる。このため、それらを選択する２種類のワード線デ
コーダ４０３ａ，４０３ｂとカラムセレクタ４０６ａ，
４０６ｂが設けられている。
【０００７】ワード線ＷＬａ［０：２n-2−１］は、ア
ドレスラッチＡ４０２ａに入力される（ｎ＋１）本のア
ドレスａ［０：ｎ］の内の連続する（ｎ−２）本のアド
レス信号により、ワード線デコーダ４０３ａにより選択
され、ワード線ドライバＡ４０４ａで駆動される。ＷＬ
ｂ［０：２n-2−１］は、アドレスラッチＢ４０２ｂに
入力される（ｎ＋１）本のアドレスｂ［０：ｎ］の内の
連続する（ｎ−２）本のアドレス信号により、ワード線
デコーダ４０３ｂにより選択され、ワード線ドライバＢ
４０４ｂで駆動される。ビット線対Ｄａ，ＤＢａ［０：
７］は、アドレスラッチＡ４０２ａに入力される（ｎ＋
１）本のアドレスａ［０：ｎ］の内の連続する３本のア
ドレス信号により、カラムデコーダＡ４０５とカラムセ
レクタＡ４０６ａにより選択され、センスアンプＡ４０
７ＡとライトバッファＡ４０８Ａと接続する。ビット線
対Ｄｂ，ＤＢｂ［０：７］は、アドレスラッチＢ４０２
ｂに入力される（ｎ＋１）本のアドレスｂ［０：ｎ］の
内の連続する３本のアドレス信号により、カラムデコー
ダＢ４０５とカラムセレクタＢ４０６ｂにより選択さ
れ、センスアンプＢ４０７ｂとライトバッファＢ４０８
ｂと接続する。
ドレスラッチＡ４０２ａに入力される（ｎ＋１）本のア
ドレスａ［０：ｎ］の内の連続する（ｎ−２）本のアド
レス信号により、ワード線デコーダ４０３ａにより選択
され、ワード線ドライバＡ４０４ａで駆動される。ＷＬ
ｂ［０：２n-2−１］は、アドレスラッチＢ４０２ｂに
入力される（ｎ＋１）本のアドレスｂ［０：ｎ］の内の
連続する（ｎ−２）本のアドレス信号により、ワード線
デコーダ４０３ｂにより選択され、ワード線ドライバＢ
４０４ｂで駆動される。ビット線対Ｄａ，ＤＢａ［０：
７］は、アドレスラッチＡ４０２ａに入力される（ｎ＋
１）本のアドレスａ［０：ｎ］の内の連続する３本のア
ドレス信号により、カラムデコーダＡ４０５とカラムセ
レクタＡ４０６ａにより選択され、センスアンプＡ４０
７ＡとライトバッファＡ４０８Ａと接続する。ビット線
対Ｄｂ，ＤＢｂ［０：７］は、アドレスラッチＢ４０２
ｂに入力される（ｎ＋１）本のアドレスｂ［０：ｎ］の
内の連続する３本のアドレス信号により、カラムデコー
ダＢ４０５とカラムセレクタＢ４０６ｂにより選択さ
れ、センスアンプＢ４０７ｂとライトバッファＢ４０８
ｂと接続する。
【０００８】このように２ポートＳＲＡＭ回路は、２種
類のワード線が必要となり、それぞれを選択及び駆動す
るために２種類のワード線デコーダとワード線ドライバ
を設けなければならない。 図１１は、図１０のＳＲＡ
Ｍ回路において２組のワード線とビット線に接続される
メモリセル４０１を示したものである。２ポートＳＲＡ
Ｍセル４０１は、ラッチ部の２個のインバータゲート４
１１，４１２と４個のトランスファゲート４１３，４１
４，４１５，４１６で構成される。
類のワード線が必要となり、それぞれを選択及び駆動す
るために２種類のワード線デコーダとワード線ドライバ
を設けなければならない。 図１１は、図１０のＳＲＡ
Ｍ回路において２組のワード線とビット線に接続される
メモリセル４０１を示したものである。２ポートＳＲＡ
Ｍセル４０１は、ラッチ部の２個のインバータゲート４
１１，４１２と４個のトランスファゲート４１３，４１
４，４１５，４１６で構成される。
【０００９】このように、図１１のメモリセル４０１
は、通常のシングルポートメモリセル１０１に比べトラ
ンジスタ数が２個も多く必要である。このように、２ポ
ートＳＲＡＭ回路の面積は、シングルポートＳＲＡＭ回
路に比べ増大する。
は、通常のシングルポートメモリセル１０１に比べトラ
ンジスタ数が２個も多く必要である。このように、２ポ
ートＳＲＡＭ回路の面積は、シングルポートＳＲＡＭ回
路に比べ増大する。
【００１０】２ポートＳＲＡＭ回路の動作モードをシン
グルポート・メモリセルを用いたＳＲＡＭ回路で実現す
ることにより、素子数増大と面積増大の両方を回避する
ことが求められている。
グルポート・メモリセルを用いたＳＲＡＭ回路で実現す
ることにより、素子数増大と面積増大の両方を回避する
ことが求められている。
【００１１】
【発明が解決しようとする課題】本発明は、既述の技術
的背景に基づいてなされたものである。従って、本発明
の目的は、２ポートＳＲＡＭ（Static Random Access M
emory）回路の動作モードをシングルポートのメモリセ
ルを用いたＳＲＡＭ回路で実現することができる半導体
記憶装置を提供することにある。
的背景に基づいてなされたものである。従って、本発明
の目的は、２ポートＳＲＡＭ（Static Random Access M
emory）回路の動作モードをシングルポートのメモリセ
ルを用いたＳＲＡＭ回路で実現することができる半導体
記憶装置を提供することにある。
【００１２】本発明の他の目的は、シングルポートメモ
リセルを用いて、従来２ポートメモリセルを用いて実現
されていた１サイクル内のデータの読出と書込の両動作
を可能にする半導体記憶装置を提供するものである。
リセルを用いて、従来２ポートメモリセルを用いて実現
されていた１サイクル内のデータの読出と書込の両動作
を可能にする半導体記憶装置を提供するものである。
【００１３】
【課題を解決するための手段】本発明による半導体記憶
装置は、複数のワード線と、複数のビット線対と、マト
リクス状に配置された複数のメモリセルと、前記メモリ
セルの各々は、前記複数のワード線のうちの１つに接続
され、また前記複数のビット線対のうちの１つに接続さ
れて複数のカラムを構成し、第１のアドレスに基づいて
前記複数のワード線のうちの１つを選択するためのワー
ド線選択手段と、前記複数のカラムに接続され、第１の
アドレスに基づいて前記複数のカラムのうちの１つを選
択する第１カラムセレクタと、前記複数のカラムに接続
され、第２のアドレスに基づいて前記複数のカラムのう
ちの１つを選択する第２カラムセレクタと、前記第１カ
ラムセレクタに接続された第１センスアンプ部と、前記
第２カラムセレクタに接続された第１バッファ部とから
なる第１入出力部とを具備し、前記第１アドレスと前記
第２アドレスに基づいて、同一サイクル内で同一の前記
ワード線に接続される異なる前記メモリセルについて前
記第１カラムセレクタと前記第１センスアンプ部を介し
て読出動作を行い、前記第２カラムセレクタと前記第１
バッファ部を介して書込動作を同時に行なう半導体記憶
装置。
装置は、複数のワード線と、複数のビット線対と、マト
リクス状に配置された複数のメモリセルと、前記メモリ
セルの各々は、前記複数のワード線のうちの１つに接続
され、また前記複数のビット線対のうちの１つに接続さ
れて複数のカラムを構成し、第１のアドレスに基づいて
前記複数のワード線のうちの１つを選択するためのワー
ド線選択手段と、前記複数のカラムに接続され、第１の
アドレスに基づいて前記複数のカラムのうちの１つを選
択する第１カラムセレクタと、前記複数のカラムに接続
され、第２のアドレスに基づいて前記複数のカラムのう
ちの１つを選択する第２カラムセレクタと、前記第１カ
ラムセレクタに接続された第１センスアンプ部と、前記
第２カラムセレクタに接続された第１バッファ部とから
なる第１入出力部とを具備し、前記第１アドレスと前記
第２アドレスに基づいて、同一サイクル内で同一の前記
ワード線に接続される異なる前記メモリセルについて前
記第１カラムセレクタと前記第１センスアンプ部を介し
て読出動作を行い、前記第２カラムセレクタと前記第１
バッファ部を介して書込動作を同時に行なう半導体記憶
装置。
【００１４】本発明の半導体記憶装置において、前記第
１アドレスの予め決められた部分のアドレスデータと前
記第２アドレスのアドレスデータが等しくないとき、前
記第２アドレスに基づいて第２カラムセレクタを選択す
ることを許可することが望ましい。
１アドレスの予め決められた部分のアドレスデータと前
記第２アドレスのアドレスデータが等しくないとき、前
記第２アドレスに基づいて第２カラムセレクタを選択す
ることを許可することが望ましい。
【００１５】本発明の半導体記憶装置において、前記第
１カラムセレクタは、前記第１アドレスに基づいてイネ
ーブルとされ、前記第２カラムセレクタは、前記第２ア
ドレスに基づいてイネーブルとされてもよい。
１カラムセレクタは、前記第１アドレスに基づいてイネ
ーブルとされ、前記第２カラムセレクタは、前記第２ア
ドレスに基づいてイネーブルとされてもよい。
【００１６】または、入力されるモード信号と書き込み
制御信号とに基づいて、前記メモリセルに関して、その
読出と書込を同時に行う読出・書込モードと、その読出
のみを行う読出モードと、その書込のみを行う書込モー
ドの３つのモードの１つを選択するモード変換回路とか
らなり、前記第１カラムセレクタは、前記読出・書込モ
ードと前記読出モードにおいてイネーブルとされ、前記
第２カラムセレクタは、前記読出・書込モードと前記書
込モードにおいてイネーブルとされてもよい。この場
合、半導体記憶装置において、前記モード変換回路は、
前記モード信号を一方の入力端子に受ける第１と第２Ｏ
Ｒゲートと、前記第１のＯＲゲートは前記書き込み制御
信号を他方の入力端子に受け、前記書き込み制御信号を
反転して前記第２のＯＲゲートの他方の入力端子に供給
するための反転回路とを具備してもよい。
制御信号とに基づいて、前記メモリセルに関して、その
読出と書込を同時に行う読出・書込モードと、その読出
のみを行う読出モードと、その書込のみを行う書込モー
ドの３つのモードの１つを選択するモード変換回路とか
らなり、前記第１カラムセレクタは、前記読出・書込モ
ードと前記読出モードにおいてイネーブルとされ、前記
第２カラムセレクタは、前記読出・書込モードと前記書
込モードにおいてイネーブルとされてもよい。この場
合、半導体記憶装置において、前記モード変換回路は、
前記モード信号を一方の入力端子に受ける第１と第２Ｏ
Ｒゲートと、前記第１のＯＲゲートは前記書き込み制御
信号を他方の入力端子に受け、前記書き込み制御信号を
反転して前記第２のＯＲゲートの他方の入力端子に供給
するための反転回路とを具備してもよい。
【００１７】本発明では、前記第１入出力部に代えて第
２入出力部を具備してもよい。この場合、前記第２入出
力部は、前記第１カラムセレクタに接続された第１セン
スアンプ部と第１バッファ部と、前記第２カラムセレク
タに接続された第２センスアンプ部と第２バッファ部と
からなり、前記第１センスアンプ部を使用する読み込み
モードと前記第１バッファ部を使用する書き込みモード
と、前記第２センスアンプ部を使用する読み込みモード
と、前記第２バッファ部を使用する書き込みモードとを
独立して制御可能であることが好ましい。 この場合、
入力されるモード信号と第１と第２の書き込み制御信号
とに基づいて、前記第１センスアンプ部と前記第１バッ
ファ部と、前記第２センスアンプ部と前記第２バッファ
部とを独立して制御するためのモード変換回路を軍備す
ることを特徴とする。
２入出力部を具備してもよい。この場合、前記第２入出
力部は、前記第１カラムセレクタに接続された第１セン
スアンプ部と第１バッファ部と、前記第２カラムセレク
タに接続された第２センスアンプ部と第２バッファ部と
からなり、前記第１センスアンプ部を使用する読み込み
モードと前記第１バッファ部を使用する書き込みモード
と、前記第２センスアンプ部を使用する読み込みモード
と、前記第２バッファ部を使用する書き込みモードとを
独立して制御可能であることが好ましい。 この場合、
入力されるモード信号と第１と第２の書き込み制御信号
とに基づいて、前記第１センスアンプ部と前記第１バッ
ファ部と、前記第２センスアンプ部と前記第２バッファ
部とを独立して制御するためのモード変換回路を軍備す
ることを特徴とする。
【００１８】
【発明の実施の形態】以下に添付図面を参照して、本発
明の半導体記憶装置を詳細に説明する。
明の半導体記憶装置を詳細に説明する。
【００１９】以下に、本発明の第１の実施形態による半
導体記憶装置、例えばＳＲＡＭについて説明する。図１
は、第１の実施の形態による半導体記憶装置である、ｎ
ワード・ｍビットの８カラム構成の同期式ＳＲＡＭ回路
を示している。図１に示す様に、本ＳＲＡＭ回路は、２
種類のカラムデコーダ１０６とカラムセレクタ１０７を
設け、アドレスＡとアドレスＢの２種類のアドレス信号
により各カラムデコーダとカラムセレクタが独立に制御
可能な構成となっている。
導体記憶装置、例えばＳＲＡＭについて説明する。図１
は、第１の実施の形態による半導体記憶装置である、ｎ
ワード・ｍビットの８カラム構成の同期式ＳＲＡＭ回路
を示している。図１に示す様に、本ＳＲＡＭ回路は、２
種類のカラムデコーダ１０６とカラムセレクタ１０７を
設け、アドレスＡとアドレスＢの２種類のアドレス信号
により各カラムデコーダとカラムセレクタが独立に制御
可能な構成となっている。
【００２０】図１のＳＲＡＭ回路は、アドレスＡによる
データの読み出しとアドレスＢによるデータの書き込み
が同時に行えるモードと、アドレスＡによる通常のシン
グルポートと同様の動作を行うモードが選択可能であ
る。動作モードの選択は、ＭＯＤＥ信号を用い、アドレ
スセレクタ１０５がカラム選択のためのアドレスをアド
レスＡまたはアドレスＢから選択することで決定され
る。またＭＯＤＥ信号とＷＥＢ信号により、モード変換
回路１０８が、あるクロックサイクル時にセンスアンプ
１０９とライトバッファ１１０を動作状態にするかどう
かを決めている。
データの読み出しとアドレスＢによるデータの書き込み
が同時に行えるモードと、アドレスＡによる通常のシン
グルポートと同様の動作を行うモードが選択可能であ
る。動作モードの選択は、ＭＯＤＥ信号を用い、アドレ
スセレクタ１０５がカラム選択のためのアドレスをアド
レスＡまたはアドレスＢから選択することで決定され
る。またＭＯＤＥ信号とＷＥＢ信号により、モード変換
回路１０８が、あるクロックサイクル時にセンスアンプ
１０９とライトバッファ１１０を動作状態にするかどう
かを決めている。
【００２１】このような構成において、２種類のアドレ
ス信号の一方を用いてワード線及びビット線対の選択を
行い、もう一方のアドレス信号を用いて前者と異なるビ
ット線対を選択するように動作させる。この結果同じサ
イクル内に、同じワード線に接続された異なるカラムの
ＳＲＡＭセルをアクセス可能となり、これらのセルに対
しては読み出しと書き込み動作を行うことが可能とな
る。アドレスＡとアドレスＢの２種類のアドレス信号に
より各カラムデコーダとカラムセレクタが独立に制御可
能な構成となっている。
ス信号の一方を用いてワード線及びビット線対の選択を
行い、もう一方のアドレス信号を用いて前者と異なるビ
ット線対を選択するように動作させる。この結果同じサ
イクル内に、同じワード線に接続された異なるカラムの
ＳＲＡＭセルをアクセス可能となり、これらのセルに対
しては読み出しと書き込み動作を行うことが可能とな
る。アドレスＡとアドレスＢの２種類のアドレス信号に
より各カラムデコーダとカラムセレクタが独立に制御可
能な構成となっている。
【００２２】第１の実施形態によるＳＲＡＭ回路は、１
クロックサイクル内に読出及び書込の両方をを行う読み
出し・書き込みモードと、通常のシングルポートＳＲＡ
Ｍのように読出又は書込のいずれか一方を行うモード、
即ち読み出しモードまたは書き込みモードの２つの動作
モードを有する。この動作モードの切り換えは、モード
信号によって行われる。第１の実施形態における外部入
力モードは、”Ｌｏ”又は”Ｈｉ”で示される。外部入
力モードが”Ｌｏ”であれば、その動作モードは通常の
シングルポートの一方動作モードであり、その外部入力
モードが”Ｈｉ”であれば、同時に読出と書込を行う読
み出し・書き込み動作モードとなる。
クロックサイクル内に読出及び書込の両方をを行う読み
出し・書き込みモードと、通常のシングルポートＳＲＡ
Ｍのように読出又は書込のいずれか一方を行うモード、
即ち読み出しモードまたは書き込みモードの２つの動作
モードを有する。この動作モードの切り換えは、モード
信号によって行われる。第１の実施形態における外部入
力モードは、”Ｌｏ”又は”Ｈｉ”で示される。外部入
力モードが”Ｌｏ”であれば、その動作モードは通常の
シングルポートの一方動作モードであり、その外部入力
モードが”Ｈｉ”であれば、同時に読出と書込を行う読
み出し・書き込み動作モードとなる。
【００２３】入力信号は、（ｎ＋１）本のアドレスＡ
［０：ｎ］（ｎ≧３）と３本のアドレスＢ［０：２］に
対応する２種類のアドレス信号、クロック信号ＣＬＫ、
読出と書込を切り換える読出書込切換信号ＷＥＢ、動作
モード切換信号、ｍ本のデータ入力信号ＩＮ、ｍ本のデ
ータ出力信号ＯＵＴを含む。２n-2本のワード線と８×
ｍ対のビット線は、シングルポートＳＲＡＭ回路と同様
に構成され、そのメモリセルとしてはシングルポートＳ
ＲＡＭセルが用いられている。
［０：ｎ］（ｎ≧３）と３本のアドレスＢ［０：２］に
対応する２種類のアドレス信号、クロック信号ＣＬＫ、
読出と書込を切り換える読出書込切換信号ＷＥＢ、動作
モード切換信号、ｍ本のデータ入力信号ＩＮ、ｍ本のデ
ータ出力信号ＯＵＴを含む。２n-2本のワード線と８×
ｍ対のビット線は、シングルポートＳＲＡＭ回路と同様
に構成され、そのメモリセルとしてはシングルポートＳ
ＲＡＭセルが用いられている。
【００２４】図２は、シングルポートＳＲＡＭセルを示
している。このシングルポートＳＲＡＭセルは、６個の
トランジスタで構成されている。図２に示すように、シ
ングルポートＳＲＡＭセルは、ラッチ回路を形成する２
個のインバータゲート１１１，１１２と２個のトランス
ファゲート１１３，１１４により構成されている。ＳＲ
ＡＭセルとしては、高抵抗負荷型のセルを用いることが
できる。
している。このシングルポートＳＲＡＭセルは、６個の
トランジスタで構成されている。図２に示すように、シ
ングルポートＳＲＡＭセルは、ラッチ回路を形成する２
個のインバータゲート１１１，１１２と２個のトランス
ファゲート１１３，１１４により構成されている。ＳＲ
ＡＭセルとしては、高抵抗負荷型のセルを用いることが
できる。
【００２５】２種類のアドレス信号は、アドレスＡにつ
いては（ｎ＋１）本の信号、アドレスＢについては３本
の信号でそれぞれに形成されている。アドレスＡは、ア
ドレスラッチＡ１０２を介し、（ｎ＋１）本のうちの３
本の信号がカラムデコーダＡ１０６とアドレスセレクタ
１０５に入力され、その（ｎ＋１）本のうちの（ｎ−
２）本の信号がワード線デコーダ１０３に入力される。
アドレスＢは、アドレスラッチＢを介し、アドレスセレ
クタ１０５に入力される。このとき、アドレスＡの上記
３本の信号とアドレスＢの信号は、カラムデコーダＡと
カラムデコーダＢとで異なったデコード値となるように
与えられる。
いては（ｎ＋１）本の信号、アドレスＢについては３本
の信号でそれぞれに形成されている。アドレスＡは、ア
ドレスラッチＡ１０２を介し、（ｎ＋１）本のうちの３
本の信号がカラムデコーダＡ１０６とアドレスセレクタ
１０５に入力され、その（ｎ＋１）本のうちの（ｎ−
２）本の信号がワード線デコーダ１０３に入力される。
アドレスＢは、アドレスラッチＢを介し、アドレスセレ
クタ１０５に入力される。このとき、アドレスＡの上記
３本の信号とアドレスＢの信号は、カラムデコーダＡと
カラムデコーダＢとで異なったデコード値となるように
与えられる。
【００２６】ワード線デコーダ１０３は、アドレスＡの
（ｎ−２）本の信号を受け、シングルポートＳＲＡＭ回
路と同様に、ワード線ドライバ１０４と接続し、選択さ
れたワード線を駆動する。アドレスセレクタ１０５は、
入力されるアドレスＡの３本の信号とアドレスＢの信号
から一方のアドレス信号を選択し、選択されたアドレス
がカラムデコーダＢ１０６に入力される。２種類のカラ
ムデコーダ１０６により、カラムデコーダＡのデコード
信号ＳＡ［０：７］はカラムセレクタＡ１０７に入力さ
れ、カラムデコーダＢのデコード信号ＳＢ［０：７］は
カラムセレクタＢ１０７に入力される。更に、読出専用
のカラムセレクタＡはセンスアンプ１０９に、書込専用
のカラムセレクタＢはライトバッファ１１０にそれぞれ
に接続される。
（ｎ−２）本の信号を受け、シングルポートＳＲＡＭ回
路と同様に、ワード線ドライバ１０４と接続し、選択さ
れたワード線を駆動する。アドレスセレクタ１０５は、
入力されるアドレスＡの３本の信号とアドレスＢの信号
から一方のアドレス信号を選択し、選択されたアドレス
がカラムデコーダＢ１０６に入力される。２種類のカラ
ムデコーダ１０６により、カラムデコーダＡのデコード
信号ＳＡ［０：７］はカラムセレクタＡ１０７に入力さ
れ、カラムデコーダＢのデコード信号ＳＢ［０：７］は
カラムセレクタＢ１０７に入力される。更に、読出専用
のカラムセレクタＡはセンスアンプ１０９に、書込専用
のカラムセレクタＢはライトバッファ１１０にそれぞれ
に接続される。
【００２７】ＭＯＤＥ信号が、アドレスセレクタ１０５
とモード変換回路１０８に入力される。アドレスセレク
タ１０５では、ＭＯＤＥが”Ｌｏ”の時にアドレスＡか
らの３本の信号を選択し、ＭＯＤＥが”Ｈｉ”の時にア
ドレスＢの信号を選択する。一方、モード変換回路１０
８は、ＭＯＤＥ信号とＷＥＢ信号により動作モードの切
り換えを行う。
とモード変換回路１０８に入力される。アドレスセレク
タ１０５では、ＭＯＤＥが”Ｌｏ”の時にアドレスＡか
らの３本の信号を選択し、ＭＯＤＥが”Ｈｉ”の時にア
ドレスＢの信号を選択する。一方、モード変換回路１０
８は、ＭＯＤＥ信号とＷＥＢ信号により動作モードの切
り換えを行う。
【００２８】図３は、モード変換回路を示している。モ
ード変換回路は、２個のＯＲゲート１１５，１１６と１
個のインバータゲート１１７から構成され、ＭＯＤＥ
が”Ｌｏ”であり且つＷＥＢが”Ｌｏ”である時には通
常のシングルポートの書込動作が行われ、ＭＯＤＥが”
Ｌｏ”であり且つＷＥＢが”Ｈｉ”である時には通常の
シングルポートの読出動作が行われ、ＭＯＤＥが”Ｈ
ｉ”の時にはＷＥＢの信号に関わらず同じサイクル内で
読出と書込を行う同時的動作が行われる。
ード変換回路は、２個のＯＲゲート１１５，１１６と１
個のインバータゲート１１７から構成され、ＭＯＤＥ
が”Ｌｏ”であり且つＷＥＢが”Ｌｏ”である時には通
常のシングルポートの書込動作が行われ、ＭＯＤＥが”
Ｌｏ”であり且つＷＥＢが”Ｈｉ”である時には通常の
シングルポートの読出動作が行われ、ＭＯＤＥが”Ｈ
ｉ”の時にはＷＥＢの信号に関わらず同じサイクル内で
読出と書込を行う同時的動作が行われる。
【００２９】図４は、第１の実施形態のＳＲＡＭ回路の
動作を表すタイミングチャートであり、クロック信号Ｃ
ＬＫの４周期Ｔ１〜Ｔ４の動作を示している。周期Ｔ１
と周期Ｔ２は、同一サイクル内書込・読出モードを示
し、周期Ｔ３が通常のシングルポート動作の書込モード
を示し、周期Ｔ４が通常のシングルポート動作の読出モ
ードを示している。
動作を表すタイミングチャートであり、クロック信号Ｃ
ＬＫの４周期Ｔ１〜Ｔ４の動作を示している。周期Ｔ１
と周期Ｔ２は、同一サイクル内書込・読出モードを示
し、周期Ｔ３が通常のシングルポート動作の書込モード
を示し、周期Ｔ４が通常のシングルポート動作の読出モ
ードを示している。
【００３０】３つの動作モードからその１つを決定する
のは、ＭＯＤＥ又はＷＥＢの外部入力信号である。これ
ら信号の組み合わせにより、ＭＯＤＥが”Ｌｏ”であり
且つＷＥＢが”Ｌｏ”である時のシングルポート動作の
書込モード、ＭＯＤＥが”Ｌｏ”であり且つＷＥＢが”
Ｈｉ”である時のシングルポート動作の読出モード、Ｍ
ＯＤＥが”Ｈｉ”である時の同時読出・書込モードとな
る。
のは、ＭＯＤＥ又はＷＥＢの外部入力信号である。これ
ら信号の組み合わせにより、ＭＯＤＥが”Ｌｏ”であり
且つＷＥＢが”Ｌｏ”である時のシングルポート動作の
書込モード、ＭＯＤＥが”Ｌｏ”であり且つＷＥＢが”
Ｈｉ”である時のシングルポート動作の読出モード、Ｍ
ＯＤＥが”Ｈｉ”である時の同時読出・書込モードとな
る。
【００３１】周期Ｔ１から周期Ｔ４に進む時間順に動作
を次に説明する。プリチャージ回路１００には、ＣＬＫ
の反転信号（図示せず）が入力され、ＣＬＫ信号が”Ｌ
ｏ”である間にビット線のプリチャージが行われてい
る。
を次に説明する。プリチャージ回路１００には、ＣＬＫ
の反転信号（図示せず）が入力され、ＣＬＫ信号が”Ｌ
ｏ”である間にビット線のプリチャージが行われてい
る。
【００３２】周期Ｔ１では、ＭＯＤＥ信号が”Ｈｉ”で
あるため、ＷＥＢ信号に関係なく読出信号ＲＥも書込信
号ＷＥもともに”Ｈｉ”となり、ＣＬＫ信号の立ち上が
り後に、センスアンプ１０９とライトバッファ１１０が
動作を開始する。
あるため、ＷＥＢ信号に関係なく読出信号ＲＥも書込信
号ＷＥもともに”Ｈｉ”となり、ＣＬＫ信号の立ち上が
り後に、センスアンプ１０９とライトバッファ１１０が
動作を開始する。
【００３３】ワード線は、アドレスＡ［３：ｎ］により
ＣＬＫ信号の立ち上がり後にＷＬ［ｉ］が選択される。
アドレスＡ［０：２］の信号により、カラムデコーダＡ
がデコード線ＳＡ［０］を駆動し、カラムセレクタＡで
ビット線対Ｄ［０］，ＤＢ［０］が選択される。アドレ
スＢ［０：２］の信号により、カラムデコーダＢがデコ
ード線ＳＢ［７］を駆動し、カラムセレクタＢでビット
線対Ｄ［７］，ＤＢ［７］が選択される。この結果、メ
モリセル［ｉ，０］から”Ｈｉ”の保持データが出力端
子ＯＵＴ［ｋ］に読み出され、入力端子ＩＮ［ｋ］から
入力される”Ｌｏ”のデータがメモリセル［ｉ，７］に
書き込まれる。
ＣＬＫ信号の立ち上がり後にＷＬ［ｉ］が選択される。
アドレスＡ［０：２］の信号により、カラムデコーダＡ
がデコード線ＳＡ［０］を駆動し、カラムセレクタＡで
ビット線対Ｄ［０］，ＤＢ［０］が選択される。アドレ
スＢ［０：２］の信号により、カラムデコーダＢがデコ
ード線ＳＢ［７］を駆動し、カラムセレクタＢでビット
線対Ｄ［７］，ＤＢ［７］が選択される。この結果、メ
モリセル［ｉ，０］から”Ｈｉ”の保持データが出力端
子ＯＵＴ［ｋ］に読み出され、入力端子ＩＮ［ｋ］から
入力される”Ｌｏ”のデータがメモリセル［ｉ，７］に
書き込まれる。
【００３４】周期Ｔ２は、周期Ｔ１と同様にＭＯＤＥ信
号が”Ｈｉ”であるため、読出信号ＲＥも書込信号ＷＥ
もともに”Ｈｉ”を維持し、センスアンプ１０９とライ
トバッファ１１０がイネーブル状態である。
号が”Ｈｉ”であるため、読出信号ＲＥも書込信号ＷＥ
もともに”Ｈｉ”を維持し、センスアンプ１０９とライ
トバッファ１１０がイネーブル状態である。
【００３５】アドレスＡ［３：ｎ］は、周期Ｔ１と同じ
であるため、ワード線も同じＷＬ［ｉ］が選ばれる。ア
ドレスＡ［０：２］により、カラムデコーダＡがデコー
ド線を駆動し、カラムセレクタＡでビット線対Ｄ
［７］，ＤＢ［７］が選択される。アドレスＢ［０：
２］により、カラムデコーダＢがデコード線ＳＢ［０］
を駆動し、カラムセレクタＢでビット線対Ｄ［０］，Ｄ
Ｂ［０］が選択される。この結果、メモリセル［ｉ，
７］からは、周期Ｔ１で書き込まれた”Ｌｏ”のデータ
が出力端子ＯＵＴ［ｋ］に読み出され、入力端子ＩＮ
［ｋ］から入力される”Ｌｏ”のデータがメモリセル
［ｉ，０］に書き込まれる。
であるため、ワード線も同じＷＬ［ｉ］が選ばれる。ア
ドレスＡ［０：２］により、カラムデコーダＡがデコー
ド線を駆動し、カラムセレクタＡでビット線対Ｄ
［７］，ＤＢ［７］が選択される。アドレスＢ［０：
２］により、カラムデコーダＢがデコード線ＳＢ［０］
を駆動し、カラムセレクタＢでビット線対Ｄ［０］，Ｄ
Ｂ［０］が選択される。この結果、メモリセル［ｉ，
７］からは、周期Ｔ１で書き込まれた”Ｌｏ”のデータ
が出力端子ＯＵＴ［ｋ］に読み出され、入力端子ＩＮ
［ｋ］から入力される”Ｌｏ”のデータがメモリセル
［ｉ，０］に書き込まれる。
【００３６】周期Ｔ３では、”Ｌｏ”のＭＯＤＥ信号
と”Ｌｏ”のＷＥＢ信号によりモード変換回路の出力信
号ＷＥが”Ｈｉ”のままで信号ＲＥが”Ｌｏ”に変化
し、ライトバッファ１１０がイネーブル状態である。
と”Ｌｏ”のＷＥＢ信号によりモード変換回路の出力信
号ＷＥが”Ｈｉ”のままで信号ＲＥが”Ｌｏ”に変化
し、ライトバッファ１１０がイネーブル状態である。
【００３７】ワード線は、アドレスＡ［３：ｎ］の変化
によりＣＬＫ信号の立ち上がり後にＷＬ［ｊ］が選択さ
れる。アドレスＡ［０：２］により、カラムデコーダＡ
がデコード線ＳＡ［７］とカラムデコーダＢがデコード
線ＳＢ［７］を駆動し、カラムセレクタＡとカラムセレ
クタＢで同じビット線対Ｄ［７］，ＤＢ［７］が選択さ
れる。このとき、アドレスＢ［０：２］はアドレスセレ
クタによりディスエイブルとなる。この結果、入力端子
ＩＮ［ｋ］から入力される”Ｌｏ”のデータがメモリセ
ル［ｊ，７］に書き込まれる。
によりＣＬＫ信号の立ち上がり後にＷＬ［ｊ］が選択さ
れる。アドレスＡ［０：２］により、カラムデコーダＡ
がデコード線ＳＡ［７］とカラムデコーダＢがデコード
線ＳＢ［７］を駆動し、カラムセレクタＡとカラムセレ
クタＢで同じビット線対Ｄ［７］，ＤＢ［７］が選択さ
れる。このとき、アドレスＢ［０：２］はアドレスセレ
クタによりディスエイブルとなる。この結果、入力端子
ＩＮ［ｋ］から入力される”Ｌｏ”のデータがメモリセ
ル［ｊ，７］に書き込まれる。
【００３８】周期Ｔ４は、”Ｌｏ”のＭＯＤＥ信号と”
Ｈｉ”のＷＥＢ信号によりＷＥが”Ｌｏ”になり、ＲＥ
が”Ｈｉ”になり、ＣＬＫ信号の立ち上がり後にセンス
アンプ１０９が動作する。
Ｈｉ”のＷＥＢ信号によりＷＥが”Ｌｏ”になり、ＲＥ
が”Ｈｉ”になり、ＣＬＫ信号の立ち上がり後にセンス
アンプ１０９が動作する。
【００３９】ワード線は、アドレスＡ［３：ｎ］により
ＣＬＫ信号の立ち上がり後にＷＬ［ｉ］が選択される。
アドレスＡ［０：２］により、カラムデコーダＡがデコ
ード線ＳＡ［０］とカラムデコーダＢがデコード線ＳＢ
［０］を駆動し、カラムセレクタＡとカラムセレクタＢ
で同じビット線対Ｄ［０］，ＤＢ［０］が選択される。
このとき、アドレスＢ［０：２］はアドレスセレクタに
よりディスエイブルとなる。この結果、メモリセル
［ｉ，０］がアクセスされ、メモリセル［ｉ，０］か
ら”Ｈｉ”の保持データが出力端子ＯＵＴ［ｋ］に読み
出される。
ＣＬＫ信号の立ち上がり後にＷＬ［ｉ］が選択される。
アドレスＡ［０：２］により、カラムデコーダＡがデコ
ード線ＳＡ［０］とカラムデコーダＢがデコード線ＳＢ
［０］を駆動し、カラムセレクタＡとカラムセレクタＢ
で同じビット線対Ｄ［０］，ＤＢ［０］が選択される。
このとき、アドレスＢ［０：２］はアドレスセレクタに
よりディスエイブルとなる。この結果、メモリセル
［ｉ，０］がアクセスされ、メモリセル［ｉ，０］か
ら”Ｈｉ”の保持データが出力端子ＯＵＴ［ｋ］に読み
出される。
【００４０】このように、本発明の第１の実施形態によ
る半導体記憶装置では、同じサイクル内で読出と書込の
動作を行うモードと、通常のシングルポートの読出しま
たは書込動作のいずれか一方を行うモードを備えたＳＲ
ＡＭ回路が実現している。
る半導体記憶装置では、同じサイクル内で読出と書込の
動作を行うモードと、通常のシングルポートの読出しま
たは書込動作のいずれか一方を行うモードを備えたＳＲ
ＡＭ回路が実現している。
【００４１】次に、本発明の第２の実施形態による半導
体記憶装置について説明する。
体記憶装置について説明する。
【００４２】図５は、本発明による実施の形態の実施例
２を示し、実施例１と同じくｎワード×ｍビットの８カ
ラム構成の同期式ＳＲＡＭ回路を示している。第２の実
施形態が第１の実施形態と異なる点は、外部入力信号の
ＷＥＢとＭＯＤＥを無くし、アドレスセレクタ１０５と
モード変換外部信号１０８の回路ブロックを必要としな
い点である。第２の実施形態に示されるＳＲＡＭ回路で
は、動作モードが１クロックサイクル内に読出と書込を
行う動作モードに限定されている。第２の実施形態の外
部信号には、（ｎ＋１）本のアドレスＡ［０：ｎ］（ｎ
≧３）と３本のアドレスＢ［０：２］の２種類のアドレ
ス信号、クロック信号ＣＬＫ、ｍ本のデータ入力信号Ｉ
Ｎ［０：ｍ］（０≦ｋ≦ｍ）、ｍ本のデータ出力信号Ｏ
ＵＴ［０：ｍ］がある。
２を示し、実施例１と同じくｎワード×ｍビットの８カ
ラム構成の同期式ＳＲＡＭ回路を示している。第２の実
施形態が第１の実施形態と異なる点は、外部入力信号の
ＷＥＢとＭＯＤＥを無くし、アドレスセレクタ１０５と
モード変換外部信号１０８の回路ブロックを必要としな
い点である。第２の実施形態に示されるＳＲＡＭ回路で
は、動作モードが１クロックサイクル内に読出と書込を
行う動作モードに限定されている。第２の実施形態の外
部信号には、（ｎ＋１）本のアドレスＡ［０：ｎ］（ｎ
≧３）と３本のアドレスＢ［０：２］の２種類のアドレ
ス信号、クロック信号ＣＬＫ、ｍ本のデータ入力信号Ｉ
Ｎ［０：ｍ］（０≦ｋ≦ｍ）、ｍ本のデータ出力信号Ｏ
ＵＴ［０：ｍ］がある。
【００４３】第２の実施形態の２種類のアドレスにおい
て、第２の実施形態で示したように、アドレスＡがｎ＋
１本の信号、アドレスＢが３本の信号でそれぞれ構成さ
れる点までは同じである。第２の実施形態では、アドレ
スＡ［０：２］は、読出専用のアドレス信号としてカラ
ムデコーダＡ１０６に入力され、アドレスＢ［０：２］
は書込専用のアドレス信号としてカラムデコーダＢ１０
６に入力される。このように第２の実施形態は、第１の
実施形態におけるシングルポートの読出・書込動作モー
ド選択がない構成になっている。
て、第２の実施形態で示したように、アドレスＡがｎ＋
１本の信号、アドレスＢが３本の信号でそれぞれ構成さ
れる点までは同じである。第２の実施形態では、アドレ
スＡ［０：２］は、読出専用のアドレス信号としてカラ
ムデコーダＡ１０６に入力され、アドレスＢ［０：２］
は書込専用のアドレス信号としてカラムデコーダＢ１０
６に入力される。このように第２の実施形態は、第１の
実施形態におけるシングルポートの読出・書込動作モー
ド選択がない構成になっている。
【００４４】第２の実施形態の動作を、図６を参照して
説明する。図６は、クロック信号ＣＬＫのの２周期Ｔ
１，Ｔ２における動作を示したタイミングチャートであ
る。各周期の動作は、周期Ｔ１では読出動作のためにメ
モリセル［ｉ，０］が、書込動作のためにメモリセル
［ｉ，７］がそれぞれアクセスされる場合を示し、周期
Ｔ２では書込動作のためにメモリセル［ｊ，０］が、読
出動作のためにメモリセル［ｊ，７］がそれぞれアクセ
スされる場合を示したものとなっている。周期Ｔ１から
周期Ｔ２の順に動作の説明をする。
説明する。図６は、クロック信号ＣＬＫのの２周期Ｔ
１，Ｔ２における動作を示したタイミングチャートであ
る。各周期の動作は、周期Ｔ１では読出動作のためにメ
モリセル［ｉ，０］が、書込動作のためにメモリセル
［ｉ，７］がそれぞれアクセスされる場合を示し、周期
Ｔ２では書込動作のためにメモリセル［ｊ，０］が、読
出動作のためにメモリセル［ｊ，７］がそれぞれアクセ
スされる場合を示したものとなっている。周期Ｔ１から
周期Ｔ２の順に動作の説明をする。
【００４５】周期Ｔ１は、アドレスＡ［３：ｎ］により
ＣＬＫ信号の立ち上がり後にＷＬ［ｉ］が選択される。
アドレスＡ［０：２］により、カラムデコーダＡがデコ
ード線ＳＡ［０］を駆動し、カラムセレクタＡでビット
線対Ｄ［０］，ＤＢ［０］が選択される。アドレスＢ
［０：２］により、カラムデコーダＢがデコード線ＳＢ
［７］を駆動し、カラムセレクタＢでビット線対Ｄ
［７］，ＤＢ［７］が選択される。この結果、メモリセ
ル［ｉ，０］から”Ｈｉ”の保持データが出力端子ＯＵ
Ｔ［ｋ］に読み出され、入力端子ＩＮ［ｋ］から入力さ
れる”Ｈｉ”のデータがメモリセル［ｉ，７］に書き込
まれる。
ＣＬＫ信号の立ち上がり後にＷＬ［ｉ］が選択される。
アドレスＡ［０：２］により、カラムデコーダＡがデコ
ード線ＳＡ［０］を駆動し、カラムセレクタＡでビット
線対Ｄ［０］，ＤＢ［０］が選択される。アドレスＢ
［０：２］により、カラムデコーダＢがデコード線ＳＢ
［７］を駆動し、カラムセレクタＢでビット線対Ｄ
［７］，ＤＢ［７］が選択される。この結果、メモリセ
ル［ｉ，０］から”Ｈｉ”の保持データが出力端子ＯＵ
Ｔ［ｋ］に読み出され、入力端子ＩＮ［ｋ］から入力さ
れる”Ｈｉ”のデータがメモリセル［ｉ，７］に書き込
まれる。
【００４６】周期Ｔ２は、アドレスＡ［３：ｎ］の変化
によりＣＬＫ信号の立ち上がり後にＷＬ［ｊ］が選択さ
れる。アドレスＡ［０：２］により、カラムデコーダＡ
がデコード線ＳＡ［７］を駆動し、カラムセレクタＡで
ビット線対Ｄ［７］，ＤＢ［７］が選択される。アドレ
スＢ［０：２］により、カラムデコーダＢがデコード線
ＳＢ［０］を駆動し、カラムセレクタＢでビット線対Ｄ
［０］，ＤＢ［０］が選択される。この結果、メモリセ
ル［ｊ，７］から”Ｌｏ”の保持データが出力端子ＯＵ
Ｔ［ｋ］に読み出され、入力端子ＩＮ［ｋ］から入力さ
れる”Ｌｏ”のデータがメモリセル［ｉ，０］に書き込
まれる。
によりＣＬＫ信号の立ち上がり後にＷＬ［ｊ］が選択さ
れる。アドレスＡ［０：２］により、カラムデコーダＡ
がデコード線ＳＡ［７］を駆動し、カラムセレクタＡで
ビット線対Ｄ［７］，ＤＢ［７］が選択される。アドレ
スＢ［０：２］により、カラムデコーダＢがデコード線
ＳＢ［０］を駆動し、カラムセレクタＢでビット線対Ｄ
［０］，ＤＢ［０］が選択される。この結果、メモリセ
ル［ｊ，７］から”Ｌｏ”の保持データが出力端子ＯＵ
Ｔ［ｋ］に読み出され、入力端子ＩＮ［ｋ］から入力さ
れる”Ｌｏ”のデータがメモリセル［ｉ，０］に書き込
まれる。
【００４７】第２の実施形態は、実施例１における外部
入力信号ＷＥＢ，ＭＯＤＥを無くし、アドレスセレクタ
とモード切り換え回路を必要としない構成としたため、
第１の実施例に比べて更に小面積のＳＲＡＭ回路が実現
可能となる。
入力信号ＷＥＢ，ＭＯＤＥを無くし、アドレスセレクタ
とモード切り換え回路を必要としない構成としたため、
第１の実施例に比べて更に小面積のＳＲＡＭ回路が実現
可能となる。
【００４８】次に、本発明の第３の実施形態による半導
体記憶装置を説明する。
体記憶装置を説明する。
【００４９】図７は、本発明の第３の実施形態による半
導体記憶装置の構成を示す。図７は、ｎワード×ｍビッ
トの８カラム構成の同期式ＳＲＡＭ回路を示したもので
ある。第３の実施形態が、第１と第２の実施形態と異な
る点は、外部入力信号にＷＥＢａ，ＷＥＢｂ，ＭＯＤＥ
の３種類を設定し、これら３つの信号が入力されるモー
ド変換回路３０８、２個ずつのセンスアンプ３０９ａ，
３０９ｂとライトバッファ３１０ａ，３１０ｂを備えて
いることにある。
導体記憶装置の構成を示す。図７は、ｎワード×ｍビッ
トの８カラム構成の同期式ＳＲＡＭ回路を示したもので
ある。第３の実施形態が、第１と第２の実施形態と異な
る点は、外部入力信号にＷＥＢａ，ＷＥＢｂ，ＭＯＤＥ
の３種類を設定し、これら３つの信号が入力されるモー
ド変換回路３０８、２個ずつのセンスアンプ３０９ａ，
３０９ｂとライトバッファ３１０ａ，３１０ｂを備えて
いることにある。
【００５０】また第３の実施形態では、同一サイクル内
の２つのデータ書込、同一サイクル内の２つのデータ読
み出し、同一サイクル内の読出と書込の２ポートＳＲＡ
Ｍ回路と同じ動作モードを有する。図７に示すように、
データ出力端子としては、データ出力端子ＯＵＴａとデ
ータ出力端子ＯＵＴｂを備え、データ入力端子は、デー
タ入力端子ＩＮａとデータ入力端子ＩＮｂを有し、それ
ぞれに２個の入出力ポートが設けられている。ＷＥＢａ
とＷＥＢｂは、読出と書込を同一サイクル内に行う動作
モード時に読出または書込のポート選択を行うための外
部入力信号である。また、ＭＯＤＥは１サイクル内に２
つのデータ読み出し、１サイクル内に２つのデータ書き
込み、同一サイクル内の読出と書込の各動作モードから
選択するために用いられる外部入力信号である。
の２つのデータ書込、同一サイクル内の２つのデータ読
み出し、同一サイクル内の読出と書込の２ポートＳＲＡ
Ｍ回路と同じ動作モードを有する。図７に示すように、
データ出力端子としては、データ出力端子ＯＵＴａとデ
ータ出力端子ＯＵＴｂを備え、データ入力端子は、デー
タ入力端子ＩＮａとデータ入力端子ＩＮｂを有し、それ
ぞれに２個の入出力ポートが設けられている。ＷＥＢａ
とＷＥＢｂは、読出と書込を同一サイクル内に行う動作
モード時に読出または書込のポート選択を行うための外
部入力信号である。また、ＭＯＤＥは１サイクル内に２
つのデータ読み出し、１サイクル内に２つのデータ書き
込み、同一サイクル内の読出と書込の各動作モードから
選択するために用いられる外部入力信号である。
【００５１】モード変換回路３０８は、図８に示すよう
に、４個のＯＲゲート３１５，３１６，３１７，３１８
と２個のインバータゲート３１９，３２０によって構成
されている。図８のモード変換回路は、ＭＯＤＥ信号，
ＷＥＢａ信号，ＷＥＢｂ信号が全て”Ｌｏ”の時に同一
サイクル内の２つのデータ書き込み動作モード、ＭＯＤ
Ｅ信号が”Ｌｏ”かつ、ＷＥＢａとＷＥＢｂ信号の一方
が”Ｈｉ”の時に同一サイクル内の読出と書込の動作モ
ード、ＭＯＤＥ信号が”Ｈｉ”時に同一サイクル内の２
つのデータ読出動作モードとなる場合の構成例である。
に、４個のＯＲゲート３１５，３１６，３１７，３１８
と２個のインバータゲート３１９，３２０によって構成
されている。図８のモード変換回路は、ＭＯＤＥ信号，
ＷＥＢａ信号，ＷＥＢｂ信号が全て”Ｌｏ”の時に同一
サイクル内の２つのデータ書き込み動作モード、ＭＯＤ
Ｅ信号が”Ｌｏ”かつ、ＷＥＢａとＷＥＢｂ信号の一方
が”Ｈｉ”の時に同一サイクル内の読出と書込の動作モ
ード、ＭＯＤＥ信号が”Ｈｉ”時に同一サイクル内の２
つのデータ読出動作モードとなる場合の構成例である。
【００５２】第３の実施形態の動作を、図９を参照して
説明する。図９は、クロック信号ＣＬＫの４周期Ｔ１〜
Ｔ４における動作のタイミングチャートである。周期Ｔ
１では同一サイクル内書込動作モード、周期Ｔ２では同
一サイクル内読出動作モード、周期Ｔ３とＴ４では同一
サイクル内の読出と書込の動作モードとなる場合を示し
たものである。また、図９には示されていないが、実施
例１，２と同様に、ＣＬＫ信号が”Ｌｏ”の間にビット
線のプリチャージを行っている。
説明する。図９は、クロック信号ＣＬＫの４周期Ｔ１〜
Ｔ４における動作のタイミングチャートである。周期Ｔ
１では同一サイクル内書込動作モード、周期Ｔ２では同
一サイクル内読出動作モード、周期Ｔ３とＴ４では同一
サイクル内の読出と書込の動作モードとなる場合を示し
たものである。また、図９には示されていないが、実施
例１，２と同様に、ＣＬＫ信号が”Ｌｏ”の間にビット
線のプリチャージを行っている。
【００５３】周期Ｔ１は、”Ｌｏ”のＭＯＤＥ信号，”
Ｌｏ”のＷＥＢａ信号，”Ｌｏ”のＷＥＢｂが入力され
るモード変換回路により、モード変換回路の出力信号Ｗ
ＥａとＷＥｂが共に”Ｈｉ”となり、ＣＬＫ信号の立ち
上がり後にライトバッファ３１０ａとライトバッファ３
１０ｂが動作を開始する。ワード線は、アドレスＡ
［３：ｎ］によりＣＬＫ信号の立ち上がり後にＷＬ
［ｉ］が選択される。アドレスＡ［０：２］により、カ
ラムデコーダＡがデコード線ＳＡ［０］を駆動し、カラ
ムセレクタＡでビット線対Ｄ［０］，ＤＢ［０］が選択
される。アドレスＢ［０：２］により、カラムデコーダ
Ｂがデコード線ＳＢ［７］を駆動し、カラムセレクタＢ
でビット線対Ｄ［７］，ＤＢ［７］が選択される。この
結果、入力端子ＩＮａ［ｋ］から入力される”Ｈｉ”の
データがメモリセル［ｉ，０］に書き込まれ、入力端子
ＩＮｂ［ｋ］から入力される”Ｈｉ”のデータがメモリ
セル［ｉ，７］に書き込まれる。
Ｌｏ”のＷＥＢａ信号，”Ｌｏ”のＷＥＢｂが入力され
るモード変換回路により、モード変換回路の出力信号Ｗ
ＥａとＷＥｂが共に”Ｈｉ”となり、ＣＬＫ信号の立ち
上がり後にライトバッファ３１０ａとライトバッファ３
１０ｂが動作を開始する。ワード線は、アドレスＡ
［３：ｎ］によりＣＬＫ信号の立ち上がり後にＷＬ
［ｉ］が選択される。アドレスＡ［０：２］により、カ
ラムデコーダＡがデコード線ＳＡ［０］を駆動し、カラ
ムセレクタＡでビット線対Ｄ［０］，ＤＢ［０］が選択
される。アドレスＢ［０：２］により、カラムデコーダ
Ｂがデコード線ＳＢ［７］を駆動し、カラムセレクタＢ
でビット線対Ｄ［７］，ＤＢ［７］が選択される。この
結果、入力端子ＩＮａ［ｋ］から入力される”Ｈｉ”の
データがメモリセル［ｉ，０］に書き込まれ、入力端子
ＩＮｂ［ｋ］から入力される”Ｈｉ”のデータがメモリ
セル［ｉ，７］に書き込まれる。
【００５４】周期Ｔ２は、ＭＯＤＥ信号が”Ｈｉ”にな
るため、ＷＥＢａとＷＥＢｂ信号に関係なくモード変換
回路の出力信号ＲＥａとＲＥｂ共に”Ｈｉ”となり、Ｃ
ＬＫ信号の立ち上がり後にセンスアンプ３０９ａとセン
スアンプ３０９ｂが動作する。ワード線は、アドレスＡ
［３：ｎ］によりＷＬ［ｉ］が選択される。アドレスＡ
［０：２］により、カラムデコーダＡがデコード線ＳＡ
［７］を駆動し、カラムセレクタＡでビット線Ｄ
［７］，ＤＢ［７］が選択される。アドレスＢ［０：
２］により、カラムデコーダＢがデコード線ＳＢ［０］
を駆動し、カラムセレクタＢでビット線対Ｄ［０］，Ｄ
Ｂ［０］が選択される。この結果、周期Ｔ１に書き込ま
れたメモリセル［ｉ，７］の”Ｈｉ”のデータが出力端
子ＯＵＴａ［ｋ］に読み出され、周期Ｔ１に書き込まれ
たメモリセル［ｉ，０］の”Ｈｉ”のデータが出力端子
ＯＵＴｂ［ｋ］に読み出される。
るため、ＷＥＢａとＷＥＢｂ信号に関係なくモード変換
回路の出力信号ＲＥａとＲＥｂ共に”Ｈｉ”となり、Ｃ
ＬＫ信号の立ち上がり後にセンスアンプ３０９ａとセン
スアンプ３０９ｂが動作する。ワード線は、アドレスＡ
［３：ｎ］によりＷＬ［ｉ］が選択される。アドレスＡ
［０：２］により、カラムデコーダＡがデコード線ＳＡ
［７］を駆動し、カラムセレクタＡでビット線Ｄ
［７］，ＤＢ［７］が選択される。アドレスＢ［０：
２］により、カラムデコーダＢがデコード線ＳＢ［０］
を駆動し、カラムセレクタＢでビット線対Ｄ［０］，Ｄ
Ｂ［０］が選択される。この結果、周期Ｔ１に書き込ま
れたメモリセル［ｉ，７］の”Ｈｉ”のデータが出力端
子ＯＵＴａ［ｋ］に読み出され、周期Ｔ１に書き込まれ
たメモリセル［ｉ，０］の”Ｈｉ”のデータが出力端子
ＯＵＴｂ［ｋ］に読み出される。
【００５５】周期Ｔ３は、”Ｌｏ”のＭＯＤＥ信号と”
Ｈｉ”のＷＥＢａ信号によりモード変換回路の出力信号
ＲＥａとＷＥｂが”Ｈｉ”となり、ＣＬＫ信号の立ち上
がり後にセンスアンプ３０９ａとライトバッファ３１０
ｂが動作する。ワード線は、アドレスＡ［３：ｎ］によ
りＣＬＫ信号の立ち上がり後にＷＬ［ｊ］が選択され
る。アドレスＡ［０：２］により、カラムデコーダＡが
デコード線ＳＡ［０］を駆動し、カラムセレクタＡでＤ
［０］，ＤＢ［０］が選択される。アドレスＢ［０：
２］により、カラムデコーダＢがデコード線ＳＢ［７］
を駆動し、カラムセレクタＢでビット線対Ｄ［７］，Ｄ
Ｂ［７］が選択される。この結果、メモリセル［ｊ，
０］から”Ｌｏ”の保持データが出力端子ＯＵＴａ
［ｋ］に読み出され、入力端子ＩＮｂ［ｋ］から入力さ
れる”Ｌｏ”のデータがメモリセル［ｊ，７］に書き込
まれる。
Ｈｉ”のＷＥＢａ信号によりモード変換回路の出力信号
ＲＥａとＷＥｂが”Ｈｉ”となり、ＣＬＫ信号の立ち上
がり後にセンスアンプ３０９ａとライトバッファ３１０
ｂが動作する。ワード線は、アドレスＡ［３：ｎ］によ
りＣＬＫ信号の立ち上がり後にＷＬ［ｊ］が選択され
る。アドレスＡ［０：２］により、カラムデコーダＡが
デコード線ＳＡ［０］を駆動し、カラムセレクタＡでＤ
［０］，ＤＢ［０］が選択される。アドレスＢ［０：
２］により、カラムデコーダＢがデコード線ＳＢ［７］
を駆動し、カラムセレクタＢでビット線対Ｄ［７］，Ｄ
Ｂ［７］が選択される。この結果、メモリセル［ｊ，
０］から”Ｌｏ”の保持データが出力端子ＯＵＴａ
［ｋ］に読み出され、入力端子ＩＮｂ［ｋ］から入力さ
れる”Ｌｏ”のデータがメモリセル［ｊ，７］に書き込
まれる。
【００５６】周期Ｔ４は、”Ｌｏ”のＭＯＤＥ信号と”
Ｈｉ”のＷＥＢｂ信号によりモード変換回路の出力信号
ＷＥａとＲＥｂが”Ｈｉ”となり、ＣＬＫ信号の立ち上
がり後にライトバッファ３１０ａとセンスアンプ３０９
ｂが動作する。ワード線は、アドレスＡ［３：ｎ］によ
りＣＬＫ信号の立ち上がり後にＷＬ［ｊ］が選択され
る。アドレスＡ［０：２］により、カラムデコーダＡが
デコード線ＳＡ［０］を駆動し、カラムセレクタＡでＤ
［０］，ＤＢ［０］が選択される。アドレスＢ［０：
２］により、カラムデコーダＢがデコード線ＳＢ［７］
を駆動し、カラムセレクタＢでビット線対Ｄ［７］，Ｄ
Ｂ［７］が選択される。この結果、周期Ｔ３と同じメモ
リセル［ｊ，０］とメモリセル［ｊ：７］がアクセスさ
れ、入力端子ＩＮａ［ｋ］から入力される”Ｌｏ”のデ
ータがメモリセル［ｊ，０］に書き込まれ、周期Ｔ３に
書き込まれたメモリセル［ｊ，７］の”Ｌｏ”のデータ
が出力端子ＯＵＴｂ［ｋ］に読み出される。
Ｈｉ”のＷＥＢｂ信号によりモード変換回路の出力信号
ＷＥａとＲＥｂが”Ｈｉ”となり、ＣＬＫ信号の立ち上
がり後にライトバッファ３１０ａとセンスアンプ３０９
ｂが動作する。ワード線は、アドレスＡ［３：ｎ］によ
りＣＬＫ信号の立ち上がり後にＷＬ［ｊ］が選択され
る。アドレスＡ［０：２］により、カラムデコーダＡが
デコード線ＳＡ［０］を駆動し、カラムセレクタＡでＤ
［０］，ＤＢ［０］が選択される。アドレスＢ［０：
２］により、カラムデコーダＢがデコード線ＳＢ［７］
を駆動し、カラムセレクタＢでビット線対Ｄ［７］，Ｄ
Ｂ［７］が選択される。この結果、周期Ｔ３と同じメモ
リセル［ｊ，０］とメモリセル［ｊ：７］がアクセスさ
れ、入力端子ＩＮａ［ｋ］から入力される”Ｌｏ”のデ
ータがメモリセル［ｊ，０］に書き込まれ、周期Ｔ３に
書き込まれたメモリセル［ｊ，７］の”Ｌｏ”のデータ
が出力端子ＯＵＴｂ［ｋ］に読み出される。
【００５７】第３の実施形態では、第１の実施形態に比
べ、センスアンプとライトバッファがもう１組ずつ増え
るが、大容量のＳＲＡＭ回路においてその面積の増加は
ほとんど問題にならない。そのため、２ポートＳＲＡＭ
回路に対する面積縮小の効果は、実施例１とほぼ同様で
ある。
べ、センスアンプとライトバッファがもう１組ずつ増え
るが、大容量のＳＲＡＭ回路においてその面積の増加は
ほとんど問題にならない。そのため、２ポートＳＲＡＭ
回路に対する面積縮小の効果は、実施例１とほぼ同様で
ある。
【００５８】第１から第３の実施形態において、例え
ば、０．３５μｍのＣＭＯＳプロセスを適用した場合、
シングルポートＳＲＡＭセルの面積が２ポートＳＲＡＭ
セルの約１／２であるため、従来の２ポートＳＲＡＭ回
路に比べ最大５０％の縮小が可能である。
ば、０．３５μｍのＣＭＯＳプロセスを適用した場合、
シングルポートＳＲＡＭセルの面積が２ポートＳＲＡＭ
セルの約１／２であるため、従来の２ポートＳＲＡＭ回
路に比べ最大５０％の縮小が可能である。
【００５９】
【発明の効果】本発明による半導体記憶装置は、従来２
ポートＳＲＡＭ回路で実現されていた読出または書込の
２つの動作を同じサイクル中に行わせる回路構成を実現
したので、その構成面積の増大が回避されている。その
理由は、２ポートのＳＲＡＭセルを用いずにシングルポ
ートのＳＲＡＭセルが適用できる構成としたためであ
る。一般にメモリ回路面積に占めるメモリセルの割合
は、記憶容量の増大に伴い、増加する傾向にある。そこ
で、通常２ポートＳＲＡＭ回路を構成しなければならな
いが、本発明によれば、ＳＲＡＭ回路面積を縮小するこ
とができる。
ポートＳＲＡＭ回路で実現されていた読出または書込の
２つの動作を同じサイクル中に行わせる回路構成を実現
したので、その構成面積の増大が回避されている。その
理由は、２ポートのＳＲＡＭセルを用いずにシングルポ
ートのＳＲＡＭセルが適用できる構成としたためであ
る。一般にメモリ回路面積に占めるメモリセルの割合
は、記憶容量の増大に伴い、増加する傾向にある。そこ
で、通常２ポートＳＲＡＭ回路を構成しなければならな
いが、本発明によれば、ＳＲＡＭ回路面積を縮小するこ
とができる。
【図１】図１は、本発明の第１の実施形態による半導体
記憶装置の構成を示す回路ブロック図である。
記憶装置の構成を示す回路ブロック図である。
【図２】図２は、本発明の第１の実施形態による半導体
記憶装置のメモリセル回路の構成を示す回路図である。
記憶装置のメモリセル回路の構成を示す回路図である。
【図３】図３は、本発明の第１の実施形態による半導体
記憶装置のモード変換回路を示す回路図である。
記憶装置のモード変換回路を示す回路図である。
【図４】図４は、本発明の第１の実施形態による半導体
記憶装置の動作を説明するためのタイミングチャートで
ある。
記憶装置の動作を説明するためのタイミングチャートで
ある。
【図５】図５は、本発明の第２の実施形態による半導体
記憶装置の構成示す回路ブロック図である。
記憶装置の構成示す回路ブロック図である。
【図６】図６は、本発明の第２の実施形態による半導体
記憶装置の動作を説明するためのタイミングチャートで
ある。
記憶装置の動作を説明するためのタイミングチャートで
ある。
【図７】図５は、本発明の第３の実施形態による半導体
記憶装置の構成示す回路ブロック図である。
記憶装置の構成示す回路ブロック図である。
【図８】図８は、本発明の第１の実施形態による半導体
記憶装置のモード変換回路を示す回路図である。
記憶装置のモード変換回路を示す回路図である。
【図９】図８は、本発明の第３の実施形態による半導体
記憶装置の動作を説明するためのタイミングチャートで
ある。
記憶装置の動作を説明するためのタイミングチャートで
ある。
【図１０】図１０は、従来の半導体記憶装置の構成を示
す回路ブロック図である。
す回路ブロック図である。
【図１１】図１１は、従来の半導体記憶装置のメモリセ
ルを示す回路図である。
ルを示す回路図である。
【図１２】図１２は、従来の半導体記憶装置についての
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
１０１：単位メモリセル １０４：ワード線ドライバ １０５：アドレスセレクタ １０６：カラムデコーダ １０７：カラムセレクタ １０８：モード変換回路 １０９：センスアンプ １１０：ライトバッファ ＯＵＴ：出力端子 ＩＮ：出力端子 ［０：ｎ］：（第１）アドレスＡ
［０：２］：（第２）アドレスＢ
［０：２］：（第２）アドレスＢ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/41 - 11/419
Claims (4)
- 【請求項１】複数のワード線と、 複数のビット線対と、 マトリクス状に配置された複数のメモリセルと、前記メ
モリセルの各々は、前記複数のワード線のうちの１つに
接続され、また前記複数のビット線対のうちの１つに接
続されて複数のカラムを構成し、 第１アドレスの第１アドレス部分に基づいて前記複数の
ワード線のうちの１つを選択するためのワード線選択手
段と、前記第１アドレスは前記第１アドレス部分と第２
アドレス部分とを有し、 前記複数のカラムに接続された単一の配線部と、 前記配線部に接続され、リードカラムアドレスに基づい
て前記複数のカラムのうちの１つを選択する第１カラム
セレクタと、 前記配線部に接続され、ライトカラムアドレスに基づい
て前記複数のカラムのうちの１つを選択する第２カラム
セレクタと、前記第２アドレス部分から前記リードカラムアドレスを
生成する第１カラムデコーダと、 モード信号に基づいて、前記第２アドレス部分と第２ア
ドレスとのうちの一方を選択するアドレスセレクタと、 前記選択されたアドレスをデコードして前記ライトカラ
ムアドレスを生成する第２カラムデコーダと、 前記モード信号と書き込み制御信号との基づいてライト
イネーブル信号とリードイネーブル信号の一方または両
方を発生するモード変換回路と、 前記第１カラムセレクタに接続され、前記リードイネー
ブル信号に基づいてリード動作を行う第１センスアンプ
部と、前記第２カラムセレクタに接続され、前記ライト
イネーブル信号に基づいてライト動作を行う第１バッフ
ァ部とからなる第１入出力部とを具備し、前記第１アドレスが前記ライト動作と関連するときは、
前記アドレスセレクタ は、前記第２アドレス部分を選択
し、前記第２カラムデコーダは、前記選択された第２ア
ドレス部分からライトアドレスを生成し、前記第１アド
レスが前記リード動作と関連し、かつ前記第２アドレス
がライト動作と関連するとき、第２アドレスがライト動
作と関連するとき、前記アドレスセレクタは、前記第２
アドレスを選択し、前記第２カラムデコーダは、前記選
択された第２アドレスからライトアドレスを生成する 半
導体記憶装置。 - 【請求項２】請求項１に記載の半導体記憶装置におい
て、 前記モード変換回路は、前記モード信号を一方の入力端
子に受ける第１と第２ＯＲゲートと、前記第１のＯＲゲ
ートは前記書き込み制御信号を他方の入力端子に受け、 前記書き込み制御信号を反転して前記第２のＯＲゲート
の他方の入力端子に供給するための反転回路とを具備す
る半導体記憶装置。 - 【請求項３】複数のワード線と、 複数のビット線対と、 マトリクス状に配置された複数のメモリセルと、前記メ
モリセルの各々は、前記複数のワード線のうちの１つに
接続され、また前記複数のビット線対のうちの１つに接
続されて複数のカラムを構成し、 第１アドレスの第１アドレス部分に基づいて前記複数の
ワード線のうちの１つを選択するためのワード線選択手
段と、前記第１アドレスは前記第１アドレス部分と第２
アドレス部分とを有し、 前記複数のカラムに接続され、第１内部アドレスに基づ
いて前記複数のカラムのうちの１つを選択する第１カラ
ムセレクタと、 前記複数のカラムに接続され、第２内部アドレスに基づ
いて前記複数のカラムのうちの１つを選択する第２カラ
ムセレクタと、 前記第２アドレス部分から前記第１内部アドレスを生成
する第１カラムデコーダと、 第２アドレスをデコードして前記第２内部アドレスを生
成する第２カラムデコーダと、 前記第１カラムセレクタに接続され、第１リードイネー
ブル信号に基づいてリード動作を行う第１センスアンプ
部と、第１ライトイネーブル信号に基づいてライト動作
を行う第１バッファ部とを有する第１入出力部と、 前記第２カラムセレクタに接続され、第２リードイネー
ブル信号に基づいてリード動作を行う第２センスアンプ
部と、第２ライトイネーブル信号に基づいてライト動作
を行う第２バッファ部とからなる第２入出力部と、 モード信号と第１と第２の書き込み制御信号との基づい
て、前記第１ライトイネーブル信号と前記第１リードイ
ネーブル信号の一方と前記第２ライトイネーブル信号と
前記第２リードイネーブル信号の一方の少なくとも一方
を発生するモード変換回路とを具備半導体記憶装置 。 - 【請求項４】請求項３に記載の半導体記憶装置におい
て、前記モード変換回路は、前記 モード信号と前記第１と第
２の書き込み制御信号とに基づいて、前記第１センスア
ンプ部と前記第１バッファ部と、前記第２センスアンプ
部と前記第２バッファ部とを独立して制御する半導体記
憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09137398A JP3223964B2 (ja) | 1998-04-03 | 1998-04-03 | 半導体記憶装置 |
| US09/281,215 US6134154A (en) | 1998-04-03 | 1999-03-30 | Semiconductor memory device with several access enabled using single port memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09137398A JP3223964B2 (ja) | 1998-04-03 | 1998-04-03 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11297073A JPH11297073A (ja) | 1999-10-29 |
| JP3223964B2 true JP3223964B2 (ja) | 2001-10-29 |
Family
ID=14024582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09137398A Expired - Fee Related JP3223964B2 (ja) | 1998-04-03 | 1998-04-03 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6134154A (ja) |
| JP (1) | JP3223964B2 (ja) |
Families Citing this family (58)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19925881B4 (de) * | 1999-06-07 | 2005-08-11 | Infineon Technologies Ag | Integrierter Speicher mit in Kreuzungspunkten von Wortleitungen und Bitleitungen angeordneten Speicherzellen |
| US6882562B2 (en) * | 2001-11-01 | 2005-04-19 | Agilent Technologies, Inc. | Method and apparatus for providing pseudo 2-port RAM functionality using a 1-port memory cell |
| JP4689933B2 (ja) * | 2002-08-30 | 2011-06-01 | 富士通セミコンダクター株式会社 | スタティック型半導体記憶装置およびその制御方法 |
| EP1406265B1 (en) | 2002-10-02 | 2007-01-03 | Dialog Semiconductor GmbH | Memory access collision avoidance scheme |
| US7167025B1 (en) | 2004-02-14 | 2007-01-23 | Herman Schmit | Non-sequentially configurable IC |
| US7425841B2 (en) | 2004-02-14 | 2008-09-16 | Tabula Inc. | Configurable circuits, IC's, and systems |
| US7284222B1 (en) | 2004-06-30 | 2007-10-16 | Tabula, Inc. | Method and apparatus for identifying connections between configurable nodes in a configurable integrated circuit |
| JP4427361B2 (ja) * | 2004-03-16 | 2010-03-03 | 株式会社東芝 | 不揮発性半導体メモリ |
| US7312630B2 (en) | 2004-06-30 | 2007-12-25 | Tabula, Inc. | Configurable integrated circuit with built-in turns |
| US7145361B1 (en) | 2004-06-30 | 2006-12-05 | Andre Rohe | Configurable integrated circuit with different connection schemes |
| US7282950B1 (en) | 2004-11-08 | 2007-10-16 | Tabula, Inc. | Configurable IC's with logic resources with offset connections |
| US7330050B2 (en) | 2004-11-08 | 2008-02-12 | Tabula, Inc. | Storage elements for a configurable IC and method and apparatus for accessing data stored in the storage elements |
| US7259587B1 (en) | 2004-11-08 | 2007-08-21 | Tabula, Inc. | Configurable IC's with configurable logic resources that have asymetric inputs and/or outputs |
| US7573296B2 (en) * | 2004-11-08 | 2009-08-11 | Tabula Inc. | Configurable IC with configurable routing resources that have asymmetric input and/or outputs |
| US7917559B2 (en) * | 2004-11-08 | 2011-03-29 | Tabula, Inc. | Configurable IC's with configurable logic circuits that perform adder and/or subtractor operations |
| US7743085B2 (en) | 2004-11-08 | 2010-06-22 | Tabula, Inc. | Configurable IC with large carry chains |
| US7295037B2 (en) * | 2004-11-08 | 2007-11-13 | Tabula, Inc. | Configurable IC with routing circuits with offset connections |
| US7317331B2 (en) | 2004-11-08 | 2008-01-08 | Tabula, Inc. | Reconfigurable IC that has sections running at different reconfiguration rates |
| US7301368B2 (en) * | 2005-03-15 | 2007-11-27 | Tabula, Inc. | Embedding memory within tile arrangement of a configurable IC |
| US20070244958A1 (en) * | 2004-11-08 | 2007-10-18 | Jason Redgrave | Configurable IC's with carry bypass circuitry |
| US7342415B2 (en) | 2004-11-08 | 2008-03-11 | Tabula, Inc. | Configurable IC with interconnect circuits that also perform storage operations |
| US7224181B1 (en) | 2004-11-08 | 2007-05-29 | Herman Schmit | Clock distribution in a configurable IC |
| US7268586B1 (en) | 2004-11-08 | 2007-09-11 | Tabula, Inc. | Method and apparatus for accessing stored data in a reconfigurable IC |
| US7276933B1 (en) | 2004-11-08 | 2007-10-02 | Tabula, Inc. | Reconfigurable IC that has sections running at different looperness |
| US7242216B1 (en) | 2004-11-08 | 2007-07-10 | Herman Schmit | Embedding memory between tile arrangement of a configurable IC |
| US7236009B1 (en) | 2004-12-01 | 2007-06-26 | Andre Rohe | Operational time extension |
| US7230869B1 (en) * | 2005-03-15 | 2007-06-12 | Jason Redgrave | Method and apparatus for accessing contents of memory cells |
| US7224182B1 (en) | 2005-03-15 | 2007-05-29 | Brad Hutchings | Hybrid configurable circuit for a configurable IC |
| US7272031B1 (en) * | 2005-03-15 | 2007-09-18 | Tabula, Inc. | Method and apparatus for reduced power cell |
| US7825684B2 (en) | 2005-03-15 | 2010-11-02 | Tabula, Inc. | Variable width management for a memory of a configurable IC |
| US7310003B2 (en) | 2005-03-15 | 2007-12-18 | Tabula, Inc. | Configurable IC with interconnect circuits that have select lines driven by user signals |
| US7298169B2 (en) | 2005-03-15 | 2007-11-20 | Tabula, Inc | Hybrid logic/interconnect circuit in a configurable IC |
| US20070244959A1 (en) * | 2005-03-15 | 2007-10-18 | Steven Teig | Configurable IC's with dual carry chains |
| US7530033B2 (en) * | 2005-03-15 | 2009-05-05 | Tabula, Inc. | Method and apparatus for decomposing functions in a configurable IC |
| US7372297B1 (en) | 2005-11-07 | 2008-05-13 | Tabula Inc. | Hybrid interconnect/logic circuits enabling efficient replication of a function in several sub-cycles to save logic and routing resources |
| US7765249B1 (en) | 2005-11-07 | 2010-07-27 | Tabula, Inc. | Use of hybrid interconnect/logic circuits for multiplication |
| US7818361B1 (en) | 2005-11-07 | 2010-10-19 | Tabula, Inc. | Method and apparatus for performing two's complement multiplication |
| US8463836B1 (en) | 2005-11-07 | 2013-06-11 | Tabula, Inc. | Performing mathematical and logical operations in multiple sub-cycles |
| US7489162B1 (en) | 2005-12-01 | 2009-02-10 | Tabula, Inc. | Users registers in a reconfigurable IC |
| US7679401B1 (en) | 2005-12-01 | 2010-03-16 | Tabula, Inc. | User registers implemented with routing circuits in a configurable IC |
| US7461362B1 (en) | 2005-12-01 | 2008-12-02 | Tabula, Inc. | Replacing circuit design elements with their equivalents |
| US7518400B1 (en) | 2006-03-08 | 2009-04-14 | Tabula, Inc. | Barrel shifter implemented on a configurable integrated circuit |
| US7609085B1 (en) | 2006-03-08 | 2009-10-27 | Tabula, Inc. | Configurable integrated circuit with a 4-to-1 multiplexer |
| US7694083B1 (en) | 2006-03-08 | 2010-04-06 | Tabula, Inc. | System and method for providing a virtual memory architecture narrower and deeper than a physical memory architecture |
| US7504858B1 (en) | 2006-03-08 | 2009-03-17 | Tabula, Inc. | Configurable integrated circuit with parallel non-neighboring offset connections |
| US7797497B1 (en) | 2006-03-08 | 2010-09-14 | Tabula, Inc. | System and method for providing more logical memory ports than physical memory ports |
| US7529992B1 (en) | 2006-03-27 | 2009-05-05 | Tabula, Inc. | Configurable integrated circuit with error correcting circuitry |
| US7669097B1 (en) | 2006-03-27 | 2010-02-23 | Tabula, Inc. | Configurable IC with error detection and correction circuitry |
| US7587697B1 (en) | 2006-12-12 | 2009-09-08 | Tabula, Inc. | System and method of mapping memory blocks in a configurable integrated circuit |
| US7930666B1 (en) | 2006-12-12 | 2011-04-19 | Tabula, Inc. | System and method of providing a memory hierarchy |
| US7525344B2 (en) | 2007-03-20 | 2009-04-28 | Tabula, Inc. | Configurable IC having a routing fabric with storage elements |
| US7535252B1 (en) | 2007-03-22 | 2009-05-19 | Tabula, Inc. | Configurable ICs that conditionally transition through configuration data sets |
| US7928761B2 (en) | 2007-09-06 | 2011-04-19 | Tabula, Inc. | Configuration context switcher with a latch |
| US8863067B1 (en) | 2008-02-06 | 2014-10-14 | Tabula, Inc. | Sequential delay analysis by placement engines |
| US8166435B2 (en) * | 2008-06-26 | 2012-04-24 | Tabula, Inc. | Timing operations in an IC with configurable circuits |
| WO2011123151A1 (en) | 2010-04-02 | 2011-10-06 | Tabula Inc. | System and method for reducing reconfiguration power usage |
| US8941409B2 (en) | 2011-07-01 | 2015-01-27 | Tabula, Inc. | Configurable storage elements |
| US10032506B2 (en) | 2016-12-12 | 2018-07-24 | Stmicroelectronics International N.V. | Configurable pseudo dual port architecture for use with single port SRAM |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06161870A (ja) * | 1992-11-26 | 1994-06-10 | Nec Corp | デュアルポートｒａｍ回路 |
| JP3346827B2 (ja) * | 1993-05-25 | 2002-11-18 | 三菱電機株式会社 | 同期型半導体記憶装置 |
| JP4018159B2 (ja) * | 1993-06-28 | 2007-12-05 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| JPH08328941A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | メモリアクセス制御回路 |
| JP3277112B2 (ja) * | 1996-01-31 | 2002-04-22 | 株式会社東芝 | 半導体記憶装置 |
| JPH10334659A (ja) * | 1997-05-29 | 1998-12-18 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| US5781480A (en) * | 1997-07-29 | 1998-07-14 | Motorola, Inc. | Pipelined dual port integrated circuit memory |
| US5973955A (en) * | 1998-02-02 | 1999-10-26 | Motorola, Inc. | Comparison circuit utilizing a differential amplifier |
-
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