JP3346827B2 - 同期型半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、外部クロック信号に
同期して制御信号、アドレス信号および書込データを含
む外部信号を取込む同期型半導体記憶装置に関し、特
に、メモリセルの良／不良を判定するテストを容易かつ
高速に行なうための構成に関する。

【０００２】

【従来の技術】マイクロプロセサ（ＭＰＵ）は近年ます
ます高速化されてきている。一方、主記憶として用いら
れるダイナミック・ランダム・アクセス・メモリ（以
下、ＤＲＡＭと称す）は高速化されてきてはいるももの
の、その動作速度は依然ＭＰＵの動作速度に追随するこ
とができない。このため、ＤＲＡＭのアクセスタイムお
よびサイクルタイムがボトルネックとなり、システム全
体の性能が低下するということがよく言われる。

【０００３】システムの性能を向上させるために、ＤＲ
ＡＭとＭＰＵとの間に高速のスタティック・ランダム・
アクセス・メモリ（以下、ＳＲＡＭと称す）からなるキ
ャッシュメモリと呼ばれる高速メモリを配置する手法が
よく用いられる。キャッシュメモリに使用頻度の高いデ
ータを格納する。ＭＰＵが必要とするデータがキャッシ
ュメモリ内に記憶されている場合には高速のキャッシュ
メモリへアクセスする。キャッシュメモリにＭＰＵが要
求するデータがないときのみＤＲＡＭへアクセスする。
使用頻度の高いデータが高速のキャッシュメモリに格納
されているため、ＤＲＡＭへのアクセス頻度が大幅に低
減され、これによりＤＲＡＭのアクセスタイムおよびサ
イクルタイムの影響を排除してシステムの性能を向上さ
せる。

【０００４】このキャッシュメモリを用いる方法は、Ｓ
ＲＡＭがＤＲＡＭに比べて高価であるため、パーソナル
コンピュータなどの比較的安価な装置には適していな
い。したがって、安価なＤＲＡＭを用いてシステムの性
能を向上させることが求められている。

【０００５】

【発明が解決しようとする課題】高速動作するＤＲＡＭ
の１つとして、たとえばシステムクロックである高速の
外部クロック信号に同期して動作する同期型ＤＲＡＭ
（シンクロナスＤＲＡＭ：以下、ＳＤＲＡＭと称す）が
現在提案されている。米国ＪＥＤＥＣ（Joint Electron
Device Engineering Council ）は、高速ＭＰＵのため
の主記憶としてＳＤＲＡＭを採用し、その仕様の標準化
作業を現在行なっている。この標準仕様の詳細について
は明らかにされていないが、以下の構成が提案されてい
る： （１） 周期１０ないし１５ｎｓ（ナノ秒）のクロック
信号で同期をとる。

【０００６】（２） 最初のランダム・アクセスでは、
行アドレス信号入力後４ないし６クロックでデータをア
クセスする。その後、１クロックごとに連続するアドレ
スのデータをアクセスすることができる。

【０００７】（３） チップ内回路をパイプライン動作
させ、またシリアル入出力バッファをデータ入出力部に
設けてアクセス時間を短縮する。

【０００８】上述の構成は単に案だけであり、具体的に
どのようにこれらを実現するかについては何ら述べられ
ていない。

【０００９】また、ＳＤＲＡＭの良／不良を判定するた
めのテストモードを設けることも提案されている。しか
しながら、どのようにテストを実行するかおよびどのよ
うな構成を用いてテストを行なうかについては何ら具体
的には規定されていない。

【００１０】それゆえ、この発明の目的はテストを効率
的に行なうことのできるＳＤＲＡＭを提供することであ
る。

【００１１】この発明の他の目的は、短い時間で効率的
にテストを行なうことのできる半導体記憶装置を提供す
ることである。

【００１２】

【課題を解決するための手段】請求項１に係る同期型半
導体記憶装置は、データ出力端子と、リードモード指示
に応答して、予め定められた複数のメモリセルのデータ
を並行して読出し、クロック信号に同期してデータ出力
端子にこれらの複数のデータを連続的に読出す読出手段
と、テストモード指示に応答して、この読出手段が並行
して読み出したメモリセルのデータに所定の演算を施し
て１ビットのデータに縮退する縮退手段と、縮退手段の
出力をデータ出力端子に出力する出力手段とを備える。
予め定められた複数のメモリセルは、メモリセル行を指
定する行アドレス信号とメモリセル列を指定する列アド
レス信号とに従って指定されて選択される。

【００１３】請求項２に係る同期型半導体記憶装置は、
請求項１の装置において、各々がメモリセルアレイを有
しかつ互いに独立に対応のメモリセルアレイの活性化お
よびプリチャージが可能な複数のバンクが設けられる。
読出手段は、これら複数のバンク各々に対応して設けら
れ、各々が、選択時、リードモード指示に応答して対応
のメモリアレイから予め定められた複数のメモリセルの
データを平行して読出し、クロック信号に同期して出力
手段へ連続的に転送する内部読出回路を備える。縮退手
段は、複数のバンク各々に対応して設けられ、テストモ
ード指示に応答して、対応の内部読出回路が読み出した
複数のメモリセルのデータに所定の演算を施して１ビッ
トのデータに縮退する複数の第１の縮退回路と、これら
複数の縮退回路の出力にさらに所定の演算を施して１ビ
ットのデータに縮退して出力手段を介してデータ出力端
子へ出力する第２の縮退回路とを備える。

【００１４】請求項３に係る同期型半導体記憶装置は、
請求項２の装置において、データ出力端子が複数のバン
クに共通に設けられる複数のデータ出力端子を備える。
内部読出回路は、複数のデータ出力端子各々に対応して
設けられ、各々が、選択時、リードモード指示に応答し
て、対応のメモリアレイから並行して所定数のメモリセ
ルのデータを読出し、クロック信号に同期して、対応の
データ出力回路に出力する複数の読出回路を備える。各
第１の縮退回路は、各々が、テストモード指示に応答し
て対応の内部読出回路の複数の読出回路が読み出したメ
モリセルのデータに第１の演算を施して１ビットのデー
タに縮退する。第２の縮退回路は、複数のバンクに共通
に配置され、各バンクの複数の第１の縮退回路の出力に
第２の演算を施して１ビットデータに縮退して複数のデ
ータ出力端子の所定のデータ出力端子に対応して配置さ
れる出力回路へ出力する。

【００１５】請求項４に係る同期型半導体記憶装置は、
データ入力端子と、ライトモード指示に応答して入力端
子にクロック信号に同期して連続的に与えられたデータ
を予め定められた複数のメモリセルへ所定のシーケンス
で書込む書込手段と、テストモード指示に応答して、デ
ータ入力端子に与えられたテストデータを書込み手段を
介して予め定められれた複数のメモリセルに並行して書
き込む書込制御手段とを備える。

【００１６】請求項５に係る同期型半導体記憶装置は、
請求項４の装置において、各々がメモリセルアレイを含
みかつ互いに独立に対応のメモリセルアレイの活性化お
よびプリチャージが可能な複数のバンクと、テストモー
ド指示に応答してこれらの複数のバンクを並行して活性
状態とする活性化手段とがさらに設けられる。

【００１７】

【００１８】

【００１９】

【００２０】

【００２１】

【００２２】請求項１に係る発明においては、通常動作
時においては、クロック信号に同期して連続的に出力さ
れる複数のメモリセルのデータが、テスト動作モード時
においては１ビットのデータに縮退して出力されてお
り、複数のメモリセルに対して同時にテストを行うこと
ができ、テスト時間を短縮することができる。

【００２３】

【００２４】

【００２５】請求項２に係る発明においては、複数のバ
ンク各々において並行して選択された複数のメモリセル
に対してテストを第１の縮退回路を用いて同時に実行す
ることができ、かつ第２の縮退回路により、複数のバン
クのテストを同時に行なうことができ、テスト時間を短
縮して効率的にテストを行なうことができる。

【００２６】請求項３に係る発明においては、複数のバ
ンクにおいて第１の縮退回路各々が、複数のメモリセル
に対して同時にテストを実行し、かつ第２の縮退回路に
より複数のバンクの縮退結果をさらに縮退しており、複
数のバンクに対して同時にテストを行うことができ、効
率的にテストを行ってテスト時間を短縮することができ
る。

【００２７】請求項４に係る発明においては、テストモ
ード時には複数のメモリセルへ同一データが並行して書
込まれるため、テストデータの書込に要する時間を大幅
に短縮することができる。

【００２８】

【００２９】

【００３０】 請求項５に係る発明においては、テスト
モード時に複数のバンクが同時に活性状態とされるた
め、複数のバンクにおいて同時にデータの書込を行うこ
とができ、テスト時間を短縮することができる。

【００３１】請求項１０に係る発明においては、第１お
よび第２のワイヤード回路により複数のメモリセルのデ
ータが縮退されるため、少ない素子数で効率的にデータ
の縮退を行なうことができ、小占有面積で複数のメモリ
セルのテストを同時に行なうことのできる回路を実現す
ることができる。

【００３２】

【実施例】

［チップレイアウト］図１はこの発明が適用されるＳＤ
ＲＡＭのチップレイアウトを示す図である。図１におい
ては、一例として、２Ｍワード×８ビット構成の１６Ｍ
ビットＳＤＲＡＭのチップレイアウトが示される。ＳＤ
ＲＡＭは、各々が４Ｍビットの記憶容量を有する４つの
メモリマットＭＭ１ないしＭＭ４を含む。メモリマット
ＭＭ１ないしＭＭ４の各々は、それぞれ２５６Ｋビット
の記憶容量を有する１６個のメモリアレイＭＡ１〜ＭＡ
１６を含む。

【００３３】メモリマットＭＭ１ないしＭＭ４の一方側
にチップ長辺方向に沿ってロウデコーダＲＤ１〜ＲＤ４
がそれぞれ配置される。

【００３４】また、メモリマットＭＭ１ないしＭＭ４の
チップ中央側に、チップ短辺方向に沿ってコラムデコー
ダＣＤ１ないしＣＤ４がそれぞれ配置される。コラムデ
コーダＣＤ（コラムデコーダＣＤ１ないしＣＤ４を総称
的に示す場合、符号ＣＤを用いる）の各出力に対応し
て、対応のメモリマットＭＭ（メモリマットＭＭ１ない
しＭＭ４を総称的に示す）の各アレイを横切って延びる
列選択線ＣＳＬが配置される。１本の列選択線ＣＳＬ
は、後に詳細に説明するように、８つのビット線対ＢＬ
Ｐを同時に選択状態とする。

【００３５】内部データを伝達するためのグローバルＩ
Ｏ線対ＧＩＯが、メモリマットＭＭの長辺方向に沿って
各アレイを横切るように配置される。

【００３６】メモリマットＭＭ１ないしＭＭ４各々に対
して、チップ中央側に、選択されたメモリセルのデータ
の増幅を行なうためのプリアンプＰＡと選択されたメモ
リセルへの書込データを伝達するためのライトバッファ
ＷＢとからなる入出力回路ＰＷ１〜ＰＷ４が配置され
る。

【００３７】チップ中央部には、また、アドレス信号を
発生するための回路および制御信号を発生するための回
路などを含む周辺回路ＰＨが配置される。

【００３８】図１に示すＳＤＲＡＭは、互いに独立にプ
リチャージ動作および活性化動作を行なうことのできる
２つのバンク＃１および＃２を備える。バンク＃１は、
たとえばメモリマットＭＭ１およびＭＭ２を含み、バン
ク＃２はメモリマットＭＭ３およびＭＭ４を含む。

【００３９】このメモリマットＭＭ１ないしＭＭ４各々
は、２つのアレイブロック（記憶容量が２Ｍビット）を
備える。１つの記憶容量２Ｍビットのアレイブロック
は、メモリアレイＭＡ１ないしＭＡ８から構成され、他
方の２Ｍビットアレイブロックは、メモリアレイＭＡ９
ないしＭＡ１６から構成される。

【００４０】１つのアレイブロックにおいて最大１つの
メモリアレイが選択される。同時に活性化されるメモリ
アレイの数は４個である。図１において、メモリマット
ＭＭ３のメモリアレイＭＡ１およびＭＡ９と、メモリマ
ットＭＭ４のメモリアレイＭＡ１とＭＡ９とが活性化さ
れた状態が示される。すなわち、選択されたバンクにお
いて、各メモリマットのアレイブロックから１つのメモ
リアレイが選択される。

【００４１】同時に選択された列選択線ＣＳＬの数は８
本である。１本の列選択線ＣＳＬは８対のビット線を選
択する。したがって、同時に８×８＝６４ビットのメモ
リセルが選択される。

【００４２】入出力回路ＰＷ（入出力回路ＰＷ１〜ＰＷ
４を総称的に示す）は、対応のメモリマットＭＭの各メ
モリアレイに対し共通に設けられる。１つの入出力回路
ＰＷに含まれるプリアンプＰＡおよびライトバッファＷ
Ｂの数はそれぞれ３２個であり、ＳＤＲＡＭ全体ではそ
れぞれ１２８個である。

【００４３】図２は、図１に示すＳＤＲＡＭのＩＯ線の
配置を具体的に示す図である。図２においては、２つの
２ＭビットメモリアレイＭＳＡ１およびＭＳＡ２が示さ
れる。２ＭビットメモリアレイＭＳＡ１は、チップ中央
部から遠い位置に配置される２Ｍビットアレイブロック
であり、２ＭビットメモリアレイＭＳＡ２は、チップ中
央部に近い２Ｍビットアレイブロックを示す。

【００４４】２ＭビットメモリアレイＭＳＡ１およびＭ
ＳＡ２は、ともに、８行８列に配置された６４個の３２
ＫビットメモリアレイＭＫを含む。２Ｍビットメモリア
レイＭＳＡ（メモリアレイＭＳＡ１およびＭＳＡ２を総
称的に示す）は、ワード線ＷＬの延びる方向に沿って４
つのアレイグループＡＧ１、ＡＧ２、ＡＧ３およびＡＧ
４に分割される。ワード線ＷＬの延びる方向に沿って隣
接する３２ＫビットメモリアレイＭＫの間にはワード線
シャント領域ＷＳが設けられる。

【００４５】通常、ＤＲＡＭにおいては、ワード線の抵
抗を下げるために、ポリシリコンで構成されるワード線
ＷＬと平行に、アルミニウムなどの低抵抗の金属配線を
配置し、このポリシリコンワード線と低抵抗金属配線と
を所定の間隔で電気的に接続する。この電気的に接続す
る領域をワード線シャント領域と称する。通常、この低
抵抗金属配線はビット線の上層に形成され、ワード線は
ビット線の下層に形成される。したがってこのワード線
シャント領域はビット線の存在しない領域、すなわちメ
モリセルが設けられていない領域すなわちメモリアレイ
の間の領域に設けられる。

【００４６】グローバルＩＯ線対ＧＩＯはこのワード線
シャント領域にＷＳに配置される。１つのワード線シャ
ント領域ＷＳについて、チップ中央部に近い２Ｍビット
メモリアレイＭＳＡ２の領域においては４つのグローバ
ルＩＯ線対が配置される。この４対のグローバルＩＯ線
のうち２つのグローバルＩＯ線対はさらにチップ中央部
より遠い２Ｍビットメモリアレイ領域ＭＳＡ１の領域に
おいても延在する。すなわち、チップ中央部よりも遠い
２ＭビットメモリアレイＭＳＡ２の領域におけるワード
線シャント領域においては、２つのグローバルＩＯ線対
ＧＩＯが配設される。２つのグローバルＩＯ線対が１つ
のアレイグループＡＧにおいて１つの２Ｍビットメモリ
アレイＭＳＡにより利用される。

【００４７】選択されたメモリセルとグローバルＩＯ線
対ＧＩＯとの間でデータを転送するために、各メモリア
レイＭＫに対してローカルＩＯ線対ＬＩＯが設けられ
る。このローカルＩＯ線対ＬＩＯは各アレイグループＡ
Ｇ１、ＡＧ２、ＡＧ３およびＡＧ４それぞれ独立に設け
られる。１つの３２ＫビットメモリアレイＭＫに対して
は、その一方側に配設される２つのローカルＩＯ線対Ｌ
ＩＯと他方側に配置される２つのローカルＩＯ線対ＬＩ
Ｏと合計４対のローカルＩＯ線対が配置される。

【００４８】ローカルＩＯ線対ＬＩＯは、ワード線ＷＬ
の延びる方向に沿って隣接する同じアレイグループＡＧ
内の３２ＫビットメモリアレイＭＫにより共有されかつ
ビット線対ＢＬＰが延びる方向に沿って隣接する３２Ｋ
ビットメモリアレイＭＫによっても共有される。

【００４９】メモリアレイＭＫは、後にその構成を詳細
に説明するように、交互配置型シェアードセンスアンプ
構成を備える。ビット線対ＢＬＰの延びる方向において
隣接する２つの３２ｋビットメモリアレイＭＫの間の領
域にセンスアンプが配置される。グローバルＩＯ線対Ｇ
ＩＯとローカルＩＯ線対ＬＩＯとを接続するためにブロ
ック選択スイッチＢＳが配置される。ブロック選択スイ
ッチＢＳは、ワード線シャント領域ＷＳとセンスアンプ
列との交点に配置される。

【００５０】コラムデコーダからの列選択信号を伝達す
る列選択線ＣＳＬは、アレイグループＡＧ１ないしＡＧ
４それぞれにおいて１本が選択状態とされる。１本の列
選択線ＣＳＬは、チップ中央部から遠い２Ｍビットメモ
リアレイＭＳＡ１において、４つのビット線対ＢＬＰを
選択して対応のローカルＩＯ線対ＬＩＯへ接続し、かつ
チップ中央部に近い２ＭビットメモリアレイＭＳＡ２に
おいて４つのビット線対ＢＬＰを選択して対応のローカ
ルＩＯ線対ＬＩＯへ接続する。

【００５１】すなわち、１本の列選択線ＣＳＬにより８
つのビット線対ＢＬＰが選択状態とされ、ローカルＩＯ
線対ＬＩＯを介して８個のグローバルＩＯ線対ＧＩＯに
接続される。２つのメモリマットが活性状態とされ、１
つのメモリマットＭＭにおいて８×４＝３２個のビット
線対ＢＬＰが選択されるため、合計６４個のビット線対
ＢＬＰが同時に選択されることになり、全体として合計
６４ビットのメモリセルに同時にアクセスすることが可
能である。

【００５２】図３は、列選択線とグローバルＩＯ線対と
データ入出力端子との対応関係の一例を示す図である。
図３において、８ビット単位でデータの入出力が行なわ
れる構成が一例として示される。図３において、１本の
列選択線ＣＳＬが１つのデータ入出力端子ＤＱに対応す
る。すなわち、１つの列選択線に関連する８つのグロー
バルＩＯ線対ＧＩＯ０〜ＧＩＯ７が１つのデータ入出力
端子に対応する。ここで、ラップ長は、連続してアクセ
スされるバイトデータ（図３において符号ａ０、ａ１で
示す）の数を示す。このラップ長は変更可能である。

【００５３】図３に示す構成の場合、１つのアレイグル
ープＡＧにおいて、プリアンプ（リードレジスタ）ＰＡ
またはライトバッファＷＢが後に示すラップアドレスに
従って順次活性化される。

【００５４】［メモリセル配置］図４は、１つの３２Ｋ
ビットメモリアレイに関連する部分の構成を示す図であ
る。図４において、３２ＫビットメモリアレイＭＫ２
は、ロウデコーダからの行選択信号が伝達されるワード
線ＷＬと、このワード線ＷＬと交差する方向に配置され
るビット線対ＢＬＰと、ワード線ＷＬとビット線対ＢＬ
Ｐとの交差部に対応して配置されるダイナミック型メモ
リセルＭＣを含む。

【００５５】メモリセルＭＣは、アクセス用のトランジ
スタと、情報記憶用のキャパシタとを含む。ビット線対
ＢＬＰは、互いに相補な信号が伝達されるビット線ＢＬ
および／ＢＬを含む。図４においては、ビット線ＢＬと
ワード線ＷＬとの交差部に対応して配置されるメモリセ
ルＭＣを示す。

【００５６】メモリアレイＭＫの両側に、アレイ選択ゲ
ートＳＡＧ１およびＳＡＧ２が配置される。アレイ選択
ゲートＳＡＧ１とアレイ選択ゲートＳＡＧ２とはビット
線対ＢＬに関して交互に配置される。アレイ選択ゲート
ＳＡＧ１は、アレイ選択信号φＡ１に応答して導通状態
となり、アレイ選択ゲートＳＡＧ２はアレイ選択信号φ
Ａ２に応答して導通状態となる。ビット線対ＢＬＰはそ
れぞれアレイ選択ゲートＳＡＧ１およびアレイ選択ゲー
トＳＡＧ２を介してセンスアンプＳＡ１およびＳＡ２に
接続される。

【００５７】センスアンプＳＡ１は、メモリアレイＭＫ
２の一方側にワード線ＷＬと平行に配置され、センスア
ンプＳＡ２はメモリアレイＭＫ２の他方側にワード線Ｗ
Ｌと平行に配置される。すなわち、センスアンプＳＡ１
およびＳＡ２はメモリアレイＭＫ２のビット線対ＢＬＰ
に対して交互に両側に配置される。センスアンプＳＡ１
は、メモリアレイＭＫ１とメモリアレイＭＫ２により共
有される。センスアンプＳＡ２はメモリアレイメモリア
レイＭＫ２とメモリアレイＭＫ２により共有される。

【００５８】センスアンプＳＡ１の列と平行に、ローカ
ルＩＯ線対ＬＩＯ１およびＬＩＯ２が配置される。セン
スアンプＳＡ２の列と平行に、ローカルＩＯ線対ＬＩＯ
２およびＬＯ４が配置される。図４においては２つのロ
ーカルＩＯ線対がセンスアンプＳＡの一方側に設けられ
ている配置が示される。ローカルＩＯ線対ＬＩＯは、セ
ンスアンプＳＡの両側にそれぞれ１つずつ配置されても
よい。

【００５９】センスアンプＳＡ１に対しこのセンスアン
プＳＡ１により検知増幅されたデータをローカルＩＯ線
対ＬＩＯ１およびＬＩＯ２へ伝達するための列選択ゲー
トＣＳＧ１が設けられる。同様に、センスアンプＳＡ２
に対してはセンスアンプＳＡ２により検知増幅されたデ
ータをローカルＩＯ線対ＬＩＯ３およびＬＩＯ４へ伝達
するための列選択ゲートＣＳＧ２が設けられる。

【００６０】コラムデコーダからの列選択信号を伝達す
る列選択線ＣＳＬは２つの列選択ゲートＣＳＧ１と２つ
の列選択ゲートＣＳＧ２を同時に導通状態とする。これ
により４つのビット線対ＢＬＰがローカルＩＯ線対ＬＩ
Ｏ１、ＬＩＯ２、ＬＩＯ３およびＬＩＯ４へ同時に接続
される。センスアンプＳＡ１により検知増幅されたデー
タはローカルＩＯ線対ＬＩＯ１およびＬＯ２へ伝達され
る。センスアンプＳＡ２により検知増幅されたデータは
ローカルＩＯ線対ＬＩＯ３およびＬＩＯ４へ伝達され
る。

【００６１】ローカルＩＯ線対ＬＩＯをグローバルＩＯ
線対ＧＩＯへ接続するためのブロック選択スイッチＢＳ
は、ブロック選択信号φＢに応答して導通する。このブ
ロック選択スイッチＢＳとして、図４においてはローカ
ルＩＯ線対ＬＩＯ１とグローバルＩＯ線対ＧＩＯ１とを
接続するためのブロック選択スイッチＢＳ１と、ローカ
ルＩＯ線対ＬＩＯ２とグローバルＩＯ線対ＧＩＯ２とを
接続するブロック選択スイッチＢＳ２とが示される。

【００６２】ローカルＩＯ線対ＬＩＯ３およびＬＩＯ４
は、隣接する２つのグローバルＩＯ線対ＧＩＯへそれぞ
れブロック選択スイッチを介して接続される（図４には
示さず）。次に動作について簡単に説明する。

【００６３】選択されたワード線ＷＬがメモリアレイＭ
Ｋ２に含まれる場合、アレイ選択信号φＡ１およびφＡ
２が活性状態となり、メモリアレイＭＫ２に含まれるビ
ット線対ＢＬＰがセンスアンプＳＡ１およびＳＡ２に接
続される。メモリアレイＭＫ１およびＭＫ３に対して設
けられたアレイ選択ゲートＳＡＧ０およびＳＡＧ３は非
導通状態となり、メモリアレイＭＫ１およびＭＫ３はプ
リチャージ状態を維持する。

【００６４】各ビット線対ＢＬＰにおいてメモリセルデ
ータが現われた後、センスアンプＳＡ１およびＳＡ２が
活性化され、このメモリセルデータを検知し増幅する。

【００６５】次いで、列選択線ＣＳＬ上の信号が活性状
態の“Ｈ”に立上がると、列選択ゲートＣＳＧ１および
ＣＳＧ２が導通し、センスアンプＳＡ１およびＳＡ２で
検知増幅されたデータがローカルＩＯ線対ＬＩＯ１ない
しＬＩＯ４へそれぞれ伝達される。

【００６６】続いてまたは同時にブロック選択信号φＢ
が活性状態の“Ｈ”となり、ローカルＩＯ線対ＬＩＯ１
ないしＬＩＯ４がグローバルＩＯ線対ＧＩＯ１ないしＧ
ＩＯ４へ接続される。データ読出時においてはこのグロ
ーバルＩＯ線対のデータがプリアンプＰＡを介して増幅
されて出力される。データ書込時においては、ライトバ
ッファＷＢから与えられた書込データがグローバルＩＯ
線対ＧＩＯ、ローカルＩＯ線対ＬＩＯを介して対応のビ
ット線対ＢＬＰへ伝達され、選択メモリセルへのデータ
の書込が実行される。

【００６７】ブロック選択信号φＢは、この選択ワード
線ＷＬから属するメモリアレイＭＫ２に対してのみ活性
状態となる。アレイ選択信号φＡ１およびφＡ２も同様
である。このブロック選択信号φＢ、アレイ選択信号φ
Ａ１およびφＡ２は、行アドレス信号の所定数のビット
（たとえば上位４ビット）を用いて生成することができ
る。

【００６８】［バンク構成］ＳＤＲＡＭにおいては前述
のごとくメモリアレイが複数のバンクに分割される。バ
ンクはそれぞれ互いに独立にプリチャージ動作および活
性化動作（ワード線の選択、センスアンプの活性化な
ど）を実行することが必要とされる。図１に示す配置に
おいては、ＳＤＲＡＭはメモリマットＭＭ１およびＭＭ
２からなるバンク＃１とメモリマットＭＭ３およびＭＭ
４からなるバンク＃２とを備える。

【００６９】ロウデコーダおよびコラムデコーダはそれ
ぞれのメモリマットに対応して設けられており、また内
部データ伝達線（グローバルＩＯ線対およびローカルＩ
Ｏ線対）も各メモリマット個々に独立しているためにバ
ンクの条件を満足している。

【００７０】さらに、図１に示す配置においては、プリ
アンプＰＡおよびライトバッファＷＢを含む入出力回路
ＰＷも各メモリマットに対して設けられており、バンク
＃１とバンク＃２とが交互にアクセスされるようなイン
タリーブ動作をも実現することができる。

【００７１】すなわち、たとえばバンク＃１に対してア
クセスしている間にバンク＃２をプリチャージすること
ができる。この場合、バンク＃２に対してプリチャージ
時間なしでアクセスすることができる。バンク＃１およ
び＃２に対し交互にアクセスおよびプリチャージを実行
することにより、ＤＲＡＭにおいてアクセス前に必要と
されるプリチャージによる時間損失をなくすことがで
き、高速アクセスを実現することができる。

【００７２】［内部制御信号発生系］図５は、この発明
が適用されるＳＤＲＡＭの内部制御信号発生系の構成を
概略的に示すブロック図である。この図５に示す内部制
御信号発生系は図１に示す周辺回路ＰＨに含まれる。図
５において、メモリアレイは、第１のバンク（バンク＃
Ａ）１００ａと第２のバンク（バンク＃Ｂ）１００ｂと
２つのバンクを含む。バンク１００ａおよび１００ｂ
は、図１に示すコラムデコーダ、ロウデコーダ、入出力
回路ＰＷを含む。

【００７３】図５においては、図面の煩雑化を避けるた
めに、内部制御信号はバンク１００ａおよび１００ｂに
対し共通に発生するように示される。通常動作時、バン
クアドレス信号ＢＡに従って一方のバンクのみが活性化
され、活性化されたバンクに対してのみ活性状態の制御
信号が与えられる。

【００７４】図５において、内部制御系は、外部制御信
号ｅｘｔ．／ＣＳをバッファ処理して内部制御信号／Ｃ
Ｓを発生するＣＳバッファ１１４と、外部からのクロッ
ク信号ｅｘｔ．ＣＬＫをバッファ処理して内部クロック
信号ＣＬＫを発生するクロックバッファ１１０を含む。
外部制御信号ｅｘｔ．／ＣＳはこのＳＤＲＡＭが選択さ
れたことを示すチップセレクト信号である。この信号ｅ
ｘｔ．／ＣＳが“Ｌ”の活性状態となったとき、このＳ
ＤＲＡＭは動作可能状態となる。

【００７５】周辺回路ＰＨは、さらに、ＣＳバッファ１
１４からの内部制御信号／ＣＳに応答して活性化され、
外部制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、ｅ
ｘｔ．／ＷＥおよびｅｘｔ．ＤＱＭを取込み、各種内部
制御信号を発生する第１の制御信号発生回路１１６と、
第１の制御信号発生回路１１６からの制御信号とバンク
アドレス信号ＢＡとに応答して、選択されたアレイを駆
動するための各種制御信号を発生する第２の制御信号発
生回路１１８とを含む。

【００７６】第１の制御信号発生回路１１６は、内部ク
ロック信号ＣＬＫに応答して外部制御信号ｅｘｔ．／Ｒ
ＡＳ、ｅｘｔ．／ＣＡＳ、ｅｘｔ．／ＷＥを取込み、そ
のときの信号の状態の組合わせにより指定された動作モ
ードを判別する。この判別結果に従って、第１の制御信
号発生回路１１６は、書込制御信号φＷ、読出制御信号
φＯ、行選択制御信号φＲおよび列選択制御信号φＣ、
行アドレスバッファ活性化信号ＲＡＤＥおよび列アドレ
スバッファ活性化信号ＣＡＤＥを発生する。第１の制御
信号発生回路１１６は、また、回路制御信号ｅｘｔ．Ｄ
ＱＭを内部クロック信号ＣＬＫの立上がりエッジで取込
み、入出力バッファをイネーブル状態とする。

【００７７】第２の制御信号発生回路１１８は、内部ク
ロック信号ＣＬＫおよびバンクアドレス信号ＢＡを受
け、第１の制御信号発生回路１１６からの制御信号に従
って、センスアンプ活性化信号φＳＡ、プリアンプ活性
化信号φＰＡ、書込用レジスタ活性化信号φＷＢ、入力
バッファ活性化信号φＤＢおよび出力バッファイネーブ
ル信号φＯＥを発生する。

【００７８】第２の制御信号発生回路１１８から発生さ
れる制御信号φＷＢ、φＤＢおよびφＯＥは、内部クロ
ック信号ＣＬＫの所定のカウント数（レイテンシ）に従
って発生される。

【００７９】周辺回路ＰＨは、さらに、第１の制御信号
発生回路１１６からの行アドレスバッファ活性化信号Ｒ
ＡＤＥおよび列アドレスバッファ活性化信号ＣＡＤＥに
応答して活性化され、外部アドレス信号ｅｘｔ．Ａをそ
れぞれ行アドレス信号および列アドレス信号として取込
み内部行アドレス信号Ｘａおよび内部列アドレス信号Ｙ
ａおよびバンクアドレス信号ＢＡを発生するアドレスバ
ッファ１２４と、内部クロック信号ＣＬＫに応答して動
作し、アドレスバッファ１２４からの所定のビットの内
部で列アドレス信号Ｙｍを受けて入出力回路に含まれる
リード用レジスタおよびライト用レジスタ（これらにつ
いては後に説明する）の動作を制御する信号すなわち、
ラップアドレスＷＹ、リードレジスタ駆動信号φＲｒお
よびライト用レジスタ駆動信号φＲＷを発生するレジス
タ制御回路１２２を含む。

【００８０】このレジスタ制御回路１２２の制御の下
に、各データ入出力端子に対して設けられた複数のリー
ドレジスタおよびライトレジスタの選択および動作制御
が行なわれる。図６は図５に示す第１の制御信号発生回
路の内部構成を示す図である。図６に示すように、第１
の制御信号発生回路１１６は、内部制御信号／ＣＳに応
答して活性化され、クロックバッファ１１０からのクロ
ック信号ＣＬＫの立上がりエッジで外部制御信号ｅｘ
ｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳおよびｅｘｔ．／ＷＥ
の状態を判別する状態デコーダ１１６ａを含む。この状
態デコーダ１１６ａが、与えられた各種制御信号の状態
に従って必要な内部制御信号およびアドレスバッファ活
性化信号を発生する。これらの外部制御信号は動作モー
ドを指定するクロックサイクルにおいてのみワンショッ
トのパルスの形態で与えられる。

【００８１】［制御信号の状態と動作モードとの対応関
係］図７は、外部制御信号のクロック信号ＣＬＫの立上
がりエッジにおける状態とそのとき指定される動作モー
ドの対応関係を示す図である。図６に示す状態デコーダ
はこの図７に一覧にして示す動作が実行されるように各
種必要な内部制御信号を発生する。

【００８２】（ａ） ／ＣＳ＝／ＲＡＳ＝“Ｌ”かつ／
ＣＡＳ＝／ＷＥ＝“Ｈ” この状態では、行アドレスの取込が指定されかつアレイ
の活性化が指定される。すなわち、この状態はアクティ
ブコマンドと呼ばれ、行アドレスの取込およびバンクア
ドレスの取込が行なわれ、選択されたバンクに対する行
選択に関連する動作が実行される。

【００８３】（ｂ） ／ＣＳ＝／ＣＡＳ＝“Ｌ”かつ／
ＲＡＳ＝／ＷＥ＝“Ｈ” この状態では、列アドレスの取込が指定されかつデータ
読出動作モードが指定される。この状態は、リードコマ
ンドと呼ばれ、読出データレジスタが選択され、選択さ
れたメモリセルの読出データレジスタへのデータ転送お
よび順次読出が実行される。

【００８４】（ｃ） ／ＣＳ＝／ＣＡＳ＝／ＷＥ＝
“Ｌ”かつ／ＲＡＳ＝“Ｈ” この状態は、列アドレスの取込およびデータ書込動作を
指定する。この状態は、ライトコマンドと称される。こ
のライトコマンドが与えられると、書込レジスタの活性
化が行なわれ、与えられたデータの書込レジスタおよび
選択メモリセルへの書込が行なわれる。

【００８５】このときまた、取込まれた列アドレスに従
って列選択動作が実行されている。 （ｄ） ／ＣＳ＝／ＲＡＳ＝／ＷＥ＝“Ｌ”かつ／ＣＡ
Ｓ＝“Ｈ” この状態は、プリチャージコマンドと称され、選択状態
とされたアレイがプリチャージ状態とされかつセルフリ
フレッシュの終了が指定される。

【００８６】（ｅ） ／ＣＳ＝／ＲＡＳ＝／ＣＡＳ＝
“Ｌ”かつ／ＷＥ＝“Ｈ” この状態では、リフレッシュモードが指定され、かつセ
ルフリフレッシュ動作が開始される。この動作モードに
おいて、内部でリフレッシュアドレスの生成および選択
行におけるメモリセルのリフレッシュが図示しない内蔵
されたアドレスカウンタおよびタイマを用いて実行され
る。

【００８７】 （ｆ） ／ＣＳ＝／ＲＡＳ＝／ＣＡＳ＝／ＷＥ＝“Ｌ” この動作モードにおいては、モードレジスタにデータが
セットされる。このモードレジスタは、ＳＤＲＡＭにお
ける固有の動作モードを指定するために設けられてお
り、このモードレジスタに設定されたデータに従って所
望の動作が実行される。このようなモードレジスタの用
途としては、ラップ長の設定などがある。

【００８８】（ｇ） ＤＱＭ＝“Ｌ” この動作モードにおいては、先に信号／ＣＡＳおよび／
ＷＥにより決定された動作モード（リードモードまたは
ライトモード）において、データの書込または読出が実
行される。すなわち、外部から与えられた書込データの
書込レジスタへの格納または読出データレジスタに格納
されたデータの読出が実行される。

【００８９】（ｈ） ＤＱＭ＝“Ｈ” この動作モードにおいては、データの読出が不活性状態
とされ、かつライトマスク動作（連続ビットデータ（ラ
ップデータ）におけるマスク動作）が指定される。すな
わち、データの書込／読出が禁止される。

【００９０】（ｉ） ／ＣＳ＝“Ｌ”かつ／ＲＡＳ＝／
ＣＡＳ＝／ＷＥ＝“Ｈ” この状態においては動作には特に特に変化はない。どの
動作モードも指定されない。ＳＤＲＡＭが選択状態にあ
り、先に指定された動作を実行しているだけである。

【００９１】（ｊ） ／ＣＳ＝“Ｈ” この状態においては、ＳＤＲＡＭは非選択状態であり、
信号／ＲＡＳ、／ＣＡＳおよび／ＷＥは無視される。

【００９２】ここで、図７において符号“−”で示され
る信号状態は「ドントケア」状態を示し符号“Ｘ”で示
す状態は「任意」状態を示す。

【００９３】［データ読出系］図８は、この発明が適用
されるＳＤＲＡＭのデータ読出系の構成を示す図であ
る。図８において、ＳＤＲＡＭは同じ構成のバンク＃Ａ
および＃Ｂを含む。図８においては、１つのデータ入出
力端子ＤＱに対するデータ読出系の構成のみを示す。×
８ビット構成の場合、この図８に示す構成が８個並列に
設けられる。

【００９４】図８において、バンク＃Ａのデータ読出系
は、プリアンプイネーブル信号ＰＡＥＡおよび転送指示
信号ＴＬＲＡに従って、対応のグローバルＩＯ線対ＧＩ
Ｏ０Ａ〜ＧＩＯ７Ａ上のデータの増幅およびラッチを行
なうリードレジスタＲＧ０Ａ〜ＲＧ７Ａと、ラップアド
レスＲＷＹｉＡおよび／ＲＷＹｉＡ（ｉ＝０〜７）に従
って、対応のリードレジスタのデータを転送する三状態
インバータバッファＴＢ０Ａ〜ＴＢ７Ａと、選択された
（活性化された）インバータバッファＴＢ０Ａ〜ＴＢ７
Ａの出力をラッチするラッチ回路ＬＡ−Ａと、ラッチ回
路ＬＡ−Ａのラッチデータをバンク指定信号ＢＡＡおよ
びＢＡＢに従って反転増幅する三状態インバータバッフ
ァＴＢ８Ａを含む。

【００９５】バンク＃Ｂのデータ読出系は、バンク＃Ａ
のそれと同様の構成を備える。リードレジスタＲＧ０Ｂ
〜ＲＧ７Ｂは、プリアンプイネーブル信号ＰＡＥＢおよ
び転送指示信号ＴＬＲＢに従って対応のグローバルＩＯ
線対ＧＩＯ０Ｂ〜ＧＩＯ７Ｂ上のデータの増幅およびラ
ッチを行なう。三状態インバータバッファＴＢ０Ｂ〜Ｔ
Ｂ７ＢはラップアドレスＲＷＹ０Ｂ、／ＲＷＹ０Ｂ〜Ｒ
ＷＹ７Ｂ、／ＲＷＹ７Ｂに従って対応のリードレジスタ
のラッチデータを反転増幅する。

【００９６】ラッチ回路ＬＡ−Ｂは、三状態インバータ
バッファＴＢ０Ｂ〜ＴＢ７Ｂのうち活性化された三状態
インバータバッファの出力をラッチする。三状態インバ
ータバッファＴＢ８Ｂは、ラッチ回路ＬＡ−Ｂのラッチ
したデータを反転増幅する。

【００９７】ＳＤＲＡＭは、さらにバンク＃Ａおよびバ
ンク＃Ｂからの出力（三状態バッファＴＢ８ＡおよびＴ
Ｂ８Ｂ）の出力をラッチするラッチ回路１５０と、出力
イネーブル信号ＯＥＭに従ってラッチ回路１５０の出力
をデータ入出力端子ＤＱへ伝達する出力バッファ１６０
を含む。出力バッファ１６０は、出力イネーブル信号Ｏ
ＥＭが不活性状態の“Ｌ”のとき出力ハイインピーダン
ス状態となる。

【００９８】ラッチ回路１５０は、制御信号ＤＯＴおよ
び／ＤＯＴに応答して活性化される三状態インバータバ
ッファ１５２と、三状態インバータバッファ１５２の出
力をラッチするラッチ回路１５４を含む。次に動作につ
いて簡単に説明する。

【００９９】バンクアドレス信号ＢＡに従ってバンク＃
Ａおよび＃Ｂの一方が活性状態とされる。すなわち、三
状態バッファＴＢ８ＡおよびＴＢ８Ｂの一方が活性状
態、他方が不活性状態となる。今、バンク＃Ａが活性状
態とされた状態を考える。

【０１００】グローバルＩＯ線対ＧＩＯ０〜ＧＩＯ７Ａ
上に８ビットのメモリセルのデータが伝達される。リー
ドレジスタＲＧ０Ａ〜ＲＧ７Ａにはプリアンプイネーブ
ル信号ＰＡＥＡおよび転送指示信号ＴＬＲＡに従ってこ
の対応のグローバルＩＯ線対ＧＩＯ０Ａ〜ＧＩＯ７Ａ上
のデータが格納される。

【０１０１】続いて、ラップアドレス信号ＲＷＹ０、／
ＲＷＹ０〜ＲＷＹ７および／ＲＷＹ７が順次所定の順序
で活性状態とされ、三状態インバータバッファＴＢ０Ａ
〜ＴＢ７Ａが所定の順序で順次活性化される。このラッ
プアドレス信号ＲＷＹ０〜ＲＷＹ７Ａが活性状態となる
順序は、レジスタ制御回路１２２がアドレスバッファ１
２４から与えられた所定数のビットの列アドレス信号Ｙ
ｍをデコードして決定する。この三状態インバータバッ
ファＴＢ０Ａ〜ＴＢ７Ａから出力されたメモリセルデー
タはラッチ回路ＬＡ−Ａによりラッチされる。続いて、
転送信号ＤＯＴおよび／ＤＯＴに従って、このラッチ回
路ＬＡ−Ａにラッチされたデータがラッチ回路１５４に
格納される。このラッチ回路１５４に格納されたデータ
は出力バッファ１６０から出力イネーブル信号ＯＥＭに
従って出力される。

【０１０２】［リードレジスタ］図９は、図８に示すリ
ードレジスタの具体的構成の一例を示す図である。図９
において、リードレジスタＲＧ０Ａ〜ＲＧ７ＡおよびＲ
Ｇ０Ｂ〜ＲＧ７Ｂは、同一の構成を有するため、参照符
号ＲＧで示す。

【０１０３】図９において、リードレジスタＲＧは、プ
リアンプイネーブル信号ＰＡＥ（信号ＰＡＥＡまたはＰ
ＡＥＢ）に応答して対応のグローバルＩＯ線ＧＩＯｉお
よび／ＧＩＯｉ上の信号電位を増幅するプリアンプＰＲ
Ａと、プリアンプＰＲＡにより増幅されたデータをラッ
チするラッチ回路ＬＲＧを含む。

【０１０４】プリアンプＰＲＡは、プリアンプイネーブ
ル信号ＰＡＥをゲートに受ける相補接続されたｐチャネ
ルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジ
スタ）７５０およびｎチャネルＭＯＳトランジスタ７５
４と、トランジスタ７５４と接地電位との間に設けら
れ、そのゲートがグローバルＩＯ線／ＧＩＯｉに接続さ
れるｎチャネルＭＯＳトランジスタ７５６ｂと、プリア
ンプイネーブル信号ＰＡＥをそのゲートに受ける相補接
続されたｐチャネルＭＯＳトランジスタ７５２およびｎ
チャネルＭＯＳトランジスタ７５５と、トランジスタ７
５５と接地電位との間に設けられ、そのゲートがグロー
バルＩＯ線ＧＩＯｉに接続されるｎチャネルＭＯＳトラ
ンジスタ７５７とを含む。

【０１０５】プリアンプＰＲＡはさらに、トランジスタ
７５０と並列に設けられるｐチャネルＭＯＳトランジス
タ７５１と、トランジスタ７５２と並列に設けられるｐ
チャネルＭＯＳトランジスタ７５３とを含む。トランジ
スタ７５１および７５３はそのゲートとドレインが交差
結合される。

【０１０６】ラッチ回路ＬＲＧは、２つの２入力ＮＡＮ
Ｄ回路７６０および７６２を含む。ＮＡＮＤ回路７６０
は、その一方入力がノードＮ３０（プリアンプＰＲＡの
一方出力ノード）に結合され、その他方入力がＮＡＮＤ
回路７６２の出力に結合される。ＮＡＮＤ回路７６２
は、その一方入力がノードＮ３２（プリアンプＰＲＡの
他方出力ノード）に結合され、その他方入力がＮＡＮＤ
回路７６０の出力ノードＮ３４に接続される。ＮＡＮＤ
回路７６０の出力ノードＮ３４からリードレジスタＲＧ
の格納データが出力される。次にこの図９に示すリード
レジスタの動作をその動作波形図である図１０を参照し
て説明する。

【０１０７】リードコマンドが与えられると、そのとき
に与えられた列アドレス信号に従って列選択が実行され
る。選択バンクにおいては、選択されたメモリセルのデ
ータがグローバルＩＯ線ＧＩＯｉおよび／ＧＩＯｉ上に
伝達され、グローバルＩＯ線対ＧＩＯｉおよび／ＧＩＯ
ｉ上の信号が読出データに対応した電位に変化する。図
１０においては、グローバルＩＯ線ＧＩＯｉ上にデータ
“１”（電位“Ｈ”に対応）が読出され、グローバルＩ
Ｏ線／ＧＩＯｉ上にデータ“０”（電位“Ｌ”に対応）
が読出された状態が示される。

【０１０８】次いで、グローバルＩＯ線ＧＩＯｉおよび
／ＧＩＯｉ上の電位が確定すると、プリアンプイネーブ
ル信号ＰＡＥが発生される（リードコマンドが与えられ
たとき、クロック信号ＣＬＫをトリガとして）。

【０１０９】プリアンプイネーブル信号ＰＡＥは、図５
に示す第２の制御信号発生回路から発生される信号φＰ
Ａに含まれる。このプリアンプイネーブル信号ＰＡＥ
は、レイテンシ（リードコマンドが与えられてから有効
データが出力されるまでに要するクロック数）の１クロ
ックサイクル前のクロック信号の立上がりをトリガとし
て発生される。

【０１１０】信号ＰＡＥが“Ｌ”の間、プリアンプＰＲ
ＡにおいてはｐチャネルＭＯＳトランジスタ７５１およ
び７５２がオン状態にあり、ｎチャネルＭＯＳトランジ
スタ７５４および７５５がオフ状態にある。このため、
ノードＮ３０およびＮ３２は“Ｈ”の電位にトランジス
タ７５１および７５２を介してプリチャージされてい
る。この状態においては、ラッチ回路ＬＩＧのラッチデ
ータは変化せず、前のアクセスサイクルで読出された信
号を保持している。

【０１１１】プリアンプイネーブル信号ＰＡＥが“Ｈ”
に立上がると、トランジスタ７５０および７５２がオフ
状態、トランジスタ７５４および７５５がオン状態とな
る。トランジスタ７５６および７５７のゲートへは、既
に安定状態となったグローバルＩＯ線／ＧＩＯｉおよび
ＧＩＯｉの信号が伝達される。今、グローバルＩＯ線Ｇ
ＩＯｉ上の信号電位が“１”である。したがって、トラ
ンジスタ７５７の導電率がトランジスタ７５６の導電率
よりも高くなり、ノードＮ３０がトランジスタ７５５お
よび７５７によりノードＮ３２よりも、より高速で放電
される。

【０１１２】ノードＮ３０の電位が低下すると、トラン
ジスタ７５１がオン状態へと移行していきノードＮ３２
を充電する。ノードＮ３２の電位が上昇すると、トラン
ジスタ７５３がオフ状態へ移行する。これにより、ノー
ドＮ３０およびＮ３２の電位が高速でグローバルＩＯ線
ＧＩＯｉおよび／ＧＩＯｉに対応した電位となる。すな
わち、ノードＮ３０の電位が“Ｌ”、ノードＮ３２の電
位が“Ｈ”となる。応じて、ＮＡＮＤ回路７６０の出力
が“Ｈ”となり、ノードＮ３４に選択されたメモリセル
から読出されたデータがラッチされる。

【０１１３】所定期間が経過すると、プリアンプイネー
ブル信号ＰＡＥが“Ｌ”に立下がり、プリアンプＰＲＡ
はそのノードＮ３０およびＮ３２の電位がともに“Ｈ”
となり、ラッチ回路ＬＲＧはデータラッチ状態となる。

【０１１４】ラップアドレスＲＷＹｉについては、列選
択動作が開始されてから（信号／ＣＡＳが“Ｌ”に立下
がりリードコマンドが与えられてから）レイテンシ−１
回目のクロック信号ＣＬＫの立上がりに応答してラップ
アドレスが設定される。次いで、ラップ長が示すクロッ
クサイクルの間、順次クロック信号ＣＬＫに応答してラ
ップアドレスが発生される。

【０１１５】このラップアドレスは、図５に示すレジス
タ制御回路１２２から発生される。図５においてはただ
し、ラップアドレスＷＹはリードレジスタおよびライト
レジスタ両方に与えられるラップアドレスを含む。

【０１１６】次に、この図８に示すデータ読出系の動作
をその動作タイミングチャート図である図１１を参照し
て説明する。図１１においては、レイテンシが３であり
かつラップ長が４の場合のデータ読出動作が一例として
示される。

【０１１７】第１クロックサイクルにおいて、クロック
信号ＣＬＫの立上がりエッジで信号／ＣＡＳが“Ｌ”に
設定され列選択動作開始が指示される。このとき、また
制御信号／ＷＥは“Ｈ”にあり、信号／ＲＡＳは“Ｈ”
にある。すなわちリードコマンドが与えられた状態とな
る。このとき既にアクティブコマンドが与えられてお
り、選択されたバンクにおいて行選択動作が実行されて
いる。

【０１１８】このリードコマンドとともに与えられたア
ドレスＹａが列アドレスとして列選択動作が実行され
る。このときまた、バンクアドレスＡが設定され、バン
ク＃Ａが選択される。行選択動作は上述のように、先に
与えられている信号／ＲＡＳとそのときに与えられてい
るバンクアドレスとに従って実行されている。このバン
クアドレスＡは、したがって、データ読出系の回路すな
わち信号ＣＡＳに関連する回路のバンク指定を行なう機
能を備える。

【０１１９】第２クロックサイクルにおいて、クロック
信号ＣＬＫの立上がり時に、プリアンプイネーブル信号
ＰＡＥＡを“Ｈ”に設定する。すなわち、プリアンプイ
ネーブル信号ＰＡＥＡは（レイテンシ−２）クロックサ
イクル時において活性状態とする。有効データがデータ
入出力端子ＤＱに現われるよりも２クロックサイクル前
においてリードレジスタＲＤにおけるデータの増幅およ
びラッチを実行する。

【０１２０】この第２クロックサイクルにおいて、ま
た、クロック信号ＣＬＫの立上をトリガとして、ラップ
アドレス発生回路（図５に示すレジスタ制御回路１２２
に含まれる）からラップアドレスＲＷＹが発生される。
これにより、三状態インバータバッファＴＢ０Ａ〜ＴＢ
７Ａのうちの１つが活性状態となり、リードレジスタＲ
ＧｉＡ（ラッチ回路ＬＲＧ）にラッチされたデータが、
出力部に設けられた三状態インバータバッファＴＢ８Ａ
前段に設けられたラッチ回路ＬＡ−Ａによりラッチされ
る。

【０１２１】このラップアドレスＲＷＹｉＡの発生と並
行して、第２クロックサイクルのクロック信号ＣＬＫの
立上がりをトリガとして、バンク指定信号ＢＡＡが
“Ｈ”となる。このバンク指定信号ＢＡＡは図５に示す
第２の制御信号発生回路から発生される。これにより、
ラッチ回路ＬＡ−Ａにラッチされたデータが三状態イン
バータバッファＴＢ８Ａを介してラッチ回路１５０前段
にまで伝達される。

【０１２２】続いて、第３クロックサイクル（有効デー
タが出力されるクロックサイクルよりも１クロックサイ
クル前、すなわち（レイテンシ−１）において、クロッ
クＣＬＫの立上がりをトリガとして、制御信号ＤＯＴが
所定期間“Ｈ”となる。これにより、三状態インバータ
バッファ１５２が動作し、ラッチ回路１５４により、既
に伝達されていたデータを取込みラッチする。

【０１２３】この制御信号ＤＯＴの発生と同期して、出
力イネーブル信号ＯＥＭが“Ｈ”に立上がる。これによ
り、出力バッファ１６０が活性状態となり、ラッチ回路
１５０にラッチされたデータをデータ入出力端子ＤＱへ
伝達する。

【０１２４】この第３クロックサイクルにおいて、クロ
ック信号ＣＬＫの立上がりをトリガとして、ラップアド
レスＲＷＹｉが変更される。

【０１２５】第４クロックサイクルにおいて、出力バッ
ファ１６０の出力データが有効データとして確定する。

【０１２６】以降、各クロックサイクルごとにラップア
ドレスＲＷＹｉＡが変化し、制御信号ＤＯＴが各クロッ
ク信号ＣＬＫの立上がりをトリガとして発生され、出力
バッファ１６０からデータが順次出力される。

【０１２７】第５クロックにおいて、バンク＃Ｂに対す
るリードコマンドが与えられる。この場合においても同
様、第６クロックサイクルにおいてプリアンプイネーブ
ル信号ＰＡＥＢが“Ｈ”に立上がり、バンク＃Ｂにおい
てリードレジスタＲＧ０Ｂ〜ＲＧ７Ｂによる選択メモリ
セルのデータの増幅およびラッチが実行される。すなわ
ち、バンク＃Ａとバンク＃Ｂとを並行にパイプライン態
様で活性化することができる。

【０１２８】バンク＃Ｂにおいて、プリアンプイネーブ
ル信号ＰＡＥＢが発生された後、ラップアドレスＲＷＹ
ｉＢが順次発生される。このラップアドレスＲＷＹｉＢ
に従って、データがラッチ回路１５０の入力部まで順次
伝達される。以降、次のクロックサイクルから制御信号
ＤＯＴおよびＯＥＭに従って順次データが読出される。

【０１２９】制御信号ＤＯＴは、有効データが出力され
てからラップ長（図１１に示す構成においては４）が示
す数のクロック信号をカウントしたときに“Ｌ”とな
る。出力イネーブル信号ＯＥＭは、この制御信号ＤＯＴ
と同様、活性状態となってから、ラップ長が示す数のク
ロック信号をカウントしたときに“Ｌ”となる。

【０１３０】レイテンシが１に設定された場合には、リ
ードコマンドが与えられたときのクロックサイクルのク
ロック信号をトリガとしてラップアドレスＲＷＹｉが変
化する。出力制御信号ＤＯＴについても、レイテンシが
１の場合にはリードコマンドが与えられたときのクロッ
クサイクルで“Ｈ”に設定される。

【０１３１】次に具体的なＳＤＲＡＭのデータ読出動作
について図１２に示すタイミングチャート図を参照して
簡単に説明する。

【０１３２】サイクル１において、クロック信号ＣＬＫ
の立上がりエッジにおいてアクティブコマンドが与えら
れる。すなわち、信号ｅｘｔ．／ＲＡＳおよびｅｘｔ．
／ＣＳが“Ｌ”に設定され、信号ｅｘｔ．／ＣＡＳおよ
びｅｘｔ．／ＷＥがともに“Ｈ”に設定される。なお、
以下の説明において、動作時にはチップセレクト信号ｅ
ｘｔ．／ＣＳは“Ｌ”に設定されているため、特に言及
しない。

【０１３３】このアクティブコマンドに従って、行アド
レス信号ビットＡ０〜Ａ１０（アドレス信号は１０ビッ
トであるとする）が行アドレス信号Ｘａとして取込ま
れ、内部行アドレス信号が発生される。このとき、同時
に、バンクアドレス信号ＢＡが取込まれる。今、バンク
アドレス信号ＢＡが“０”のとき、バンク＃Ａを指定
し、バンクアドレス信号ＢＡが“１”のとき、バンク＃
Ｂが指定されるものとする。指定されたバンク＃Ａにお
いては、行選択動作すなわちアレイの活性化が実行され
る。

【０１３４】クロックサイクル３において、クロック信
号ＣＬＫの立上がりエッジでリードコマンドが与えられ
る。すなわち、信号ｅｘｔ．／ＲＡＳおよびｅｘｔ．／
ＷＥがともに“Ｈ”に設定され、信号ｅｘｔ．ＣＡＳが
“Ｌ”に設定される。このサイクル３のクロック信号Ｃ
ＬＫの立上がりエッジでアドレス信号ビットＡ０〜Ａ１
０が列アドレス信号Ｙｂとして取込まれる。このときま
た、バンクアドレスＢもまた取込まれる。これにより、
内部では行アドレス信号Ｘａおよび列アドレス信号Ｙｂ
に従った行および列の選択動作が実行され、選択された
メモリセルのデータがリードレジスタに格納される。レ
イテンシが４に設定されている場合、このリードコマン
ドが与えられてから４クロック経過後のサイクル７にお
いて、リードレジスタに格納されたデータが順次クロッ
ク信号ＣＬＫの立上がりに応答して出力される。このと
き、信号ＤＱは予め“Ｌ”に設定される。これによりデ
ータ読出が可能となる。

【０１３５】このラップ長が８に設定されている場合、
リードレジスタに格納された８個のデータ（８バイトデ
ータ）が順次読出される。この連続８ビットのバイトデ
ータを符号ｂ０〜ｂ７で示す。

【０１３６】このデータ読出と並行して、サイクル７に
おいて、クロック信号ＣＬＫの立下がりエッジで信号ｅ
ｘｔ．／ＲＡＳおよびｅｘｔ．／ＷＥを“Ｌ”に設定
し、信号ｅｘｔ．／ＣＡＳを“Ｈ”に設定する。このと
き併せてバンクアドレスＢＡが“０”に設定される。こ
れにより、バンク＃Ａに対するプリチャージが指定さ
れ、バンク＃Ａのアレイのプリチャージが実行される。

【０１３７】プリチャージ状態に入ったバンク＃Ａは、
所定のＲＡＳプリチャージ期間（２ないし３クロックサ
イクル）が経過した後再び活性化することができる。

【０１３８】サイクル１１において、クロック信号ＣＬ
Ｋの立上がりエッジでバンク＃Ａに対するアクティブコ
マンドが入力され、バンク＃Ａが再び活性化される。

【０１３９】サイクル１３におけるクロック信号ＣＬＫ
の立上がりエッジでバンク＃Ａに対するリードコマンド
が与えられ、先のアクティブコマンドにより活性化され
たメモリアレイから８バイトとのデータが読出され、リ
ードレジスタに格納される。

【０１４０】今、レイテンシは４であるため、このリー
ドコマンドが与えられてから４クロック経過後のサイク
ル１７のクロック信号ＣＬＫの立上がり同期して、確定
データが出力される。

【０１４１】このサイクル１７以降、クロック信号ＣＬ
Ｋの立上がりエッジで、行アドレス信号Ｘｃおよび列ア
ドレス信号Ｙｄにより選択された８個のデータｄ０〜ｄ
７が順次読出される。このサイクル１７において、同時
に、信号ｅｘｔ．／ＲＡＳおよびｅｘｔ．ＷＥをともに
“Ｌ”とし、信号ｅｘｔ．／ＣＡＳを“Ｈ”とし、かつ
バンクアドレス信号ＢＡを“０”とする。これにより、
バンク＃Ａは再びプリチャージ状態に入る。

【０１４２】次に、サイクル１９において、信号ｅｘ
ｔ．／ＲＡＳを“Ｌ”、信号ｅｘｔ．／ＣＡＳおよびｅ
ｘｔ．／ＷＥをともに“Ｈ”とし、バンクアドレス信号
ＢＡを“１”とする。バンク＃Ｂに対するアクティブコ
マンドが入力されたため、バンク＃Ｂにおいて、行アド
レス信号Ｘｅに従った行選択動作が実行される。

【０１４３】サイクル２１におけるクロック信号ＣＬＫ
の立上がりエッジでバンク＃Ｂに対するリードコマンド
を入力する。これにより、バンク＃Ｂにおいては、リー
ドレジスタに８バイトのデータが格納される。

【０１４４】バンク＃ＡからデータＤ７が読出された
後、次のクロックサイクル２５のクロック信号ＣＬＫの
立上がりエッジでバンク＃Ｂからのデータｆ０が読出さ
れる。このとき、また、バンク＃Ｂに対するプリチャー
ジコマンドが入力される。バンク＃Ｂにおいては選択行
が非選択状態となり、メモリアレイはプリチャージ状態
に復帰する。リードレジスタからはクロック信号ＣＬＫ
の立上がりに同期してデータが読出される。

【０１４５】上述のように、信号ｅｘｔ．／ＲＡＳをパ
ルス形態で印加することにより、動作サイクルの最初の
期間のみ制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ
およびｅｘｔ．／ＷＥを所定の状態に組合わせることに
より動作モードを指定することができ、容易にバンクの
切換を行なうことができるとともに、一方のバンクの活
性化時に他方のバンクのプリチャージを行なうことがで
きる。したがって、ＲＡＳプリチャージ時間を考慮する
必要がなく、インタリーブしてバンク＃Ａおよび＃Ｂか
らデータを読出すことができ、高速でデータを読出すこ
とが可能となる。

【０１４６】［データ書込回路系］図１３は、この発明
が適用されるＳＤＲＡＭのデータ書込系の構成を示す図
である。図１３においては、バンク＃Ａおよびバンク＃
Ｂは同一構成を備えるため、バンク＃Ａに対する構成の
みを示す。バンク＃Ａおよびバンク＃Ｂのデータ書込系
は共通に入力バッファ２００に結合される。入力バッフ
ァ２００はクロック信号ＣＬＫに従って、データ入力端
子Ｄに与えられたデータを取込み書込データを生成す
る。なお、図１３においては、データ入力端子Ｄを示
す。このデータ入力端子Ｄはデータ出力をも行なうデー
タ入出力端子ＤＱであってもよい。ここでは、データ書
込を強調するために、データ入力端子として説明する。

【０１４７】バンク＃Ａは、データ入力端子Ｄに関連付
けられた８つのグローバルＩＯ線対ＧＩＯ０〜ＧＩＯ７
それぞれに対して設けられるライトレジスタＷＧ０〜Ｗ
Ｇ７と書込回路ＷＲ０〜ＷＲ７を含む。このデータ書込
系の動作を制御するために、信号ｅｘｔ．／ＣＡＳおよ
びｅｘｔ．／ＷＥおよびクロック信号ＣＬＫに応答し
て、データ書込モードが指定されたこと、すなわちライ
トコマンドが入力されたことを検出するライト検出回路
２０４と、ライト検出回路２０４からのライト検出信号
φＷに応答して活性化され、クロック信号ＣＬＫに同期
して書込をラップアドレスＷＷＹを発生するラップアド
レス発生回路２０２と、ライト検出回路２０４からのラ
イト検出信号φｗに応答して活性化され、クロック信号
ＣＬＫとラップアドレス発生回路２０２からのラップア
ドレスＷＷＹに従って、書込回路ＷＲ０〜ＷＲ７から対
応のグローバルＩＯ線対ＧＩＯ０〜ＧＩＯ７へのデータ
書込を制御する書込制御回路２０６が設けられる。

【０１４８】ラップアドレス発生回路２０２および書込
制御回路２０６は、それぞれバンクアドレスＢＡに従っ
て、指定されたバンクに対してのみラップアドレスおよ
び書込制御信号を生成するように示される。ラップアド
レス発生回路２０２および書込制御回路２０６がそれぞ
れがバンク＃Ａおよびバンク＃Ｂに対して設けられ、バ
ンクアドレス信号ＢＡに従って、選択されたバンクに対
応するラップアドレス発生回路および書込制御回路が活
性化される構成が利用されてもよい。

【０１４９】このラップアドレス発生回路２０２は、ま
たリードレジスタを選択するためのリード用ラップアド
レスＲＷＹを発生する回路と共用されてもよい。

【０１５０】ラップアドレス発生回路２０２は、バンク
アドレス信号ＢＡと３ビットのアドレスＡ０〜Ａ２とを
デコードし、ライトレジスタを順次選択するためのラッ
プアドレスＷＷＹを発生する。このラップアドレスＷＷ
Ｙは、クロック信号ＣＬＫに同期して順次リード動作時
と同様に変化する。ライトレジスタＷＧ０〜ＷＧ７はこ
のラップアドレス発生回路２０２から与えられたラップ
アドレスに従って入力バッファ２００から与えられた書
込データを格納する。

【０１５１】書込制御回路２０６は、ラップアドレスＷ
ＷＹに従って、書込回路ＷＲ０〜ＷＲ７を所定数ずつま
たは同時に活性化する。すなわちこの書込制御回路２０
６は、ライトレジスタＷＧ０〜ＷＧ７すべてにデータが
書込まれたとき（ラップ長８の場合）、書込回路ＷＲ０
〜ＷＲ７を同時に活性化してもよい。また、この書込制
御回路２０６は、たとえば２ビットの有効データが書込
まれたときに対応の書込回路を活性化し、対応のグロー
バルＩＯ線対上へ書込データを伝達する構成とされても
よい。

【０１５２】図１４は、図１３に示すライトレジスタお
よび書込回路の具体的構成の一例を示す図である。

【０１５３】図１４においては１ビットのライトデータ
レジスタＷＧｉおよび書込回路ＷＲｉが代表的に示され
る。ライトレジスタＷＧ０〜ＷＧ７および書込回路ＷＲ
０〜ＷＲ７は図１４に示す構成と同一の構成を備える。

【０１５４】ライトレジスタＷＧｉは、ラップアドレス
／ＷＷＹｉに応答して、入力バッファ（図１３参照）か
ら与えられる書込データＷＤおよび／ＷＤを取込む。こ
のライトレジスタＷＧｉは、ラップアドレス／ＷＷＹｉ
と書込データＷＤを受ける２入力ＯＲ回路２３０と、ラ
ップアドレス／ＷＷＹｉと書込データ／ＷＤを受ける２
入力ＯＲ回路２３２と、ＯＲ回路２３０および２３２の
出力をそれぞれ一方入力に受ける２入力ＮＡＮＤ回路２
３１および２３３を含む。ＮＡＮＤ回路２３１および２
３３はその他方入力と出力が交差結合される。

【０１５５】このライトレジスタＷＧｉは、ラップアド
レス／ＷＷＹｉが“Ｌ”のとき書込データＷＤおよび／
ＷＤを取込み、ラップアドレス／ＷＷＹｉが“Ｈ”と、
この取込んだ信号のラッチ状態となる（ＯＲ回路２３０
および２３２の出力は書込データＷＤおよび／ＷＤに関
係なく“Ｈ”となるためである）。

【０１５６】書込回路ＷＲｉは、転送指示信号ＷＥＥに
応答してライトレジスタＷＧｉがラッチしたデータを伝
達する転送回路２５０と、転送回路２５０の出力を増幅
してグローバルＩＯ線ＧＩＯｉおよび／ＧＩＯｉ上へ伝
達するプリアンプ２６０を含む。

【０１５７】転送回路２５０は、ＮＡＮＤ回路２３１の
出力と転送制御信号／ＷＥＥを受ける２入力ＮＯＲ回路
２３８と、ＮＡＮＤ回路２３３の出力と転送制御信号／
ＷＥＥを受ける２入力ＮＯＲ回路２３９を含む。転送回
路２５０は、転送指示信号／ＷＥＥが“Ｌ”となるとラ
イトレジスタＷＧｉのラッチデータ（ノードＱ６０およ
びＱ６１）上のデータを反転して伝達する。転送指示信
号／ＷＥＥが“Ｈ”のとき、ＮＡＮＤ回路２３８および
２３９の出力はともに“Ｌ”となる。

【０１５８】プリアンプ２６０は、電源ノードと接地電
位ノードとの間に直列に接続されるｎチャネルＭＯＳト
ランジスタ２４０および２４１と、電源供給ノードと接
地電位との間に直列に接続されるｎチャネルＭＯＳトラ
ンジスタ２４２および２４３を含む。トランジスタ２４
０および２４３のゲートへ転送回路２５０のＮＯＲ回路
２３８の出力が伝達される。トランジスタ２４１および
２４２のゲートへ転送回路２５０のＮＯＲ回路２３９の
出力が与えれらる。

【０１５９】プリアンプ２６０は、ノードＱ６４および
Ｑ６５の電位がともに“Ｌ”のとき、トランジスタ２４
０〜２４３がすべてオフ状態となって、出力ハイインピ
ーダンス状態となる。すなわち、転送指示信号／ＷＥＥ
が“Ｈ”となったときにはデータは転送されない。次に
この図１４に示す回路の動作をその動作波形図である図
１５を参照して簡単に説明する。

【０１６０】まずライトコマンドが与えられ、ＳＤＲＡ
Ｍはデータ書込状態となる。ラップアドレス発生回路２
０２からラップアドレス／ＷＷＹｉが与えられる。これ
により、ライトレジスタＷＧｉがそのときに与えられて
いた書込データＤおよび／ＷＤをラッチする。このラッ
プアドレス／ＷＷＹｉが活性状態の“Ｌ”となるまで
は、前のアクセスサイクルにおいて書込まれたデータが
ラッチされている。

【０１６１】次いで、ラップアドレスＷＷＹｉが発生さ
れた後、信号ＷＥＥが活性状態の“Ｌ”となり、ＮＯＲ
回路２３８および２３９がインバータバッファとして動
作し、ノードＱ６０およびＱ６１上のデータを反転して
ノードＱ６４および６５上へ伝達する。すなわち、書込
データＷＤが“１”（電位“Ｈ”に対応）のとき、ノー
ドＱ６０の電位は“Ｌ”となり、次いで転送指示信号／
ＷＥＥの立下がりに応答してノードＱ６４およびＱ６５
の電位がそれぞれ“Ｈ”および“Ｌ”になる。

【０１６２】このノードＱ６４上の“Ｈ”の信号に応答
して、トランジスタ２４０および２４３がオン状態とな
り、グローバルＩＯ線ＧＩＯｉはトランジスタ２４０に
より充電され、電源電位レベルの“Ｈ”レベルの電位と
なる。一方、グローバルＩＯ線／ＧＩＯｉは、トランジ
スタ２４３より放電され、接地電位レベルとなる。

【０１６３】図１６は、ＳＤＲＡＭのデータ書込時の外
部信号の状態を示す図である。以下、簡単に図１６を参
照してデータ書込動作の外部信号の状態について説明す
る。

【０１６４】データ書込時においては、入力バッファへ
のデータの書込を、書込指示すなわちライトコマンド入
力時と同時に行なえばよいだけである。ライトレジスタ
の状態が完全にリセットされていなくても次のクロック
サイクルまでにライトレジスタのリセット状態が確定
し、ライトコマンドとともに与えられたデータの書込が
行なわれればよい。

【０１６５】このため、読出動作時と異なり、信号ＤＱ
Ｍはデータ書込よりも１クロック遅れてデータ書込のイ
ネーブル／ディスエーブルを制御する。

【０１６６】クロックサイクル１において、アクティブ
コマンドが与えられ、バンク＃Ａが活性化され行選択動
作が実行される。次いで、第３クロックサイクルにおい
て、ライトコマンドが与えられ、そのときのアドレスＹ
ｂとバンクアドレスＢＡに従ってバンク＃Ａに対するデ
ータの書込が行なわれる。ラップ長が８であれば、この
第３クロックサイクルから順次連続して８バイトのデー
タが入力された順次ライトレジスタに書込まれる。この
ライトレジスタに書込まれたデータは内部でデータ転送
指示信号に従って選択されたメモリセルへのデータ転送
が実行される。ラップ長が８であるため、６４ビットの
メモリセルに対するデータ書込が完了する。

【０１６７】信号ＤＱＭを“Ｈ”に設定すると、次のク
ロックサイクルで与えられる書込データに対しマスクが
かけられる。この状態は図１６において、第２６サイク
ルおよび第２８サイクルにおいて、信号ＤＱＭが“Ｈ”
に立上げられ、第２７クロックサイクルおよび第２９ク
ロックサイクルに与えられたデータの書込データへの転
送は実行されない。

【０１６８】このデータ書込時においても、バンク＃Ａ
とバンク＃Ｂを交互に活性化することができる（バンク
アドレスＢＡに従って）。このバンクの交互活性化は先
に説明したデータ読出時の動作と同様であり、その詳細
は説明しない。

【０１６９】［テスト回路］標準ＤＲＡＭにおいては、
テスト時間を短縮するために、複数ビットでデータの入
出力が行なわれる場合、この複数ビットのメモリセルの
データを同時に読出し、該同時に読出された複数ビット
のメモリセルデータの一致／不一致を判別することによ
りパス／フェールを判定する「マルチビット」テストモ
ードが採用されている。

【０１７０】ＳＤＲＡＭにおいても同様のテストモード
を使用することができる。この場合、複数のバンクすな
わちバンク＃Ａおよびバンク＃Ｂをテストモード時には
同時に活性化し、複数のバンク（バンク＃Ａおよびバン
クＢ）から読出されたすべてのデータの一致／不一致を
判別すれば、よりテスト時間を短縮することができる。

【０１７１】しかしながら、ＳＤＲＡＭでは、同時に所
定数のメモリセルのデータが同時に読出されため、テス
トモード時により高速でパス／フェールの判定を行なう
ことができる。

【０１７２】なお、以下の説明においては、１つのデー
タ出力端子または入力端子に対して設けられたリードレ
ジスタおよびライトレジスタの数は一定であり固定され
ているためラップ長と区別をつけるため「バースト長」
として説明する。

【０１７３】Ａ：第１のテスト回路 図１７はこの発明の第１の実施例であるテスト回路を備
えたＳＤＲＡＭのデータ読出系の構成を示す図である。
図１７においては１ビットのデータに関連する部分のみ
が示される。これはＳＤＲＡＭは×１ビット構成であっ
てもよいためである。図１７において、図８および図１
３に示す構成と対応する部分には同一の参照番号を付
し、その詳細説明は省略する。

【０１７４】図１７において、バンク選択回路ＴＢ８
は、図８に示す三状態インバータバッファＴＢ８Ａおよ
びＴＢ８Ｂとラッチ回路ＬＡ−ＡおよびＬＡ−Ｂに対応
する。三状態バッファ４およびラッチ回路１５４は図８
に示すラッチ回路１５０を構成する。この三状態インバ
ータバッファ４は、制御信号ＤＯＴおよび／ＤＯＴに加
えてさらにテストモード指示信号ＴＥおよび／ＴＥに応
答する。この三状態インバータバッファ４は、テストモ
ード指示信号ＴＥが不活性状態の“Ｌ”にあるときには
制御信号ＤＯＴおよび／ＤＯＴに従って動作する。テス
トモード指示信号ＴＥが活性状態の“Ｈ”のときには出
力ハイインピーダンス状態となる。

【０１７５】テスト回路は、リードレジスタＲＧ０Ａ〜
ＲＧ７Ａが出力する８ビットデータ（すなわちバースト
長のデータ）を１ビットのデータに縮退する縮退回路１
と、バンク選択信号ＢＡに従ってバンク＃Ａおよびバン
ク＃Ｂの一方の縮退回路１の出力を選択するバンク選択
回路２と、テストモード指示信号ＴＥに応答して活性状
態となり、バンク選択回路２の出力をラッチ回路１５４
へ伝達する三状態インバータバッファ３を含む。このバ
ンク選択回路２の構成は図８に示す三状態インバータバ
ッファＴＢ８ＡおよびＴＢ８Ｂと同一の構成を利用する
ことができる。他の構成は図８に示すものと同様であ
り、その詳細は説明しない。

【０１７６】縮退回路１は、このリードレジスタＲＧ０
Ａ〜ＲＧ７Ａ（バンク＃Ａにおいては）から読出された
データがすべて論理が一致している場合には“Ｈ”の信
号を出力し、一致していない場合には“Ｌ”の信号を出
力する。たとえば８入力ＡＮＤ回路、一致検出回路、Ｅ
ｘＮＯＲ回路などを利用することができる。次に動作に
ついて説明する。

【０１７７】図１８は、テストモード時におけるデータ
読出動作を示すタイミングチャート図である。以下、テ
スト動作モード時における動作について図１８を参照し
て説明する。

【０１７８】時刻Ｔ１のタイミングでアクティブコマン
ドが与えられ、選択されたバンクにおいて行選択動作が
実行される。このとき既にテストモード指示信号ＴＥが
テストモードを示す活性状態とされる。このテストモー
ド指示信号ＴＥは外部から未使用のピンへ直接与えられ
る信号であってもよい。また外部制御信号と特定のアド
レスビットとの状態の組合わせにより発生されるもので
あってもよい。このアクティブコマンドに従って、通常
動作時と同様にして、対応のワード線が選択され、その
選択されたワード線に接続される複数のメモリセルのデ
ータが対応のビット線上に読出され、センスアンプで増
幅される。時刻Ｔ２のタイミングでリードコマンドが与
えられると列アドレスが決定し、列選択線ＣＳＬが選択
状態とされる。これにより、１つのデータ出力端子Ｑに
対して８つのグローバルＩＯ線対がローカルＩＯ線対を
介してビット線対と接続され、選択されたメモリセルの
データがリードレジスタＲＧ０Ａ〜ＲＧ７Ａ（またはＲ
Ｇ０Ｂ〜ＲＧ７Ｂ）において増幅されてラッチされる。

【０１７９】縮退回路１は、このリードレジスタＲＧ０
Ａ〜ＲＧ７Ａ（またはＲＧ０Ｂ〜ＲＧ７Ｂ）にラッチさ
れたデータを１ビットのデータに縮退する。すなわち、
この８ビットのデータの論理が一致している場合には
“Ｈ”の信号を出力し、不一致の場合には、“Ｌ”の信
号を出力する。

【０１８０】バンク選択回路２は、このリードコマンド
入力時に与えられたバンクアドレスに従って対応のバン
クを選択する。すなわちバンク＃Ａに設けられた縮退回
路１またはバンク＃Ｂに設けられた縮退回路１の出力を
選択する。三状態インバータバッファ３は、テスト指示
信号ＴＥが“Ｈ”にあるため、このバンク選択回路２か
ら伝達されたデータ信号をラッチ回路１５４へ伝達す
る。一方、三状態インバータバッファ４は、テストモー
ド指示信号ＴＥが“Ｈ”であり、出力ハイインピーダン
ス状態であるため、バンク選択回路ＴＢ８が動作して
も、そのラップアドレスに従って読出されたデータはラ
ッチ回路１５４へは伝達されない。

【０１８１】出力バッファ１６０は、出力イネーブル信
号ＯＥＭに従ってラッチ回路１５４にラッチされたデー
タをデータ出力端子Ｑに出力する。この出力イネーブル
信号ＯＥＡは、前述のごとく、レイテンシにより決定さ
れるタイミングで活性状態となり、ラップ長により決定
されるタイミングでリセットされる。これにより、８ビ
ットのデータが１ビットに縮退されるため、ラップ長８
に設定して、８ビットデータを連続的に読出す必要がな
く（ＯＥＭ（８）、Ｄｏｕｔ（８））、１ビットのデー
タを読出すだけでメモリセルのパス／フェールを判定す
ることができる。すなわち図１８に示す構成において、
ラップ長１の出力イネーブル信号ＯＥＭ（１）により８
ビットのメモリセルのパス／フェールを判定することが
でき、テスト時間を大幅に短縮することができる。

【０１８２】図１９はテストモード動作時におけるデー
タ書込動作を示す図である。図１９において、時刻Ｔ１
においてアクティブコマンドが与えられ、選択されたバ
ンクにおいて行選択動作が実行される。これは通常動作
モード時と同様である。

【０１８３】次に、時刻Ｔ２においてライトコマンドが
与えられると列アドレス信号が決定する。ラップアドレ
ス発生回路２０４はこのテストモード指示信号ＴＥが活
性状態の“Ｈ”にあるため、このライトコマンドが与え
られたとき、すべてのラップアドレスＷＷＹ０〜ＷＷＹ
７を同時に選択状態の“Ｈ”とする。これにより、デー
タ入力端子Ｄへ与えられたデータが入力バッファを介し
てライトレジスタＷＧ０Ａ〜ＷＧ７Ａへ同時に格納され
る。次いで転送指示信号ＷＥＥに従って同時に選択され
た８ビットのメモリセルがグローバルＩＯ線対ＧＩＯ０
〜ＧＩＯ７へ接続される。このとき書込制御回路２０２
はまたテストモード指示信号を受けているため、ライト
コマンドが与えられると、ラップ長８で動作するのでは
なく、ラップ長１で動作し、１ビットのデータが格納さ
れたタイミングで選択メモリセルへのデータ転送を実行
する。これにより、各ライトレジスタＷＧ０Ａ〜ＷＧ７
Ａへ順次テストデータを書込む場合に比べ大幅にテスト
データの書込時間を短縮することができる。

【０１８４】図２０は、ラップアドレス発生回路の構成
の一例を示す図である。図２０においては、一方のバン
クに対して設けられたラップアドレス発生回路を示す。
図２０において、ラップアドレス発生回路２０２は、バ
ンクアドレス信号ＢＡと３ビット列アドレス信号Ａ０、
Ａ１およびＡ２を受けてデコードするデコーダ３０２
と、テスト指示信号ＴＥに応答してデコーダ３０２の出
力をすべて選択状態とする切換回路３０３と、切換回路
３０３の出力をラッチし、クロック信号ＣＬＫに応答し
て順次シフトさせるシフトレジスタ３０４を含む。切換
回路３０３はデコーダ３０２の各出力に対して設けられ
るＯＲゲートＧ０〜Ｇ７を含む。シフトレジスタ３０４
は、ライト検出回路２０４（図１３参照）から与えられ
る書込指示信号φＷに応答して活性化され、クロック信
号ＣＬＫに従ってその格納データを順次シフトする。シ
フトレジスタはリング状に接続されており、すなわち、
最終段のシフトレジスタの出力は初段のシフトレジスタ
の入力へ接続される。

【０１８５】デコーダ３０２は、与えられた信号ＢＡお
よびＡ０〜Ａ２をデコードし、その出力の１つを選択状
態とする。切換回路３０３はテスト指示信号ＴＥが不活
性状態の“Ｌ”のときにはデコーダ３０２の出力を通過
させる。シフトレジスタ３０４はこの切換回路３０３か
ら与えられたデータをラッチする。すなわち、この状態
ではラップアドレス信号ＷＷＹ０〜ＷＷＹ７のうちのい
ずれかが選択状態となる。クロック信号ＣＬＫに応答し
てシフトレジスタ３０４がシフト動作を行ない、このラ
ップアドレス信号ＷＷＹ０〜ＷＷＹ７が順次選択状態と
される。

【０１８６】テスト動作時には切換回路３０３の出力が
すべて選択状態の“Ｈ”となる。したがってこの場合シ
フトレジスタ３０４から発生されるラップアドレス信号
ＷＷＹ０〜ＷＷＹ７がすべて選択状態となる。

【０１８７】なお図２０に示す構成ではラップアドレス
発生回路はバンクそれぞれに設けられている。バンク＃
Ａおよび＃Ｂ共通に設ける場合には、このシフトレジス
タ３０４から出力されるラップアドレス信号ＷＷＹ０〜
ＷＷＹ７をバンクアドレス信号ＢＡに従ってマルチプレ
クスする回路が設けられればよい。

【０１８８】図２１は、書込制御回路の構成の一例を示
す図である。図２１において、書込制御回路２０６は、
ライト検出回路からの書込指示信号φＷに応答して活性
化され、クロック信号ＣＬＫをカウントするカウンタ３
０５と、ラップ長設定回路３０７に設定されたカウント
値とカウンタ３０５のカウント値とを比較する比較回路
３０６を含む。ラップ長設定回路３０７は、通常はバー
スト長、すなわちラップ長８に設定される。テスト指示
信号ＴＥが“Ｈ”となると、ラップ長設定回路３０７は
ラップ長１に設定される。比較回路３０６からは書込デ
ータを転送するための転送指示信号ＷＥＥが発生され
る。

【０１８９】通常動作時には比較回路３０６は、ラップ
長８のタイミングでデータ転送指示信号ＷＥＥを発生す
る。テスト動作時にはラップ長が１に設定されるため、
カウンタ３０５のカウント値が１となったときすなわち
ライトコマンドが与えられたサイクルの次のクロック信
号ＣＬＫの立上がりをトリガとして、データ転送指示信
号ＷＥＥを発生する。これにより、通常動作モード時と
テスト動作モード時でデータ転送タイミングを切換える
ことができ、高速でテストデータを選択メモリセルへ書
込むことができる。

【０１９０】なお、この図２１に示す構成においては、
ライトレジスタから選択メモリセルへのデータ転送はす
べて同一のタイミングで行なわれるように説明してい
る。これは通常動作時には、複数のライトレジスタにデ
ータが書込まれたときにこの書込データを格納するライ
トレジスタから選択メモリセルへのデータ転送が行なわ
れる構成が用いられてもよい。

【０１９１】［縮退回路の構成］図２２は図１７に示す
縮退回路の構成を示す図である。図２２に示すように、
このデータ縮退回路は２つの回路部分（図２２（Ａ）お
よび図２２（Ｂ））を含む。図２２（Ａ）において、デ
ータ縮退回路はプリチャージ信号ＰＲＣとリードレジス
タに読込まれたメモリセルデータＲＤＦ＜０〜ｎ＞を受
ける２入力ＮＯＲ回路３１０と、プリチャージ信号ＰＲ
Ｃを反転するインバータ回路３１１と、メモリセルデー
タＲＤＦ＜０〜ｎ＞とインバータ回路３１１の出力とを
受ける２入力ＮＡＮＤ回路３１２を含む。

【０１９２】ＮＯＲ回路３１０からデータ／ＲＤＴｎ＜
０〜ｎ＞が出力される。ＮＡＮＤ回路３１２からデータ
ＲＤＴｐ＜０〜ｎ＞が出力される。ここで、信号ＲＤＦ
＜０〜ｎ＞は、メモリセルデータＲＤＦ０〜ＲＤＦｎの
うちのいずれか１ビットを示す。ｎビットのメモリセル
データの各ビットに対してこの図２２（Ａ）に示す回路
が設けられる。他の信号ＲＤＴｐ＜０〜ｎ＞および／Ｒ
ＤＴｎ＜０〜ｎ＞および／ＲＤＴｐ＜０〜ｎ＞について
も同様の表示が適用される。

【０１９３】図２２（Ｂ）において、縮退回路はさら
に、ＮＯＲ回路３１０からのメモリセルデータ／ＲＤＴ
ｎ０〜／ＲＤＴｎｎをそれぞれのゲートに受けるｎチャ
ネルＭＯＳトランジスタＮＴ０〜ＮＴｎを含む第１のワ
イヤードＮＯＲ回路と、ＮＡＮＤ回路３１２からのデー
タ／ＲＤＴｐ０〜ＲＤＴｐｎをそれぞれのゲートに受け
るｐチャネルＭＯＳトランジスタＰＴ０〜ＰＴｎを含む
第２のワイヤードＮＯＲ回路３３０と、この第１および
第２のワイヤードＮＯＲ回路３２０および３３０の出力
に所定の論理演算を施して１ビット縮退データＤＤＦＴ
を出力する論理回路３４０を含む。

【０１９４】第１のワイヤードＮＯＲ回路３２０におい
ては、ノードＮＯ１と接地電位との間にトランジスタＮ
Ｔ０〜ＮＴｎが並列に接続される。この第１のワイヤー
ドＮＯＲ回路３２０はさらに、プリチャージ指示信号／
ＰＲＣに応答してノードＮＯ１を電源電位レベルにプリ
チャージするためのｐチャネルＭＯＳトランジスタＰＴ
Ｐを含む。プリチャージ状態においては、ノードＮＯ１
は“Ｈ”レベルに保持される。

【０１９５】第２のワイヤードＮＯＲ回路３３０におい
ては、ノードＮＯ２と電源電位との間に互いに並列にト
ランジスタＰＴ１〜ＰＴｎが接続される。この第２のワ
イヤードＮＯＲ回路３３０はさらに、プリチャージ信号
ＰＲＣに応答してノードＮＯ２を接地電位にプリチャー
ジするためのｎチャネルＭＯＳトランジスタＰＴＮを含
む。プリチャージ時にはノードＮＯ２は“Ｌ”に保持さ
れる。

【０１９６】論理回路３４０は、第１のワイヤードＮＯ
Ｒ回路３２０の出力ノードＮＯ１上の電位を受ける三状
態インバータバッファ３４１ａと、このインバータバッ
ファ３４１ａの出力をラッチするラッチ回路３４２ａ
と、第２のワイヤードＮＯＲ回路３３０の出力ノードＮ
Ｏ２の電位を受ける三状態インバータバッファ３４１ｂ
と、このインバータバッファ３４１ｂの出力をラッチす
るラッチ回路３４２ｂと、ラッチ回路３４２ｂのラッチ
信号を反転するインバータ回路３４３と、ラッチ回路３
４２ａのラッチデータ信号とインバータ回路３４３の出
力信号とを受ける２入力ＮＡＮＤ回路３４４を含む。Ｎ
ＡＮＤ回路３４４から１ビット縮退データＤＤＦＴが出
力される。

【０１９７】三状態インバータバッファ３４１ａおよび
３４１ｂは、プリチャージ信号ＰＲＣが“Ｈ”にあり、
プリチャージ状態を示している場合には出力ハイインピ
ーダンス状態となる。プリチャージ信号ＰＲＣが“Ｌ”
となるとインバータバッファ３４１ａおよび３４１ｂは
インバータとして機能する。次にこの図２２に示す縮退
回路の動作をその動作波形図である図２３を参照して説
明する。

【０１９８】スタンバイ状態においては、プリチャージ
信号ＰＲＣは“Ｈ”にある。このとき、ＮＯＲ回路３１
０の出力／ＲＤＴｎ＜０〜ｎ＞は“Ｌ”である。一方、
ＮＡＮＤ回路３１２の出力するデータ信号／ＲＤＴｐ＜
０〜ｎ＞は“Ｈ”にある。この状態では、第１および第
２のワイヤードＮＯＲ回路３２０および３３０において
は、トランジスタＮＴ０〜ＮＴｎおよびＰＴ０〜ＰＴｎ
がすべてオフ状態であり、プリチャージ用のトランジス
タＰＴＰおよびＰＴＮがオン状態である。したがって、
ノードＮＯ１およびＮＯ２は、それぞれ、“Ｈ”および
“Ｌ”にプリチャージされている。

【０１９９】リードコマンドが与えられると選択された
メモリセルのデータが読出されてリードレジスタへ伝達
される。読出されたデータが確定すると、プリチャージ
信号ＰＲＣが“Ｌ”に立下がり、その反転信号／ＰＲＣ
が“Ｈ”に立上がる。これにより、ＮＯＲ回路３１０お
よびＮＡＮＤ回路３１２がインバータ回路として動作
し、データ信号／ＲＤＴｎ＜０〜ｎ＞および／ＲＤＴｐ
＜０〜ｎ＞はメモリセルの読出データＲＤＦ＜０〜ｎ＞
の反転信号となる。

【０２００】ワイヤードＮＯＲ回路３２０および３３０
においては、トランジスタＰＴＰおよびＰＴＮがそれぞ
れオフ状態となる。また、トランジスタＮＴ０〜ＮＴｎ
およびＰＴ０〜ＰＴｎはこの読出されたデータ信号に応
じてオンおよび／またはオフ状態となる。

【０２０１】論理回路３４０においては、インバータバ
ッファ３４１ａおよび３４１ｂが出力ハイインピーダン
ス状態から解放され、それぞれノードＮＯ１およびＮＯ
２への信号電位を判定し、ラッチ回路３４２ａおよび３
４２ｂのラッチデータをこのノードＮＯ１およびＮＯ２
上の信号電位に対応した電位レベルに設定する。

【０２０２】ＮＡＮＤ回路３４４の出力する縮退データ
ビットＤＤＦＴは、ラッチ回路３４２ａおよび３４２ｂ
のラッチする信号電位に応じて“Ｈ”または“Ｌ”とな
る。

【０２０３】メモリセルから読出されたデータＲＤＦ＜
０〜ｎ＞がすべて“Ｈ”の場合、信号／ＲＤＴｎ＜０〜
ｎ＞および／ＲＤＴｐ＜０〜ｎ＞はすべて“Ｌ”とな
る。この場合には、トランジスタＮＴ０〜ＮＴｎがすべ
てオフ状態、トランジスタＰＴ０〜ＰＴｎはすべてオン
状態となり、ノードＮＯ１およびＮＯ２の電位はともに
“Ｈ”となる。したがって、ラッチ回路３４２ａおよび
３４２ｂがラッチする信号電位は“Ｌ”となり、ＮＡＮ
Ｄ回路３４４が出力する縮退データビットＤＤＦＴは
“Ｈ”となる。

【０２０４】メモリセルから読出されたデータＲＤＦ＜
０〜ｎ＞がすべて“Ｌ”の場合には、データ信号／ＲＤ
Ｔｎ＜０〜ｎ＞および／ＲＤＴｐ＜０〜ｎ＞がすべて
“Ｈ”となる。この場合には、トランジスタＮＴ０〜Ｎ
Ｔｎがすべてオン状態、トランジスタＰＴ０〜ＰＴｎが
すべてオフ状態となり、ノードＮＯ１およびＮＯ２の電
位はともに“Ｌ”となる。ラッチ回路３４２ａおよび３
４２ｂのラッチ信号電位がともに“Ｈ”となり、ＮＡＮ
Ｄ回路３３４が出力する縮退ビットデータＤＤＦＴは
“Ｈ”となる。

【０２０５】メモリセルから読出されたデータＲＤＦ＜
０〜ｎ＞が“Ｈ”と“Ｌ”のデータを含む場合には、ト
ランジスタＮＴ０〜ＮＴｎのいずれかがオン状態とな
り、またトランジスタＰＴ０〜ＰＴｎのいずれかがオン
状態となる。この場合には、ノードＮＯ１の電位がオン
状態のトランジスタを介して放電されて“Ｌ”となり、
ノードＮＯ２の電位はオン状態のトランジスタを介して
充電されて“Ｈ”となる。ラッチ回路３４２ａは“Ｈ”
の信号をラッチし、ラッチ回路３４２ｂは“Ｌ”の信号
をラッチする。この場合、ＮＡＮＤ回路３４４は、両入
力に“Ｈ”の信号を受けるため、その出力する信号ＤＤ
ＦＴは“Ｌ”とされる。この信号ＤＤＦＴが“Ｌ”の場
合には、同じデータが書込まれているにもかかわらず、
その出力された信号の論理が異なっているため、不良メ
モリセルが存在していることを示す。すなわち、ラッチ
回路３４２ａおよび３４２ｂにラッチされた信号電位に
より、複数のメモリセルデータの論理が一致している場
合と論理が不一致の場合をそれぞれ“Ｈ”および“Ｌ”
の２値で表現することができ、図２４に示すようにメモ
リセルのデータの一致／不一致を一度に判別して良／不
良を高速で判定することができる。

【０２０６】なお、この縮退回路は、先の構成において
はリードレジスタの出力部に設けられており、リードレ
ジスタにおいてラッチされたデータを受けるように示さ
れている。この場合リードレジスタに含まれるプリアン
プにより増幅されたデータが縮退回路へ与えられてもよ
く、またグローバルＩＯ線対ＧＩＯ上に現われたデータ
が縮退回路へ与えられてもよい。

【０２０７】上述のような構成の縮退回路を用いること
により標準ＤＲＡＭにおいてマルチビットテストモード
を実現するために用いられているＥＸＯＲ回路の構成と
比べて大幅に素子数を低減することができ、回路規模を
小さくすることができ、小占有面積の縮退回路を実現す
ることができる。

【０２０８】なおプリチャージ信号ＰＲＣは、テストモ
ード時においてはリードコマンドが与えられたとき、一
定の時間（リードレジスタに格納されるデータが確定状
態となるかまたはグローバルＩＯ線対上の読出データが
確定状態となったとき）遅延させた後、この遅延信号を
トリガとしてワンショットパルスの形態で発生される。
このようなプリチャージ信号を発生するための回路構成
は容易に実現することができる。

【０２０９】上述の構成は出力端子が１個の場合にも適
用できる。通常、ＳＤＲＡＭは、×８ビット、×１６ビ
ットと多ビット入出力構成を備える。この場合、縮退回
路は各データ出力端子ごとに設けられる。図２５に、デ
ータ出力端子がｎ個（Ｑ０〜Ｑｎ）の場合の縮退回路の
配置を示す。図２５に示すように、縮退回路１−０〜１
−ｎは、それぞれ対応の出力バッファ１６０−０〜１６
０−ｎを介して１ビット縮退データを対応のデータ出力
端子Ｑ０〜Ｑｎへ伝達する。

【０２１０】Ｂ：縮退回路の第２の配置 図２６はテスト回路の他の構成を示す図である。図２６
に示すように、各データ出力端子Ｑ０〜Ｑｎに対応して
設けられた縮退回路１−０〜１−ｎが出力する縮退デー
タビットＣＱ０〜ＣＱｎがさらに第２の縮退回路９９に
より１ビットデータに縮退される。この構成の場合、×
８ビット構成では６４ビットのメモリセルデータが１ビ
ットに縮退されるため、個々のデータ出力端子ごとのデ
ータを見てパス／フェールを判定する必要がなく、外部
テスト回路の構成が簡略化される。

【０２１１】図２７は、図２６に示す第２の縮退回路の
構成の一例を示す図である。図２７において、第２の縮
退回路９９は、データ出力端子それぞれに対して設けら
れた縮退回路１−０〜１−ｎからの１ビット縮退データ
ＣＱ０〜ＣＱｎを並列に受けて１ビット縮退データＣＱ
を出力する。この第２の縮退回路９９は、縮退データビ
ットＣＱ０〜ＣＱｎを受けるｎ入力ＮＡＮＤ回路４０１
と、ＮＡＮＤ４０１の出力を受けるインバータ回路４０
２を含む。ＮＡＮＤ回路４０１とインバータ回路４０２
により、縮退データビットＣＱ０〜ＣＱｎに対するＡＮ
Ｄ演算が実行される。縮退データビットＣＱ０〜ＣＱｎ
のうち１ビットでも“Ｌ”のデータがあれば（フェール
を示す信号があれば）縮退データビットＣＱは“Ｌ”と
なる。縮退データビットＣＱ０〜ＣＱｎがすべてパス状
態を示す“Ｈ”のときのみ最終縮退データビットＣＱは
“Ｈ”となる。したがって、この最終縮退データビット
ＣＱの“Ｈ”および“Ｌ”により、同時に選択された複
数のメモリセル（バースト長×ｎ個のメモリセル）のパ
ス／フェールを一度に判定することができる。

【０２１２】図２８は、第２の縮退回路の他の構成を示
す図である。図２８において、第２の縮退回路９９は、
縮退回路１−１〜１−ｎそれぞれに対して設けられる単
位縮退ゲート４１０−１〜４１０−ｎを含む。単位縮退
ゲート４１０−１〜４１０−ｎの各々は、２入力ＮＡＮ
Ｄゲートと、このＮＡＮＤゲートの出力を受るインバー
タ回路とを含む。単位縮退ゲート４１０−ｉは、対応の
縮退回路からの縮退データビットＣＱｉと前段の単位縮
退ゲート４１０−（ｉ−１）の出力を受ける。単位縮退
ゲート４１０−ｉはＡＮＤ演算を行なっている。初段の
単位縮退ゲート４１０−１は、縮退データビットＣＱ０
およびＣＱ１を受ける。

【０２１３】この構成においても、いずれかの縮退デー
タビットが“Ｌ”であれば、最終縮退データビットＣＱ
は“Ｌ”となる。

【０２１４】図２７に示す構成は、ゲート段数が少な
く、遅延時間が短いという利点を備える。図２８に示す
構成は、２入力ゲートで構成されるため、占有面積を小
さくすることができるという利点を備える。

【０２１５】図２９は第２の縮退回路のさらに他の構成
を示す図である。図２９に示す第２の縮退回路９９は、
所定数の縮退回路の出力ごとに設けられる縮退ゲート４
１２−１、…４１２−ｍ…４１２−ｐと、これら縮退ゲ
ート４１２−１〜４１２−ｐの出力を受ける縮退ゲート
４１２−ｑを含む。図２９においては、縮退ゲート４１
２−１〜４１２−ｐはそれぞれ３つの縮退データビット
（すなわち３つの縮退回路の出力）に対して設けられる
ように示される。縮退ゲート４１２−１〜４１２ｑの各
々は与えられた入力に対するＡＮＤ演算を実行する。こ
の構成の場合、複数のデータ出力端子が設けられていて
も、配線面積およびゲート占有面積を最適化しかつゲー
ト段数を必要最小限に抑えて遅延時間を小さくすること
ができる。

【０２１６】図２９に示す構成は、所定数の縮退回路の
出力が一旦縮退された後、次いでこれらの縮退データを
さらに縮退して最終縮退データビットが生成されてい
る。この場合、図２８に示すように、縮退ゲート４１２
−１の出力が隣接する縮退ゲートへ伝達されるように構
成されてもよい。すなわち図２８に示す構成と同様縮退
ゲートの出力が隣接縮退ゲートへ伝達される構成が用い
られてもよい。

【０２１７】図３０は、最終縮退データビットの出力部
の構成例を示す図である。図３０においては、テスト指
示信号ＴＥに従ってその入力端子が切換わるスイッチ回
路ＳＷが出力バッファ１６０−０〜１６０−ｎと通常動
作時に読出データが伝達される部分（図１７に示すバン
ク選択回路ＴＢ８）との間に設けられる。テストモード
時には、切換回路ＳＷはこの最終縮退データビットＣＱ
をすべての出力バッファ１６０−０〜１６０−ｎへ伝達
する。この場合、データ出力端子Ｑ０〜Ｑｎに同一の論
理のデータが出力されるため、出力バッファ１６０−０
〜１６０−ｎを含むデータ出力回路の誤動作をも識別す
ることが可能となる。

【０２１８】図３１は、最終縮退データビットの出力部
の他の構成を示す図である。図３１において、特定の出
力バッファ（図３１においては出力バッファ１６０−
ｎ）に対してのみ切換回路ＳＷａが設けられる。切換回
路ＳＷａは、テスト指示信号ＴＥに従ってその入力端子
をリードレジスタ部または最終縮退データビットのいず
れかに設定する。テストモード時には、特定の出力バッ
ファ（出力バッファ１６０−ｎ）に対してのみ最終縮退
データビットＣＱが伝達される。すなわち特定のデータ
出力端子（図３１においては出力端子Ｑｎ）に対しての
み最終縮退データビットが出力される。この場合には、
特定のピン端子に現われるデータのみを見て良／不良判
別することができる。

【０２１９】図３２は、最終縮退データビットのさらに
他の出力形態を示す図である。図３２に示す構成におい
ては、最終縮退データビットＣＱは未使用のピン端子４
２０に出力される。この場合、出力バッファを動作させ
る必要がなく、消費電流を低減することができる。

【０２２０】さらに、上述の説明において、最終縮退デ
ータビットＣＱのみが出力されているが、各データ出力
端子に対する縮退データビットと最終縮退データビット
がともに出力可能なように構成されてもよい。

【０２２１】Ｃ：テスト回路の変更例 図３３はこの発明によるテスト回路のさらに他の構成を
示す図である。図３３においては、ＳＤＲＡＭは、８ビ
ットのデータ出力端子Ｑ０〜Ｑ７を有し、各データ出力
端子Ｑ０〜Ｑ７それぞれに対し、データ読出系ＩＯ０〜
ＩＯ７が設けられる。このデータ読出系ＩＯ０〜ＩＯ７
はそれぞれバンク＃Ａおよびバンク＃Ｂそれぞれにおい
て設けられる。縮退回路５００は、このバンク＃Ａおよ
びバンク＃Ｂそれぞれにおいて、データ読出系ＩＯ０〜
ＩＯ７に対し共通に設けられる。すなわちこの縮退回路
５００は、同時に選択されたメモリセルのデータ（一例
として６４ビット）を一度に１ビットの縮退データに縮
退する。

【０２２２】バンク＃Ｂにおいても同様の縮退回路５０
０が設けられる。この縮退回路５００の出力する縮退デ
ータビットは、特定のデータ出力端子（図３３において
は出力端子Ｑ７）へ伝達される。この伝達を可能にする
ために、縮退回路５００の出力を選択するためのバンク
選択回路２と、バンク選択回路２の出力をテストモード
指示信号ＴＥに応答して通過させる三状態インバータバ
ッファ３が設けられる。この三状態インバータバッファ
３の出力がラッチ回路１５４−７および出力バッファ１
６０−７を介してデータ出力端子Ｑ７へ伝達される。残
りのデータ出力端子Ｑ０〜Ｑ６に対しては縮退回路５０
０からの縮退データビットは出力されない。この縮退回
路５００の構成は先に図２２に示した回路を利用して実
現される。

【０２２３】動作は先に図１７を参照して説明したもの
と同じである。バースト長×８ビットのメモリセルのデ
ータが一度に１ビットの縮退データビットに縮退され、
バンク選択回路２、インバータバッファ３、ラッチ回路
１５４−７および出力バッファ１６０−７を介してデー
タ出力端子Ｑ７へ出力される。この場合、縮退回路５０
０の出力する縮退データビットがすべてのデータ出力端
子Ｑ０〜Ｑ７へ出力されるように構成されてもよい（図
３０参照）。

【０２２４】［テストデータの書込系］先に図１９を参
照して説明したテストデータの書込動作時にはラップア
ドレス信号ＷＷＹ０〜ＷＷＹ７が同時に選択状態となっ
ている。これにより１つのデータ入力端子に関連する書
込レジスタへ同一データを１クロックサイクルで書込む
ことができる。この場合、データの書込方法としては２
つの方法が考えられる。

【０２２５】図３４はテストデータの書込態様を説明す
るための図である。図３４に示す構成においては、デー
タ入力端子Ｄ０ないしＤ７に対応して設けられた入力バ
ッファ２００−０〜２００−７からのテストデータがそ
れぞれ対応のライトレジスタ群５０２−０〜５０２−７
へ与えられる。ライトレジスタ群５０２は、先に説明し
たライトレジスタＷＧ０〜ＷＧ７を含む。したがって、
ライトレジスタには、対応のデータ入出力端子へ与えら
れたテストデータが書込まれる。

【０２２６】図３５はテストデータの他の書込態様を示
す図である。図３５に示す構成においては、入力バッフ
ァ２００−０〜２００−７とライトレジスタ群５０２−
０〜５０２−７の間に切換回路５１０が設けられる。切
換回路５１０は、テストモード指示信号ＴＥに応答して
導通するスイッチＳＷＴ０と、テストモード指示信号Ｔ
Ｅに応答してこのスイッチＳＷＴ０から伝達された信号
を選択するスイッチ回路ＳＷＴ１〜ＳＷＴ７を含む。ス
イッチＳＷＴ１〜ＳＷＴ７はそれぞれ入力バッファ２０
１−１〜２０１−７に対応して設けられる。通常動作時
には、スイッチ回路ＳＷＴ１〜ＳＷＴ７は対応の入力バ
ッファ２００−１〜２００−７の出力を選択する。

【０２２７】テストモード指示信号ＴＥが活性状態とな
ると、スイッチ回路ＳＷＴ０が導通状態となり、入力バ
ッファ２００−０から与えられた書込データがスイッチ
回路ＳＷＴ１〜ＳＷＴ７により選択されて対応のライト
レジスタ群５０２−１〜５０２−７へ伝達される。した
がって、この場合には、データ入力端子Ｄ０へ与えられ
たテストデータがライトレジスタ群５０２−０〜５０２
−７に伝達される。すなわち、特定のデータ入力端子
（図３５に示す構成ではデータ入力端子Ｄ０）へ与えら
れたデータがすべてのライトレジスタへ１クロックサイ
クルで書込まれる。この場合、×８ビット構成のＳＤＲ
ＡＭにおいても、１ビットのテストデータを与えるだけ
でテストデータの書込を行なうことができ、効率的にテ
ストデータの書込を行なうことかできる。

【０２２８】Ｄ：テスト回路のさらに他の構成 図３６はこの発明に従うＳＤＲＡＭのデータ読出系のさ
らに他の構成を示す図である。図３６に示す構成におい
ては、バンク＃Ａおよびバンク＃Ｂに設けられた縮退回
路１ａおよび１ｂからの縮退データビットを受けるゲー
ト回路１０と、このゲート回路１０の出力をテストモー
ド指示信号ＴＥに従って通過させるインバータバッファ
３が設けられる。すなわち、図３６に示す構成において
は、バンク＃Ａおよび＃Ｂにおいて選択されたメモリセ
ルのデータがゲート回路１０によりさらに縮退される。
この場合、２つのバンクに対し同時にテストを実行する
ことができ、より高速でテストを行なうことができる。

【０２２９】縮退回路１ａおよび１ｂが、データ出力端
子Ｑそれぞれに対応して設けられていてもよく、また先
に図３３に示すように、すべてのデータ出力端子に対し
共通に設けられるものであってもよい。ゲート回路１０
は、その両入力がともに“Ｈ”のときに“Ｌ”の信号を
出力する。このゲート回路１０の出力は三状態インバー
タバッファ３により反転される。したがって、テストモ
ード時において、バンク＃Ａおよびバンク＃Ｂにおいて
選択されたメモリセルのデータの論理がすべて一致して
いる場合には、パス状態を示す“Ｈ”の信号が出力され
る。通常動作時には、バンク選択回路ＴＢ８およびイン
バータバッファ４により選択されたメモリセルデータが
指定されたバンクアドレスに従って選択されて読出され
る（三状態インバータバッファ３は通常動作モード時に
は出力ハイインピーダンス状態にある）。

【０２３０】バンク＃Ａおよびバンク＃Ｂはそれぞれ独
立に活性化およびプリチャージが実行される。したがっ
て、この図３６に示す構成において、テスト動作時に
は、アクティブコマンドを与えてバンク＃Ａを活性状態
とし、次いでバンク＃Ｂに対するアクティブコマンドを
与えてバンク＃Ｂを活性状態とする。続いて、バンク＃
Ａおよび＃Ｂに対しそれぞれリードコマンドを与える。
したがって、バンク＃Ａおよびバンク＃Ｂそれぞれに対
してアクティブコマンドおよびリードコマンドを入力す
る必要がある。テスト動作モード時には、１つのコマン
ドで両方のバンクに対し動作指示を与える方が便利であ
る。このための構成を図３７に示す。

【０２３１】図３７は、バンク選択活性化回路の構成を
示す図である。この図３７に示すバンク選択活性化回路
は図５に示す第２の制御信号発生回路１１８に含まれ
る。

【０２３２】図３７において、バンク選択活性化回路
は、バンクアドレス信号ＢＡを反転するインバータ回路
６１と、バンクアドレス信号ＢＡとテストモード指示信
号の反転信号／ＴＥを受ける２入力ＮＡＮＤ回路６２
と、インバータ回路６１の出力と反転テストモード指示
信号／ＴＥとを受ける２入力ＮＡＮＤ回路６３と、活性
化制御信号ＡＣＴとＮＡＮＤ回路６２の出力を受ける２
入力ＮＡＮＤ回路６４と、活性化制御信号ＡＣＴとＮＡ
ＮＤ回路６３の出力を受ける２入力ＮＡＮＤ回路６５
と、ＮＡＮＤ回路６４および６５の出力をそれぞれ反転
するインバータ回路６６および６７を含む。

【０２３３】活性制御信号ＡＣＴは図５に示す第１の制
御信号発生回路１１６から発生される信号φＲ、ＲＡＤ
Ｅ、およびＣＡＤＥに相当する。すなわちこの活性制御
信号ＡＣＴはアクティブコマンドが与えられたときに活
性状態となり、アドレス信号の取込みおよび行選択動作
を開始させる。この活性制御信号はプリチャージコマン
ドが与えられたときに不活性状態となる。

【０２３４】内部活性化信号ＡＣＴ−Ａは、バンク＃Ａ
を活性化するための信号であり、内部活性化信号ＡＣＴ
−Ｂはバンク＃Ｂを活性化するための信号である。この
内部活性化信号ＡＣＴ−ＡおよびＡＣＴ−Ｂが“Ｈ”の
活性状態となると対応のバンクの活性化（行選択動作）
が開始される。すなわちこの内部活性化信号ＡＣＴ−Ａ
およびＡＣＴ−Ｂは、標準ＤＲＡＭにおける内部ＲＡＳ
信号に対応するものと考えられる。次に、動作について
図３８および図３９を参照して説明する。

【０２３５】まず図３８を参照してテスト動作モード時
の動作について説明する。テストモード動作時において
は、反転テストモード指示信号／ＴＥは“Ｌ”にある。
この状態においては、ＮＡＮＤ回路６２および６３の出
力がともに“Ｈ”となる。すなわち、バンクアドレス信
号ＢＡが無視される状態となり、バンクアドレス信号の
“０”および“１”にかかわらず両バンクが指定される
状態となる。

【０２３６】アクティブコマンドが与えられてある時間
が経過すると、活性制御信号ＡＣＴが“Ｈ”に立上が
る。この活性制御信号ＡＣＴの立上がりに応答してＮＡ
ＮＤ回路６４および６５が“Ｌ”の信号を出力し、続い
てインバータ回路６６および６７が“Ｈ”の信号を出力
する。すなわち、内部活性化信号ＡＣＴ−ＡおよびＡＣ
Ｔ−Ｂがともに“Ｈ”の状態となり、バンク＃Ａおよび
バンク＃Ｂがともに活性化される。したがって、図３６
に示す構成において、バンク＃Ａおよびバンク＃Ｂがほ
ぼ同じタイミングで縮退回路１ａおよび１ｂが縮退デー
タビットを出力することができ、高速でメモリセルのテ
ストを行なうことができる。

【０２３７】次に図３９を参照して、ノーマルモード時
の動作について説明する。通常動作モード時において
は、反転テスト指示信号／ＴＥは“Ｈ”に設定される。
この状態においては、ＮＡＮＤ回路６２および６３はイ
ンバータバッファとして動作する。

【０２３８】今バンクアドレス信号ＢＡが“０”
（“Ｌ”電位に相当）に設定されるとする。アクティブ
コマンドが与えられた後ある時間が経過すると活性制御
信号ＡＣＴが“Ｈ”に立上がる。バンクアドレス信号Ｂ
Ａは“Ｌ”の電位レベルであるため、ＮＡＮＤ回路６２
の出力が“Ｈ”、ＮＡＮＤ回路６３の出力が“Ｌ”に確
定している。活性制御信号ＡＣＴが“Ｌ”から“Ｈ”に
立上がると、それまで“Ｈ”であったＮＡＮＤ回路６４
および６５の出力は、それぞれ“Ｌ”および“Ｈ”とな
る。応じて内部活性化信号ＡＣＴ−Ａが“Ｈ”に立上が
り、バンク＃Ａが活性化される。

【０２３９】データ読出時には、バンク選択回路ＴＢ８
がバンクアドレス信号ＢＡに従って、バンク＃Ａから読
出されたデータを選択してインバータバッファ４に伝達
する。

【０２４０】なお上述の動作においては、両バンク＃Ａ
および＃Ｂを同時に活性状態としてデータの読出を行な
っている。テストデータ書込時においても、このバンク
＃Ａおよびバンク＃Ｂを同時に活性化することにより、
ライトレジスタおよび書込回路がともに動作する。両バ
ンク＃Ａおよび＃Ｂに対してテストデータを同時に書込
むことができる。

【０２４１】なお、上述の説明においては、バンクの数
は２個であるとして説明しているがこのバンクの数は４
個等別の数てあってもよい。また、データ入力端子およ
び出力端子の数は８個に限定されない。

【０２４２】

【発明の効果】以上のように、この発明によれば、テス
トモード時においては、複数のメモリセルのデータを縮
退することにより同時にテストを行なうことができ、テ
スト時間を大幅に短縮することができる。

【０２４３】すなわち請求項１の発明に従えば、データ
出力端子に関連して予め定められた複数のメモリセルの
データが同時に読出されて１ビットのデータに縮退され
るため、複数のメモリセルのテストを一度に行なうこと
ができ、高速でテストを行なうことができる。

【０２４４】

【０２４５】

【０２４６】請求項２に係る発明によれば、複数のバン
クを各々において、複数のメモリセルのデータを同時に
読出し、１ビットのデータに縮退して１ビットのテスト
データに縮退した後、各バンクからの１ビットの縮退デ
ータビットをさらに１ビットの縮退データに縮退して出
力しているため、複数のバンクに対して同時にテストを
行なうことができ、テスト時間を大幅に短縮することが
できる。

【０２４７】請求項３に係る発明に従えば、複数のバン
クそれぞれにおいて並列に複数のメモリセルデータの縮
退が行なわれ、続いて複数のバンクからの縮退データの
縮退を実行しているため、複数のバンクに対し同時にテ
ストを実行することができ、効率的にテストを行なって
テスト時間を短縮することができる。

【０２４８】請求項４に係る発明に従えば、テストモー
ド時には複数のメモリセルへ同一データが並行して書込
まれるため、テストデータを書込む時間を大幅に短縮す
ることができ、テスト時間を短縮することが可能とな
る。

【０２４９】

【０２５０】

【０２５１】請求項５に係る発明に従えば、テストモー
ド時には複数のバンクを同時に活性状態としているた
め、複数のバンクに対し並行してテストを行なうことが
でき、テスト時間を大幅に短縮することができる。

【０２５２】

【図面の簡単な説明】

【図１】この発明が適用されるＳＤＲＡＭのチップレイ
アウトの一例を示す図である。

【図２】図１に示すＳＤＲＡＭのメモリアレイの配置を
示す図である。

【図３】１本の列選択線とデータ入出力端子との対応関
係を示す図である。

【図４】この発明が適用されるＳＤＲＡＭのメモリセル
の内部の構成を示す図である。

【図５】この発明が適用されるＳＤＲＡＭの制御信号発
生系の構成を示すブロック図である。

【図６】図５に示す第１の制御信号発生回路の構成を概
略的に示す図である。

【図７】この発明が適用されるＳＤＲＡＭの外部制御信
号の状態とそのときに指定される動作モードとの関係を
一覧にして示す図である。

【図８】この発明が適用されるＳＤＲＡＭのデータ読出
系の構成を示す図である。

【図９】図８に示すリードレジスタの構成の一例を示す
図である。

【図１０】図９に示すリードレジスタの動作を示す信号
波形図である。

【図１１】図９に示すデータ読出系の動作を示すタイミ
ングチャート図である。

【図１２】図８に示すＳＤＲＡＭのデータ読出時の外部
制御信号の状態を示す図である。

【図１３】この発明が適用されるＳＤＲＡＭのデータ書
込系の構成を示す図である。

【図１４】図１３に示すライトレジスタおよび書込回路
の構成の一例を示す図である。

【図１５】図１４に示す回路の動作を示す信号波形図で
ある。

【図１６】図１３に示す書込回路系の動作時における外
部制御信号の状態を示す図である。

【図１７】この発明の一実施例であるＳＤＲＡＭのデー
タ入出力系の構成を示す図である。

【図１８】図１７に示すＳＤＲＡＭのテストモード時に
おけるデータ読出動作を示すタイミングチャート図であ
る。

【図１９】図１７に示すＳＤＲＡＭのテストモード時に
おけるデータ書込動作を示すタイミングチャート図であ
る。

【図２０】図１７に示すラップアドレス発生回路の構成
の一例を示す図である。

【図２１】図１７に示す書込制御回路の構成の一例を示
す図である。

【図２２】図１７に示す縮退回路の構成を示す図であ
る。

【図２３】図２２に示す縮退回路の動作を示す信号波形
図である。

【図２４】図２３に示す縮退回路の動作時の内部信号の
状態およびそのときの縮退データビットの状態を一覧に
して示す図である。

【図２５】この発明に従うＳＤＲＡＭのテストデータの
出力形態を示す図である。

【図２６】この発明に従うＳＤＲＡＭのデータ縮退形態
の他の構成を示す図である。

【図２７】図２６に示す第２の縮退回路の構成を示す図
である。

【図２８】図２６に示す第２の縮退回路の他の構成を示
す図である。

【図２９】図２６に示す第２の縮退回路のさらに他の構
成を示す図である。

【図３０】第２の縮退回路から出力される縮退データビ
ットの出力形態の一例を示す図である。

【図３１】第２の縮退回路から出力される縮退データビ
ットの出力形態の他の例を示す図である。

【図３２】第２の縮退回路から出力される縮退データビ
ットの出力形態のさらに他の例を示す図である。

【図３３】この発明に従うＳＤＲＡＭの他の構成を示す
図である。

【図３４】この発明に従うＳＤＲＡＭのテストデータの
書込形態を示す図である。

【図３５】この発明に従うＳＤＲＡＭのテストデータの
書込形態の他の例を示す図である。

【図３６】この発明のさらに他の実施例であるＳＤＲＡ
Ｍのテスト回路部の構成を示す図である。

【図３７】テストモード動作時において両方のバンクを
同時に活性状態とするための選択活性回路の構成の一例
を示す図である。

【図３８】図３７に示す選択活性回路のテストモード時
の動作を示す信号波形図である。

【図３９】図３７に示す選択活性回路の通常動作モード
時における動作を示す信号波形図である。

【符号の説明】

ＷＧ０Ａ〜ＷＧ７Ａ ライトレジスタ ＷＲ０〜ＷＲ７ 書込回路 ＲＧ０Ａ〜ＲＧ７Ａ リードレジスタ ＳＷ 切換回路 ＳＷａ 切換回路 １ 縮退回路 １−０〜１−ｎ 縮退回路 ２ バンク選択回路 ３ 三状態インバータバッファ ４ 三状態インバータバッファ １０ ゲート回路 ９９ 第２の縮退回路 １５４ ラッチ回路 １６０ 出力バッファ １６０−０〜１６０−ｎ 出力バッファ ２０２ 書込制御回路 ２０４ ラップアドレス発生回路 ３２０ 第１のワイアードＮＯＲ回路 ３３０ 第２のワイアードＮＯＲ回路 ３４０ 論理回路 ４１２−１〜４１２−ｑ 縮退ゲート ５００ 縮退回路 ５１０ 切換回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−183698（ＪＰ，Ａ) 特開 平４−89687（ＪＰ，Ａ) 特開 平３−52200（ＪＰ，Ａ) 特開 平１−177662（ＪＰ，Ａ) 特開 平４−291100（ＪＰ，Ａ) 特開 平５−298900（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 671 G11C 11/407

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 一連のパルス列からなるクロック信号に
   同期して外部信号を取込む同期型半導体記憶装置であっ
   て、 データ出力端子と、 リードモード指示に応答して、予め定められた複数のメ
   モリセルのデータを並行して読出し、前記クロック信号
   に同期して前記データ出力端子に前記複数のデータを連
   続して出力する読出手段を備え、前記予め定められた複
   数のメモリセルは、メモリセル行を指定する行アドレス
   信号とメモリセル列を指定する列アドレス信号とに従っ
   て指定されて選択され、さらにテストモード指示に応答
   して、前記読出手段が並行して読出したメモリセルのデ
   ータに所定の演算を施して１ビットのデータに縮退する
   縮退手段と、 前記縮退手段の出力を前記データ出力端子に出力する出
   力手段と を備える、同期型半導体記憶装置。
2. 【請求項２】 各々がメモリセルアレイを有しかつ互い
   に独立に対応のメモリセルアレイの活性化およびプリチ
   ャージが可能な複数のバンクをさらに備え、前記読出手段は、 前記複数のバンク各々に対応して設け
   られ、各々が、選択時、前記リードモード指示に応答し
   て、対応のメモリセルアレイから前記予め定められた複
   数のメモリセルのデータを並行して読出し、前記クロッ
   ク信号に同期して前記出力端子へ連続的に転送する内部
   読出回路を備え、前記縮退手段は、 前記複数のバンク各々に対応して設け
   られ、テストモード指示に応答して対応の内部読出回路
   が読出した複数のメモリセルのデータに所定の演算を施
   して１ビットのデータに縮退する複数の第１の縮退回路
   と、前記複数の第１の縮退回路の出力にさらに所定の演
   算を施して１ビットのデータに縮退して前記出力手段へ
   出力する第２の縮退回路とを備える、請求項１記載の同
   期型半導体記憶装置。
3. 【請求項３】 前記データ出力端子は、前記複数のバン
   クに共通に設けられる複数のデータ出力端子を備え、 前記出力手段は、前記複数のデータ出力端子に対応して
   配置される複数のデータ出力回路を備え、 前記内部読出回路は、前 記複数のデータ出力端子各々に
   対応して設けられ、各々が、選択時、前記リードモード
   指示に応答して、対応のメモリセルアレイから並行して
   所定数のメモリセルのデータを読出し、前記クロック信
   号に同期して対応のデータ出力端子に出力する複数の読
   出回路を備え、各前記第１の縮退回路は、各々が、前記テストモード指
   示に応答して対応の内部読出回路の 前記複数の読出回路
   が読出したメモリセルのデータに第１の演算を施して１
   ビットのデータに縮退し、 前記第２の縮退回路は、前記複数のバンクに共通に配置
   され、各前記バンクの 前記複数の第１の縮退回路の出力
   に第２の演算を施して１ビットデータに縮退して前記複
   数のデータ出力端子の所定のデータ出力端子に対応して
   配置される出力回路へ出力する、請求項２記載の同期型
   半導体記憶装置。
4. 【請求項４】 一連のパルス列からなるクロック信号に
   同期して外部信号を取込む同期型半導体記憶装置であっ
   て、 データ入力端子と、ライトモード指示に応答して、前記入力端子に前記クロ
   ック信号に同期して連続的に与えられたデータを、予め
   定められた複数のメモリセルへ所定のシーケンスで書込
   む書込手段 と、 テストモード指示に応答して、前記データ入力端子へ与
   えられたテストデータを、前記書込手段を介して前記予
   め定められた複数のメモリセルに並行して書込むテスト
   書込制御手段とを備える、同期型半導体記憶装置。
5. 【請求項５】 各々がメモリセルのアレイを含みかつ互
   いに独立に対応のメモリセルのアレイの活性化およびプ
   リチャージが可能な複数のバンクと、前記 テストモード指示に応答して前記複数のバンクを並
   行して活性状態とする活性化手段とをさらに備える、請
   求項４記載の同期型半導体記憶装置。