JP2000132997A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2000132997A JP2000132997A JP10304295A JP30429598A JP2000132997A JP 2000132997 A JP2000132997 A JP 2000132997A JP 10304295 A JP10304295 A JP 10304295A JP 30429598 A JP30429598 A JP 30429598A JP 2000132997 A JP2000132997 A JP 2000132997A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 パッケージをより小型化することができ、ま
た、検査パターン数を削減することができる半導体集積
回路を提供することである。 【解決手段】 メモリ２８〜３１に書き込むデータを格
納するレジスタ２３〜２６と、メモリ２８〜３１から読
み出す値を格納するレジスタ３３〜３６と、各レジスタ
の値を比較する比較回路３７〜４０と、メモリのアドレ
ス信号を出力するアドレス生成カウンタ４１およびアド
レス生成デコーダ４２とから構成される。
た、検査パターン数を削減することができる半導体集積
回路を提供することである。 【解決手段】 メモリ２８〜３１に書き込むデータを格
納するレジスタ２３〜２６と、メモリ２８〜３１から読
み出す値を格納するレジスタ３３〜３６と、各レジスタ
の値を比較する比較回路３７〜４０と、メモリのアドレ
ス信号を出力するアドレス生成カウンタ４１およびアド
レス生成デコーダ４２とから構成される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
する。
する。
【０００２】
【従来の技術】従来からメモリを内蔵する半導体集積回
路が提供されている。このような半導体集積回路が内蔵
するメモリのテストを行うとき、メモリ内のアドレスを
示すアドレス信号やそのアドレスに書き込むデータであ
るデータ信号等をメモリに与えるにはＬＳＩテスタ等に
よって外部から供給する必要がある。
路が提供されている。このような半導体集積回路が内蔵
するメモリのテストを行うとき、メモリ内のアドレスを
示すアドレス信号やそのアドレスに書き込むデータであ
るデータ信号等をメモリに与えるにはＬＳＩテスタ等に
よって外部から供給する必要がある。
【０００３】このため、従来の半導体集積回路にはメモ
リ容量に比例した数の外部接続可能なピンが必要であ
り、メモリ容量の増大にともなってピン数が増大してい
た。このようにピン数が増えるとパッケージの小型化が
妨げられる問題が発生する。また、半導体集積回路のピ
ン数が増えるとＬＳＩテスタのプローブの数も増え、テ
スト工程のコストが増大するという問題も発生した。
リ容量に比例した数の外部接続可能なピンが必要であ
り、メモリ容量の増大にともなってピン数が増大してい
た。このようにピン数が増えるとパッケージの小型化が
妨げられる問題が発生する。また、半導体集積回路のピ
ン数が増えるとＬＳＩテスタのプローブの数も増え、テ
スト工程のコストが増大するという問題も発生した。
【０００４】このような問題に対応するため、たとえ
ば、特開平５−２８９９５３号公報に開示された集積回
路では、アドレス信号については、連続的に入力される
クロック信号を計数する計数手段と、この計数手段によ
って出力される値を解読して複数のメモリのうちの１つ
を特定するセレクト信号およびこのメモリのアドレスを
生成する解読手段とを備え、集積回路のパッケージにテ
ストアドレス入力用のピンとメモリをセレクトするピン
とを不要にすることが提案されている。
ば、特開平５−２８９９５３号公報に開示された集積回
路では、アドレス信号については、連続的に入力される
クロック信号を計数する計数手段と、この計数手段によ
って出力される値を解読して複数のメモリのうちの１つ
を特定するセレクト信号およびこのメモリのアドレスを
生成する解読手段とを備え、集積回路のパッケージにテ
ストアドレス入力用のピンとメモリをセレクトするピン
とを不要にすることが提案されている。
【０００５】図３は、この特開平５−２８９９５３号公
報に開示された集積回路のブロック図である。
報に開示された集積回路のブロック図である。
【０００６】この集積回路は、外部と接続されるピンと
して、データ入力ピン１とクロック（ＣＬＫ）ピン２と
テストリセットピン３とテストモードピン４とデータ出
力ピン５とを有する。６、７、８および９はそれぞれＲ
ＡＭまたはＲＯＭといったメモリであり、メモリ６、
７、８または９からのデータが、制御回路１０からの出
力セレクト信号を受けた出力選択回路１３によって選択
され、データ出力ピン５から出力される。
して、データ入力ピン１とクロック（ＣＬＫ）ピン２と
テストリセットピン３とテストモードピン４とデータ出
力ピン５とを有する。６、７、８および９はそれぞれＲ
ＡＭまたはＲＯＭといったメモリであり、メモリ６、
７、８または９からのデータが、制御回路１０からの出
力セレクト信号を受けた出力選択回路１３によって選択
され、データ出力ピン５から出力される。
【０００７】制御回路１０はアドレス生成カウンタ１１
とメモリ選択回路１２とを有する。アドレス生成カウン
タ１１はクロックピン２から入力されるクロックパルス
をカウントし、このカウンタ値がメモリ６、７、８およ
び９のいずれか１つのアドレスを示すアドレス信号とな
る。メモリ選択回路１２はアドレス生成カウンタ１１の
カウンタ値の所定のビットによってメモリ６、７、８お
よび９のうちのいずれか１つを選択する出力セレクト信
号を出力する。
とメモリ選択回路１２とを有する。アドレス生成カウン
タ１１はクロックピン２から入力されるクロックパルス
をカウントし、このカウンタ値がメモリ６、７、８およ
び９のいずれか１つのアドレスを示すアドレス信号とな
る。メモリ選択回路１２はアドレス生成カウンタ１１の
カウンタ値の所定のビットによってメモリ６、７、８お
よび９のうちのいずれか１つを選択する出力セレクト信
号を出力する。
【０００８】
【発明が解決しようとする課題】ところが、図３を参照
すると、この従来の集積回路では、メモリ６、７、８お
よび９に書き込むデータについては、テストデータをデ
ータ入力ピン１から供給するという手法がとられてい
る。また、メモリ６、７、８および９へ書き込んだデー
タが正しいかどうかを検査するため、メモリから読み出
してデータ出力を行い、供給したデータと比較を行う手
段がとられている。
すると、この従来の集積回路では、メモリ６、７、８お
よび９に書き込むデータについては、テストデータをデ
ータ入力ピン１から供給するという手法がとられてい
る。また、メモリ６、７、８および９へ書き込んだデー
タが正しいかどうかを検査するため、メモリから読み出
してデータ出力を行い、供給したデータと比較を行う手
段がとられている。
【０００９】このため、この従来の集積回路では、内蔵
するメモリのビット幅と同等のデータ入力ピンが必要と
なり、メモリのビット幅が増大するにともなってピン数
が増えることになり、その結果、パッケージの小型化を
阻害するという欠点がある。
するメモリのビット幅と同等のデータ入力ピンが必要と
なり、メモリのビット幅が増大するにともなってピン数
が増えることになり、その結果、パッケージの小型化を
阻害するという欠点がある。
【００１０】さらには、テストデータの入出力を行うた
め、メモリの容量に比例して検査パターン数が増大し、
従って、検査に要するテストタイムが長くなり、検査コ
ストも上がるという問題もある。
め、メモリの容量に比例して検査パターン数が増大し、
従って、検査に要するテストタイムが長くなり、検査コ
ストも上がるという問題もある。
【００１１】本発明は上記の点にかんがみてなされたも
ので、パッケージをより小型化することができ、また、
検査パターン数を削減することができる半導体集積回路
を提供することを目的とする。
ので、パッケージをより小型化することができ、また、
検査パターン数を削減することができる半導体集積回路
を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、大容量メモリ
を内蔵する半導体集積回路において、メモリのテスト回
路としてメモリに書き込む値を格納するレジスタと、メ
モリより読み出した値を格納するレジスタと、前記それ
ぞれのレジスタの値を比較する比較回路と、メモリのア
ドレスを生成するアドレス生成回路とを設けたことによ
って、ＬＳＩの端子にメモリのデータ線とアドレス線を
出さないようにし、ピン数の削減を図れ、パッケージの
小型化が行える。また、ＬＳＩテスタによる検査のパタ
ーン数の削減が可能であり、テストタイムを減らせるこ
とにより、コスト削減につながる。
を内蔵する半導体集積回路において、メモリのテスト回
路としてメモリに書き込む値を格納するレジスタと、メ
モリより読み出した値を格納するレジスタと、前記それ
ぞれのレジスタの値を比較する比較回路と、メモリのア
ドレスを生成するアドレス生成回路とを設けたことによ
って、ＬＳＩの端子にメモリのデータ線とアドレス線を
出さないようにし、ピン数の削減を図れ、パッケージの
小型化が行える。また、ＬＳＩテスタによる検査のパタ
ーン数の削減が可能であり、テストタイムを減らせるこ
とにより、コスト削減につながる。
【００１３】すなわち、本発明は、図１に示すように、
メモリ２８〜３１に書き込むデータを格納するレジスタ
２３〜２６と、メモリ２８〜３１から読み出す値を格納
するレジスタ３３〜３６と、各レジスタの値を比較する
比較回路３７〜４０と、メモリのアドレス信号を出力す
るアドレス生成回路（アドレス生成カウンタ４１および
アドレス生成デコーダ４２）とから構成され、メモリの
データおよびアドレスを外部より供給するピンを削減し
た。
メモリ２８〜３１に書き込むデータを格納するレジスタ
２３〜２６と、メモリ２８〜３１から読み出す値を格納
するレジスタ３３〜３６と、各レジスタの値を比較する
比較回路３７〜４０と、メモリのアドレス信号を出力す
るアドレス生成回路（アドレス生成カウンタ４１および
アドレス生成デコーダ４２）とから構成され、メモリの
データおよびアドレスを外部より供給するピンを削減し
た。
【００１４】この構成により、内蔵するメモリの容量が
増大且つメモリ数が複数になった場合でもピン数は増加
しないため、パッケージの小型化に貢献することが可能
であり、また、テスト工程においても、コストを削減す
ることが可能となる。
増大且つメモリ数が複数になった場合でもピン数は増加
しないため、パッケージの小型化に貢献することが可能
であり、また、テスト工程においても、コストを削減す
ることが可能となる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００１６】図１は、本発明による半導体集積回路の一
実施の形態のブロック図である。
実施の形態のブロック図である。
【００１７】本実施の形態は、４つのメモリを有する半
導体集積回路であって、この４つのメモリのテスト機能
を有する半導体集積回路について説明する。
導体集積回路であって、この４つのメモリのテスト機能
を有する半導体集積回路について説明する。
【００１８】この半導体集積回路は、外部と接続される
ピンとして、データ入力ピン１６とテストＷＥ（ライト
イネーブル）ピン１７とクロック（ＣＬＫ）ピン１８と
テストリセットピン１９とテストモードピン２０とテス
ト結果出力ピン２１とテストＯＥ（アウトイネーブル）
ピン２２とを有する。
ピンとして、データ入力ピン１６とテストＷＥ（ライト
イネーブル）ピン１７とクロック（ＣＬＫ）ピン１８と
テストリセットピン１９とテストモードピン２０とテス
ト結果出力ピン２１とテストＯＥ（アウトイネーブル）
ピン２２とを有する。
【００１９】２８、２９、３０および３１はそれぞれＲ
ＡＭまたはＲＯＭといったメモリであり、本実施の形態
はこのメモリ２８、２９、３０および３１のテストを行
うものである。
ＡＭまたはＲＯＭといったメモリであり、本実施の形態
はこのメモリ２８、２９、３０および３１のテストを行
うものである。
【００２０】レジスタ２３、２４、２５および２６のそ
れぞれは、テストの際にメモリ２８、２９、３０および
３１に書き込むデータを記憶しておくレジスタであり、
テストに際して予めデータ入力ピン１６から任意のデー
タが入力されて記憶しておく。
れぞれは、テストの際にメモリ２８、２９、３０および
３１に書き込むデータを記憶しておくレジスタであり、
テストに際して予めデータ入力ピン１６から任意のデー
タが入力されて記憶しておく。
【００２１】アドレス生成カウンタ４１は、ある一定周
期のクロックパルスで、１ずつインクリメントされるカ
ウンタであり、リセット信号によってカウンタ値がゼロ
クリアされる。このときのクロックパルスは、クロック
ピン１８から入力され、リセット信号はテストリセット
ピン１９より入力される。このアドレス生成カウンタ４
１の出力は、そのままメモリ２８〜３１のアドレスとな
る。
期のクロックパルスで、１ずつインクリメントされるカ
ウンタであり、リセット信号によってカウンタ値がゼロ
クリアされる。このときのクロックパルスは、クロック
ピン１８から入力され、リセット信号はテストリセット
ピン１９より入力される。このアドレス生成カウンタ４
１の出力は、そのままメモリ２８〜３１のアドレスとな
る。
【００２２】アドレス生成デコーダ４２は、アドレス生
成カウンタ４１の出力をデコードし、テストしたいメモ
リを選択するメモリ選択回路４４と、レジスタ選択回路
２７によってレジスタ２３〜２６のいずれかを選択し、
レジスタ選択回路３２によってレジスタ３３〜３６のい
ずれかを選択するためのレジスタ選択信号発生回路４３
とから構成される。
成カウンタ４１の出力をデコードし、テストしたいメモ
リを選択するメモリ選択回路４４と、レジスタ選択回路
２７によってレジスタ２３〜２６のいずれかを選択し、
レジスタ選択回路３２によってレジスタ３３〜３６のい
ずれかを選択するためのレジスタ選択信号発生回路４３
とから構成される。
【００２３】レジスタ３３〜３６は、メモリ２８〜３１
からテストしたデータを読み出して格納するレジスタで
あり、アドレス生成デコーダ４２によってレジスタ３３
〜３６のいずれかが選択され、メモリから２８〜３１か
ら読み出したデータが入力される。
からテストしたデータを読み出して格納するレジスタで
あり、アドレス生成デコーダ４２によってレジスタ３３
〜３６のいずれかが選択され、メモリから２８〜３１か
ら読み出したデータが入力される。
【００２４】比較回路３７〜４０は、メモリ２８〜３１
に書き込んだデータとメモリ２８〜３１から読み出した
データとを比較するための回路であり、レジスタ２３の
値とレジスタ３３の値とを、以下レジスタ２４の値とレ
ジスタ３４の値とを、レジスタ２５の値とレジスタ３５
の値とを、レジスタ２６の値とレジスタ３６の値とを比
較する。
に書き込んだデータとメモリ２８〜３１から読み出した
データとを比較するための回路であり、レジスタ２３の
値とレジスタ３３の値とを、以下レジスタ２４の値とレ
ジスタ３４の値とを、レジスタ２５の値とレジスタ３５
の値とを、レジスタ２６の値とレジスタ３６の値とを比
較する。
【００２５】比較回路３７〜４０で比較された結果は、
テスト結果出力ピン２１に出力され、ＬＳＩテスタで
は、このピン２１の結果をもって、メモリ２８〜３１が
正常に動作するかを判断する。
テスト結果出力ピン２１に出力され、ＬＳＩテスタで
は、このピン２１の結果をもって、メモリ２８〜３１が
正常に動作するかを判断する。
【００２６】テストモード信号は、テストモードピン２
０から入力され、たとえば、テストモード信号が１のと
きにこの半導体集積回路がメモリテストのモードにな
る。
０から入力され、たとえば、テストモード信号が１のと
きにこの半導体集積回路がメモリテストのモードにな
る。
【００２７】図２は、図１に示したアドレス生成デコー
ダ４２の構成の一例を示す回路図である。
ダ４２の構成の一例を示す回路図である。
【００２８】本実施の形態において、アドレス生成カウ
ンタ４１は１２ビットのカウンタ値を出力する。図２で
は、このアドレス生成カウンタ値の各ビットをＡ０〜Ａ
１１で表し、最下位ビットがＡ０であり、最上位ビット
がＡ１１である。
ンタ４１は１２ビットのカウンタ値を出力する。図２で
は、このアドレス生成カウンタ値の各ビットをＡ０〜Ａ
１１で表し、最下位ビットがＡ０であり、最上位ビット
がＡ１１である。
【００２９】図２において、レジスタ２３〜２６のいず
れかおよびレジスタ３３〜３６のいずれかを選択する信
号は、アドレス生成カウンタ４１の出力の下位２ビット
のデコードで構成できる。
れかおよびレジスタ３３〜３６のいずれかを選択する信
号は、アドレス生成カウンタ４１の出力の下位２ビット
のデコードで構成できる。
【００３０】また、メモリ２８〜３１のうちテストする
メモリを選択する信号は、テストするメモリの数量とそ
れぞれのメモリのアドレス空間によって異なるが、たと
えば、図１のようにテストするメモリが４個で、メモリ
空間がすべて１０２４ワードで同一の場合、アドレス生
成カウンタ４１の出力の上位２ビットのデコードで構成
できる。
メモリを選択する信号は、テストするメモリの数量とそ
れぞれのメモリのアドレス空間によって異なるが、たと
えば、図１のようにテストするメモリが４個で、メモリ
空間がすべて１０２４ワードで同一の場合、アドレス生
成カウンタ４１の出力の上位２ビットのデコードで構成
できる。
【００３１】次に、図１に示した回路で実際にテストを
行う場合の動作について説明する。
行う場合の動作について説明する。
【００３２】まずテストモードピン２０から内蔵メモリ
のテストを行う旨の信号を入力する。途中でテストを中
止して再度はじめからテストを行いたい場合は、テスト
リセットピン１９からリセット信号を入力することによ
ってアドレス生成カウンタ４１のカウンタ値が０にリセ
ットされる。
のテストを行う旨の信号を入力する。途中でテストを中
止して再度はじめからテストを行いたい場合は、テスト
リセットピン１９からリセット信号を入力することによ
ってアドレス生成カウンタ４１のカウンタ値が０にリセ
ットされる。
【００３３】テストが開始されると、クロックピン１８
からは一定周期のクロック信号が供給され、アドレス生
成カウンタ４１のカウンタ値は、０の初期状態から、こ
のクロック信号のパルスが１つ入力されるたびに１ずつ
インクリメントされる。
からは一定周期のクロック信号が供給され、アドレス生
成カウンタ４１のカウンタ値は、０の初期状態から、こ
のクロック信号のパルスが１つ入力されるたびに１ずつ
インクリメントされる。
【００３４】アドレス生成デコーダ４２のレジスタ選択
信号発生回路４３は、アドレス生成カウンタ４１のカウ
ンタ値の下位２ビットをデコードしてレジスタ２３〜２
６のいずれかを選択し、メモリ選択回路４４は、アドレ
ス生成カウンタ４１のカウンタ値の上位２ビットをデコ
ードし、メモリ２８〜３１の４個あるメモリのうち１つ
を選択する。
信号発生回路４３は、アドレス生成カウンタ４１のカウ
ンタ値の下位２ビットをデコードしてレジスタ２３〜２
６のいずれかを選択し、メモリ選択回路４４は、アドレ
ス生成カウンタ４１のカウンタ値の上位２ビットをデコ
ードし、メモリ２８〜３１の４個あるメモリのうち１つ
を選択する。
【００３５】メモリ２８〜３１に書き込むデータは、テ
ストを開始する前にあらかじめ任意の値を設定する必要
があり、レジスタ２３〜２６に対してデータ入力ピン１
６からデータを書き込んでおく。
ストを開始する前にあらかじめ任意の値を設定する必要
があり、レジスタ２３〜２６に対してデータ入力ピン１
６からデータを書き込んでおく。
【００３６】メモリ２８〜３１への書き込みテストが開
始されると、次々に入力されてくるクロック信号によっ
てアドレス生成カウンタ４１のカウンタ値はインクリメ
ントされ、また、レジスタ２３〜２６のいずれかを選択
する信号もそれぞれを順番に選択するように繰り返され
る。
始されると、次々に入力されてくるクロック信号によっ
てアドレス生成カウンタ４１のカウンタ値はインクリメ
ントされ、また、レジスタ２３〜２６のいずれかを選択
する信号もそれぞれを順番に選択するように繰り返され
る。
【００３７】レジスタ２３〜２６に格納されているデー
タは、レジスタ選択回路２７を介して各メモリへロード
される。このとき、テストＷＥピン１７からの信号を、
図６のタイミングにて入力し、テストＯＥピン２２から
はＨを入力する。
タは、レジスタ選択回路２７を介して各メモリへロード
される。このとき、テストＷＥピン１７からの信号を、
図６のタイミングにて入力し、テストＯＥピン２２から
はＨを入力する。
【００３８】メモリへすべてデータが書き込まれると、
アドレス生成カウンタ４１の値は、０ＦＦＨから１００
Ｈになるため、アドレス生成デコーダ４２のメモリ選択
は、メモリ２８からメモリ２９になり、同じく、アドレ
ス０番地よりデータが書き込まれる。この動作をメモリ
３１まで行うと、各メモリへの書き込み動作は、終了と
なる。
アドレス生成カウンタ４１の値は、０ＦＦＨから１００
Ｈになるため、アドレス生成デコーダ４２のメモリ選択
は、メモリ２８からメモリ２９になり、同じく、アドレ
ス０番地よりデータが書き込まれる。この動作をメモリ
３１まで行うと、各メモリへの書き込み動作は、終了と
なる。
【００３９】各メモリからの読み出し動作を行う場合
は、書き込み動作と同様に、テストモードピン２０から
テストモード信号を入力し、クロックピン１８から一定
周期のクロックパルスを入力し、メモリ２８の０番地よ
り読み出し動作を行う。
は、書き込み動作と同様に、テストモードピン２０から
テストモード信号を入力し、クロックピン１８から一定
周期のクロックパルスを入力し、メモリ２８の０番地よ
り読み出し動作を行う。
【００４０】このとき、テストＯＥピン２２からの信号
は、メモリからの読み出しであるため、図７のタイミン
グでＬＳＩテスタから入力し、テストＷＥピン１７から
はＨを入力する。メモリ２８から読み出されたデータ
は、レジスタ選択回路３２を介してレジスタ３３〜３６
へ順番に格納される。
は、メモリからの読み出しであるため、図７のタイミン
グでＬＳＩテスタから入力し、テストＷＥピン１７から
はＨを入力する。メモリ２８から読み出されたデータ
は、レジスタ選択回路３２を介してレジスタ３３〜３６
へ順番に格納される。
【００４１】比較回路３７は、レジスタ２３とレジスタ
３３の値を比較し、比較した結果、同じ値か違う値かを
テスト結果出力ピン２１に出力する。以下同様に、レジ
スタ２４の値とレジスタ３４の値とを比較回路３８で比
較し、レジスタ２５の値とレジスタ３５の値とを比較回
路３９で比較し、レジスタ２６の値とレジスタ３６の値
とを比較回路４０で比較し、各比較結果をテスト結果出
力ピン２１に出力する。
３３の値を比較し、比較した結果、同じ値か違う値かを
テスト結果出力ピン２１に出力する。以下同様に、レジ
スタ２４の値とレジスタ３４の値とを比較回路３８で比
較し、レジスタ２５の値とレジスタ３５の値とを比較回
路３９で比較し、レジスタ２６の値とレジスタ３６の値
とを比較回路４０で比較し、各比較結果をテスト結果出
力ピン２１に出力する。
【００４２】次に、本発明による半導体集積回路の別の
実施の形態について説明する。
実施の形態について説明する。
【００４３】図４は、本発明による半導体集積回路の図
１とは別の実施の形態のブロック図である。
１とは別の実施の形態のブロック図である。
【００４４】本実施の形態も、４つのメモリを有する半
導体集積回路であって、この４つのメモリのテスト機能
を有する半導体集積回路について説明する。
導体集積回路であって、この４つのメモリのテスト機能
を有する半導体集積回路について説明する。
【００４５】この半導体集積回路は、外部と接続される
ピンとして、データ入力ピン４６とテストＷＥ（ライト
イネーブル）ピン４７とクロック（ＣＬＫ）ピン４８と
テストリセットピン４９とテストモードピン５０とテス
ト結果出力ピン５１とテストＯＥ（アウトイネーブル）
ピン５２とを有する。
ピンとして、データ入力ピン４６とテストＷＥ（ライト
イネーブル）ピン４７とクロック（ＣＬＫ）ピン４８と
テストリセットピン４９とテストモードピン５０とテス
ト結果出力ピン５１とテストＯＥ（アウトイネーブル）
ピン５２とを有する。
【００４６】５８、５９、６０および６１はそれぞれＲ
ＡＭまたはＲＯＭといったメモリであり、本実施の形態
はこのメモリ５８、５９、６０および６１のテストを行
うものである。
ＡＭまたはＲＯＭといったメモリであり、本実施の形態
はこのメモリ５８、５９、６０および６１のテストを行
うものである。
【００４７】レジスタ５３、５４、５５および５６のそ
れぞれは、テストの際にメモリ５８、５９、６０および
６１に書き込むデータを記憶しておくレジスタであり、
テストに際して予めデータ入力ピン４６から任意のデー
タが入力されて記憶しておく。
れぞれは、テストの際にメモリ５８、５９、６０および
６１に書き込むデータを記憶しておくレジスタであり、
テストに際して予めデータ入力ピン４６から任意のデー
タが入力されて記憶しておく。
【００４８】アドレス生成カウンタ７１は、ある一定周
期のクロックパルスで、１ずつインクリメントされるカ
ウンタであり、リセット信号によってカウンタ値がゼロ
クリアされる。このときのクロックパルスは、クロック
ピン４８から入力され、リセット信号はテストリセット
ピン４９より入力される。このアドレス生成カウンタ７
１の出力は、そのままメモリ５８〜６１のアドレスとな
る。
期のクロックパルスで、１ずつインクリメントされるカ
ウンタであり、リセット信号によってカウンタ値がゼロ
クリアされる。このときのクロックパルスは、クロック
ピン４８から入力され、リセット信号はテストリセット
ピン４９より入力される。このアドレス生成カウンタ７
１の出力は、そのままメモリ５８〜６１のアドレスとな
る。
【００４９】アドレス生成デコーダ７２は、アドレス生
成カウンタ７１の出力をデコードし、テストしたいメモ
リを選択するメモリ選択回路７４と、レジスタ選択回路
５７によってレジスタ５３〜５６のいずれかを選択し、
レジスタ選択回路６２によってレジスタ６３〜６６のい
ずれかを選択するためのレジスタ選択信号発生回路７３
とから構成される。
成カウンタ７１の出力をデコードし、テストしたいメモ
リを選択するメモリ選択回路７４と、レジスタ選択回路
５７によってレジスタ５３〜５６のいずれかを選択し、
レジスタ選択回路６２によってレジスタ６３〜６６のい
ずれかを選択するためのレジスタ選択信号発生回路７３
とから構成される。
【００５０】本実施の形態では、その基本的構成は図１
に示した実施の形態と同様であるが、メモリテスト回路
についてさらに工夫している。
に示した実施の形態と同様であるが、メモリテスト回路
についてさらに工夫している。
【００５１】図４を参照すると、アドレス生成デコーダ
７２のメモリ選択回路７４とテストするメモリ５８〜６
１との間に、さらにデコーダ７５を設けている。
７２のメモリ選択回路７４とテストするメモリ５８〜６
１との間に、さらにデコーダ７５を設けている。
【００５２】図５は、図４に示したデコーダ７５の構成
の一例を示す回路図である。
の一例を示す回路図である。
【００５３】デコーダ７５を図５に示すように構成する
ことによって、メモリ５８〜６１へデータをロ−ドする
際には、すべてのメモリを選択し、メモリ５８〜６１か
らデータを読み出すときには、テストするメモリを順番
に選択することができる。
ことによって、メモリ５８〜６１へデータをロ−ドする
際には、すべてのメモリを選択し、メモリ５８〜６１か
らデータを読み出すときには、テストするメモリを順番
に選択することができる。
【００５４】従って、このデコーダ７５を用いた場合、
メモリテストのときにデータを書き込む時間が短縮され
るため、ＬＳＩの検査コストの削減という効果もある。
メモリテストのときにデータを書き込む時間が短縮され
るため、ＬＳＩの検査コストの削減という効果もある。
【００５５】
【発明の効果】第１の効果は、メモリテストのために外
部からメモリアドレス信号とデータ信号とを入力あるい
は、出力する必要がないので、ピン数を削減できること
である。これによって、パッケージをより小型化するこ
とができる。
部からメモリアドレス信号とデータ信号とを入力あるい
は、出力する必要がないので、ピン数を削減できること
である。これによって、パッケージをより小型化するこ
とができる。
【００５６】その理由は、発明の実施の形態で説明した
ように、アドレスバスは、すべて内部で生成、またメモ
リのデータは、内部のレジスタからの書き込みあるい
は、読み出しを行うためである。
ように、アドレスバスは、すべて内部で生成、またメモ
リのデータは、内部のレジスタからの書き込みあるい
は、読み出しを行うためである。
【００５７】第２の効果は、ＬＳＩの検査パターン数が
削減でき、テスト工程のコストを削減することができる
ことである。
削減でき、テスト工程のコストを削減することができる
ことである。
【００５８】その理由は、メモリテストのためのデータ
信号およびメモリアドレス信号を内部で生成するので、
メモリが正しく動作しているかどうかは、比較回路の結
果のみ参照すればよく、外部からはクロックのみの供給
で済むからである。
信号およびメモリアドレス信号を内部で生成するので、
メモリが正しく動作しているかどうかは、比較回路の結
果のみ参照すればよく、外部からはクロックのみの供給
で済むからである。
【図１】本発明による半導体集積回路の一実施の形態の
ブロック図である。
ブロック図である。
【図２】図１に示したアドレス生成デコーダの構成の一
例を示す回路図である。
例を示す回路図である。
【図３】特開平５−２８９９５３号公報に開示された従
来の集積回路のブロック図である。
来の集積回路のブロック図である。
【図４】本発明による半導体集積回路の図１とは別の実
施の形態のブロック図である。
施の形態のブロック図である。
【図５】図４に示したデコーダの構成の一例を示す回路
図である。
図である。
【図６】図１に示した実施の形態におけるメモリへのデ
ータ書き込み時の各信号のタイミングチャートを示す図
である。
ータ書き込み時の各信号のタイミングチャートを示す図
である。
【図７】図１に示した実施の形態におけるメモリからの
データ読み出し時の各信号のタイミングチャートを示す
図である。
データ読み出し時の各信号のタイミングチャートを示す
図である。
１、１６、４６ データ入力ピン ２、１８、４８ クロックピン ３、１９、４９ テストリセットピン ４、２０、５０ テストモードピン ５ データ出力ピン ６〜９、２８〜３１、５８〜６１ メモリ １０ 制御回路 １１ アドレス生成カウンタ １２ メモリ選択回路 １３ 出力選択回路 １７、４７ テストＷＥピン ２１、５１ テスト結果出力ピン ２２、５２ テストＯＥピン ２３〜２６、３３〜３６、５３〜５６、６３〜６６ レ
ジスタ ２７、３２、５７、６２ レジスタ選択回路 ３７〜４０、６７〜７０ 比較回路 ４１、７１ アドレス生成カウンタ ４２、７２ アドレス生成デコーダ ４３、７３ レジスタ選択信号発生回路 ４４、７４ メモリ選択回路 ７５ デコーダ
ジスタ ２７、３２、５７、６２ レジスタ選択回路 ３７〜４０、６７〜７０ 比較回路 ４１、７１ アドレス生成カウンタ ４２、７２ アドレス生成デコーダ ４３、７３ レジスタ選択信号発生回路 ４４、７４ メモリ選択回路 ７５ デコーダ
Claims (10)
- 【請求項１】 外部から入力されたクロックパルスに基
づいて内蔵するメモリのアドレス信号を生成するメモリ
アドレス生成手段と、 前記メモリに書き込むデータを格納する第１のレジスタ
と、 前記メモリのアドレスのうち、前記メモリアドレス生成
手段が生成したアドレス信号によるアドレスに、前記第
１のレジスタに格納されたデータを書き込む書き込み制
御手段とを備えたことを特徴とする半導体集積回路。 - 【請求項２】 前記メモリから読み出すデータを格納す
る第２のレジスタと、 前記メモリのアドレスのうち、前記メモリアドレス生成
手段が生成したアドレス信号によるアドレスから読み出
したデータを、前記第２のレジスタに格納する読み出し
制御手段と、 前記第１のレジスタに格納された値と前記第２のレジス
タに格納された値とを比較する比較手段とをさらに備え
たことを特徴とする請求項１に記載の半導体集積回路。 - 【請求項３】 前記メモリが複数であり、前記メモリア
ドレス生成手段が前記クロックパルスに基づいて前記複
数のメモリのいずれかを選択する選択信号を生成するこ
とを特徴とする請求項１に記載の半導体集積回路。 - 【請求項４】 前記書き込み制御手段が、前記第１のレ
ジスタに格納されたデータを前記複数のメモリのそれぞ
れに同時に書き込むことを特徴とする請求項３に記載の
半導体集積回路。 - 【請求項５】 前記メモリが複数であり、前記メモリア
ドレス生成手段が前記クロックパルスに基づいて前記複
数のメモリのいずれかを選択する選択信号を生成するこ
とを特徴とする請求項２に記載の半導体集積回路。 - 【請求項６】 前記書き込み制御手段が、前記第１のレ
ジスタに格納されたデータを前記複数のメモリのそれぞ
れに同時に書き込むことを特徴とする請求項５に記載の
半導体集積回路。 - 【請求項７】 前記メモリアドレス生成手段が、前記ク
ロックパルスの数をカウントするカウンタを有し、該カ
ウンタのカウンタ値の一部または全部を前記アドレス信
号とすることを特徴とする請求項１ないし６のいずれか
１項に記載の半導体集積回路。 - 【請求項８】 前記メモリアドレス生成手段が、前記ク
ロックパルスの数をカウントするカウンタを有し、該カ
ウンタのカウンタ値の一部または全部を前記選択信号と
することを特徴とする請求項３ないし６のいずれか１項
に記載の半導体集積回路。 - 【請求項９】 前記第１のレジスタが複数であることを
特徴とする請求項１ないし８のいずれか１項に記載の半
導体集積回路。 - 【請求項１０】 前記第２のレジスタが複数であること
を特徴とする請求項２、５または６に記載の半導体集積
回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10304295A JP2000132997A (ja) | 1998-10-26 | 1998-10-26 | 半導体集積回路 |
| US09/418,985 US6198669B1 (en) | 1998-10-26 | 1999-10-14 | Semiconductor integrated circuit |
| DE19951534A DE19951534A1 (de) | 1998-10-26 | 1999-10-26 | Integrierte Halbleiterschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10304295A JP2000132997A (ja) | 1998-10-26 | 1998-10-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000132997A true JP2000132997A (ja) | 2000-05-12 |
Family
ID=17931322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10304295A Pending JP2000132997A (ja) | 1998-10-26 | 1998-10-26 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6198669B1 (ja) |
| JP (1) | JP2000132997A (ja) |
| DE (1) | DE19951534A1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6430096B1 (en) * | 2000-11-01 | 2002-08-06 | International Business Machines Corporation | Method for testing a memory device with redundancy |
| JP2004030765A (ja) * | 2002-06-25 | 2004-01-29 | Fujitsu Ltd | 自己診断機能内蔵の半導体記憶装置 |
| JP2012164414A (ja) * | 2006-12-15 | 2012-08-30 | Qualcomm Inc | メモリを試験する方法及びデバイス |
| JP2015173497A (ja) * | 2015-05-27 | 2015-10-01 | 株式会社東芝 | 電子機器 |
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| DE10135966B4 (de) * | 2001-07-24 | 2015-06-03 | Qimonda Ag | Verfahren und Vorrichtung zum On-Chip-Testen von Speicherzellen einer integrierten Speicherschaltung |
| DE10262424B3 (de) * | 2002-05-24 | 2021-06-10 | Polaris Innovations Ltd. | Verfahren zum Testen einer digitalen Schaltung |
| DE10223167B4 (de) * | 2002-05-24 | 2015-11-05 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Testen von Speichereinheiten in einer digitalen Schaltung |
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| JP2004185060A (ja) * | 2002-11-29 | 2004-07-02 | Renesas Technology Corp | マイクロコンピュータ |
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| DE102004036702A1 (de) * | 2004-07-29 | 2006-03-23 | Infineon Technologies Ag | Integrierter Halbleiterspeicher mit Testschaltung |
| DE102004050104B4 (de) * | 2004-10-14 | 2013-10-24 | Qimonda Ag | Halbleiter-Bauelement, sowie Verfahren zum Auslesen von Testdaten |
| US8099638B2 (en) * | 2004-11-12 | 2012-01-17 | Ati Technologies Ulc | Apparatus and methods for tuning a memory interface |
| DE102005011893B3 (de) | 2005-03-15 | 2006-09-21 | Infineon Technologies Ag | Halbleiterspeicherbauelement und Verfahren zum Prüfen von Halbleiterspeicherbauelementen mit eingeschränktem Speicherbereich (Partial-Good-Memorys) |
| DE102005011891B3 (de) | 2005-03-15 | 2006-09-21 | Infineon Technologies Ag | Halbleiterspeicherbauelement und Verfahren zum Prüfen von Halbleiterspeicherbauelementen mit eingeschränktem Speicherbereich (Partial-Good-Memories) |
| DE102006007993B4 (de) * | 2006-02-21 | 2007-11-08 | Infineon Technologies Ag | Testhilfseinrichtung in einem Speicherbaustein |
| DE102006024016B4 (de) * | 2006-05-23 | 2008-04-03 | Infineon Technologies Ag | Speicher mit einem Ausgangsregister für Testdaten und Verfahren zum Testen eines Speichers |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05289953A (ja) | 1992-04-03 | 1993-11-05 | Nippon Steel Corp | 集積回路 |
| JPH05324452A (ja) * | 1992-05-27 | 1993-12-07 | Nec Ic Microcomput Syst Ltd | 外部メモリインタフェース回路 |
| JP3346827B2 (ja) * | 1993-05-25 | 2002-11-18 | 三菱電機株式会社 | 同期型半導体記憶装置 |
-
1998
- 1998-10-26 JP JP10304295A patent/JP2000132997A/ja active Pending
-
1999
- 1999-10-14 US US09/418,985 patent/US6198669B1/en not_active Expired - Lifetime
- 1999-10-26 DE DE19951534A patent/DE19951534A1/de not_active Ceased
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| JP2012164414A (ja) * | 2006-12-15 | 2012-08-30 | Qualcomm Inc | メモリを試験する方法及びデバイス |
| JP2015173497A (ja) * | 2015-05-27 | 2015-10-01 | 株式会社東芝 | 電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19951534A1 (de) | 2000-05-04 |
| US6198669B1 (en) | 2001-03-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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