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Die
Erfindung betrifft eine Testhilfseinrichtung in einem Speicherbaustein
gemäß dem Oberbegriff
des Patentanspruchs 1.
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Der
maximal mögliche
Datendurchsatz von Speicherbausteinen, d.h. die maximale Anzahl
der pro Zeiteinheit geschriebenen oder gelesenen Datenbits, wird
hauptsächlich
durch vier Faktoren bestimmt. Der erste Faktor ist die "Latenzzeit" τ, die ab Beginn der Adressierung
einer Speicherzelle verstreicht, bis ein zugeführtes Datenbit wirksam in die Zelle
geschrieben ist oder bis das in der Zelle gespeicherte Datenbit
wirksam gelesen ist. Der zweite Faktor ist die "interne Parallelität", d.h. die Anzahl N von Speicherzellen,
die gleichzeitig adressiert und angesprochen werden können, um
an allen diesen Zellen gleichzeitig ein Schreiben oder Lesen entsprechend vieler
Datenbits zu bewirken. Der dritte Faktor ist die "externe Parallelität", d.h. die Anzahl
Q externer paralleler Datenanschlüsse, an denen eine entsprechende
Anzahl von Datenbits jeweils als paralleles Datenwort eingegeben
und ausgegeben werden kann. Der vierte Faktor ist die "externe Datenrate" fQ, d.h.
die Folgefrequenz der über
die externen Datenanschlüsse
ein- und ausgegebenen Parallelwörter.
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Die
Latenzzeit τ ist
unter Anderem bestimmt durch die Lade- und Entlade-Zeitkonstanten der Speicherzellen
und durch die Ansprechzeiten der Schreib-Lese-Verstärker an
den Speicherzellen. Der Kehrwert 1/τ bestimmt die maximal mögliche Zugriffsfrequenz,
also die maximale Höhe
der Folgefrequenz fN aufeinander folgender
Schreib- oder Lesezugriffe am Zellenfeld des Speicherbausteins.
Auch mit fortgeschrittener Speichertechnologie kann die Latenzzeit
nur unwesentlich verkürzt
werden. Zur Ermöglichung
eines hohen Datendurchsatzes richten sich deswegen alle Anstrengungen
darauf, die interne Parallelität
N möglichst
hoch zu machen. Andererseits ist man be strebt, die Anzahl externer
Anschlüsse
an einem Speicherbaustein gering zu halten, was aber eine Beschränkung der
externen Parallelität
Q bedeutet.
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Dementsprechend
wählt man
für moderne Speicherbausteine
einen Betrieb, bei welchem die interne Parallelität N ein
ganzzahliges Vielfaches P der externen Parallelität Q ist
und bei welchem die externe Datenrate fQ ein
entsprechendes Vielfaches P der Zugriffsfrequenz fN ist.
Das heißt,
die N Datenbits für jeweils
einen Speicherzugriff (also für
ein paralleles Schreiben oder Lesen von N Datenbits an N adressierten
Speicherzellen) werden als Burst von P aufeinander folgenden Q-Bit-Datenwörtern über die
Q Datenanschlüsse
des Speicherbausteins geleitet, und zwar mit einer Folgefrequenz
(externe Datenrate) fQ = P*fN (das
Symbol * steht hier und im Folgenden als Operator für Multiplikation).
Derzeit üblich sind
Betriebsarten mit P = 2 (doppelte Datenrate, abgekürzt "DDR") oder P = 4 ("DDR2-Betrieb") oder P = 8 ("DDR3-Betrieb). Als
externe Parallelität
sind üblich Q
= 4 ("x4-Konfiguration),
Q = 8 ("x8-Konfiguration") und Q = 16 ("x16-Konfiguration"). Als interne Parallelität sind üblich N
= 16, N = 32, N = 64 und N = 128. Die Entwicklung geht in Richtung
weiterer Erhöhungen
der internen Parallelität
N insbesondere unter Erhöhung
der Zahl P.
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Ist
N ein Vielfaches P von Q, dann müssen pro
Schreibzugriff jeweils alle P*Q Datenbits eines angelegten Datenburst
in einer Schnittstelle innerhalb des Speicherbausteins gesammelt
und als N parallele Datenbits bereitgestellt werden. Dieser Vorgang
wird auch als "Prefetch" bezeichnet. Die
N parallelen Bits werden dann über
einen internen Bus aus N parallelen Datenleitungen an eine adressengesteuerte
Vermittlungseinrichtung gegeben, welche die Verbindung zu N adressierten
Speicherzellen herstellt. Im Lesebetrieb leitet die Vermittlungseinrichtung
die N Datenbits, die pro Lesezugriff gleichzeitig an N adressierten
Speicherzellen ausgelesen wurden, auf den internen N-Bit-Parallelbus.
In der Schnittstelle werden die gelesenen N Parallelbits in einen
Burst aus P aufeinander folgenden Q-Bit-Datenwörtern umgesetzt, die mit der
Datenrate fQ = P*fN über die
Q Datenanschlüsse
ausgegeben werden.
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Zur Überprüfung der
Funktionsfähigkeit
eines Speicherbausteins sind verschiedene Tests in verschiedenen
Stadien der Herstellung und auch nach der Fertigstellung notwendig.
Solche Tests bestehen im Prinzip darin, in jede Speicherzelle ein
jeweils bestimmtes Datum einzuschreiben und bei anschließenden Lesezugriffen
zu prüfen,
ob die ausgelesenen Daten mit den zuvor eingeschriebenen Daten übereinstimmen.
Speichertests werden meist mit Hilfe externer Testgeräte durchgeführt, welche
nach einem wählbaren
Testprogramm arbeiten, um die jeweiligen Adressen- und Dateninformationen
für die Selektion
der Speicherzellen und für
die einzuschreibenden Daten bereitzustellen, außerdem Kommandobits zur Vorgabe
der jeweiligen Betriebsart des Speicherbausteins zu liefern und
Strobesignale für die
Abfrage der Testresultate zu erzeugen.
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Durch
immer größere Speicherdichten
ergeben sich immer längere
Testzeiten pro Speicherbaustein. Da die Testzeit ein wesentlicher
Kostenfaktor ist, bemüht
man sich um deren Verkürzung.
Ein mittlerweile üblich
gewordener Beitrag zur Testzeitverkürzung ist ein "komprimierter Testmodus", auch bekannt unter
der Abkürzung
ACTM (Advanced Compression Test Mode). Bei diesem Testmodus wird
für jeden
Schreibzugriff auf N Speicherzellen ein elementares Testdatenmuster
verwendet, das aus nur 4 Bits besteht, auch wenn N ein Vielfaches
von 4 ist. Die Zahl 4 wird aus Gründen der speziellen Zellen-Topologie üblicher
Speicherbausteine verwendet. Bei dieser Topologie sind die Speicherzellen
matrixförmig
in Zeilen (rows) und Spalten (columns) angeordnet, und jeweils 4
Speicherzellen, die nebeneinander in einer Matrixzeile liegen und
ein sogenanntes "Quadrupel" bilden, werden durch
eine gemeinsame Spaltenadresse selektiert. Ein Quadrupel ist somit
die kleinste selektierbare Teilmenge der Speicherzellen. Die Zahl
N muss hierbei natürlich
ein ganzzahliges Vielfaches von 4 sein. Somit wird beim Schreibzugriff
im ACTM das elementare 4-Bit-Testdatenmuster an jedes Bündel von
jeweils 4 Datenleitungen (Leitungs-Quadrupel) des internen N-Bit-Datenbus
gelegt, so dass an allen adressierten Zellen-Quadrupeln dasselbe
4-Bit-Muster eingeschrieben wird.
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Es
wurde gefunden, dass diese bekannte ACTM-Testmethode einen gewissen
Mangel hat hinsichtlich der Aussagekraft über die Funktionsfähigkeit
des Speicherbausteins im tatsächlichen
Nutzbetrieb. Mit der vorliegenden Erfindung soll dieser Mangel behoben
werden.
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Aus
der
DE 199 51 534
A1 und der
DE
101 35 966 A1 ist bekannt, Testmuster mittels einer Selektionseinrichtung
aus mehreren bereitgestellten Testmustern auszuwählen. In der
DE 199 51 534 A1 ist weiter
auch eine Einteilung des Speichers in mehrere Gruppen entnehmbar.
Aus der
DE 101 39
724 B4 ist weiter bekannt, die Gruppen eines Speichers zu
Testzwecken parallel zu beschreiben, wobei für jede Gruppe ein eigenes Testmusterregister
vorgesehen ist.
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Das
der Erfindung zugrunde liegende Problem, die Aufgabe der Erfindung
und deren erfindungsgemäße Lösung werden
nachstehend anhand von Zeichnungen näher erläutert.
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1 zeigt
in schematischer fragmentarischer Darstellung einen Speicherbaustein
mit einer Testhilfseinrichtung, die gemäß dem bekannten komprimierten
Testmodus (ACTM) arbeitet,
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2 zeigt
die mit der bekannten Testhilfseinrichtung mögliche Aufteilung von 4-Bit-Testdatenmustern
auf die N = 64 Leitungen des internen Datenleitungsbus des Speicherbausteins;
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3 zeigt
in ähnlicher
Darstellungsform wie 1 den Speicherbaustein mit einer
Testhilfseinrichtung gemäß einer
ersten Ausführungsform
der Erfindung,
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4 zeigt
zwei Bespiele für
die mit der Testhilfseinrichtung nach 3 mögliche Aufteilung von
4-Bit-Testdatenmustern
auf die N = 64 Leitungen des internen Datenleitungsbus;
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5 zeigt
in ähnlicher
Darstellungsform wie 1 den Speicherbaustein mit einer
Testhilfseinrichtung gemäß einer
zweiten Ausführungsform der
Erfindung;
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6 zeigt
zwei Bespiele für
die mit der Testhilfseinrichtung nach 5 mögliche Aufteilung von
4- Bit-Testdatenmustern
auf die N = 64 Leitungen des internen Datenleitungsbus.
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In
den Figuren sind gleiche oder ähnliche Elemente
(Schaltungsteile und Signale) mit den selben Buchstabenkombinationen
bezeichnet, denen jeweils eine Zahl zur Identifizierung des betreffenden Elementes
nachgestellt ist, wobei die Zahl "i" als Stellvertreter
für eine
beliebige Zahl gilt. Ein Doppelpunkt zwischen zwei Zahlen bedeutet
das Wort "bis"; so ist z.B. "Bits A0:3" zu lesen als "Bits A0 bis A3". In der nachstehenden
Beschreibung werden zur Bezeichnung von Binärzuständen (Logikwerte) die Ziffern "0" und "1" in
Anführungszeichen
benutzt. In den Zeichnungsfiguren sind diese Binärziffern jeweils fett geschrieben.
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Der
in 1 gezeigte Speicherbaustein ist ein Beispiel eines üblichen
DRAM-Bausteins, dessen sämtliche
Schaltungsteile auf einem Halbleiterchip integriert sind. Der Baustein
hat eine Vielzahl externer Anschlüsse, von denen nur die Reihe
der Q Datenanschlüsse
(Datenpins) DA dargestellt ist, an denen die Speicherdaten jeweils
als Q-Bit-Wörter
in Parallelform ein- und ausgegeben werden. Beim gezeigten Beispiel
ist die Anzahl Q der Datenanschlüsse
(also die "externe
Parallelität" des Bausteins) gleich
16.
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Die
matrixförmig
in Zeilen und Spalten angeordneten Speicherzellen sind in vier Quadranten
untergebracht, welche die sogenannten "Bänke" bilden, die hier
mit BK bezeichnet und durch eine zweistelligen Dualzahl 00, 01,
10, 11 nummeriert sind. Jede Bank ist ihrerseits in zwei Bankhälften aufgeteilt,
die hier mit BKH bezeichnet und durch eine dreistelligen Dualzahl
nummeriert sind, deren erste beiden Ziffern die Nummer der betreffenden
Bank ist und deren dritte Ziffer 0 oder 1 die "erste" bzw. "zweite" Bankhälfte identifiziert. Jede Bank
BKi hat eine Vielzahl N lokaler Datenanschlüsse, jeweils N/2 an jeder Bankhälfte, um
gleichzeitig N Datenbits an N adressierten Speicherzellen der Bank
schreiben oder le sen zu können. Im
gezeigten Fall ist die Anzahl N (also die "interne Parallelität" des Bausteins) gleich 64.
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Zum
Schreiben oder Lesen eines Paketes von N = 64 Datenbits in Parallelform
an einer Bank werden die betreffende Bank und jeweils 16 Speicherzellen-Quadrupel
adressiert, wobei diese Adressierung 8 Quadrupel (also jeweils 32
Zellen) in jeder der beiden Bankhälften selektiert. Durch die
Adressinformation, die an externen Adressanschlüssen (nicht gezeigt) des Speicherbausteins
angelegt und innerhalb des Speicherbausteins decodiert wird, werden über ein
schaltbares Netz von Zeilen- und Spalten-Selektionsleitungen innerhalb
der Bank Datenübertragungspfade
zwischen 32 ausgewählten
Zellen und 32 Datenanschlüssen
jeder der beiden Bankhälften
hergestellt.
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Im
Schreibbetrieb werden die N zu schreibenden Datenbits in aufeinander
folgenden Teilpaketen oder "Wörtern" von jeweils Q parallelen
Bits an die Q externen Datenanschlüsse DA gelegt. Mit N = 64 und
Q = 16 bedarf es hierzu P = N/Q = 4 aufeinander folgender 16-Bit-Wörter. Dieser "Datenburst" aus 4 aufeinander
folgenden 16-Bit-Wörtern
ist in 1 links neben den Datenanschlüssen DA als eine 4×16-Matrix
dargestellt, worin die insgesamt 64 Bits mit Zahlen 0:63 nummeriert
sind. In jeder Spalte dieser Matrix stehen die Nummern von jeweils
16 Bits, die eines der vier 16-Bit-Parallelwörter bilden. Demnach umfasst
das erste Wort des Burst die Bits #0:15, das zweite Wort umfasst
die Bits #16:31; das dritte die Bits #32:47, und das vierte die
Bits #48:63.
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In
einer Datenschnittstelle (Interface) INT des Speicherbausteins wird
der empfangene 4 × 16-Datenburst
in das 64-Bit-Parallelwort
zur Weiterleitung an die 64 Datenanschlüsse der adressierten Bank umgesetzt.
Dies kann gemäß der Darstellung
in 1 mittels eines Vier-Wege-Umschalters MX1 und eines
64-Bit-Prefetchregisters PR erfolgen. Der Umschalter MX1 hat einen
16-Bit-Hauptanschluss, der mit den 16 externen Datenanschlüssen DA
verbunden ist, und ist durch ein 2-Bit-Steuer signal MS1 zwischen
vier Schaltzuständen "00", "01", "10", "11" umschaltbar, um
den Hauptanschluss wahlweise mit einem von vier 16-Bit-Zweiganschlüssen zu
verbinden. Jeder dieser Zweiganschlüsse führt einer zugeordneten Gruppe
von jeweils 16 Registerzellen des 64-Bit-Prefetchregisters PR.
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Die
vier 16-Bit-Wörter
des empfangenen Datenburst, die mit einer Folgefrequenz fQ am Hauptanschluss des Umschalters MS1 ankommen,
werden durch schrittweises und mit der Frequenz fQ synchronisiertes
Umschalten dieses Umschalters nacheinander auf die vier 16-Bit-Zellengruppen
des Prefetchregisters PR verteilt und dort als ein 64-Bit-Datenwort zwischengespeichert.
Sobald dieses Datenwort im Register PR komplett ist, also nach vier
Perioden der Frequenz fQ, werden alle 64
Bits parallel aus dem Register PR ausgelesen auf die 64 Leitungen
eines internen 64-Bit-Datenbus DB übertragen.
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Im
gezeigten Fall ist der Datenbus DB in zwei Hälften DB0 und DB1 zu jeweils
32 Leitungen gegliedert, wobei die erste Bushälfte DB0 über einen Zwei-Wege-Umschalter
MX20 wahlweise mit den Prefetch-Registerzellen für die Datenbits #0:31 oder mit
einer Testhilfseinrichtung TH1 verbindbar ist, die weiter unten
beschrieben wird. Die zweite Hälfte
DB1 des Bus DB ist über
einen Zwei-Wege-Umschalter MX21 wahlweise mit den Prefetch-Registerzellen
für die
Datenbits #32:63 oder mit der Testhilfseinrichtung TH1 verbindbar.
Im normalen Nutzbetrieb des Speicherbausteins sind die Umschalter
MX20 und MX21 durch den Binärwert "0" eines Steuersignals MS2 so eingestellt,
dass die Bushälften
DB0 und DB1 mit den zugeordneten Zellen des Prefetchregisters PR
verbunden sind.
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Zur Übertragung
der 64 Datenbits vom Datenbus DB an die 64 Datenanschlüsse der
jeweils adressierten Bank ist eine Datenweg-Schalteinrichtung DS
vorgesehen, die im gezeigten Fall durch zwei Zwei-Wege-Umschalter
MX30 und MX31 realisiert ist, die durch ein Bankpaar-Selektionsbit
MS3 steuerbar sind. Dieses Selektionsbit MS3 ist Bestandteil der
Adressinformation. Ist MS3 = "0", dann verbinden
die Umschalter MX0, MX1 die Hälften
DB0 und DB1 des Datenbus DB mit entsprechend breiten Hälften BB00,
BB01 eines Bankbus BB0, der zum Bankpaar BK00, BK01 führt. Ist
MS3 = "1", dann verbinden
die Umschalter MX30, MX31 die Bushälften DB0 und DB1 mit entsprechend
breiten Hälften BB10,
BB11 eines Bankbus BB1, der zum Bankpaar BK10, BK11 führt.
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Im
gezeigten Fall ist BB00 sowohl mit den 32 Datenanschlüssen der
zweiten Hälfte
BKH001 der ersten Bank BK00 als auch mit den 32 Datenanschlüssen der
ersten Hälfte
BKH010 der zweiten Bank BK01 verbunden und BB01 ist sowohl mit den 32
Datenanschlüssen
der ersten Hälfte
BKH000 der ersten Bank BK00 als auch mit den 32 Datenanschlüssen der
zweiten Hälfte
BKH011 der zweiten Bank BK01 verbunden.. Hierzu müssen sich
die Leitungen der beiden Bankbus-Hälften BB00 und BB01 überkreuzen
(vorzugsweise in der Mitte und auf mittlerer Höhe zwischen den Bänken BK00
und BK01). In ähnlicher
Weise ist BB10 sowohl mit den 32 Datenanschlüssen der zweiten Hälfte BKH101
der dritten Bank BK10 als auch mit den 32 Datenanschlüssen der
ersten Hälfte
BKH110 der vierten Bank BK11 verbunden, und BB1 ist sowohl mit den
32 Datenanschlüssen
der ersten Hälfte
BKH100 der dritten Bank BK10 als auch mit den 32 Datenanschlüssen der zweiten
Hälfte
BKH111 der vierten Bank BK11 verbunden, wobei auch hier eine Überkreuzung
der Bankbus-Hälften BB10
und BB11 notwendig ist.
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Auf
diese Weise teilen sich jeweils zwei Bänke eines Bankpaares BK00,
BK01 bzw. BK10, BK11 einen gemeinsamen Bankbus BB0 bzw. BB1 für N parallele
Bits, so dass der Raum zwischen den beiden Bänken eines Paares nicht größer zu sein braucht
als der Platzbedarf für
N parallele Busleitungen. Durch die extern angelegte Bankadresse
wird bestimmt, an welcher Bank eines Bankpaares der Schreibzugriff
(oder Lesezugriff) mit den über
den gemeinsamen Bankbus laufenden Datenbits erfolgen soll.
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Im
normalen Lesebetrieb des Speicherbausteins erfolgt die Datenübertragung
in umgekehrter Richtung. Die aus den N = 64 adressierten Speicherzellen
der jeweils adressierten Bank parallel gelesenen Datenbits gelangen über die
Datenanschlüsse der
betreffenden Bank, den zugeordneten Bankbus und den Datenbus DB
zum Prefetchregister PR. Die 64 Zellen des Prefetchregisters PR
werden dann mittels des Umschalters MX1 nacheinander in vier aufeinander
folgenden Gruppen von jeweils 16 Parallelbits ausgelesen, so dass
an den 16 Datenanschlüssen
ein Burst von 4 aufeinander folgenden 16-Bit-Datenwörtern erscheint.
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Zum
Testen des Speicherbausteins nach 1 wird das
Steuersignal MS2 auf "1" gesetzt, so dass
der interne Datenbus DB mit der Testhilfseinrichtung TH1 verbunden
wird. Diese Einrichtung TH1 enthält
zwei Bitmusterquellen AR und BR, deren jedes ein Muster von 4 parallelen
Testdatenbits A0:3 bzw. B0:3 bereitstellt, die in jeweils ein Speicherzellen-Quadrupel
des Speicherbausteins geschrieben werden sollen. Ein Zwei-Wege-Umschalter
MX4 ist durch ein binäres
Steuersignal MS4 umschaltbar, um entweder die Testdatenbits A0:3
oder die Testdatenbits B0:3 selektiert auf ein vieradriges Leitungsbündel TL
zu geben. In einer Verzweigungseinrichtung ML1 wird dieses Bündel TL
in 16 vieradrige Bündel verzweigt
oder aufgefächert,
derart dass jedes dieser 16 Zweigbündel die 4 selektierten Testdatenbits
A0:3 oder B0:3 liefert. Somit ergibt sich auf 64 parallelen Leitungen
ein Testdatenwort aus 64 Parallelbits.
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Im
Test-Schreibbetrieb werden die 64 Testdatenbits aus der Verzweigungseinrichtung
ML1 in einem 64-Bit-Testwortregister TR festgehalten ("gelatcht"), als Antwort auf
einen Latchbefehl LS. Gleichzeitig wird ein 64-poliger Leitungsschalter
SW durch Aktivierung eines Schaltsignals SS geschlossen, so dass
das 64-Bit-Testdatenwort über
die Multiplexer MX20, MX21 zum 64-Bit-Datenbus DB gelangt. Dieses
Testdatenwort wird an 64 adressierten Speicherzellen einer adressierten
Bank einge schrieben, genauer gesagt an 16 adressierten Zellen-Quadrupeln der
Bank, in gleicher Weise wie im normalen Schreibbetrieb das im Prefetchregister
PR zwischengespeicherte 64-Bit-Wort
eingeschrieben wird. Das Testdatenwort aus der Testhilfseinrichtung
simuliert also einen Eingangs-Datenburst aus P = 4 aufeinander folgenden
identischen 16-Bit-Datenwörtern,
deren jedes aus vier identischen 4-Bit-Mustern besteht. Das Bitmuster
dieses "simulierten" Datenburst ist in
der 1 links dargestellt für den Fall, dass der Umschalter
MX4 die Testdatenbits A0:3 selektiert.
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Im
Test-Lesebetrieb wird der Leitungsschalter SW geöffnet, so dass die aus den
64 adressierten Speicherzellen gelesenen Datenbits nun auf dem Datenbus
DB erscheinen können,
um über
die Umschalter MX20, MX21 zu einem ersten 64-Bit-Eingang einer Vergleichseinrichtung
CP innerhalb der Testhilfseinrichtung TH1 zu gelangen. Ein zweiter 64-Bit-Eingang
der Vergleichseinrichtung CP empfängt die im Register TR gelatchten
Bits des zuvor eingeschriebenen Testdatenwortes. Als Antwort auf einen
Vergleichsbefehl CS liefert die Vergleichseinrichtung ein Testresultat-Signal,
welches repräsentativ
ist für
das Ergebnis des Vergleichs zwischen dem geschriebenen 64-Bit-Testdatenwort
und dem aus der adressierten Speicherbank ausgelesenen 64-Bit-Testdatenwort.
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Im
einfachsten Fall kann das Testresultat-Signal RE ein Binärsignal
sein, welches einen ersten Logikwert (z.B. "1")
mit der Bedeutung "fehlerfrei" nur dann hat, wenn
alle Bits der beiden verglichenen Wörter übereinstimmen. Der andere Logikwert
(z.B. "0") signalisiert dann
eine Fehlerhaftigkeit. Das Signal RE kann über einen hierzu genutzten
externen Anschluss des Speicherbausteins, z.B. über einen der Datenanschlüsse DA (wie
in 1 gezeigt), einem Tester (nicht gezeigt) zugeführt werden,
der auch die Adressinformation für
die aufeinander folgenden Testschreib- und Testlesevorgänge liefert. Das
Testergebnis für
64 Speicherzellen ist somit auf 1 Bit "komprimiert".
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Beim
vorstehend beschriebenen bekannten ACTM-Prinzip wird bei einem Testschreibvorgang
jeweils das selbe 4-Bit-Muster an allen N/4 = 16 adressierten Zellen-Quadrupeln
geschrieben. Diese Regelmäßigkeit
im geschriebenen 64-Bit-Testdatenwort unterscheidet sich sehr von
der Praxis im Nutzbetrieb, was nachteilig ist, weil der Test wenig "wirklichkeitsnah" ist. Ein weiterer
Nachteil ist, dass mit diesem Testschema der Einfluss von Kopplungseffekten (Übersprechen)
innerhalb der Busse nicht erkannt werden kann. Die Leitungen des
Datenbus DB und auch die Leitungen der Bankbusse BB0 und BB1 verlaufen
sehr dicht nebeneinander in den Räumen zwischen den Speicherbänken, um
diese Räume
möglichst
schmal bemessen zu können
und somit die Chipfläche
optimal zu nutzen. Auch bei sorgfältigster Integrationstechnik
können
Herstellungsfehler oder besondere Umstände dazu führen, dass der Grad der (kapazitiven
oder induktiven) Kopplung zwischen manchen Leitungen das erlaubte
Maß überschreitet und
somit die Datenbits auf diesen Leitungen verfälscht.
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So
kann z.B. das "niedrige" Potential einer Leitung,
das ein Datenbit mit dem Binärwert "0" repräsentiert, durch das "hohe" Potential benachbarter Leitungen,
die "1"-Bits repräsentieren,
durch kapazitive Kopplung so weit hochgetrieben werden, dass das "0"-Bit fälschlich als "1"-Bit bewertet wird. Besteht eine unerwünscht starke
Kopplung zwischen einzelnen Leitungen, so äußert sich dies meist durch charakteristische
Muster, d.h. Bits, die bestimmten Leitungen zugeordnet sind, werden
verfälscht.
Mit dem bekannten Schema können
z.B. Wechselwirkungen zwischen übernächsten Leitungen
nicht getestet werden. Ein anderer Problemfall sind unerwünschte Leckpfade
zwischen Leitungen an den Kreuzungen der Bankbushälften.
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Kopplungseffekte
der vorstehend beschriebenen Art würden sich am zuverlässigsten
prüfen lassen,
wenn man jeweils nur eine einzige der N Busleitungen mit einem Bit
eines ersten Binär wertes
(z.B. "0") belegt und alle übrigen N – 1 Leitungen
mit Bits des anderen Binärwertes
(also "1") belegt. Durch N aufeinander
folgende Testzyklen mit den N möglichen
Permutationen dieses Schemas hätte
man die optimale Zuverlässigkeit
des Tests. Dieser ideale Test ist jedoch mit dem bekannten ACTM-Schema nicht zu erreichen,
nicht einmal annähernd,
wie nachstehend anhand der 2 erläutert wird.
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Die 2 zeigt
die Möglichkeiten,
die beim bekannten ACTM-Schema
bestehen, um die N = 64 Leitungen des internen Datenbus DB und somit
auf die N = 64 Leitungen des Bankbus BB0 oder BB1 mit Testdaten
zu belegen. Wenn der Umschalter MX4 in der Testhilfseinrichtung
TH1 im Schaltzustand "0" ist, dann ergibt
sich die im linken Teil der 2 gezeigte Belegung
mit den Testdaten A0:3. Ist der Umschalter MX4 im "1"-Zustand, dann ergibt sich die rechten
Teil gezeigte Belegung mit den Testdaten B0:3. In beiden Fällen wiederholt
sich jeweils ein und dasselbe 4-Bit-Testdatenmuster zyklisch über die
gesamte Busbreite. Dieses Schema erlaubt es z.B. nicht, in direkter
Nachbarschaft einer Leitung, die ein Bit eines ersten Binärwertes
führt,
mehr als drei nebeneinander liegende Leitungen mit Bits des zweiten
Binärwertes
zu belegen.
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Zur
Lösung
der vorstehend beschriebenen Probleme könnte man die Bitmusterquelle
von 4 auf N Bits verbreitern, um dem N-Bit-Testdatenwort ein Muster zu geben,
welches nicht die im bekannten Fall vorhandene Regelmäßigkeit
hat, so dass der Test einen Nutzbetrieb besser simuliert. Dies würde aber sehr
viel Platz auf der Chipfläche
des Speicherbausteins beanspruchen.
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Die
Aufgabe der Erfindung besteht darin, eine Testhilfseinrichtung für ein komprimiertes
Testen eines Speicherbausteins in einer platzsparenden Weise so
auszubilden, dass aussagekräftigere
Testergebnisse als bisher erhalten werden können. Diese Aufgabe wird erfindungsgemäß durch
die im Patentanspruch 1 gekennzeichnete Testhilfseinrichtung gelöst.
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Demnach
wird die Erfindung realisiert an einer Testhilfseinrichtung in einem
Speicherbaustein, der folgendes aufweist: eine Vielzahl von Speicherzellen,
die durch eine Adressinformation in Gruppen von jeweils N Zellen
adressierbar sind, um über
N interne Datenleitungen gleichzeitig N Datenbits an der adressierten
Zellengruppe wahlweise zu schreiben oder zu lesen, und eine Datenschnittstelle,
die im Schreibbetrieb einen Datenburst aus P = N/Q aufeinander folgenden
Wörtern
von jeweils Q parallelen Datenbits, die an Q Datenanschlüssen empfangen werden,
in ein N-Bit-Parallelwort zum Anlegen an die N internen Datenleitungen
umsetzt, und die im Lesebetrieb ein über die N internen Datenleitungen
ausgelesenes N-Bit-Parallelwort in einen Burst aus P aufeinander
folgenden Wörtern
von jeweils Q parallelen Datenbits zum Anlegen an die Q Datenanschlüsse umsetzt.
In der Testhilfseinrichtung ist eine Testmuster-Selektionseinrichtung
vorgesehen zum Auswählen
zwischen mindestens zwei bereitgestellten elementaren Testmustern
von jeweils M Testdatenbits und zum Anlegen der ausgewählten Testdatenbits
an die N internen Datenleitungen, wobei N/M eine ganze Zahl >1 ist. Erfindungsgemäß enthält die Testmuster-Selektionseinrichtung
eine einstellbare Zuteilungseinrichtung, um jeder der N/M disjunkten Gruppen
von jeweils M unmittelbar benachbarten Datenleitungen ein individuell
auswählbares
Testmuster aus den R ≥ 2
bereitgestellten elementaren M-Bit-Testmustern zuzuteilen.
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Die
erfindungsgemäßen Testhilfseinrichtung kann
mit wenigen verschiedenen elementaren und relativ kleinen M-Bit-Testmustern
auskommen, um einen Nutzbetrieb wesentlich besser als mit dem bekannten
Testprinzip zu simulieren. Der benötigte Platzbedarf für Registerzellen
zur Bereitstellung der elementaren Testmuster kann somit klein gehalten werden.
Im Allgemeinen können
zwei elementare M-Bit-Testmuster mit jeweils M = 4 Testdatenbits
genügen,
um in den N Testdatenbits eine Unregelmäßigkeit einzuführen, welche
die Wahrscheinlichkeit des Erkennens fehlerverursachender Kopplungseffekte
wesentlich erhöht.
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Vorteilhafte
Ausführungsformen
der Erfindung sind in den Unteransprüchen gekennzeichnet. Zur Erläuterung
der Erfindung werden nachstehend verschiedene Ausführungsbeispiele
anhand der 3 bis 6 beschrieben.
Ein erstes Ausführungsbeispiel
ist in den 3 und 4 veranschaulicht.
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Die 3 zeigt
den gleichen Speicherbaustein wie 1 mit dem
einzigen Unterschied, dass die in 1 dargestellte
herkömmliche
Testhilfseinrichtung TH1 durch eine erfindungsgemäße Testhilfseinrichtung
TH2 ersetzt ist. Die Testhilfseinrichtung TH2 enthält, ähnlich wie
die herkömmliche
Ausführungsform
nach 1, einen Testdatenbus TB mit N = 64 parallelen
Leitungen zur Übertragung
eines 64-Bit-Testdatenwortes an den internen Datenbus DB des Speicherbausteins.
Die Testhilfseinrichtung TH2 enthält ebenfalls zwei Bitmusterquellen
AR und BR, die zwei elementare Muster von jeweils M = 4 parallelen
Testdatenbits A0:3 bzw. B0:3 bereitstellen. Statt eines einzigen
Umschalters ist jedoch eine Mehrzahl J von Zwei-Wege-Umschaltern MX50:53 vorgesehen,
um die Testmuster A0:3 und B0:3 in einer programmierbaren Weise
auf die N Leitungen des Testdatenbus TB zu verteilen. Die Jahl J
muss natürlich
ein ganzzahliger Bruchteil von N sein. Vorzugsweise, aber nicht
zwingend notwendig, ist J gleich Q/M; im gezeigten Fall ist J =
4.
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Jeder
der Umschalter MX50:53 hat zwei M-Bit-Eingänge, deren erster die M = 4
Bits des ersten Testmusters A0:3 empfängt und deren zweiter die M
= 4 Bits des zweiten Testmusters B0:3 empfängt. Jeder der Umschalter MX50:53
ist durch ein ihm individuell zugeordnetes Bit eines aus J = 4 Bits
50:3 bestehenden Steuerwortes einstellbar, um entweder das erste
oder das zweite Testmuster auf seinen M-Bit-Ausgang zu übertragen.
Das Steuerwort 50:3 ist in einem Steuerregister SR gespeichert,
und sein Bitmuster kann vor jedem Testschreibvorgang beliebig eingestellt
werden.
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In
einer Verzweigungseinrichtung ML2 wird jeder der M-Bit-Ausgänge der
Umschalter MX51:53 J-fach verzweigt, und zwar auf J = 4 Gruppen
von jeweils M Ausgangsleitungen verzweigt, so dass sich insgesamt
N = 64 Ausgangsleitungen ergeben, die den 64-Bit-Testdatenbus TB
bilden. Das heißt,
der M-Bit-Ausgang jedes der Umschalter MX40:53 bedient jeweils eine
Gruppe von M unmittelbar benachbarten Leitungen in jedem der J disjunkten
Blöcke oder "Stränge" von jeweils N/J
= 16 unmittelbar benachbarten Leitungen des Testdatenbus TB und
somit auch des internen Datenbus DB. Somit ist es möglich, innerhalb
der einzelnen Leitungsstränge eine
beliebige Kombination der beiden elementaren Testdatenmuster A0:3
und B0:3 zu erzeugen, wobei diese Kombination durch das Bitmuster
50:3 des Steuerregisters SR bestimmt wird und in allen J Leitungssträngen die
gleiche ist.
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Die 4 zeigt
links die Testmuster-Verteilung an den 64 parallelen Busleitungen,
wenn S0 = "0", S1 = "1", S2 = "0" und
S3 = "0" ist, also wenn das aus
den Steuerbits S0:3 bestehende Steuerwort das Muster "0100" hat. Die Grenzen
der Gruppen von jeweils M = 4 Leitungen, die ein M-Bit-Testdatenmuster führen, sind
durch dünne
gestrichelte Linien angedeutet. Die Grenzen der oben definierten
J Leitungsstränge
sind durch fette gestrichelte Linien angedeutet. Wegen S0 = "0" ist der Umschalter MX50 im "0"-Zustand, so dass die erste Vierergruppe
der Leitungen in jedem Strang das Testmuster A0:3 führt. Wegen
S1 = "1" ist der Umschalter
MX51 im "1"-Zustand, so dass
die zweite Vierergruppe der Leitungen in jedem Strang das Testmuster
B0:3 führt.
Wegen S2 = "0" ist der Umschalter
MX52 im "0"-Zustand, so dass
die dritte Vierergruppe der Leitungen in jedem Strang das Testmuster
A0:3 führt.
Wegen S3 = "0" ist der Umschalter
MX51 im "1"-Zustand, so dass
auch die vierte Vierergruppe der Leitungen in jedem Strang das Testmuster
A0:3 führt.
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Rechts
in 4 ist die Testmuster-Verteilung an den 64 Bus leitungen
für den
Beispielsfall dargestellt, dass das Steuermuster 50:3 gleich "0111" ist.
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Man
erkennt, dass mit der in 2 gezeigten Testhilfseinrichtung
TH2 viele verschiedene Testmusterverteilungen auf den N = 64 Busleitungen möglich sind,
also eine große
Flexibilität
hinsichtlich der Testoptionen besteht. Wenn man z.B. für das zweite
elementare Testmuster B0:3 die Bitkombination "1111" wählt und
für das
erste elementare Testmuster A0:3 und das Steuerwort 50:3 eine Bitkombination
wählt,
die nur eine einzige "0" und ansonsten lauter "1"-Bits enthält, dann wird ein Bitmuster
auf den 64 Busleitungen erzeugen, in welchem jedes vorkommende "0"-Bit fünfzehn benachbarte "1"-Bits hat, was zwar nicht dem oben erwähnten idealen
Fall entspricht, diesem Ideal aber wesentlich näher kommt, als es mit dem bekannten
Schema möglich ist.
Durch Verschiebung des "0"-Bits des ersten
Testmusters und Verschiebung des "1"-Bits
des Steuerwortes können
auf diese Weise alle 64 Busleitungen in 16 Schritten durchgeprüft werden.
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Bei
der Testhilfseinrichtung TH2 nach 3 erfolgt
das Schreiben eines 64-Bit-Testdatenwortes vom Testdatenbus TB in
64 selektierte Speicherzellen einer adressierten Bank und der Vergleich
eines ausgelesenen Testdatenwortes mit dem geschriebenen Wort unter
Verwendung des Schalters SW, des Testdatenregisters TR und des Vergleichers
CP in der gleichen Weise, wie sie anhand der 1 beschrieben
wurde. Die Testmusterquellen AR und BR können durch Register realisiert
sein, deren Zellen mit beliebigen Bitmustern geladen werden können.
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Da
bei der Ausführungsform
nach 3 die Anzahl J der Umschalter und somit auch die
Anzahl der Leitungsstränge
gleich Q/M ist, besteht jeder Leitungsstrang aus Q Leitungen, die
im Nutzbetrieb jeweils eines Q-Bit-Parallelwörter führen, aus denen sich der über die
externen Datenanschlüsse
DA laufende PxQ-Datenburst zusammensetzt.
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Eine
zweite Ausführungsform
der Erfindung wird nachstehend anhand der 5 und 6 beschrieben.
Die 5 zeigt den gleichen Speicherbaustein wie 1 mit
dem einzigen Unterschied, dass die in 1 dargestellte
herkömmliche
Testhilfseinrichtung TH1 durch eine andere erfindungsgemäße Testhilfseinrichtung
TH3 ersetzt ist. Die Testhilfseinrichtung TH3 enthält, ähnlich wie
die herkömmliche
Ausführungsform
nach 1 (und auch ähnlich
wie die anhand der 3 beschriebene erfindungsgemäße Testhilfseinrichtung
TH2) einen Testdatenbus TB mit N = 64 parallelen Leitungen zur Übertragung
eines 64-Bit-Testdatenwortes an den internen Datenbus DB des Speicherbausteins.
Die Testhilfseinrichtung TH3 enthält ebenfalls zwei Bitmusterquellen
AR und BR, die zwei elementare Muster von jeweils M = 4 parallelen
Testdatenbits A0:3 bzw. B0:3 bereitstellen. Als Selektionseinrichtung
ist eine Anzahl K von Zwei-Wege-Umschaltern MX50:53 vorgesehen,
um die Testmuster A0:3 und B0:3 in einer programmierbaren Weise
auf die 64 Leitungen des Testdatenbus TB zu verteilen. Die die Zahl
K muss natürlich
ein ganzzahliger Bruchteil von N sein. Vorzugsweise ist K gleich
P, also gleich der Anzahl aufeinander folgender Q-Bit-Parallelwörter, aus
denen im Nutzbetrieb der über
die externen Datenanschlüsse
DA laufende Datenburst besteht. Im gezeigten Fall ist K = 4.
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Jeder
der Umschalter MX50:53 in 5 hat zwei
4-Bit-Eingänge,
deren erster die 4 Bits des ersten Testmusters A0:3 empfängt und
deren zweiter die 4 Bits des zweiten Testmusters B0:3 empfängt. Jeder der
Umschalter MX50:53 ist durch ein ihm individuell zugeordnetes Bit
eines aus K = 4 Bits S0:3 bestehenden Steuerwortes einstellbar,
um entweder das erste oder das zweite Testmuster auf seinen 4-Bit-Ausgang
zu übertragen.
Das Steuerwort S0:3 ist in einem Steuerregister SR gespeichert,
und sein Bitmuster kann vor jedem Testschreibvorgang beliebig eingestellt
werden.
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Durch
eine Verzweigungseinrichtung ML3 ist jeder der M-Bit- Ausgänge der
Umschalter MX51:53 parallel mit N/(K*M) = 4 zugeordneten und unmittelbar
nebeneinander liegenden Gruppen von jeweils M = 4 Leitungen des
Testdatenbus TB verbunden. Somit ist jedem der Umschalter MX51:53
ein Strang von N/K = 16 unmittelbar nebeneinander liegenden Busleitungen
zugeordnet. Das Gesamtmuster der auf den N = 64 Busleitungen gelieferten
Testdatenbits ist in 6 für zwei unterschiedliche Bitkombinationen des
Steuerwortes 50:3 gezeigt.
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Die 6 zeigt
links die Testmuster-Verteilung auf dem 64-Bit-Bus, wenn S0 = "0",
S1 = "1", S2 = "0" und S3 = "0" ist,
also wenn das aus den Steuerbits 50:3 bestehende Steuerwort das
Muster "0100" hat. Auch hier sind
die Grenzen der Gruppen von jeweils M = 4 Leitungen, die ein M-Bit-Testdatenmuster führen, durch
dünne gestrichelte
Linien angedeutet. Die Grenzen der oben definierten K Leitungsstränge sind
durch fette gestrichelte Linien angedeutet. Wegen S0 = "0", S2 = 0, S3 = 0 sind die Umschalter MX50,
MX52, MX53 im "0"-Zustand, so dass
die jeweils N/K Leitungen des ersten, dritten und vierten Stranges
jeweils das erste Testdatenmuster A0:3 in zyklischer Folge führen. Wegen
S1 = "1" ist der Umschalter
MX51 im "1"-Zustand, so dass
die Q Leitungen des zweiten Stranges das zweite Testdatenmuster
B0:3 in zyklischer Folge führen.
Rechts in 3 ist die Testmuster-Verteilung
für den
Fall dargestellt, dass das Steuermuster 50:3 gleich "0111" ist.
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Das
Schreiben eines 64-Bit-Testdatenwortes vom Testdatenbus TB in 64
selektierte Speicherzellen einer adressierten Bank und der Vergleich
eines ausgelesenen Testdatenwortes mit dem geschriebenen Wort erfolgt
unter Verwendung des Schalters SW, des Testdatenregisters TR und
des Vergleichers CP in der gleichen Weise, wie sie anhand der 1 und
auch der 3 beschrieben wurde. Die Testmusterquellen
AR und BR können
durch Register realisiert sein, deren Zellen mit beliebigen Bitmustern geladen
werden können.
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Da
bei der Ausführungsform
nach 5 die Anzahl K der Um schalter und somit auch die
Anzahl der Leitungsstränge
gleich P ist, besteht auch hier jeder Leitungsstrang aus Q Leitungen,
die im Nutzbetrieb jeweils eines Q-Bit-Parallelwörter führen, aus denen sich der die
externen Datenanschlüsse
DA laufende PxQ-Datenburst zusammensetzt.
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Die
in den 3 und 5 gezeigten Testhilfseinrichtungen
TH2 und TH3 sind nur Beispiele. Es sind auch weitere Abwandlungen
und andere Varianten zur Realisierung der Erfindung möglich, von denen
einige nachstehend kurz beschrieben werden:
Das gesonderte
N-Bit-Register TR in der Testhilfseinrichtung TH2 oder TH3 kann
weggelassen werden, und stattdessen kann das in der Schnittstelle
INT enthaltene Prefetchregister PR benutzt werden, um das im Testbetrieb
erzeugte und geschriebene N-Bit-Testdatenwort zu halten für den späteren Vergleich
mit dem ausgelesenen N-Bit-Wort. Hierzu könnte zwischen dem Umschalter
MX1 und dem Prefetchregister PR eine geeignete Umschalteinrichtung vorgesehen
werden, die im Testbetrieb den Testdatenbus TB der Testhilfseinrichtung
TH2 mit den N Signalanschlüssen
des Registers TR verbindet.
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Die
Vergleichseinrichtung CP kann auch so ausgebildet sein, dass sie
den Vergleich zwischen den geschriebenen und gelesenen Testdatenbits nicht
pauschal für
das ganze N-Bit-Testdatenwort durchführt, sondern spezifiziert nach
diskreten Gruppen der Testdatenbits. Das Testergebnis besteht dann
aus mehreren Bits, deren jedes die Integrität oder Fehlerhaftigkeit der
betreffenden Bitgruppe anzeigt. Dies erlaubt genauere Rückschlüsse auf
die möglichen
Orte oder Ursachen eventueller Fehler.
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Um
Testzeit zu sparen, können
im Testschreibbetrieb alle Speicherbänke gleichzeitig angesprochen
werden, um an N adressierten Speicherzellen jeder Bank jeweils das
selbe N-Bit-Testdatenwort zu
schreiben. Hierzu muss die Testhilfseinrich tung geeignete Schaltmittel
enthalten (nicht gezeigt), um die N Leitungen des internen Datenbus
gleichzeitig mit beiden Bankbussen BB0 und BB1 zu verbinden.
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Es
können
auch mehr als zwei Testmusterquellen AR und BR vorgesehen sein,
um im Testbetrieb ein N-Bit-Muster erzeugen zu können, welchem die einzelnen
M-Bit-Gruppen oder die einzelnen Q-Stränge zwischen mehr als zwei
möglichen
Mustern wechseln kann. Sind R > 2
Testmusterquellen vorhanden, dann sind statt der Zwei-Wege-Umschalter
MX50:53 in der Testhilfseinrichtung TH2 oder TH3 entsprechende R-Wege-Umschalter
vorzusehen, und die Steuersignalquelle SR ist entsprechend zu modifizieren,
um vier parallele Steuersignale zu erzeugen, deren jedes R Variationsmöglichkeiten
hat für
die Einstellung des zugeordneten Umschalters.
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Die
erfindungsgemäße Testhilfseinrichtung wurde
anhand der 3 und 5 in Verbindung
mit einem Speicherbaustein beschrieben, in welchem sich jeweils
zwei Speicherbänke
einen gemeinsamen N-Bit-Bankbus teilen. Diese Konfiguration (bekannt als "Shared Data Lines"), die den Vorteil
geringen Platzbedarfs zwischen den Bänken hat, ist aber nicht zwingend
für die
Realisierung der Erfindung. Die erfindungsgemäße Testhilfseinrichtung funktioniert
natürlich
genau so gut in einem Speicherbaustein, in welchem für jede Bank
ein eigener N-Bit-Bankbus vorgesehen ist, der selektiv über eine
von der Bankadresse gesteuerte Datenweg-Schalteinrichtung mit dem
internen N-Bit-Datenbus DB verbunden werden kann. In diesem Fall
ist die Aufspaltung des internen Datenbus DB und auch des Testdatenbus
TB in zwei Hälften
nicht nötig,
so dass die beiden 32-Bit-Umschalter MX20 und MX21 durch einen einzigen 64-Bit-Umschalter
ersetzt werden können
und die beiden 32-Bit-Zweiwege-Umschalter
MX30 und MX31 in der Datenweg-Schalteinrichtung DS durch einen 64-Bit-Vierwege-Umschalter
ersetzt werden müssen.
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Es
sei noch erwähnt,
dass die Zahlenangaben N = 64 und Q = 16 für die interne bzw. externe Parallelität nur Beispiele
sind. Die Erfindung funktioniert bei Speicherbausteinen beliebiger
interner und externer Parallelität
und ist sinnvoll immer dann, wenn P = N/Q ≥ 2 ist. Dies gilt für DDR-Speicherbausteine
(doppelte Datenrate, P = 2) ebenso wie für DDR2-Bausteine (vierfache
Datenrate, P = 4), DDR3-Bausteine (achtfache Datenrate, P = 8) und natürlich auch
Bausteine mit Datenraten noch höherer
Ordnung. Die Zahlen N und Q (und somit auch P) sind vorteilhafterweise
ganzzahlige Potenzen von 2, wobei Q ein ganzzahliges Vielfaches
von 4 ist.
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Auch
der Zahlenwert M = 4 ist nicht zwingend. Bedingung ist aber in jedem
Fall, dass der Quotient N/M eine ganze Zahl ist. Vorteilhafterweise (aber
nicht zwingend) sollte auch der Quotient Q/M eine ganze Zahl sein,
wie es bei den beschriebenen Ausführungsbeispielen gefordert
ist. Die Zahl M ist vorzugsweise gleich der Anzahl Y der Speicherzellen in
der kleinsten gemeinsam adressierbaren Teilmenge oder Gruppe von
Speicherzellen, und bei den gegenwärtig gebräuchlichen DRAM-Konfigurationen ist Y
= 4. Es sind aber auch DRAM Konfiguration bekannt oder denkbar,
in denen Y einen anderen Wert als 4 hat, vorzugsweise aber einen
Wert gleich einer ganzzahligen Potenz von 2. Wenn M = Y ist, dann
ist vorzugsweise jede der disjunkten Gruppen von jeweils M benachbarten
Datenleitungen angeschlossen zum Übertragen von M Datenbits zu
und von einer der N/Y Teilmengen der Speicherzellen.
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- AR
- Testbitmusterquelle
- BB
- Bankbus
- BK
- Bank
- BKH
- Bankhälfte
- BR
- Testbitmusterquelle
- CP
- Vergleichseinrichtung
- DA
- externe
Datenanschlüsse
- DB
- Datenbus
- DS
- Datenweg-Schalteinrichtung
- INT
- Datenschnittstelle
- ML
- Verzweigungseinrichtung
- MX
- Umschalter
- PR
- Prefetchregister
- SR
- Steuerregister
- SW
- Schalter
- TB
- Testdatenbus
- TR
- Testwortregister