DE19743707A1 - Speichertestvorrichtung - Google Patents
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Description
Die vorliegende Erfindung betrifft eine Speichertestvorrichtung für Halbleiterspeicher großer
Kapazität, etwa sogenannte Flash-Speicher.
Eine Zunahme der Speicherkapazität von Halbleiterspeichern führt zur Notwendigkeit einer
entsprechenden Erhöhung der Anzahl ihrer (Anschluß-)Stifte. Als eine Lösung dieses Problems
sind Speicher bekannt geworden, bei denen I/O-Stifte (Eingangs/Ausgangs-Stifte) einerseits
ihrem eigentlichen Zweck als Daten-I/O-Stifte dienen, andererseits aber auch als Befehlsein
gangsstifte, Adresseneingangsstifte etc. verwendet werden. Wie in Fig. 3 gezeigt, weist solch
ein Speicher zusätzlich zu beispielsweise acht I/O-Stiften I/O-1 bis I/O-8 einen Befehlseingangs
steuerstift PCLE, einen Adresseneingangssteuerstift PALE, einen Schreibsteuerstift PWE, einen
Chipselektsteuerstift PCE und einen Lesesteuerstift PRE auf.
Beispielsweise kann ein Adressensignal mit insgesamt 8 × 3 = 24 Bits dadurch in den Speicher
eingegeben werden, daß es über drei Zyklen oder Taktperioden an die acht I/O-Stifte I/O-1 bis
l/O-8 angelegt wird. Bei einem 24 Bit-Adressensignal ist es möglich einen Speicherbereich eines
Speichers mit einer Kapazität von etwa 16 MBit zu adressieren. Ein Adressensignal mit 8 × 4 =
32 Bits kann dadurch eingegeben werden, daß es über vier Zyklen oder Taktperioden an die
I/O-Stifte angelegt wird. Hiermit kann ein Speicherbereich eines Speichers mit einer Kapazität von 4
GBit adressiert werden.
Durch Verwenden derselben Stifte im Zeitmultiplexbetrieb und Eingabe eines Adressensignals
über mehrere Zyklen an diese Stifte in oben erwähnter Weise, kann die Speicherkapazität
vergrößert werden, ohne zugleich die Anzahl von Stiften zu erhöhen. Somit ist es möglich,
Speicher unterschiedlicher Kapazität mit demselben Gehäuseaufbau zu versehen.
Fig. 4 zeigt ein Beispiel der Betriebstaktsteuerung dieser Speicherart. Die Reihe D zeigt eine
Folge von Signalen, die an die I/O-Stifte I/O-1 bis I/O-8 angelegt werden. Diese Signalfolge wird
von einem Befehlssignal C₀ bis C₇ angeführt, dem zunächst ein Adressensignal A0 bis A21 und
dann Daten DAT folgen.
Zur gesonderten Eingabe des Befehlssignals C0 bis C7, des Adressensignals A0 bis A21 und der
Daten DAT in den Speicher sind der Befehlseingangssteuerstift PCLE und der Adresseneingangs
steuerstift PALE vorgesehen. Dadurch, daß ein Befehlseingangssteuersignal CLE zur Eingabe in
den Befehlseingangssteuerstift PCLE auf H (H repräsentiert einen Logik- oder Binärwert) gebracht
wird, wie in Reihe A gezeigt, wird das Befehlssignal C0 bis C7 in den Speicher eingelesen. Wenn
ein Adresseneingangssteuersignal ALE zur Eingabe in den Adresseneingangssteuerstift PALE auf H
gebracht wird, wie in Reihe B gezeigt, werden die an den I/O-Stiften I/O-1 bis I/O-7 anliegenden
Signale als das Adressensignal A0 bis A21 in den Speicher eingelesen, wodurch auf eine zum
Schreiben oder Lesen von Daten gewünschte Adresse zugegriffen wird. Fig. 4 zeigt die Fälle, wo
das 22 Bit-Adressensignal A0 bis A21 über drei Zyklusperioden oder Taktzyklen zum Zugriff auf
einen Speicher mit einer Speicherkapazität von 4 MBit angelegt wird und wo die Daten DAT₁ bis
DATn auf Zeitmultiplexbasis an die I/O-Stifte I/O-1 bis I/O-8 angelegt werden, um die Daten in
den Speicher zu schreiben.
Fig. 5 zeigt im einzelnen Beispiele von Signalen, die an die I/O-Stifte I/O-1 bis I/O-8 angelegt
werden. Im Zyklus 1 werden acht Bits des Befehlssignals C0 bis C7 an die Stifte I/O-1 bis I/O-7
angelegt. Im Zyklus 2 werden die ersten acht Bits A0 bis A7 des Adressensignals angelegt.
Dieser Teil des Adressensignals wird nachfolgend als Spaltenadressensignal (oder X-Adresse)
bezeichnet. Im Zyklus 3 werden die acht Bits A8 bis A15 des Adressensignals angelegt. Dieser
Teil des Adressensignals wird nachfolgend als ein NAND-Adressensignal (oder Y-Adresse)
bezeichnet. Im Zyklus 4 werden die sechs Bits A16 bis A21 des Adressensignals angelegt.
Dieser Teil des Adressensignals wird nachfolgend als Blockadresse (oder Z-Adresse) bezeichnet.
Dem Adressensignal A0 bis A21 folgen die jeweiligen Bits D0 bis D7, die die Daten DAT₁ bilden.
Wie oben beschrieben, ist es bei einem Speicher, bei dem die I/O-Stifte sowohl als Daten-
Eingangs/Ausgangs-Stifte als auch als Eingangsstifte wie etwa Adresseneingangsstifte und
Befehlseingangsstifte verwendet werden, nötig den einzelnen I/O-Stiften I/O-1 bis I/O-8 unter
schiedliche Signale zu liefern, wie in Fig. 5 gezeigt. Dies ist eine Voraussetzung, die auch von
einer Speichertestvorrichtung für diese Art von Speichern erfüllt werden muß. D.h., zum Testen
solcher Speicher müssen ein Befehlssignal, ein Adressensignal und Daten an die I/O-Stifte I/O-1
bis I/O-8 angelegt werden.
Wie in Fig. 6 gezeigt, setzt sich die Speichertestvorrichtung im wesentlichen aus folgenden
Elementen zusammen: einem Mustergenerator 11, einer Musterauswahleinrichtung 12, die
verschiedene Arten von Mustersignalen, welche von dem Mustergenerator 11 ausgegeben
werden, auswählt, um die einem jeweiligen Stift zu liefernden Musterdaten zu entnehmen, einen
Formatierer 13 zur Umsetzung der von der Musterauswahleinrichtung 12 entnommenen
Musterdaten in ein Mustersignal mit einer realen Wellenform, einen Treiber 14 zum Anlegen des
von dem Formatierer 13 erzeugten Mustersignals an einen zu testenden Speicher MUT, einen
Pegelkomparator 15, der ein von dem Speicher MUT ausgelesenes Signal empfängt und
entscheidet, welchen Logik- oder Binärwert das Signal besitzt, einen Logikkomparator 16 zum
Vergleich des mittels des Pegelkomparators 15 ermittelten Logikwerts mit einem Erwartungs
wert, einen Fehleranalysespeicher 17, in den, wenn der Logikkomparator 16 eine Fehlüberein
stimmung feststellt, das heißt wenn eine fehlerhafte Zelle in dem Speicher MUT erkannt wird, an
der Adresse der fehlerhaften Zelle ein deren Fehler kennzeichnender Logikwert gespeichert wird
und aus dem die gespeicherten Werte zum Zwecke einer Fehleranalyse ausgelesen und verwen
det werden, einen Taktsignalgenerator 18 zum Anlegen von Taktsignalen an den Mustergenera
tor 11, die Musterauswahleinrichtung 12, den Formatierer 13, den Treiber 14, den Pegelkompa
rator 15 und den Logikkomparator 16, und einen Testprozessor 10 zur Steuerung der gesamten
Speichertestvorrichtung.
In Fig. 6 sind die Musterauswahleinrichtung 12, der Formatierer 13, der Treiber 14 und der
Pegelkomparator 15 jeweils als ein einzelner Block dargestellt. In der Praxis weisen diese Blöcke
jedoch jeweils eine der Anzahl von Stiften des Speichers MUT entsprechende Anzahl von
Kanälen auf, so daß das Mustersignal jedem Stift geliefert wird.
Herkömmlicherweise wird ein Steuersignal, das unter der Steuerung eines Programms im
Testprozessor 10 bereitgestellt wird, über einen Datenbus DBUS und einen Steuerbus CBUS an
die Musterauswahleinrichtung 12 angelegt, welche das an den jeweiligen Stift des Speicher MUT
anzulegende Mustersignal auswählt. Im Fall der Auswahl unterschiedlicher Arten von Signalen
wie etwa des Befehlssignals, des Adressensignals und der Daten für jeden der I/O-Stifte I/O-1 bis
I/O-8 in oben beschriebener Weise wird somit der Inhalt des Programms im Testprozessor 10
komplex, und die Erstellung solch eines Programms erfordert viel Mühe und ist damit sehr teuer.
Dies soll nachfolgend beschrieben werden.
Im Testprozessor 10 ist ein Busregister 10R vorgesehen, in welchem ein Stiftzustand PD des zu
testenden Speichers eingestellt ist. Der Stiftzustand für die Stifte I/O-1 bis I/O-8 wird beispiels
weise in folgender Weise beschrieben:
PD1-8 = IN1, XOR, ACLK1, BCLK1, CCLK1, SDM, RDSM <X0-7, Y0-7, D0-7<.
PD1-8 = IN1, XOR, ACLK1, BCLK1, CCLK1, SDM, RDSM <X0-7, Y0-7, D0-7<.
IN1 setzt die Stifte I/O-I bis I/O-8 in einen Eingabemodus, XOR, ACLK1, BCLK1 und CCLK1
bezeichnen eine Wellenformkombinationslogik und die Art des Takts zur Verwendung in dem
Formatierer 13, SDM bezeichnet die Erzeugung der Y-Adresse für zwei aufeinanderfolgende
Zyklen, und RDSM bezeichnet die Art der Daten. <X0-7, Y0-7, D0-7< bezeichnet die Art des
Musters (X-Adresse, Y-Adresse, Daten), das an die Stifte I/O-1 bis I/O-8 angelegt wird. Da sich
die vorliegende Erfindung insbesondere auf die letztgenannte Musterart bezieht, soll der
Stiftzustand nachfolgend lediglich als PD = <A, B, C, D< ausgedrückt werden. Das heißt, im
Fall des Speichers MUT des Beispiels von Fig. 3 gibt die Schreibung eines Stiftzustands PD1-8
an den Stiften I/O-1 . . ., I/O-8 als PD1-8 = <X0-7, Y0-7, C0-7, D0-7< beispielsweise an, daß,
wenn die X-Adresse dem Speicher MUT geliefert wird, Adressenbits X0, . . ., X7 in die Stifte I/O-
bzw. I/O-8 eingespeist werden, und daß, wenn die Y-Adresse dem Speicher MUT geliefert
wird, Adressenbits Y0, . . ., Y7 den Stiften I/O-1, . . . bzw. I/O-8 zugeführt werden. Entsprechen
des gilt für die Fälle der Lieferung der Befehlssignalbits C0, . . ., C7 und der Datenbits D0, . . ., D7
an den Speicher MUT.
Bei der herkömmlichen Speichertestvorrichtung ist die Beschreibung des Stiftzustands aufgrund
von Beschränkungen des Hardwareaufbaus der Vorrichtung auf lediglich drei Informationsarten
beschränkt. Zum Testen neuerer Flash-Speicher mit einer großen Adressenlänge ist es jedoch
nötig, den Befehl C, die X-Adresse, die Y-Adresse, die Z-Adresse und die Daten D an die I/O-Stifte
I/O-1 bis I/O-8 in gewünschter Folge anzulegen, wie zuvor unter Bezugnahme auf Fig. 4
erläutert. Um diese Bedingung im Stand der Technik zu erfüllen, wird beispielsweise PD1-8 =
<T0-7, Z0-7, C0-7, D0-7< als Stiftzustand in dem Busregister eingestellt, und vor der Erzeu
gung der Y-Adresse wird beispielsweise in einem Programm zur Mustererzeugung durch den
Mustergenerator (eine Befehlsfolge) ein Multiplexer so gesteuert, daß er die X-Adresse X0-7
eines Zyklus durch Unterbrechung erzeugt, wie später beschrieben. Dies sei nachstehend unter
Bezugnahme auf Fig. 7 erläutert. Fig. 7 zeigt in vereinfachter Form den Mustergenerator 11 der
in Fig. 6 gezeigten bekannten Speichertestvorrichtung sowie den entsprechend einem der
I/O-Stifte des MUT vorgesehenen Formatierer 13. Ein Sequenzcontroller 11A des Mustergenerators
11 liefert eine Adresse eines Befehlsspeichers 11B, an der ein auszuführender Befehl beschrieben
wird, an ein Befehlsadressenfeld 11B1 und erzeugt die nächste Adresse in der Folge eines an der
Adresse beschriebenen Sequenzbefehls. Wenn die Adresse dem Befehlsadressenfeld 11B1 des
Befehlsspeichers 11B geliefert wird, werden Befehle/Daten, die in einem Sequenzbefehlsfeld
11B2, einem Testadressenfeld 11B3, einem Testdatenfeld 11B4, einem MUT-Feld 11B5 und
einem Steuerfeld 11B6 entsprechend dieser Adresse beschrieben sind, ausgelesen, und die
Befehle werden ausgeführt, wodurch Daten eingestellt werden. Als Folge davon werden dem
Sequenzcontroller 11A Sequenzsteuerbefehle (INC, NOP, JUMP, etc.) zum Weitergehen zu einer
als nächstes auszuführenden Befehlsadresse, die in dem Sequenzbefehlsfeld 11B2 beschrieben
wird, geliefert, dann werden in der Folge eines Rechenbefehls in dem Testadressenfeld 11B3
Adressen in X-, Y- und Z-Adressenrechnern 11CX, 11CY und 11CZ eines Rechenteiles 11C
berechnet, dann werden Daten in dem Testdatenfeld 11B4 an Datenregister 11D1 und 11D2
ausgegeben, dann wird ein MUT-Steuersignal C in dem MUT-Feld 11B5 ausgegeben, und es
werden Auswahlsteuersignale für einen Multiplexer 11E und die Musterauswahleinrichtung 12 in
dem Steuerfeld 11B6 ausgegeben. Auf diese Weise erzeugt der Mustergenerator 11 mehr als
100 Arten von Mustern, bei denen es sich um Bitsequenzen jeweiliger Musterdaten eines
Adressenmusters (beispielsweise 22 Bits), eines Datenmusters (beispielsweise 32 Bits), eines
Befehlsmusters (beispielsweise 8 Bits) und so weiter handelt, und alle Muster werden entspre
chend dem jeweiligen Stift des MUT an die Musterauswahleinrichtung 12 geliefert.
In Fig. 7 ist lediglich eine Musterauswahleinrichtung 12 gezeigt, es ist jedoch eine für jeden Stift
des MUT vorgesehen. Jede Musterauswahleinrichtung 12 wählt Testmuster von Adressen,
Daten und Befehl aus und gibt sie über den Formatierer 13 und den Treiber 14 an den entspre
chenden Stift des MUT aus. Wie durch die gestrichelte Linie angedeutet, wählt die Musteraus
wahleinrichtung 12 außerdem jeweilige Bits von Erwartungsdaten aus und gibt sie aus, die in
dem Datenregister 11D2 für den Logikvergleich mit von dem MUT ausgelesenen Daten einge
stellt sind. Da dies jedoch nicht direkt in Verbindung mit der vorliegenden Erfindung steht, soll es
nicht weiter beschrieben werden.
Ein Multiplexer 12G jeder Musterauswahleinrichtung 12 bestimmt, welches Muster momentan an
den entsprechenden I/O-Stift anzulegen ist, die X-Adresse, die Y-Adresse, die Z-Adresse, der
Befehl C oder die Daten D, und welchem der acht I/O-Stifte die Musterauswahleinrichtung 12
entspricht, und zwar auf der Basis eines Auswahlsignals (X, Y, Z, C oder D) von dem Steuerfeld
11B6, das in ein Register 12R geschrieben ist, sowie dem Stiftzustand PD, der von einem Pfad-
oder Busregister 12R geliefert wird.
Herkömmlicherweise ist die Adressengröße eines zu testenden Speichers gering, beispielsweise
16 Bit oder weniger, so daß im Fall der Eingabe der Adresse über die Stifte I/O-1 bis I/O-8
beispielsweise ein Zweizyklus-Adressenschreibvorgang ausreicht (das heißt ein Schreibvorgang
der X-Adresse X0, . . ., X7 und ein Schreibvorgang der Y-Adresse Y0, . . ., Y7). Somit braucht der
Stiftzustand, der in dem Pfad- bzw. Busregister 10R vorhanden ist, lediglich vier Arten von
Daten wie PD = <X0-7, Y0-7, C0-7, D0-7< aufzuweisen. Einige neuere Flash-Speicher weisen
jedoch Adressengrößen bzw. -Längen mit mehr als 16 Bits auf, und in diesen Fällen reicht ein
Zweizyklus-Adressenschreibvorgang nicht aus, um alle Adressenbits zu speichern bzw. einzuge
ben. Daher kann die bekannte Testvorrichtung nicht zum Testen von solchen Speichern großer
Kapazität verwendet werden. Zur Lösung dieses Problems ist es im Stand der Technik erforder
lich, daß die Beschreibung des Stiftzustands in dem Busregister, beispielsweise PD = <Y0-7,
Z0-7, C0-7, D0-7< etwa vier Arten von Daten einstellt, wie oben erwähnt, und daß ein
Befehlsschritt, der in dem Befehlsspeicher 11B zu speichern ist, so beschrieben wird, daß der
Mustergenerator 11 eine Unterbrechung für einen Zyklus für jeden Y-Adressenerzeugungsschritt
bewirkt und seinen Multiplexer 11E (siehe Fig. 7) mit dem Unterbrechungszyklus so steuert, daß
die X-Adresse ausgewählt und ausgegeben wird. Somit ist die Erstellung des Befehlsprogramms
für den Mustergenerator entsprechend zeitaufwendig.
Es ist eine Aufgabe der vorliegenden Erfindung, eine Speichertestvorrichtung zu schaffen, die die
Erzeugung von Testmustern für Speicher großer Adressengröße erlaubt, ohne Komplexität in das
Befehlsprogramm zum selektiven Anlegen eines Befehlssignals, eines Adressensignals und Daten
an die einzelnen I/O-Stifte einzuführen.
Diese Aufgabe wird erfindungsgemäß mit einer Speichertestvorrichtung gemäß Patentanspruch 1
gelöst. Vorteilhafte Weiterbildungen sind Gegenstand der Unteransprüche.
Ausführungsbeispiele der Erfindung werden nachfolgend anhand der Zeichnungen näher
erläutert. Es zeigen:
Fig. 1 ein Blockdiagramm zur Erläuterung der Konfiguration eines wesentlichen Teiles der
vorliegenden Erfindung,
Fig. 2 ein Blockdiagramm, das den Aufbau des Mustergenerators 11 in Fig. 1 zeigt,
Fig. 3 ein Diagramm zur Erläuterung eines Speichers, der von der Speichertestvorrichtung
gemäß der vorliegenden Erfindung getestet werden kann,
Fig. 4 ein Wellenformdiagramm zur Erläuterung der Arbeitsweise des in Fig. 3 gezeigten
Speichers,
Fig. 5 ein Diagramm zur detaillierten Erläuterung von Signalen, die an jeweilige Stifte des in
Fig. 3 gezeigten Speichers angelegt werden,
Fig. 6 ein Blockdiagramm zur Erläuterung der generellen Konfiguration einer bekannten
Speichertestvorrichtung und
Fig. 7 ein Blockdiagramm, das die Konfigurationen des Mustergenerators und der Muster
auswahleinrichtung bei dem Beispiel des Standes der Technik von Fig. 6 zeigen.
Fig. 1 zeigt in Blockform ein Ausführungsbeispiel der vorliegenden Erfindung. Mit der Bezugszahl
11 ist ein Mustergenerator und mit 12 eine Musterauswahleinrichtung bezeichnet. Wie in Fig. 2
gezeigt, ist die Konfiguration des Mustergenerators 11 selbst identisch mit der in Fig. 7 gezeig
ten bekannten Konfiguration. Gemäß der vorliegenden Erfindung wird jedoch der Multiplexer 12G
der Musterauswahleinrichtung 12 nicht von dem in das Steuerfeld 11B6 des Befehlsspeichers 1B
geschriebenen Steuersignal gesteuert, vielmehr wird ein Multiplexer 12F, der mehrere Register
12A bis 12E, die in der Musterauswahleinrichtung 12 vorhanden sind, auswählt, mittels eines
Steuersignals PJ gesteuert, welches in das Steuerfeld 11B6 geschrieben ist, wie später
beschrieben, und ein Musterauswahlsteuersignal, das in dem ausgewählten Register gespeichert
ist, wird zur Steuerung der Musterauswahl mittels der Musterauswahleinrichtung 12 verwendet.
Bei der vorliegenden Erfindung setzt sich die Musterauswahleinrichtung 12 aus mehreren
Register 12A, 12B, 12C, 12D und 12E, Multiplexern 12F und 12G und einem Flipflop 12H
zusammen. Die Anzahl der Register 12A bis 12E muß gleich der Anzahl von Signalarten sein, die
an die gemeinsamen I/O-Stifte I/O-1 bis I/O-8 angelegt werden. Da jedoch die Anzahl von
Signalarten abhängig von der Art des zu testenden Speichers verschieden sein kann, ist es
günstig, eine Anzahl von Registern entsprechend der größten Anzahl verwendeter Signalarten
vorzusehen.
Das Register 12A wird als ein Befehlsregister, das Register 12B als ein Spaltenadressenregister,
das Register 12C als ein NAND-Adressenregister, das Register 12D als ein Blockadressenregister
und das Register 12E als ein Datenregister verwendet. Ein Steuersignal CA zum Auslesen eines
Befehlssignals, ein Steuersignal CB zum Auslesen einer Spaltenadresse, ein Steuersignal CC zum
Auslesen einer NAND-Adresse, ein Steuersignal CD zum Auslesen einer Blockadresse und ein
Steuersignal CE zum Auslesen von Daten sind in das jeweilige der Register 1 2A bis 12E über den
Datenbus DBUS von dem Testprozessor 10 eingeschrieben. Dieser Schreibvorgang wird von
Schreibbefehlssignalen WEA, WEB, WEC, WED, WED und WEE bewirkt, die über den Steuerbus CBUS
geschickt werden.
Die Musterauswahlsteuersignale CA bis CE, die in die Register 12A bis 12E eingeschrieben sind,
werden aus diesen ausgelesen und an Eingangsanschlüsse A, B, C, . . ., E des Multiplexers 12F
angelegt. In dem Befehlsspeicher 11B des Mustergenerators 11 ist eine Befehlssequenz für die
Mustererzeugung beschrieben und in dem Steuerfeld 11B6 (siehe Fig. 2) des Speichers sind
Steuersignale PJ zur Bezeichnung der von dem Multiplexer 12F auszuwählenden Signale
beschrieben. Der Multiplexer 12F wird so gesteuert, daß er in der Reihenfolge geschaltet wird, in
welcher seine Eingangsanschlüsse A, B, C, D und E von Steuersignalen PJ bezeichnet werden,
die nacheinander von dem Steuerfeld 11B6 des Befehlsspeichers 11B ausgegeben werden.
Die Musterauswahlsteuersignale CA, CB, CC, CD und CE werden von der Schaltsteuerung des
Multiplexers 12F ausgewählt und einem Steueranschluß des Multiplexers 12G zugeführt. Der
Multiplexer 12G wird von diesen Steuersignalen CA bis CE so gesteuert, daß er von einer Anzahl
von Mustersignalen, die von dem Mustergenerator 11 ausgegeben werden, ein Teil von Bitmu
sterdaten entsprechend den Befehlssignalen C0, . . ., C7 als Antwort auf das Steuersignal CA, ein
Teil von Bitmusterdaten entsprechend der X-Adresse X0, . . ., X7 als Antwort auf das Steuersig
nal CB, ein Teil von Bitmusterdaten entsprechend der Y-Adresse Y0, . . ., Y7 als Antwort auf das
Steuersignal CC, ein Teil von Bitmusterdaten entsprechend der Z-Adresse Z0, . . ., Z7 als Antwort
auf das Steuersignal CD und ein Teil von Bitmusterdaten entsprechend den Daten D0, . . ., D7,
die als Antwort auf das Steuersignal CE in den Speicher MUT zu schreiben sind, extrahiert. Diese
Musterdatenteile werden in dem Flipflop 11H mittels eines Takts CLK hinsichtlich ihrer Taktzeit
oder Zeitsteuerung erneuert und dem Formatierer 13 zugeführt, wo sie zu realen Wellenformen
umgesetzt werden. Obwohl in Fig. 1 nicht gezeigt, werden die realen Wellenformen über den
Treiber den entsprechenden Stiften des Speichers MUT geliefert, wie dies im Fall von Fig. 6
geschieht. Solche Musterauswahleinrichtungen 12, die sich aus den Registern 12A bis 12E, den
Multiplexern 12F und 12G und dem Flipflop 12H für die Takterneuerung zusammensetzen, sind
jeweils für einen der Stifte des zu testenden Speichers MUT vorgesehen. Das heißt, es wird eine
Anzahl von Musterauswahleinrichtungen 12 gleich der Anzahl von Stiften des Speichers
vorgesehen. Die Musterauswahlsteuersignale CA bis CE zum Extrahieren des Steuersignals, der
Spaltenadresse (X-Adresse), der NAND-Adresse (Y-Adresse), der Blockadresse (Z-Adresse) und
der Daten, die den einzelnen Stiften des zu testenden Speichers geliefert werden, sind vorab in
den Registern 12A bis 12E der jeweiligen Musterauswahleinrichtung 12 gespeichert. Unabhängig
davon also, welche Stifte des Speicher-ICs als I/O-Stifte verwendet werden, brauchen lediglich
die Steuersignale CA bis CE aus den Registern 12A bis 12E zum Extrahieren des Befehlssignals,
des Spaltenadressensignals, des NAND-Adressensignals, des Blockadressensignals und der Daten
entsprechend dem jeweiligen I/O-Stift ausgelesen zu werden. Somit besteht keine Notwendig
keit, den Stiftzustand in dem Busregister des Testprozessors 10 einzustellen. Weiterhin ist die
Erstellung des Befehlsprogramms einfach und leicht, da lediglich die Steuersignale PJ, die
zusammen mit der Folge von Befehlen zur Mustererzeugung erzeugt werden müssen, im voraus
beschrieben zu werden brauchen.
Wie oben beschrieben, wird gemäß der vorliegenden Erfindung im Fall der Lieferung von
Mustersignalen verschiedener Eigenschaften an gemeinsame Stifte ein gewünschtes von in
mehreren Registern eingestellten Musterauswahlsignalen von dem Multiplexer 12F ausgewählt,
und das so ausgewählte Musterauswahlsignal wird zur Steuerung des Multiplexers 12G verwen
det, um ein erforderliches der Mustersignale auszuwählen, wodurch die Erstellung oder Vorberei
tung des Instruktions- bzw. Befehlsprogramms für die Mustererzeugung erleichtert wird.
Claims (3)
1. Speichertestvorrichtung zum Testen eines Speichers durch Anlegen eines Musters an
dessen mehrere Eingangs/Ausgangs-Stifte (I/O-1-I/O-8), umfassend:
einen Mustergenerator (11) zur Erzeugung von Musterdaten jeweils für Adressen-, Daten- und Befehlssignale und eines Registerauswahlsteuersignals (PJ),
eine Musterauswahleinrichtung (12) zur Auswahl eines jeweiligen Musterdatenteiles entsprechend den mehreren Eingangs/Ausgangs-Stiften des zu testenden Speichers (MUT) aus den von dem Mustergenerator (11) ausgegebenen Musterdaten,
einen Formatierer (13) zur Umsetzung der von der Musterauswahleinrichtung (12) ausgewählten Musterdaten zu einem Muster einer gewünschten realen Wellenform, und
einen Treiber (14) zum Anlegen des Musters von dem Formatierer (13) an die entspre chenden Eingangs/Ausgangs-Stifte, wobei die Musterauswahleinrichtung (12) umfaßt:
mehrere Musterauswahlsteuersignalregister (12A-12E), die wenigstens entsprechend der Arten von Signalen vorgesehen sind, um Musterauswahlsteuersignale zur Auswahl der Musterdaten, die von dem Mustergenerator (11) ausgegeben werden, zu speichern,
einen Steuersignalauswahlmultiplexer (12F) zur Auswahl und Ausgabe eines der Musterauswahlsteuersignale (CA-CE) von den Musterauswahlsteuersignalregistern (12A-12E) in Reaktion auf das Registerauswahlsteuersignal (PJ) von dem Mustergenerator (11), und
einen Musterauswahlmultiplexer (12G) zur Auswahl der Musterdaten von dem Muster generator (11) als Antwort auf das ausgewählte Musterauswahlsteuersignal und zu deren Lieferung an den Formatierer (13).
einen Mustergenerator (11) zur Erzeugung von Musterdaten jeweils für Adressen-, Daten- und Befehlssignale und eines Registerauswahlsteuersignals (PJ),
eine Musterauswahleinrichtung (12) zur Auswahl eines jeweiligen Musterdatenteiles entsprechend den mehreren Eingangs/Ausgangs-Stiften des zu testenden Speichers (MUT) aus den von dem Mustergenerator (11) ausgegebenen Musterdaten,
einen Formatierer (13) zur Umsetzung der von der Musterauswahleinrichtung (12) ausgewählten Musterdaten zu einem Muster einer gewünschten realen Wellenform, und
einen Treiber (14) zum Anlegen des Musters von dem Formatierer (13) an die entspre chenden Eingangs/Ausgangs-Stifte, wobei die Musterauswahleinrichtung (12) umfaßt:
mehrere Musterauswahlsteuersignalregister (12A-12E), die wenigstens entsprechend der Arten von Signalen vorgesehen sind, um Musterauswahlsteuersignale zur Auswahl der Musterdaten, die von dem Mustergenerator (11) ausgegeben werden, zu speichern,
einen Steuersignalauswahlmultiplexer (12F) zur Auswahl und Ausgabe eines der Musterauswahlsteuersignale (CA-CE) von den Musterauswahlsteuersignalregistern (12A-12E) in Reaktion auf das Registerauswahlsteuersignal (PJ) von dem Mustergenerator (11), und
einen Musterauswahlmultiplexer (12G) zur Auswahl der Musterdaten von dem Muster generator (11) als Antwort auf das ausgewählte Musterauswahlsteuersignal und zu deren Lieferung an den Formatierer (13).
2. Vorrichtung nach Anspruch 1, bei der die mehreren Musterauswahlsteuersignalregi
ster (12A-12E) ein Befehlsregister (12A) zur Speicherung eines Steuersignals, das zur Auswahl
von dem Befehlssignal entsprechenden Musterdaten verwendet wird, mehrere Adressenregister
(12B-12D) zur Speicherung von Steuersignalen, die zur Auswahl von mehreren Adressensignalen
entsprechenden Musterdaten verwendet werden, und ein Datenregister (12E) zur Speicherung
eines Steuersignals umfassen, welches zur Auswahl von dem Datensignal entsprechenden
Musterdaten verwendet wird.
3. Vorrichtung nach Anspruch 1 oder 2, bei der der Mustergenerator (11) umfaßt
ein Sequenzsteuerteil (11A) zur Steuerung einer Mustererzeugungsfolge, einen Befehls
speicher, in welchem ein Adressenberechnungsbefehl, der zur Erzeugung von Musterdaten
erforderlich ist, Daten und die Registerauswahlsteuersignale als Programm beschrieben sind, und
einen Adressenberechnungsteil (11C), der als Antwort auf einen Adressenberechnungsbefehl von
dem Befehlsspeicher eine Adresse berechnet und Musterdaten der Adresse erzeugt.
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---|---|
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