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GEBIET DER
ERFINDUNG
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Die
Erfindung betrifft allgemein automatische Testgeräte zum Testen
von Halbleitereinrichtungen und insbesondere eine Hochgeschwindigkeits-Ausfalleinfangvorrichtung
und ein Verfahren zur Verwendung in einem Halbleitereinrichtungs-Tester.
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HINTERGRUND
DER ERFINDUNG
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Halbleiterspeicher-Hersteller
haben kontinuierlich den Wunsch die Kosten einer Herstellung von Halbleitereinrichtungen
zu minimieren, um konkurrenzfähig
zu bleiben. Einer der wichtigeren Herstellungsprozesse beinhaltet
das Testen jeder Einrichtung, um eine Zuverlässigkeit und Betriebsfähigkeit unter
verschiedenen Bedingungen sicherzustellen. Das Gerät, welches
verwendet wird, um den Test auszuführen, wird oft als automatisches
Testgerät oder „Tester" bezeichnet.
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Herkömmliche
Tester umfassen allgemein eine Schaltungsanordnung, die mit einem
oder mehreren Speichern-unter-Test (Memories-Under-Test; MUT) gekoppelt
wird und die Signale an gewählte Orte
in dem MUT schreibt. Die geschriebenen Signale werden danach zurückgelesen
und von dem Tester zum Vergleich mit erwarteten Signalen eingefangen. Die
Ausfallergebnisse des Vergleichs geben im Allgemeinen vor, ob der
MUT den Test bestanden hat oder eine Reparatur erfordert.
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Viele
Speichereinrichtungen verwenden redundante Zeilen und Spalten zur
Verwendung bei der Reparatur der Einrichtung, sollten Ausfälle während eines
Testens erfasst werden. Dieses Merkmal verbessert wesentlich die
Ausbeuten in den Anzahlen von kommerziellen annehmbaren Einrichtungen. Herkömmliche
Speichertester umfassen typischerweise ein oder mehrere Redundanz-Reparaturstationen,
um physikalisch eine oder mehrere Zeilen oder Spalten durch verfügbare redundante
Zeilen/Spalten zu ersetzen. Bevor die Redundanzanalyse stattfinden
kann, muss jedoch der zuverlässige
anfängliche Einfang
der Ausfalldaten durch den Tester auftreten.
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Traditionell
haben Tester anfänglich
Ausfalldaten in RAM Speichern gespeichert, die Gesamtkapazitäten ähnlich zu
der Größe des MUTs
aufweisen. Gewöhnlicherweise
als Einfang-RAMs (Catchrams) oder vieler Einfang-Speicher bezeichnet,
speichern die Schaltungen typischerweise eine Ausfallinformation
an Adressen, die physikalisch den Adressenorten innerhalb von vorgegebenen
Bereichen des MUT entsprechen. Dieser Ansatz stellt in zweckdienlicher Weise
eine Bit-Bild-Darstellung des MUT Bereichs (der die gesamte Kapazität des MUT
sein kann) bereit, was einem Benutzer erlaubt Cluster von Ausfällen, die
sich auf ein bestimmtes Herstellungsproblem beziehen könnten, schnell
zu identifizieren. Dies ist besonders wichtig in einer Engineering-Entwicklungsumgebung,
um Verarbeitungsprobleme bei der Herstellung von MUTs ausreichend
früh zu
diagnostizieren. Eine schnelle Identifikation von Verarbeitungsproblemen
in einer Fertigungsstraße
ist auch wichtig, um irgendeine Auszeit der Fertigungsstraße zu minimieren
und einen Produktdurchsatz und entsprechende Chargenausbeuten zu
maximieren.
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Eine
Konstruktion eines Einfang-RAM verwendet ein 1-Bit breites SRAM
mit einer gesamten Speicherkapazität, die im Wesentlichen equivalent
zu derjenigen eines MUTs ist. Bekannt für seine relativ hohe Betriebsgeschwindigkeit
in einem Zufallsmodus stellt der SRAM einen wünschenswerten Speichertyp vom
Standpunkt des Betriebs bereit. Unglücklicherweise ist die SRAM
Produktion in den vergangenen Jahren abgefallen, wobei die zukünftige Verfügbarkeit
zweifelhaft ist. Demzufolge sind die Kosten einer SRAM Einrichtung
relativ hoch.
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Bei
einem Versuch ein SRAM-freies Einfang-RAM zu schaffen haben Durchschnittsfachleute in
dem technischen Gebiet verschiedene DRAM Implementierungen verwendet.
DRAMs sind relativ kostengünstig
und stellen im Allgemeinen Speicher mit großer Kapazität, geeignet für Bit-Bild-Einfang-RAM-Anwendungen in
einigen Umständen,
bereit. Die Einrichtungen umfassen wählbare Betriebsmodem in Übereinstimmung
mit entweder einem zufälligen
Modus (Verschachtelung) oder einem Burst-Modus (sequenziell). Unglücklicherweise
arbeiten DRAMs in dem Zufalls-Modus bei wesentlich geringeren Geschwindigkeiten
als SRAM Einrichtungen, was spezielle Techniken erfordert, um in
Einfang-RAM-Anwendungen
erfolgreich zu arbeiten.
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Ein
Vorschlag zur Verwendung von DRAMs in einem Ausfall-Einfangspeicher,
der in dem U.S. Patent Nr. 5790559 von Sato offenbart ist, verwendet eine
große
Anzahl von Banken von verschachtelten DRAMs, um akzeptable Betriebsgeschwindigkeiten während des
DRAM Zufalls- (Verschachtelungs-)-Modus zu erreichen. Die Banken weisen
jeweils eine gesamte Speicherkapazität equivalent zu derjenigen
des MUTs auf und erzeugen Ausgänge, die
verschachtelt sind, um einen schnelleren seriellen Bitstrom zu erzeugen.
Als eine Alternative zu dem Zufallsbetriebsmodus offenbart das Patent
auch eine Technik, die den DRAM Burstmodus in Kombination mit einem
Adressenwandler verwendet, um gleichzeitig mehrere Bits von Ausfalldaten
sequenziell in den DRAM Speicherbanken zu speichern.
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Während die
Vorschläge
von Sato nützlich für ihre beabsichtigten
Anwendungen erscheinen, verwenden sie viele Banken von DRAM Einrichtungen
für jeden
MUT, mit dem Erscheinen keiner echten Garantie eines nicht-zufälligen Betriebsmodus. Wenn
zum Beispiel ein Lesevorgang des MUTs ein Umschalten von Zeilen
oder Spalten mehrmals beinhaltet, nähert sich der Betrieb einem
langsameren Zufalls-Typ Modus an. Dies zerstört die Verwendung des DRAM-Burst-Merkmals.
Um dieses Problem zu adressieren wird angenommen, dass die Implementierungen
von Sato eine unerwünscht
hohe Anzahl von DRAM Banken erfordern oder alternativ spezielle Testmuster
erfordern. Eine Implementierung von speziellen Testmustern ist von
einem Entwicklungsstandpunkt her nicht nur kostenaufwendig, sondern auch
wegen der begrenzten Anzahl von Einrichtungen, die getestet werden
könnten,
problematisch.
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Herkömmliche
Halbleitertester stellen auch typischerweise eine Testkopf-Konstruktion
bereit, die Felder von Stiftelektronikkarten in nächster Nähe zu den
DUTs positionieren, um Ausbreitungsverzögerungen und diesbezügliche Effekte
zu minimieren. Die Stiftelektronikkarten umfassen allgemein die
Einfang- und Vergleichs-Schaltungsanordnung, die erforderlich ist,
um die Ausfälle
für den
Einfang-RAM-Speicher zu extrahieren und zu erfassen. Die typische
Testkopf/Mainframe-Konstruktion führt im Allgemeinen zu einem
relativ großen
Kabelbündel,
das den Testkopf mit den Tester-Mainframe (wo die Einfang-RAM-Speicher
gewöhnlicherweise
liegen) verbindet. Das Kabelbündel
ist nicht nur schwierig zu manipulieren, sondern im Hinblick auf
die tatsächlichen
Kabelkosten und die „Standfläche" des gesamten Testers
innerhalb des Herstellungs-Einraums kostenaufwendig. Mit vorgeschlagenen
Halbleitereinrichtungen, die 1024 Kanäle oder mehr benötigen, würde die
Anzahl von Kabeln, die erforderlich sind, um herkömmliche
Testkopfkonstruktionen zu unterstützen, problematisch.
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Ein
anderes Problem mit herkömmlichen ATE
Ausfallverarbeitungssystemen betrifft die Transferzeit der Ausfalldaten
von dem Testkopf an dem Mainframe (über das Kabelbündel) und
von dem Ausgang des Ausfallspeichers an die Reparaturanalyse-Schaltungsanordnung,
die gewöhnlicherweise als
Redundanz-Analysatoren (RAs) bezeichnet wird. Typischerweise erwirkt
der Systemmustergenerator den Transfer von Daten von dem Speicher
an den RA während
einer kurzen „Halte" Periode (wenn kein Einfang
von Daten auftritt). Es wird angenommen, dass dies in einer unerwünschten
Weise die Zeit verlängert,
die zum Testen eines DUT benötigt
wird, was demzufolge einen Durchsatz verringert.
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Ein
verwandtes Problem zu dem Transfer von Daten zwischen dem Speicher
und dem RA für herkömmliche
Tester beinhaltet das Führen
des Speicherausgangs an einen bestimmten RA. Im Allgemeinen weisen
Bereiche oder „Scheiben" von herkömmlichen
Einfang-RAM-Speicherkonfigurationen jeweilige Ausgänge auf,
die mit vorgegebenem RAs hart-verdrahtet sind. Es ist bestimmt worden,
dass diese Konstruktion in unnötiger
Weise die Transferbandbreite begrenzt und andere unerwünschte Transferbeschränkungen
verursacht.
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Was
benötigt
wird und bislang nicht erhältlich war
ist eine Einfang-RAM-Speicherkonstruktion, die die Möglichkeit
der Rekonstruktion einer Bit-Bildkarte der Ausfalldaten von ein
oder mehreren MUTs mit minimalen Hardwarekosten bereitstellt. Ferner
existiert der Bedarf für
eine derartige Schaltungskonstruktion, die auch maximale Datentransferraten
mit minimalen Kosten bereitstellt. Die Ausfalleinfangschaltung und das
Verfahren der vorliegenden Erfindung erfüllen diese Anforderungen.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Die
Ausfalleinfangschaltung der vorliegenden Erfindung reduziert die
Kosten, die beim Einfangen und Analysieren von Ausfalldaten von
einem Speicher-unter-Test (MUT) beteiligt sind. Dies wird dadurch
erreicht, dass eine minimale Anzahl von DRAM Banken implementiert
werden, die konfiguriert werden, um den Transfer von ausgegebenen
Ausfalldaten über
einen Verschachtelungsbetriebsmodus zu ermöglichen. Ferner wird der Transfer
von Ausfalldaten zu den Speicherbanken und von diesen bei einer
hohen Geschwindigkeit ausgeführt,
um eine Testzeit zu minimieren.
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Die
vorliegende Erfindung umfasst eine Ausfalleinfangschaltung zur Verwendung
in einer Ausfallverarbeitungsschaltung, um eine Ausfallortsinformation
von einem Speicher-unter-Test (Speicher, der gerade getestet wird;
MUT) zu identifizieren. Die Ausfalleinfangschaltung umfasst eine
Ausfallerfassungs-Schaltungsanordnung, die eine Vielzahl von Kanälen umfasst
und für
eine Kopplung mit dem MUT ausgelegt ist. Die Ausfallerfassungs-Schaltungsanordnung
ist betreibbar, um Testsignale an den MUT anzulegen und Ausgangssignale
von dem MUT in einer Ausfallinformation zu verarbeiten. Die Ausfalleinfangschaltung
umfasst ferner eine Ausfallspeicherschaltung mit einem Speicher,
der eine Vielzahl von Speicherbanken umfasst. Die Banken weisen
im Wesentlichen ähnliche
Adressenzeilen und – spalten
auf und sind konfiguriert, um die Ausfallsignale in einem Zufallsmodus
zu empfangen. Die Ausfallspeicherschaltung umfasst auch eine Ausgleichungs-Schaltungsanordnung,
die mit jeweiligen Burstmodus-Ausgängen in den Banken gekoppelt
ist und einen Ausgleichungspfad zu den Bankeingängen aufweist. Die Ausgleichungs-Schaltungsanordnung
arbeitet, um sicherzustellen, dass, nachdem die Banken eine vorgegebene
Menge von Daten eingefangen haben, jede der im Wesentlichen ähnlichen
Adressen der Banken die gleichen Daten enthält.
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Andere
Merkmale und Vorteile der folgenden Erfindung ergeben sich näher aus
der folgenden ausführlichen
Beschreibung, wenn diese in Verbindung mit den beiliegenden Zeichnungen
gelesen wird.
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KURZBESCHREIBUNG
DER ZEICHNUNGEN
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Die
Erfindung lässt
sich durch Bezugnahme auf die folgende ausführlichere Beschreibung und den
beiliegenden Zeichnungen besser verstehen.
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In
den Zeichnungen zeigen:
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1 ein
verallgemeinerndes Blockdiagramm eines Testers, der die Ausfalleinfangvorrichtung
der vorliegenden Erfindung verwendet.
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2 ein
schematisches Teildiagramm eines Merkmals der Ausfalleinfangschaltung
der 1;
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3 ein
schematisches Teildiagramm eines anderen Merkmals der Ausfalleinfangschaltung der 1;
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4 ein
schematisches Teildiagramm eines noch anderen Merkmals der Ausfalleinfangschaltung
der 1;
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5 ein
schematisches Teildiagramm eines noch anderen Merkmals der Ausfalleinfangschaltung
der 1.
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AUSFÜHRLICHE
BESCHREIBUNG DER ERFINDUNG
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Bezugnehmend
nun auf 1 umfasst ein abgekürztes Blockdiagramm
eines Halbleiterspeichertestes gemäß einer Ausführungsform
der vorliegenden Erfindung, der allgemein mit 10 bezeichnet wird,
eine Computer-Arbeitsstation 12, eine Tester/Einrichtungs-Schnittstelle,
wie einen Testkopf 13 (der als die Gesamtheit der Schaltungsanordnung links
von der gestrichelten Linie bei 15 gezeigt ist), und eine
Mainframe-Schaltungsanordnung 18 (die als die Gesamtheit
der Schaltungsanordnung rechts von der gestrichelten Linie bei 15 gezeigt
ist).
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Der
Testkopf nimmt die Stiftelektroniken auf, die Signale an einen oder
mehrere Speicher-unter-Test
(MUTs) 16 anlegen und Signale von diesem oder von diesen
einfangen. Die Stiftelektroniken umfassen eine Mustererzeugungs-Schaltungsanordnung 14,
die auf Wellenformen mit einem vorprogrammierten Muster, die von
einem Musterspeicher (nicht gezeigt) in der Arbeitsstation herunter
geladen werden, anspricht, um Adressen- und Datensignale zum Schreiben
an dem MUT und zum Lesen daraus zu erzeugen. Die Signale, die von
dem Mustergenerator erzeugt werden, gelangen zu dem MUT durch eine
Treiber-Schaltungsanordnung 17 und veranlassen den MUT
spezifizierte Daten an vorgegebene Zeilen- und Spaltenadressenorte
zu schreiben. Eine Ausfalleinfangschaltung, die allgemein mit 20 bezeichnet
ist, greift danach auf die MUT Daten im Ansprechen auf „Lese" Signale, die durch
den Mustergenerator erzeugt werden, zu und vergleicht die Daten
mit erwarteten Werten (die ebenfalls von dem Mustergenerator erzeugt
werden), um defekte Speicherzellenorte innerhalb des MUT zu identifizieren.
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Mit
fortgesetzter Bezugnahme auf 1 verwendet
die Ausfalleinfangschaltung 20 der vorliegenden Erfindung
eine Ausfallerfassungs-Schaltungsanordnung 22, die mit
einer Ausfallspeicherschaltung 40 über eine Hochgeschwindigkeitsstrecke 30 gekoppelt
ist. Die Ausfallspeicherschaltung umfasst einen Catch-RAM-Speicher
(Einfang-RAM-Speicher) 180 zum Speichern von Ausfalldaten
von einem oder mehreren MUTs, einen versteckten Transfermustergenerator 60 zum
Transferieren von Daten von dem Speicher, und eine Ausgleichungs-Schaltungsanordnung 164,
um die Einfang-RAM-Speicherdaten zu verarbeiten. Die Ausgleichungs-Schaltungsanordnung
rekonfiguriert Ausfalldaten in dem Einfang-RAM-Speicher, um eine
Verschachtelungsmodus-Ausgabetransfermöglichkeit zu der Redundanzanalysator-Schaltungsanordnung 196 zu
erleichtern, was Ausfalldaten-Verarbeitungszeiten
minimiert und demzufolge Testzeiten reduziert.
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Weiter
bezugnehmend auf 1 umfasst die Ausfallerfassungs-Schaltungsanordnung 22 eine Einfang-Schaltungsanordnung 24 zur
Kopplung mit dem I/O Stiften (nicht gezeigt) des MUT 16.
Die Einfang-Schaltungsanordnung umfasst ein Feld von Vergleichern
(nicht gezeigt), die den einzelnen Stiften (Anschlusspins) des MUT
in Übereinstimmung
mit einer Konfiguration, die durch eine I/O Wähllogik 102 gewählt wird,
die in der Ausfallspeicherschaltung 40 enthalten ist, entsprechen.
Jeder Vergleicher speist eine Sync-Abweisungs-Logik 26,
die Sync-Abweisungs (SR)-Signale erzeugt, die repräsentativ
für einen
ausgefallenen Zustand von einem bestimmten MUT Stift während eines
bestimmten Betriebszyklus ist.
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Die
SR Signale werden die Hochgeschwindigkeitsstrecke 30 geführt, die
vorzugsweise einen LVDS Takt Wiederherstellungs-Codierer 32 an
dem Testkopfende 13 und einen entsprechenden LVDS Takt
Wiederherstellungs-Decoder 34 an dem Mainframe-Ende 18 umfasst.
Die Strecke transformiert die SR Daten in ein serielles Format,
geeignet zur Übertragung
bei hohen Raten, und zusammen mit einer minimalen Anzahl von Signalpfaden
oder Kabeln.
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Unter
fortgesetzter Bezugnahme auf 1 würde der
Ausgang des Hochgeschwindigkeitsstrecken-Endserialisierers 34 an
den Eingang der Ausfallspeicherschaltung 40 gerichtet.
Die Ausfallspeicherschaltung umfasst eine Scheiben-Schaltungsanordnung 100 zum
Empfangen und Leiten der SR Daten an den Einfang-RAM-Speicher 180.
Eine „Scheibe" stellt einen vordefinierten
Abschnitt oder einen Bereich des Ausfallspeichers für Speicherzwecke dar.
Die Scheiben-Schaltungsanordnung
umfasst die I/O Auswahllogik 102, die die deserialisierten
Ausfalldaten empfängt,
und eine Führungs-Schaltungsanordnung 120,
die die Ausfalldaten, zusammen mit Ausgleichungs-Daten von der Ausgleichungs-Schaltungsanordnung 164,
an die Dateneingänge
des Einfang-RAM-Speichers richtet.
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Weiter
bezugnehmend auf 1 umfasst der Einfang-RAM-Speicher 180 im
Allgemeinen eine Vielzahl von im Wesentlichen identischen SDRAM Einrichtungen,
die als Banken zusammengefasst sind und jeweilige verschachtelte
Ausgänge
aufweisen. Vorzugsweise umfasst der Speicher (der in den 1 und 4 dargestellt
ist) eine Bank von sieben SDRAMs, wobei jede Bank durch einen individuellen Speicher-Controller 182 gesteuert
wird. Ein Banksteuermodul l86 koordiniert einen Betrieb
der Speicherbanken und ist mit dem versteckten Transfermustergenerator 60 gekoppelt.
Um die Daten, die von den einzelnen SDRAM Banken eingefangen werden,
zu organisieren und einen Verschachtelungsmodus-Ausgangstransfer zu ermöglichen,
weisen die Ausgänge
des Speichers die Ausgleichungs-Schaltungsanordnung 164.
Nach einer Ausgleichung können
die Ausgänge
dann mit der Verschachtelungs-Transferschaltungsanordnung 170 gekoppelt
werden. Die Ausgleichungs-Schaltungsanordnung stellt im Allgemeinen
sicher, dass sämtliche sieben
Banken des Speichers die gleichen Daten in den gleichen Adressenorten
einschließen.
Dies erlaubt einen sequenziellen (verschachtelten) Zugriff für Transferzwecke.
Die Transfer-Schaltungsanordnung richtet selektiv bei einer Verschachtelungs-Transferrate
den ausgeglichenen Speicherausgang an gewünschte Abschnitte einer Redundanzanalyse-Schaltung 196.
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Bezugnehmend
nun auf 2 und mit mehr Einzelheiten
als die verallgemeinerte voranstehende Beschreibung empfängt die
Ausfallspeicherschaltung 40 eine Vielzahl von Eingangssignalen
einschließlich
SR_S0-SR_SN (Sync-Abweisungen 0 bis N), CLK16_SRN (den Sync-Abweisungstakt),
ADS [31:0] (Alternative-Daten-Quelle), SEC [31:0] (sekundär), SYNC_SCAN
(synchroner Scan), ISE_SYS (Ignorieren serieller Fehler), STC (Speichern
dieses Zyklus), BOC_IN (Beginn des Zyklus) und CLK16_SYS (System
16 nS Periodentakt). Die SR_S0 und CLK16_SRN Signale werden durch
ein Siloelement (Zuerst-Herein-Zuerst-Heraus-Element) 42 getaktet und
an die Scheiben-Schaltungsanordnung 100 geführt (3).
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Unter
fortgesetzter Bezugnahme auf 2 umfasst
der Eingang zu der Ausfallspeicherschaltung 40 eine Musterverteilungslogik 44,
die Adressen- und Dateninformation an die Scheiben-Schaltungsanordnung 100 führt. Die
Musterverteilungslogik arbeitet mit einem STC (Speichere diesen
Zyklus) Pfad 46 zusammen, der die Logik warnt, wenn ein
Muster von dem Mustergenerator 14 (1) initiiert
wird und wenn Daten in dem Einfang-RAM-Speicher 180 auf Grundlage
der programmierten Bedingungen die von dem Mustergenerator zugeführt werden,
zu speichern sind. Jeweilige zweiunddreißig Bit Alternative-Daten-Quellen-(Alternative-Data-Source;
ADS) und sekundäre
(SEC) Busse 48 und 50 übertragen jeweiligen ADS und
SEC Signale durch jeweilige Register 52 und 54,
die an dem Mustergeneratortakt (BOC) arbeiten. Die Busse speisen
zweiunddreißig Adressen-Wähl-Multiplexer 56,
die selektiv Einzelbit-Ausgänge
von einem der Busse weitergeben. Ein XOR Gatter 58 empfängt die
Quellen-Wähl-Ausgänge und
verknüpft
diese XOR mit invertierten Adressensignalen INV_ADDR. Ein zweites
FIFO Modul 59 führt
eine Pipelineverarbeitung der XOR-verknüpften Daten synchron mit dem
ersten FIFO Modul 42 aus. Der Ausgang von dem zweiten FIFO
wird an die Scheiben-Schaltungsanordnung 100 als ein Multiplexer-Steuereingang
für die
Multiplexer M1-M4 (3) und als ein Eingang zu einem
Adressen-Multiplexer 64,
der nachstehend noch näher
beschrieben wird, geführt.
Die FIFO Strukturen, die in der Ausfalleinfangschaltung der vorliegenden
Erfindung beschrieben werden, umfassen vorzugsweise jeweilige Flip-Flops
(nicht gezeigt), die an den jeweiligen Moduldateneingängen und
-ausgängen
angeordnet sind, aber zum Beispiel Haltespeicher oder Speicher um
erfassen können,
sowie dies in dem technischen Gebiet altbekannt ist.
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Die
versteckte Transfermustergenerator-Schaltungsanordnung 60 verwendet
das SYNC_SCAN-Eingangssignal
als einen Befehlseingang für
einen versteckten Adressengenerator 62. Der Adressengenerator
umfasst einen zweiunddreißig
Bit Zähler,
der einen Eingang an dem Adressen-Multiplexer 64 bereitstellt,
der eine multiplexierte Adressenleitung MUX_ADDR [31:0] erzeugt.
Die Adressenleitung richtet die Mehrbit-Adressensignale durch jeweilige
Verscrambelungs- und Nicht-Verscrambelungs-Signalfallen 66 und 76 an
ein Zeilen/Spalten-Wählermodul 80.
Der Verscrambelungspfad umfasst einen Wähler 68, der mit einem
BOC Register 70 gekoppelt ist, das einen 1K X 10 Verscrambelungs-RAM-Speicher 72 speist.
Der Speicherausgang ist mit einem anderen BOC Register 74 gekoppelt,
das mit dem Zeilen/Spalten-Wähler 80 verbunden
ist. Der Nicht-Verscrambelungspfad 76 umfasst ein drittes
BOC Register 78, das mit dem zweiten BOC Register 74 gekoppelt
ist. Eine Wiederauffrischungsschaltung tastet den nicht-verscrambelten
Signalpfad bei 79 ab.
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Die
Wiederauffrischungs-Schaltung umfasst einen Wiederauffrischungs-Zähler 82,
der einen Ausgang aufweist, der als einer von zwei Eingängen an einen
Wähler 84 geführt ist.
Der andere Eingang zu dem Wähler
wird von dem nicht-verscrambelten multiplexierten Adressenpfad 76 abgetastet.
Eine Steuerung des Wählers
wird durch ein UND Gatter 86 ausgeführt, dessen Eingänge jeweilige
Steuersignale DIAG_RFSH_EN und das STS Signal, das mit einem EMV_STC
durch ein XOR Gatter 88 XOR-verknüpft ist, sind. Der Ausgang
des Wiederauffrischungs-Wählers
wird an den Bank-Controller 186 (5) gerichtet.
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Eine
Kommunikation zwischen dem Adressengenerator 62 und dem
Bank-Controller 186 wird entlang einer Vielzahl von Signalpfaden 90, 92 und 94 bewirkt,
was zu einer ODER-Verknüpfung
eines BNK_OP Signals (oder des STC Signals) mit einem PATGEN_SCAN
Signal (Mustergenerator-Scan) und einem FRC_BNK_OP Signal (erzwingen
eines Bankbetriebs) durch ein ODER-Gatter 96 führen. Der
Ausgang des ODER-Gatters wird an den BNK_OP Eingang des Bank-Controllers 186 geführt (5).
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Weiter
bezugnehmend auf 2 werden mehrere Taktungssignale
in der vorliegenden Erfindung verwendet und werden mit BOC (Beginn
eines Zyklus) oder CLK16 (16 nS Periodentakt) oder CLK8 (8 nS Periodentakt)
bezeichnet. Die CLK16 und CLK8 Takte sind aus einem Modul 98 mit
einer phasenstarren Regelschleife, das den Systemabstand 16 nS Takt
als ein Eingangstaktsignal verwendet, synthetisiert. Für die Zwecke
einer Übersichtlichkeit sind
die einzelnen Taktverbindungen nicht dargestellt, sondern anstelle über die
obige Nomenklatur bezeichnet.
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Bezugnehmend
nun auf 3 ist ein Abschnitt der Scheiben-Schaltungsanordnung 100 (einer
von achtundvierzig identischen Schaltungen) einschließlich der
I/O Wähllogik 102 und
einem Abschnitt der Führungs-Schaltungsanordnung 120 dargestellt.
Sync-Abweisungssignale von dem Ausgang des erst FIFO 42 (2)
werden durch ein über Kreuz
gekoppeltes Netz von Multiplexern M1-M4 verteilt und erzeugen jeweilige
Ausgänge,
die an einem Wähler 104 enden.
Der Wähler
speist ein ODER-Gatter 106, welches wiederum mit dem Eingang
eines XOR Gatters 108 gekoppelt ist. Das XOR Gatter empfängt einen
sekundären
Eingang von einem invertierten Sync-Abweisungssignal INV_SR und
erzeugt einen Ausgang, der durch ein BOC Register 110 an
ein UND Gatter 112 gerichtet wird. Das UND Gatter dient
als der Eingang zu der Führungs-Schaltungsanordnung 120 und
umfasst auch einen invertierten SLICE_DISABLE Signaleingang und
einen dritten Eingang von dem STC Signalpfad 46 (2).
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Bezugnehmend
nun auf die 3 und 4 umfasst
die Führungs-Schaltungsanordnung 120 jeweilige
Scan- und Einfangdatenpfade 122 und 132. Der Scanpfad
umfasst ein Scan-Vergleichs-Register 124, das einen 32-Bit
Adresseneingang von dem Wählermodul 80 empfängt (2)
und dessen Ausgang an ein UND Gatter 128 für eine UND-Verknüpfung mit
einem invertierten SLICE_DISABLE Signal fuhrt. Das UND-verknüpfte Ergebnis
wird dann per Pipelineverarbeitung durch einen Scanadressen-Übereinstimmungs-FIFO 130 geführt. Der
Einfangpfad 132 umfasst ein Eingangs-BOC-Register 134 und
ein Einfang-Vergleichs-Register 136, das ebenfalls die
32-Bit Adresseninformation von dem Wählermodul 80 empfängt. Das
Einfang-Vergleichs-Modul verarbeitet die Adresseninformation durch
jeweilige primäre
und zusätzliche
Datenpfade 131 und 133, die jeweilige Pipelinestufen-Wähler, die jeweilige
Multiplexer aufweisen, speisen. Jeder Multiplexer wird verwendet,
um zu wählen,
welche Pipeline vorrückt,
und zwar auf Grundlage davon, welche Bank gerade arbeitet. Eine
zweckdienliche „Löschen" Funktionalität ist entlang
des zusätzlichen
Pfads durch ein DIREKT_CLR Signal bereit, welches durch ein UND
Gatter 144 mit dem 32-Bit Adressenvergleich UND-verknüpft ist,
und ein AUTO_CLR Signal, dass durch ein NOR Gatter 146 mit
dem Ausgang des UND Gatters 144 NOR-verknüpft ist,
bereitgestellt. Der Ausgang des NOR Gatters wird an ein anderes
Pipelinestufen-Wählerfeld 136 gerichtet.
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Bezugnehmend
nun auf 4 werden die Ausgänge von
den jeweiligen Pipelinestufen-Wählerfeldern 134 und 136 durch
jeweilige 8nS Perioden Register (CLK8) 148 und 150 zurückgetaktet.
Der Ausgang des CLK8 Registers zusammen mit dem primären Datenpfad 131 speist
einen 3:1 Datenwähler 152.
Der Datenwähler
umfasst einen Ausgleichungsdaten-Eingang von der Ausgleichungs-Schaltungsanordnung 164 und
einen Datenbus-Eingang DB von einem Datenbus (nicht gezeigt). Der
Wählerausgang
wird durch ein zweites CLK8 Register 154 getaktet und an
ein ODER Gatter 156 geführt,
wo er mit „Lese" Daten von einem „Speicher-Lese-Wähl" Modul 158 ODER-verknüpft wird.
Der ODER-verknüpfte Ausgang
ist mit einem UND Gatter 160 gekoppelt, welches wiederum
die „Löschen" Befehlsignale als
einen Eingang einschließt,
und wird dann an den Einfang-RAN-Speichereingang D/Q geführt.
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Weiter
bezugnehmend auf 4 spricht das Speicher-Lese-Wähl-Modul 158 auf
ein Lesen-Modifizieren-Schreiben-Signal
RMW_EN, ein Bank-Lese-Signal RD_BNKn, und ein Ausgangssteuersignal von
einem Speicherbankdecoder 192 an (5). Das
Modul füttert
ein CLK8 Register 160 und ein Scheiben-Ausgangs-ODER-Gatter 162,
bevor es an die Ausgleichungs-Schaltungsanordnung 164 gekoppelt
wird.
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Unter
fortgesetzter Bezugnahme auf 4 umfasst
die Ausgleichungs-Schaltungsanordnung 164 ein Ausgleichungs-FIFO,
das als ein 256×48
Cache-Speicher umfasst. Der Transfer-FIFO richtet ausgeglichene
Verschachtelungsdaten von dem Einfang-RAM 180 an ein UND
Gatter 172 zum Vergleichen mit Daten von dem Scanadressen-Übereinstimmungs-FIFO 130 mit
einer nachfolgenden Verteilung an ein Feld von vor-programmierten
Ausgangswählern 174.
Die Ausgangswähler
umfassen vorzugsweise einen Satz von UND Gattern (nicht gezeigt)
und zugehörigen
Aktivierungseingängen
für jede
Scheibe, die die Ausgänge
der UND Gatter an ein ODER Gatter mit 48 Eingängen (nicht gezeigt) führen. Der Ausgang
des ODER Gatters wird dann als das Wähler Ausgangssignal OUT_SEL
verwendet.
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Bezugnehmend
nun auf 5 spricht der Einfang-RAM-Speicher 180 auf
eine Steuer-Schaltungsanordnung
an, die mit mehreren Einzelheiten dargestellt ist, einschließlich der
Speicher-Controller 182 (nur
einer ist zur Übersichtlichkeit
in 5 gezeigt) für
jede Einfang-RAM-Speicherbank, des Banksteuermoduls 186,
und eines Adressenmultiplexes 190.
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Weiter
bezugnehmend auf 5 umfasst jede Einfang-RAM-Speicher
Bank 180 eine Vielzahl von Steuereingängen, die oft mit SDRAM Einrichtungen
assoziiert werden, wie ADDR (multiplexierte Adresse), RAS (Zeilenadressen-Strobe),
CAS (Spaltenadressen-Strobe), WE (Schreibe-Freigabe), CS (Chip-Wahl)
und CKE (Takt-Freigabe). Die Steuereingänge empfangen jeweilige programmierte
Steuersignale von einem zugehörigen
Speicher-Controller 182.
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Jeder
der Speicher-Controller 182 führt eine Vielzahl von Steuerfunktionen
einschließlich
das Abscannen der Bank 180 zum Laden von Ausfallinformationen,
das Bursten des Ausgangs an die Ausgleichungs-Schaltungsanordnung 164,
das Lesen der ausgeglichenen Daten durch die Transfer-Schaltungsanordnung 170 und
das Wiederauffrischen des Einfang-RAM, aus. Die Steuerausgänge von
jedem Controller zu jeder Bank des Einfang-RAMs werden durch ein
Feld von Registern 184, die bei dem 8 nS Hochgeschwindigkeits-Periodentakt
(125 MHz) arbeiten, zurückgetaktet.
Andere Funktionen, die von dem Controller geführt werden, umfassen Speicherlesevorgänge für einen
Redundanzanalysetransfer und System-Lese/Schreib-Vorgänge für Diagnosen.
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Jeder
Speichercontroller 182 ist mit dem Banksteuermodul 186 verbunden,
das den gesamten Einfang-RAM-Speicher steuert. Das Banksteuermodul
umfasst eine Vielzahl von Steuereingängen zum Empfangen einer jeweiligen
Wiederauffrischung (RFSH_REQ), einer Bankoperation (BNK_OP), und von
Modussteuersignalen (MODE_SEL und BANK_SEL). Das Banksteuermodul
stellt eine Vielfalt von programmierbaren Ausgängen für die Koordination des Lesevorgangs,
Schreibvorgangs und der Ausgleichung (Reconciling) von Daten zwischen
den Einfang-RAM-Speicherbanken 180 bereit. Befehlsausgangssignale
zu den Speichercontrollern umfassen Bank-Freigabe (BNK_EN), Bank-Wiederauffrischung
(BNK_RFSH), und Bankbefehl (BNK_CMD). Das Bank-Freigabesignal dient
als der Steuereingang für
einen Pipelinestufen-Wähler 188,
der zu dem Adressen-Multiplexer 190 gehört. Ein Alle-Banken- (ALL_BNK)
Signalpfad koppelt das Steuermodul mit einem Bank-Lese-Decoder 192.
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Der
Adressen-Multiplexer 190 wandelt 32-Bit breite Adressendaten
in ein Einzeilen-, Spalten-, Bankadressen- und physikalisches Bankadressen-Datenformat
um, das von den Speichercontrollern 182 verwendet werden
kann. Dies ist als Folge der internen Bankverarbeitung der Speicherzellenfelder
innerhalb von jeder SDRAM Einrichtung besonders nützlich.
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Der
größte Teil
des Aufbaus der Ausfalleinfangschaltung 20 (1),
der voranstehend beschrieben wurde, führt selbst zu einer Implementierung
einer Form von anwendungsspezifischer integrierter Schaltung (Application
Specific Integrated Circiut, ASIC). Dies ist besonders nützlich zum
parallelen Testen von Anwendungen, wenn eine Vielzahl von Einfang-Ausfall-Schaltungen
parallel angeordnet sind, um ein entsprechendes paralleles Feld
von MUTs zu testen. Wegen der Hochdichte-Vorteile im Zusammenhang mit einer ASIC
Technologie wird der Schaltungsanordnungs-Platz, der benötigt wird,
um Testmöglichkeiten
für eine
große
Anzahl von MUTs bereitzustellen, wesentlich verringert.
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Im
Allgemeinen beinhaltet ein Betrieb der Ausfall-Einfang-Schaltung 20 das
Einfangen und Verarbeiten von Ausfalldaten von dem MUT 16 für einen
nachfolgenden Hochgeschwindigkeits-Transfer an die RA Schaltungsanordnung 196.
Wegen des Wunsches von Bit-Bild-Analysen während der Redundanzanalyse
sind oft große
Mengen von Ausfalldaten beteiligt, was einen Hochgeschwindigkeitsbetrieb fordert,
um den Durchsatz eines MUT Testvorgangs zu maximieren. Daten, die
von der RA Schaltungsanordnung empfangen werden, werden in Übereinstimmung
mit Verfahren analysiert, die für
Durchschnittsfachleute in einem technischen Gebiet altbekannt sind,
wie beispielsweise denjenigen, die in dem U.S. Patent Nr. 5754556
offenbart sind, das den Titel „Semiconductor
Memory Tester With Hardware Accelerators" trägt
und das dem Anmelder der vorliegenden Erfindung übertragen wurde und hier durch Bezugnahme
ausdrücklich
Teil der vorliegenden Anmeldung ist. Die Konstruktion und Konfiguration
der Ausfall-Einfang-Schaltung, die voranstehend beschrieben wurde,
erlaubt einen Betrieb bei hoher Geschwindigkeit mit einer maximalen
Einrichtungsdichte und minimalen Hardwarekosten.
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Vor
dem Betrieb würde
der Tester 10 vorher programmiert, um vorgegebene Daten
an gewählte Adressen
in den MUT 16 zu schreiben. Dies beinhaltet im Allgemeinen
die Programmierung des Mustergenerators 14, um Testmusterwellenformen
bereitzustellen, wie Zurückkehren-auf-Null
(return to zero), Zurückkehren-auf-das-Komplement
(return to complement), oder andere Testwellenformen, die für Durchschnittsfachleute
im technischen Gebiet altbekannt sind.
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Während eines
Tests liefert der Mustergenerator 14 eine Wellenforminformation
an die Treiber-Schaltungsanordnung 17 und
liefert eine Kopie der Testsignale an die Ausfall-Einfang-Schaltung 20. Die
Treiber-Schaltungsanordnung schreibt die programmierte Wellenform
an den MUT 16. Nachdem die Treiber-Schaltungsanordnung 17 Daten
an den MUT 16 schreibt, scannt die Einfang-Schaltungsanordnung 24 gewählte Gebiete
des MUT im Ansprechen auf eine nachfolgende Musterinformation und liest
die Daten aus dem gewählten
Gebiet zum Vergleich mit den Daten, die durch den Mustergenerator vorher
gesendet wurden. Die I/O Wähllogik 102 identifiziert
vorgegebene MUT/I/O Stifte für
einen Zugriff und führt
Datenressourcen an diesen bestimmten Stiften. Dies ist besonders
nützlich,
wenn ein paralleles Feld von MUTs getestet wird.
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Die
Einfang-Schaltungsanordnung 24 aktiviert im Ansprechen
auf Strobesignale (Hinweis-Signale),
die durch den Mustergenerator 14 erzeugt werden, um die
Daten von dem MUT Adressen zu lesen, die durch die I/O Wähllogik 102 gewählt werden.
Die eingefangenen Daten werden als logisch Hoch oder Niedrig durch
jeden Vergleich (nicht gezeigt) erfasst und an die Sync-Abweisungs-Logik 26 geführt. Die Sync-Abweisungs-Logik
vergleicht dann den erfassten Logikpegel mit den erwarteten Daten,
die von dem Mustergenerator zugeführt werden. Wenn die eingefangenen
Daten mit den erwarteten Daten übereinstimmen,
dann bleibt der Sync-Abweisungs-Logikausgang niedrig. Sollte eine
fehlende Übereinstimmung
auftreten, dann erzeugt die Logik ein Sync-Abweisungs-Signal, das
eine Fehlerbedingung anzeigt.
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Die
eingefangenen Ausfalldaten werden dann in eine serielle Form umgewandelt
und durch die Hochgeschwindigkeitsstrecke bei hohen Datenraten verarbeitet.
Das Format der seriellen Daten stellt eine dramatische Verringerung
in der Anzahl von Kabeln bereit, die erforderlich sind, um die SR
Signale zwischen dem Testkopf und dem Mainframe des Testers zu leiten,
während
auch die Datentransferrate signifikant geboostet wird.
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Nach
dem Einfang der Ausfalldaten durchläuft jede Speicherbank sequenziell
einen Burstbetrieb, um 256 Adressen von Daten in den Ausgleichungs-FIFO 164 auszugeben.
Die Daten von den sieben Banken werden dann ODER-verknüpft und
in die gleichen 256 Adressenorte zurückgeburstet. Der Ausgleich-Prozess
wiederholt sich sequentiell, bis sämtliche Adressen sämtlicher
sieben Banken verarbeitet sind. In dieser Weise ist der Datenwert
in jeder Bank der gleiche auf einer Pro-Adressen-Basis. Dies erlaubt
in vorteilhafter Weise eine verschachtelte Ausgabe-Möglichkeit
während
des Datentransfers an die RA Schaltungsanordnung 196.
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Nachdem
die Ausfalldaten ausgeglichen worden sind, erzeugt der versteckte
Transfermustergenerator 60 algorithmisch eine Sequenz von
32-Bit (wenn erforderlich verscrambelten) Adressen für eine verschachtelte Übertragung
sequenziell von jeder Bank an die RA Schaltungsanordnung 196.
Durch Implementieren des versteckten Transfermustergenerators sind
Ausgangstransferzeiten nicht mehr der Verfügbarkeit des Haupttester-Mustergenerators 14 unterworfen.
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Der
tatsächliche
Transfer der Daten von der Ausfall-/Einfangschaltung an die RA Schaltungsanordnung 196 umfasst
auch ein Ausgangswählermerkmal,
welches eine Flexibilität
beim Richten der Ausgänge
der gewählten
Scheibe an den RA bereitstellt. Jeder Scheiben-Ausgang wird an ein
zugehöriges
UND Gatter (nicht gezeigt) gerichtet, welches selektiv durch ein
programmiertes Freigabesignal frei geschaltet wird. Die jeweiligen
UND Gatter-Ausgänge
für sämtliche
Scheiben werden dann ODER-verknüpft
und danach an die RA Schaltungsanordnung 196 in einer verschachtelten
Weise übertragen.
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Während die
Erfindung insbesondere unter Bezugnahme auf ihre bevorzugten Ausführungsformen
gezeigt und beschrieben worden ist, werden Durchschnittsfachleute
in dem technischen Gebiet verstehen, dass verschiedene Änderungen
in der Ausbildung und den Einzelheiten darin durchgeführt werden
können,
ohne von dem Umfang der Erfindung abzuweichen.