KR20110138626A - 병렬 테스트 장치를 탑재한 메모리 모듈 - Google Patents

Abstract

본 발명은 메모리 모듈에 관한 것으로, 특히 다수의 랭크들을 동시에 태스트하는 병렬 테스트 장치를 각 랭크 내부에 구비한 메모리 모듈에 관한 것이다. 그 각 랭크는, 병렬 테스트 모드 제어 신호에 응답하여, 라이트 동작 시에, 다수의 비트들로된 라이트 데이터에 대한 제1 패리티 데이터를 생성하고, 상기 라이트 데이터의 비트들 중 적어도 하나 이상의 비트의 비트값을 상기 제1 패리티 데이터로 대체한 제1 데이터를 생성하며, 리드 동작 시에 상기 제1 데이터에 대한 제2 패리티 데이터를 생성하고, 상기 제2 패리티 데이터를 상기 리드 데이터로서 전송하는 병렬 테스트 장치를 구비할 수 있다. 또한 각 랭크는, 상기 병렬 테스트 모드 제어 신호를 생성함으로써 병렬 테스트 모드에서의 상기 라이트 동작 및 상기 리드 동작을 제어하는 병렬 테스트 제어부를 구비할 수 있다. 이때, 상기 각 랭크로부터의 리드 데이터들의 결합은 상기 라이트 데이터의 서로 다른 비트들에 대응될 수 있다.

Description

병렬 테스트 장치를 탑재한 메모리 모듈{Memory module for comprising parallel test apparatus}

본 발명은 메모리 모듈에 관한 것으로, 특히 다수의 랭크들을 동시에 테스트하는 병렬 테스트 장치를 구비한 메모리 모듈에 관한 것이다.

DRAM(Dynamic Random Access Memory) 등의 반도체 메모리 장치는 반도체 회로의 설계와 공정, 칩 테스트 및 패키지 후의 테스트 등의 여러 단계를 거쳐 제품으로 출시된다. 상기 단계 중 칩 테스트 단계 또는 패키지 후의 테스트 단계에서 DRAM 등의 반도체 메모리 장치는 다양한 방법에 의하여 테스트된다. 한편, 공정 미세화로 인한 DRAM 단품의 저장 용량 증대와 반도체 패키징 기술과 PCB(Printed circuit board)의 기술 진보에 따른 DRAM의 적층도 점증에 따라 메모리 모듈 (DIMM)의 용량도 증대되며, 결과적으로 테스트 시간과 그에 따른 비용 또한 증가하고 있다. 따라서 테스트 시간을 줄이기 위한 다양한 테스트 방법들이 사용되고 있으나 종래의 테스트 방법들은 정확히 불량을 검출하고 불량의 위치를 파악하기 어렵다는 문제점이 있었다.

본 발명이 해결하고자 하는 기술적 과제는, 다수의 랭크들에 대하여 동시에 테스트를 수행함으로써 테스트 시간을 줄일 수 있는 병렬 테스트 장치를 탑재한 메모리 모듈을 제공하는 것에 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 실시 예에 따른 메모리 모듈은 다수의 랭크들을 구비한다, 그 각 랭크는, 병렬 테스트 모드 제어 신호에 응답하여, 라이트 동작 시에, 다수의 비트들로 된 라이트 데이터에 대한 제1 패리티 데이터를 생성하고, 상기 라이트 데이터의 비트들 중 적어도 하나 이상의 비트의 비트값을 상기 제1 패리티 데이터로 대체한 제1 데이터를 생성하며; 리드 동작 시에 상기 제1 데이터에 대한 제2 패리티 데이터를 생성하고, 상기 제2 패리티 데이터를 상기 리드 데이터로서 전송하는 병렬 테스트 장치를 구비할 수 있다. 또한 각 랭크는, 상기 병렬 테스트 모드 제어 신호를 생성함으로써 병렬 테스트 모드에서의 상기 라이트 동작 및 상기 리드 동작을 제어하는 병렬 테스트 제어부를 구비할 수 있다. 이때, 상기 각 랭크로부터의 리드 데이터들의 결합은 상기 라이트 데이터의 서로 다른 비트들에 대응될 수 있다.

바람직하게는, 상기 제1 패리티 데이터로 대체한 상기 라이트 데이터의 상기 적어도 하나 이상의 비트의 비트값과 상기 리드 데이터가 서로 동일하면, 그 리드 데이터를 전송한 랭크는 패스(pass)일 수 있다.

바람직하게는, 상기 제1 패리티 데이터로 대체한 상기 라이트 데이터의 상기 적어도 하나 이상의 비트의 비트값과 상기 리드 데이터가 서로 반전되면, 그 리드 데이터를 전송한 랭크는 페일(fail)일 수 있다.

바람직하게는, 상기 각 랭크는, 상기 병렬 테스트 장치와 통신 연결되어, 상기 라이트 동작 시에 상기 라이트 데이터를 수신하고, 상기 리드 동작 시에 상기 리드 데이터를 송신하는 인터페이스부를 구비할 수 있다. 또한, 상기 각 랭크는, 상기 병렬 테스트 장치와 통신 연결되어, 제1 데이터를 저장하는 저장부를 더 구비할 수 있다.

바람직하게는, 상기 병렬 테스트 장치는, 상기 라이트 동작 시에, 상기 라이트 데이터에 대한 제1 패리티 데이터를 생성하고, 상기 리드 동작 시에 상기 제1 데이터에 대한 제2 패리티 데이터를 생성하는 적어도 하나의 XOR 회로들; 및 상기 라이트 데이터의 비트들 중 적어도 하나 이상의 비트의 비트값을 상기 제1 패리티 데이터로 대체하는 적어도 하나의 먹스를 구비할 수 있다.

바람직하게는, 상기 인터페이스부는, 상기 라이트 데이터의 비트들에 각각 대응하고, 상기 다수의 랭크들에 의해 공유되는 입출력 라인들을 구비할 수 있다.

바람직하게는, 상기 라이트 동작에서 상기 입출력라인들 모두의 리시버가 구동되고, 상기 리드 동작에서, 상기 리드 데이터를 전송하는 입출력라인을 제외한 나머지 입출력라인의 드라이버가 비구동될 수 있다.

바람직하게는, 상기 병렬 테스트 모드에서의 상기 라이트 동작 및 상기 리드 동작에서, 각 랭크의 리드 데이터의 데이터 폭은 각 랭크의 라이트 데이터의 데이터 폭보다 작을 수 있다.

바람직하게는, 라이트 데이터의 비트들의 총수가 랭크들의 수의 n 배일 때, 상기 제1 패리티 데이터로 대체한 상기 라이트 데이터의 상기 적어도 하나 이상의 비트들의 수 및 상기 리드 데이터의 상기 적어도 하나의 비트들의 수는 n개가 될 수 있다.

바람직하게는, 상기 메모리 모듈은 병렬 테스트 모드 시작 신호를 생성하는 메모리 컨트롤러를 구비할 수 있다. 이때 각 랭크 내부의 각 병렬 테스트 제어부는, 상기 병렬 테스트 모드 시작 신호에 응답하여, 상기 병렬 테스트 제어 신호를 생성할 수 있다.

본 발명의 또 다른 실시 예에 따른 메모리 모듈은 다수의 랭크들을 구비할 수 있다. 그 각 랭크는, 병렬 테스트 모드 제어 신호에 응답하여, 라이트 동작시에, n개의 라이트 데이터 비트들에 대한 제1 패리티 비트를 생성하고, n개의 라이트 데이터 비트들 중 하나의 비트의 비트값을 상기 제1 패리티 비트로 대체하고, 리드 동작시에, n-1 개의 나머지 라이트 데이터 비트들과 상기 제1 패리티 비트로된 n개의 제1 데이터 비트들에 대한 제2 패리티 비트를 생성하고, 제2 패리티 비트를 하나의 리드 데이터 비트로서 전송하는 병렬 테스트 장치를 구비할 수 있다. 또한, 각 랭크는, 상기 병렬 테스트 모드 제어 신호를 생성함으로써 병렬 테스트 모드에서의 상기 라이트 동작 및 상기 리드 동작을 제어하는 병렬 테스트 제어부를 구비할 수 있다. 이때 n은 2 이상의 자연수이고, 각 랭크로부터의 비트들의 결합은 상기 라이트 데이터 비트들에 대응될 수 있다.

바람직하게는, 상기 병렬 테스트 모드에서 라이트 데이터 비트들의 수와 상기 테스트하는 랭크의 수가 상기 n개로 동일할 수 있다.

바람직하게는, 상기 제1 패리티 비트로 대체된 상기 라이트 데이터 비트들 중 하나의 비트의 비트값과 상기 리드 데이터 비트가 서로 동일하면, 그 리드 데이터를 전송한 랭크는 패스일 수 있다.

바람직하게는, 상기 제1 패리티 비트로 대체된 상기 라이트 데이터 비트들 중 하나의 비트의 비트값과 상기 리드 데이터 비트가 서로 반전되면, 그 리드 데이터를 전송한 랭크는 페일일 수 있다.

바람직하게는, 상기 각 랭크는, 상기 병렬 테스트 장치와 통신 연결되어, 상기 라이트 동작시에 n개의 라이트 데이터 비트들을 수신하고, 상기 리드 동작시에 상기 리드 데이터 비트를 전송하는 인터페이스부를 더 구비할 수 있다. 또한 각 랭크는, 상기 병렬 테스트 장치와 통신 연결되어, n-1 개의 나머지 라이트 데이터 비트들과 상기 제1 패리티 비트로 구성된 n개의 제1 데이터 비트들을 저장하는 저장부를 더 구비할 수 있다.

바람직하게는, 상기 인터페이스부는, 상기 라이트 데이터 비트들에 각각 대응하고, 상기 다수의 랭크들에 의해 공유되는 입출력 라인들을 구비할 수 있다.

바람직하게는, 상기 병렬 테스트 모드 제어 신호에 응답하여, 상기 라이트 동작에서, 상기 입출력라인들 모두의 리시버가 구동되고, 상기 리드 동작에서 상기 리드 데이터 비트에 대응하는 입출력라인을 제외한 나머지 입출력라인들의 드라이버가 비구동될 수 있다.

바람직하게는, 상기 병렬 테스트 장치는, 상기 라이트 동작 시에, n개의 라이트 데이터 비트들에 대한 제1 패리티 비트를 생성하고, 상기 리드 동작 시에, n-1 개의 나머지 라이트 데이터 비트들과 상기 제1 패리티 비트로된 n개의 제1 데이터 비트들에 대한 제2 패리티 비트를 생성하는 적어도 하나의 XOR 회로, 및 n개의 라이트 데이터 비트들 중 하나의 비트의 비트값을 상기 제1 패리티 비트로 대체하는 적어도 하나의 먹스를 구비할 수 있다.

본 발명의 또 다른 실시 예에 따른 메모리 모듈은, 각 랭크가 리드 데이터를 전송하기 위한 대표 랭크 입출력단자를 포함하는 랭크 입출력단자 그룹을 구비한, 다수의 랭크들, 및 상기 다수의 랭크들을 포함하며, 각 랭크의 랭크 입출력단자 그룹과 전기적으로 연결된 패키지 입출력단자 그룹을 구비한, 패키지를 구비할 수 있다. 이때, 각 랭크는, 병렬 테스트 모드에서, 상기 패키지 입출력단자 그룹으로부터 상기 랭크 입출력 단자 그룹을 통해, 풀(full) 데이터 폭의 라이트 데이터를 수신하고, 각 랭크의 상기 대표 랭크 입출력 단자로부터, 대응하는 패키지 입출력 단자를 통해 감소된 데이터 폭의 리드 데이터를 전송할 수 있다. 이때, 상기 각 랭크의 대표 랭크 입출력단자에 대응하는 패키지 입출력 단자는 각 랭크마다 다르고, 상기 각 랭크로부터의 리드 데이터는 라이트 데이터의 서로 다른 비트에 대응될 수 있다.

바람직하게는, 상기 각 랭크는, 라이트 동작 시에, 다수의 비트들로된 라이트 데이터에 대한 제1 패리티 데이터를 생성하고, 상기 라이트 데이터의 비트들 중 적어도 하나 이상의 비트의 비트값을 상기 제1 패리티 데이터로 대체한 제1 데이터를 생성하며, 리드 동작 시에 상기 제1 데이터에 대한 제2 패리티 데이터를 생성하고, 상기 제2 패리티 데이터를 상기 리드 데이터로서 상기 대표 랭크 입출력 단자로 전송하는 병렬 테스트 장치를 구비할 수 있다. 이때 상기 각 랭크로부터의 리드 데이터들의 결합은 상기 라이트 데이터의 서로 다른 비트들에 대응될 수 있다.

본 발명에 따른 메모리 모듈은, 라이트시에는 전 랭크가 입출력라인을 공유하고 리드시에는 각 랭크가 지정된 입출력라인을 통하여 출력값을 내보내도록 하여 테스트 시간을 단축할 수 있는 장점이 있다.

본 발명에 따른 각 랭크는, 1개 비트를 해당 데이터 대신 전체 입출력에 대한 패리티로 저장하였다. 그 결과, 패스(pass)/페일(fail)을 0/1 혹은 정해진 값으로 표현하는 것이 아니라 각 랭크에서 라이트한 데이터 및 그 반전된 데이터 표현할 수 있도록 하였다. 따라서 메모리 모듈에서는, 페일 비트를 출력한 입출력 라인을 구비한 랭크의 위치 및 어드레스를 통하여 불량이 발생한 랭크와 어드레스를 파악할 수 있게 된다.

본 발명의 상세한 설명에서 인용되는 도면을 더욱 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시 예에 따른 메모리 모듈을 나타내는 도면이다.
도 2는 도 1의 각 랭크를 보다 구체적으로 나타낸 도면이다.
도 3a는 라이트 동작시의 도 2의 각 랭크를 나타낸 도면이다.
도 3b는 리드 동작시의 도 2의 각 랭크를 나타낸 도면이다.
도 4a 및 도 4b는 본 발명의 일실시 예에 따른 메모리 모듈을 나타낸 도면이다.
도 5a는 라이트 동작시의 도 4a 및 도 4b의 각 랭크를 나타낸 도면이다.
도 5b는 리드 동작시의 도 4a 및 도 4b의 각 랭크를 나타낸 도면이다.
도 6은 본 발명의 일실시 예에 따른 메모리 모듈에서, 병렬 테스트 방법을 나타내는 순서도이다.
도 7은 본 발명의 일실시 예에 따른 메모리 모듈에서, 병렬 테스트 방법을 더 자세히 나타낸 순서도이다.
도 8a은 본 발명의 일실시 예에 따른 메모리 모듈에서, 랭크 입출력 단자와 패키지 입출력단자 또는 모듈 입출력 단자에서의 전기적 연결 관계를 나타낸 도면이다.
도 8b는 본 발명의 도 8a의 메모리 모듈에서, 랭크 입출력 단자와 패키지 입출력단자 또는 모듈 입출력 단자에서의 전기적 연결 관계를 나타낸 표이다.
도 9는 본 발명의 일실시 예에 따른 메모리 모듈에서, 랭크 입출력 단자와 패키지 입출력단자 또는 모듈 입출력 단자에서의 전기적 연결 관계를 나타낸 표이다.
도 10은 본 발명의 일실시 예에 메모리 모듈에서, 랭크 입출력 단자와 패키지 입출력단자 또는 모듈 입출력 단자에서의 전기적 연결 관계를 나타낸 표이다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1 본 발명의 실시 예에 따른 메모리 모듈(100)을 나타내는 블록도이다.

도 1을 참조하면, 메모리 모듈(100)은 랭크 0(110), 및 랭크 1(112)를 구비할 수 있다. 메모리 모듈(100)은 DIMM(듀얼 인라인 메모리 모듈, Dual Inline Memory Module)일 수 있다. 본 발명에서, 랭크는 입출력라인을 공유하는 서로 다른 DRAM 칩을 구별하는 단위일 수 있다. 설명의 편의를 위하여 2개의 랭크들만을 도시하였지만, 메모리 모듈(100)은 적어도 2개 이상의 랭크들을 구비할 수 있다. 마찬가지로, 비트를 입출력하는 2개의 입출력단자들(DQ0, DQ1)이 도시되었지만, 이에 한정되는 것은 아니다. 나아가, 다수의 랭크들(110, 112)의 각각은 병렬 테스트 장치들(130, 132) 및 병렬 테스트 제어부(120, 122)를 구비할 수 있다.

메모리 컨트롤러(미도시)는 사용자가 프로그램하는대로 각 랭크(110, 112)에 프로토콜에 맞는 형태로 읽기/쓰기/기타동작을 수행하게 된다. 본 발명에서는, 메모리 컨트롤러는 각 랭크가 테스트 모드로 동작할지 노멀 모드로 동작할 지의 신호를 준다. 각 랭크(110, 112)는, 메모리 컨트롤러부터 입력된 커맨드 (read, write, mode setting, etc.)에 대한 처리를 하는 병렬 테스트 제어부(120, 122)를 포함한다. 병렬 테스트 제어부(120, 122)의 기능 중의 하나로 특정 커맨드가 입력될 때 일반적인 리드/라이트 동작이 아닌 "병렬 테스트 모드(parallel testmode)"에서의 리드/라이트 동작으로 전환시키는 것이다. 각 랭크(110, 112) 내부의 병렬 테스트 제어부(120, 122)는, 메모리 컨트롤러로부터의 병렬 테스트 모드 시작 명령에 응답하여, 각 랭크(110, 112) 내부의 데이터 흐름을 제어한다. 결과적으로 라이트 동작에서는 전체 데이터 채널을 통해 입력되는 비트 열을 가공(일부 비트의 패리티 대체)하여 각 랭크(110, 112) 내부의 저장부 (memory cell array)에 나누어 저장하고, 리드 동작에서는 저장부로부터 인출된 비트열로부터 패리티를 생성하여 그 패리티 만을 감소된 데이터 채널을 통해 내보낸다. 즉, 병렬 테스트 모드에서 라이트 동작은 풀 데이터 폭(full data width(channel))으로, 리드 동작은 감소된 데이터 폭으로 이루어 진다. 이렇게 되면 보다 적은 데이터 채널을 이용하게 되어, 동시 테스트되는 DRAM의 수를 극대화 할 수 있게 되고, 결과적으로 테스트 시간과 비용이 절감되게 된다.

구체적으로, 실선(a)은 라이트 동작시의 데이터 흐름 선이고, 점선(b)은 리드 동작시의 데이터 흐름 선이다. 메모리 모듈(100)에 탑재된 랭크들은 입출력(I/O) 라인을 공유한다. 구체적으로, 다수의 랭크에 의해 공유되는 것은 모듈(PCB) 또는 패키지(Package) 상에서의 배선에 의해서 이루어진다. 이에 각 랭크(130, 132) 내부의 병렬 테스트 제어부(120, 122)는 랭크 별로 병렬 테스트 모드를 설정하여 라이트 데이터는 공통으로 수신하되, 리드 데이터는 랭크 별로 독립적으로 지정된 I/O 라인을 통하여 전송하도록 한다. 리드 데이터를 송출하는 I/O 라인은 병렬 테스트 제어부(120, 122)에 의해 개별적으로 프로그램되거나, 물리적 배선을 통하여 지정될 수 있다.

이하, 도 2를 참조하여, 각 랭크를 더 구체적으로 살펴보도록 한다.

도 2는 도 1의 랭크 0(110)을 더 구체적으로 나타낸 도면이다. 랭크 0(110) 만을 도시하였지만, 메모리 모듈(100)의 각 랭크 및 각 랭크에 탑재된 병렬 테스트 장치의 동작 원리는 동일하다.

도 1 및 도 2를 참조하면, 랭크 0(110)은 입출력(I/O) 데이터 인터페이스부(210a), 커맨드 인터페이스부(210b), 병렬 테스트 장치(130), 및 저장부(230)를 구비할 수 있다. 또한, 병렬 테스트 장치(130)는 패리티 생성부(220), 먹스, 및 버퍼 1, 2, 3, 4를 구비할 수 있다.

입출력(I/O) 데이터 인터페이스부(210a) 및 커맨드 인터페이스부(210b)는, 메모리 컨트롤러(미도시)부터 입력된 명령어들(Command/Address/Control/Clock) 및 I/O 데이터를 병렬 테스트 제어부(120)에 전송한다. 그 명령어들에는 병렬 테스트 모드를 시작하라는 병렬 테스트 시작 신호도 포함된다. I/O 데이터 인터페이스부(210a)는 라이트 데이터의 비트들에 대응하는 입출력 단자들(DQ0, DQ1)을 구비할 수 있고, 입출력 단자들(DQ0, DQ1)에 전기적으로 연결된 입출력라인들을 구비할 수 있다. 입출력 단자들(DQ0, DQ1) 중에서, 리드 데이터 비트를 독출하기 위한 대표 입출력 단자(DQ0)가 임의로 지정될 수 있다. 인터페이스부는, 기존의 DRAM에 존재하는 것을 활용할 수 있고, 테스트를 위해 추가로 구비되어야하는 것은 아니다.

병렬 테스트 제어부(120, 122)는 병렬 테스트 모드 시작 신호가 입력될 때 일반적인 라이트/리드 동작이 아닌 "병렬 테스트 모드"에서의 라이트 및 리드 동작으로의 전환을 제어하는 병렬 테스트 모드 제어 신호(Con_1, Con_2, Con_3)를 발생시킨다. 구체적으로, 병렬 테스트 모드 제어 신호는 제1 제어 신호(Con_1), 제2 제어 신호(Con_2), 및 제3 제어 신호(Con_3)을 포함할 수 있다. 다만, 이에 한정되는 것은 아니다.

제1 제어 신호(Con_1)는 먹스 및 버퍼 1, 2, 3, 4를 제어하여, 그 결과 리드/라이트 동작이 랭크 0(110)에서 시간 차를 두고 행해지도록 제어한다.

제1 제어 신호(Con_1)는 라이트 동작에서, 제1 논리값을 갖고, 버퍼 1, 버퍼 2를 전원 온하고, 버퍼 1로부터의 라이트 데이터가 먹스에서 선택되도록 할 수 있다. 이런 라이트 동작의 흐름선을 실선(a)으로 도시하였다.

제1 제어 신호(Con_1)는 리드 동작에서, 제1 논리값과 상반된 제2 논리값을 갖고, 버퍼 3, 버퍼 4의 전원을 온하고, 버퍼 3으로부터의 리드 데이터가 먹스에서 선택되도록 할 수 있다. 이런 리드 동작의 흐름선을 점선(b)으로 도시하였다.

패리티 생성부(220)는 제2 제어 신호(Con_2)에 기초하여, 라이트 데이터에 대한 제1 패리티 데이터를 생성하고, 제1 데이터에 대한 제2 패리티 데이터를 생성할 수 있다. 제1 데이터는 라이트 데이터의 비트들 중 적어도 하나 이상의 비트의 비트값을 상기 제1 패리티 데이터로 대체한 데이터이다.

저장부(230)는 그 제1 데이터를 저장할 수 있다. 저장부(230)는 별도로 구비될 수도 있으나, 각 랭크의 기존 셀 어레이를 사용할 수 있다.

I/O 데이터 인터페이스부(210a)는 제3 제어 신호(Con_3)에 응답하여, 제2 패리티 데이터를 리드 데이터로서 대표 입출력단자(DQ0)를 통해 전송하고, 더불어 리드 데이터를 전송하지 않는 입출력라인의 드라이버를 비구동할 수 있다.

상기 제1 패리티 데이터로 대체한 상기 라이트 데이터의 상기 적어도 하나 이상의 비트의 비트값과 리드 데이터가 서로 동일하면, 랭크 0(110)는 패스(pass)로 판단될 수 있다.

상기 제1 패리티 데이터로 대체한 상기 라이트 데이터의 상기 적어도 하나 이상의 비트의 비트값과 상기 리드 데이터가 서로 반전되면, 랭크 0(110)는 페일(fail)로 판단될 수 있다.

상기와 같이, 문제가 되는 랭크의 패스/페일이 판단될 수 있으므로, 최종적으로 그 랭크(DRAM)의 교체를 수행할 수 있다.

이하, 도 3a 및 도 3b를 참조하여 리드/라이트 동작에서의 도 2의 각 랭크의 동작을 살펴보도록 한다.

도 3a에서는 라이트 동작시의 도 2의 패리티 생성부(220a)를 더 구체적으로 도시하였다. 또한, 도 3b에서는 리드 동작시의 도 2의 패리티 생성부(220a)를 더 구체적으로 도시하였다. 반면에, 도 2의 버퍼 1, 2, 3, 및 4 및 먹스는 설명의 편의를 위해 생략하고 데이터 흐름선 만을 도시하였다. 따라서, 라이트 동작시의 도 2의 패리티 생성부(220a)는 라이트 동작시의 병렬 테스트 장치(130a)와 기능이 동일하고. 도 3b는 리드 동작시의 도 2의 도 2의 패리티 생성부(220b)는 리드 동작시의 병렬 테스트 장치(130b)와 기능이 동일할 수 있다. 따라서 이하 혼용해서 쓰기로 한다.

패리티 생성부(220a, 220b)는 패리티 데이터 생성을 위한 적어도 한 개의 XOR 회로, 및 패리티 데이터로 대체하기 위한 먹스를 더 구비할 수 있다. 먼저 라이트 동작을 설명한다.

도 1, 도 2, 및 도 3a를 참조하면, 랭크 0(110)의 병렬 테스트 장치(130a)는 라이트 데이터로서 제1 비트 및 제2 비트를 각각 대표 입출력단자(DQ0) 및 제2 입출력단자(DQ1)를 통해 수신한다. XOR 회로는 제1 비트 및 제2 비트를 XOR 연산하여, 제1 패리티 비트를 제1 패리티 데이터로서 생성한다. 먹스는 제1 비트를 버리고, 제1 패리티 비트를 선택한다. 저장부(230)는 선택된 제1 패리티 비트 및 제2 비트를 제1 데이터로서 저장한다. 이어서, 리드 동작을 설명한다.

도 1, 도 2 및 도 3b를 참조하면, 랭크 0(110)의 병렬 테스트 장치(130b)는 저장된 제1 데이터의 제1 패리티 비트 및 제2 비트를 XOR 연산하여 제2 패리티 비트를 생성한다. 먹스는 제2 패리티 비트를 선택한다. 대표 입출력단자(DQ0)는 스위치 제어 신호(Con_SW0)에 응답하여, 제2 패리티 비트를 리드 데이터로서 전송하고, 동시에, 제1 스위치 제어 신호(Con_SW1)에 응답하여, 제2 비트의 입출력라인의 제1 스위치(SW1)를 열어 데이터 흐름을 차단할 수 있다. 스위치 제어 신호(SW_0) 및 제1 스위치 제어 신호(Con_SW1)는 제3 제어 신호의 서브 제어 신호들일 수 있다.

상기 라이트 데이터의 제1 비트와 상기 제2 패리티 비트가 서로 동일하면, 상기 랭크 0(110)을 테스트한 결과는 패스(PASS)이다. 상기 라이트 데이터의 제1 비트와 상기 제2 패리티 비트가 서로 반전되면 랭크 0(110)를 테스트한 결과는 페일이다. 결과적으로 본원 발명에 따른 메모리 모듈(100)은 특정 칩의 전체 I/O에 대한 패스/페일을 0/1 혹은 정해진 값으로 표현하는 것이 아니라 시스템에서 라이트한 데이터 비트로 표현할 수 있도록 하였다. 또한, 본원 발명에 따른 메모리 모듈(100)은 1R DIMM 테스트 시와 동일하게 페일 대표 입출력단자(DQ0)의 위치 및 어드레스를 통하여 불량이 발생한 랭크와 어드레스를 파악할 수 있게 된다.

도 3a 및 도 3b의 각각의 먹스와 XOR회로는 동일할 수도 있고, 별도로 구비될 수도 있다.

도 1 내지 도 3b를 참조하여 보다 구체적인 예를 살펴보도록 한다. 다만 이 실시 예에 한정되는 것은 아니다. 2 비트 구성의 라이트 데이터(0, 1)의 첫 번째 비트의 비트값을 0, 두 번째 비트의 비트값을 1이라고 한다. 병렬 테스트 제어부(120)로부터의 병렬 테스트 제어 신호에 응답하여, 랭크 0(110)에서 리드 데이터를 전송하는 랭크 0(110)의 대표 입출력단자(DQ0)를 설정하고, 랭크 1(112)에서 리드 데이터를 전송하는 랭크 1(112)의 대표 입출력단자(DQ1)을 임의로 설정할 수 있다. 랭크 0(110)에서, XOR 회로는 라이트 데이터(0,1)를 XOR 연산하여 제1 패리티 비트의 비트값 1을 생성하고, 먹스는 첫번째 비트의 비트값 0 대신에 제1 패리티 비트의 비트값 1을 선택한다. 저장부(230)는 선택된 제1 패리티 비트의 비트값 0과 라이트 데이터의 두 번째 비트의 비트값으로 구성된 제1 데이터(1, 1)를 저장한다. XOR 회로는 제1 데이터를 XOR 연산하여 제2 패리티 비트의 비트값 0을 생성한다. 랭크 0(110)은 제2 패리티 비트의 비트값 0을 랭크 0(110)의 대표 입출력 단자(DQ0)을 통해 제어부(120)로 전송한다. 마찬가지로 랭크 1(112)은 비트값 1을 생성한다. 그리고 랭크 1(112)은 비트값 1을 랭크 1(112)의 대표 입출력 단자(DQ1)을 통해 병렬 테스트 제어부(120)로 전송한다. 상기와 같은 경우는 랭크 0(110) 및 랭크 1(112) 모두 테스트 결과가 패스인 경우이고, 페일이면, 리드 데이터는 라이트 데이터와 논리값이 반전된다.

대부분의 테스트 비용 절감 방법은 양/불 여부가 제품에서 미리 판정되어 단위당 양/불을 나타내는 신호를 출력하고 테스터(ATE, system, etc.)에서 이 신호가 어떤 상태를 나타내는지를 확인하는 형태로, 타겟과 레퍼런스(reference)를 제품단에서 모두 구비해야만 양/불 판정이 가능하며, 테스터는 라이트된 신호가 아닌 양/불을 표시하는 신호를 확인해야 했다. 이 경우의 문제점은 페일 체크를 위해서 라이트된 것과 다른 신호를 체크해야 하게 되며, 항상 복수의 블록을 동시 구동해야 하고 동시 구동 블록의 조성에 따라서는 실장 시스템에서 보이는 제품의 형태가 메모리 컨트롤러(controller)에서 지원하지 않는 제품 구성(organizaion)이 될 수도 있다는 것이었다.

하지만 본원 발명에 따른 메모리 모듈은 라이트된 데이터의 패리티를 데이터 대신 저장하고, 리드 시에는 다시 패리티 생성부를 거쳐, 데이터 페일이 없으면, 패리티가 대신 저장되면서 버려졌던 데이터가 동일하게 복구되어 출력되고, 페일 시에는 반전된 형태로 출력된다. 이는, n 비트와 해당 비트열의 패리티 1 비트로 이루어진 비트 세트에서, 어떤 1 비트를 선택하여도 해당 비트는 나머지 n 비트에 대한 패리티이기 때문이다.

따라서, 본원 발명에 따른 메모리 모듈은 테스트 인프라나 제품 단에서 변경되어야 하는 부분이 매우 적어 적은 비용으로 채택이 가능하다. 특히 XOR 회로 수가 적다. 또한 판정 비트 수를 줄이는 경우 일반적으로 발생하는 양불 판정의 신뢰도 저하의 정도도 낮다.

도 4a 및 도 4b는 본 발명의 다른 일 실시 예에 따른 메모리 모듈(100a)을 나타낸 도면이다. 도 4a 및 도 4b의 각 랭크의 동작은 도 2와 동일하다.

메모리 모듈(100a)에 4개의 랭크들이 탑재된 x4 DRAM에서, 도 4a는 4개의 랭크들(110, 112, 114, 115) 모두를 테스트하는 x4 테스트 모드일 때, 메모리 모듈을 나타낸 도면이다. 즉 4개의 입출력 라인들을 4개의 랭크들이 공유한다. 반면에, 도 4b는 2개의 랭크들 만을 테스트하는 x2 테스트 모드일 때, 메모리 모듈(100a)을 나타낸 도면이다. 즉, 4개의 입출력 라인들을 2개의 랭크들이 공유한다.

x4 테스트 모드 또는 x2 테스트 모드는 도 2의 병렬 테스트 제어부(120)로부터의 제2 제어신호(Con_2)에 기초할 수 있다.

이하, 도 5a 및 도 5b를 참조하여, x4 테스트 모드와 x2 테스트 모드 간에 전환하는, 리드/라이트 동작에서의 도 4a 및 도 4b의 각 랭크의 동작을 살펴보도록 한다.

도 5a는 라이트 동작할 때의 도 4a 및 도 4b의 병렬 테스트 장치(130a)를 더 구체적으로 도시하였다. 또한, 도 5b는 리드 동작할 때의 도 4a 및 도 4b의 병렬 테스트 장치(130b)를 더 구체적으로 도시하였다.

도 4a 및 도 5a를 참조하면, x4 테스트 모드에서, 랭크 0(110)은 라이트 데이터로서, 제1 비트, 제2 비트, 제3 비트, 및 4 비트를 각각 대표 입출력단자(DQ0), 제2 입출력단자(DQ1), 제3 입출력단자(DQ2), 및 제4 입출력단자(DQ3)를 통해 수신한다. 복수의 XOR 회로들은 제1 비트, 제2 비트, 제3 비트, 및 제4 비트를 XOR 연산하여, 제1 패리티 비트를 생성한다. 제1 먹스(MUX 1)는 제2 제어신호(Con_2)에 응답하여 제1 비트를 버리고, 제1 패리티 비트를 선택한다. 제2 먹스(MUX)는 제2 제어신호(Con_2)에 응답하여, 선택 동작을 하지 않고, 제2 내지 제4 비트를 저장부(230)로 전송한다. 저장부(230)는 제1 패리티 비트, 및 제2, 제3, 및 제4 비트를 저장한다. 이어서, 리드 동작을 설명한다.

도 4a 및 도 5b를 참조하면, 적어도 한 개의 XOR 회로들은 저장된 제1 패리티 비트, 및 제2, 제3, 및 제4 비트를 XOR 연산하여 제2 패리티 비트를 생성한다. 제1 먹스(MUX 1)는 제2 패리티 비트를 선택한다. 스위치 제어 신호(Con_SW0)에 응답하여, 대표 입출력단자(DQ0)를 통해 제2 패리티 비트가 리드 데이터 비트로서 전송될 수 있다. 동시에, 제1 내지 제3 스위치 제어 신호들(Con_SW1, Con_SW2, Con_SW3)에 응답하여, 나머지 비트들(제2, 제3, 및 제4 비트)의 입출력 라인들의 드리이버를 비구동할 수 있다. 제1 내지 제4 스위치 제어 신호들은 제3 제어 신호(Con_3)의 서브 제어 신호들일 수 있다.

상기 제1 패리티 비트가 대체한 상기 라이트 데이터의 제1 비트와 상기 리드 데이터 비트가 서로 동일하면, 상기 테스트한 결과는 패스(pass)일 수 있다.

상기 제1 패리티 비트가 대체한 상기 라이트 데이터의 제1 비트와 상기 리드 데이터 비트가 서로 반전되면, 상기 테스트한 결과는 페일(fail)일 수 있다.

이어서, 제2 제어 신호(Con_2)에 응답하여, 4개의 랭크들 중 2개의 랭크만을 테스트하는 x2 테스트 모드로 전환 시, 각 랭크의 병렬 테스트 장치의 리드/라이트 동작을 살펴본다.

다시, 도 4b 및 도 5a를 참조하면, x2 테스트 모드에서, 다수의 랭크들(110, 112, 114, 116) 모두에 제1 비트, 제2 비트, 제3 비트, 제4 비트로된 라이트 데이터를 풀(full) 데이터 채널을 통해 수신한다.

랭크 0(110)의 병렬 테스트 장치(130a)는 라이트 데이터로서 제1 비트, 제2 비트, 제3 비트, 및 4 비트를 각각 대표 입출력단자(DQ0), 제1 입출력단자(DQ1), 제2 대표 입출력단자(DQ2), 및 제3 입출력단자(DQ3)를 통해 수신한다. 복수의 XOR 회로들은 제1 비트 및 제2 비트를 XOR 연산하여, 제3 패리티 비트를 생성하고, 제3 비트, 및 제4 비트를 XOR 연산하여 제4 패리티 비트를 생성한다. 제1 먹스(MUX1)는 병렬 테스트 제어부(120)로부터의 제2 제어 신호(Con_2)에 응답하여 제1 비트를 버리고, 제3 패리티 비트를 선택한다. 또한 제2 먹스(MUX2)는 병렬 테스트 제어부(120)로부터의 제2 제어 신호(Con_2)에 응답하여 제3 비트를 버리고 제4 패리티 비트를 선택한다. 저장부(230)는 제3 패리티 비트, 및 제2 비트, 제4 패리티 비트, 및 제4 비트를 저장한다. 이어서, 리드 동작을 설명한다.

도 4b 및 도 5b를 참조하면, 복수의 XOR 회로들은 저장된 제3 패리티 비트, 및 제2 비트를 XOR 연산하여 제5 패리티 비트를 생성하고, 제4 패리티 비트, 및 제4 비트를 XOR 연산하여 제6 패리티 비트를 생성한다. 제1 먹스(MUX1)는 제5 패리티 비트를 선택하고 및 제2 먹스(MUX2)는 제6 패리티 비트를 선택한다. 스위치 제어 신호(Con_SW0)에 응답하여, 제5 패리티 비트가 대표 입출력단자(DQ0)를 통해 전송된다. 또한 제2 스위치 제어 신호(Con_SW2)에 응답하여 제6 패리티 비트를 제2 대표 입출력단자(DQ2)를 통해 전송한다. 동시에, 제1 및 제 3 스위치 제어 신호(Con_SW1, Con_SW3)에 응답하여, 제1 및 제3 스위치들(SW1, SW3)를 열어, 제2, 및 제4 비트의 입출력 라인들의 드라이버를 비구동할 수 있다.

상기 제1 패리티 비트가 대체한 상기 라이트 데이터의 제1 비트와 상기 제5 패리티 비트가 서로 동일하면, 상기 테스트한 결과는 패스(pass)일 수 있다.

상기 제1 패리티 비트가 대체한 상기 라이트 데이터의 제3 비트와 상기 제6 패리티 비트가 서로 반전되면, 상기 테스트한 결과는 페일(fail)일 수 있다.

도 6은, 본 발명의 일실시 예에 따른 메모리 모듈에서 병렬 테스트 방법을 나타내는 순서도이다. 상기 병렬 테스트 방법은 도 2의 각 랭크에서의 병렬 테스트 방법일 수 있다. 도 6을 참조하면, 상기 각 랭크의 병렬 테스트 장치는, 라이트 데이터를 수신하는 동작(S610), 라이트 데이터에 대한 제1 패리티 데이터를 생성하는 동작(S620), 라이트 데이터의 비트들 중 적어도 하나 이상의 비트의 비트값을 상기 제1 패리티 데이터로 대체한 제1 데이터를 생성하는 동작(S630), 상기 제1 데이터에 대한 제2 패리티 데이터를 생성하는 동작(S640), 상기 제2 패리티 데이터를 상기 리드 데이터로서 전송하는 동작(S650)을 구비할 수 있다. 상기 각 랭크로부터의 리드 데이터들의 결합은 상기 라이트 데이터의 서로 다른 비트들에 대응될 수 있다. 즉 리드되는 비트들이 충돌되지 않는다.

도 7은 본 발명의 일실시 예에 따른 메모리 모듈에서, 병렬 테스트 방법을 더 자세히 나타낸 순서도이다. 상기 병렬 테스트 방법은 도 2의 각 랭크에서의 병렬 테스트 방법일 수 있다. 도 7을 참조하면, 상기 각 랭크의 병렬 테스트 장치는, n개의 라이트 데이터 비트들 수신하는 동작(S710), n개의 라이트 데이터 비트들에 대한 제1 패리티 비트를 생성하는 동작(S720), n개의 라이트 데이터 비트들 중 하나의 비트의 비트값을 상기 제1 패리티 비트로 대체하는 동작(S730), n-1 개의 나머지 라이트 데이터 비트들과 상기 제1 패리티 비트로된 n개의 제1 데이터 비트들을 저장하는 동작(S740), n개의 제1 데이터 비트들에 대한 제2 패리티 비트를 생성하는 동작(S750), 및 상기 제2 패리티 비트를 상기 하나의 리드 데이터 비트로서 전송하는 동작(S760)을 구비할 수 있다. n은 2 이상의 자연수이고, 각 랭크로부터의 비트들의 결합은 상기 라이트 데이터 비트들에 대응될 수 있다. 즉 리드되는 비트들이 충돌되지 않는다.

도 6 및 도 7에 도시된 병렬 테스트 방법은, 도 1 내지 도 5b를 참조하여 상술한 본 발명의 일실시 예에 따른 병렬 테스트 방법에 관한 설명과 유사하므로 여기에서는 자세한 설명을 생략한다.

도 8a은 본 발명의 일실시 예에 따른 메모리 모듈에서, 랭크 입출력 단자와 패키지 입출력단자 또는 모듈 입출력 단자에서의 전기적 연결 관계를 나타낸 도면이다. 다만, 이에 한정되는 것은 아니다.

도 8a를 참조하면, 메모리 모듈(100b)은 다수의 랭크들(810, 812)을 포함하는 패키지(830)를 구비할 수 있다.

다수의 랭크들(810, 812)의 각각은 라이트 동작 시에, 라이트 데이터에 대한 제1 패리티 데이터를 생성하고, 상기 라이트 데이터의 비트들 중 적어도 하나 이상의 비트의 비트값을 상기 제1 패리티 데이터로 대체한 제1 데이터를 생성하고, 리드 동작 시에 상기 제1 데이터에 대한 제2 패리티 데이터를 생성하고, 그리고, 상기 제2 패리티 데이터를 상기 리드 데이터로서 전송하는 병렬 테스트 장치(820, 822)를 구비할 수 있다. 또한 다수의 랭크들(810, 812)의 각각은 상기 병렬 테스트 장치(820, 822)의 리드 및 라이트 동작을 제어하는 병렬 테스트 제어부(840, 842)를 구비할 수 있다. 상기 병렬 테스트 장치(820, 922)의 동작은 도 2의 병렬 테스트 장치(110, 112)의 동작과 동일하므로 자세한 설명은 생략한다.

나아가, 랭크 A(810)는 리드 데이터를 전송하기 위한 대표 랭크A 입출력단자(RA_DQ0)를 포함하는 랭크A 입출력단자 그룹(RA_DQ0, RA_D1)을 구비할 수 있다. 마찬가지로, 랭크 B(820)는 리드 데이터를 전송하기 위한 대표 랭크B 입출력단자(RB_DQ0)를 포함하는 랭크B 입출력단자 그룹(RB_DQ0, RB_DQ1)을 구비할 수 있다. 패키지(830)는 랭크A 입출력단자 그룹(RA_DQ0, RA_DQ1) 및 랭크B 입출력단자 그룹(RB_DQ0, RB_DQ1)과 각각 전기적으로 연결된 패키지 입출력단자 그룹(P_DQ0, P_DQ1)을 구비할 수 있다. 상기 대표 랭크A 입출력단자(RA_DQ0) 및 대표 랭크B 입출력단자(RB_DQ0)는 패키지 입출력 단자 그룹(PA_DQ0, PA_DQ1) 중 서로 다른 패키지 입출력 단자에 전기적으로 연결된다. 이에 따라, 상기 대표 랭크A 입출력단자(RA_DQ0) 및 대표 랭크B 입출력단자(RB_DQ0)로부터의 리드 데이터들은 라이트 데이터의 서로 다른 비트에 대응될 수 있다. 즉, 리드 데이터 비트들은 충돌되지 않는다.

참고로, 비록 다수의 랭크들을 구비한 패키지에서 설명하였지만, 다수의 패키지를 구비한 모듈에서도, 리드 데이터를 전송하는 각 패키지의 대표 패키지 입출력단자가 모듈의 서로 다른 입출력 단자에 전기적으로 연결되도록 함으로써, 동일한 연결 논리가 적용될 수 있다. 이에 대해서는 도 10을 참조하여 후술하기로 한다.

도 8b는 도 8a의 입출력 단자들의 전기적 연결(즉, 와이어링 또는 물리적 배선)을 나타낸 표(800)이다. 리드 데이터를 전송하는 입출력 단자는 회색 칸으로 표시하였다.

예컨대, 도 8a 및 도 8b를 참조하면, 2 비트 구성의 라이트 데이터의 첫 번째 비트의 비트값이 0, 두 번째 비트의 비트값이 1이라고 할 때, 첫 번째 비트의 비트값 0은 제1 패키지 입출력 단자(P_DQ0)를 통해 대표 랭크A 입출력단자(RA_DQ0)를 전송되고, 두 번째의 비트의 비트값 1은 제2 패키지 입출력 단자(P_DQ1)를 통해 제2 랭크A 입출력단자(RA_DQ1)로 전송된다. 동시에, 두 번째 비트의 비트값 1은 제2 패키지 입출력 단자(P_DQ1)를 통해 대표 랭크B 입출력단자(RB_DQ0)로 전송되고, 첫 번째 비트의 비트값 0은 제1 패키지 입출력 단자(P_DQ0)를 통해 제2 랭크B 입출력단자(RB_DQ1)로 전송된다.

각 랭크(810, 820)의 병렬 테스트 장치(820, 822)가, 라이트 데이터를 수신한 이후의 리드 데이터를 출력하는 과정은 도 1 내지 도 3b를 통해 상술하였으므로 생략한다.

랭크 A의 테스트 결과 패스이면, 대표 랭크A 입출력단자(RA_DQ0) 및 제1 패키지 입출력 단자(P_DQ0)를 통해 수신되는 리드 데이터 비트는 0이고, 페일이면 1이다. 마찬가지로, 랭크 B의 테스트 결과 패스이면, 대표 랭크B 입출력단자(RB_DQ0) 및 제2 패키지 입출력 단자(P_DQ1)를 통해 수신되는 리드 데이터 비트는 1이고, 페일이면 0이다.

결과적으로 본원 발명에 따르면, 공유되는 입출력라인에 전송되는 비트가 충돌되지 않도록 물리적인 배선을 각 랭크별로 상이하게 하여, 테스트 타임을 줄일 수 있다.

도 9는 본 발명의 일실시 예에 따른 메모리 모듈에서, 랭크 입출력 단자와 패키지 입출력단자 또는 모듈 입출력 단자에서의 전기적 연결 관계를 나타낸 표(900)이다. 특히, 도 9는 QDP based Quad RANK의 케이스에서 랭크 입출력 단자와 패키지 입출력단자 또는 모듈 입출력 단자에서의 전기적 연결 관계를 나타낸 표(900)이다. 즉 PCB(Printed circuit board)에서 한쪽 면에 4개의 랭크들(랭크 A, 랭크 B, 랭크 C, 랭크 D)을 구비한 하나의 패키지를 포함한 메모리 모듈의 케이스에 있어서, 랭크A 내지 랭크D 입출력 단자 그룹들(RA_DQ0 ~ RA_DQ3, RB_DQ0 ~ RB_DQ3, RC_DQ0 ~ RD_DQ3, RD_DQ0 ~ RD_DQ3)과 패키지 입출력단자 그룹(P_DQ0 ~ P_DQ3) 또는 모듈 입출력단자 그룹(M_DQ0~M_DQ3) 간의 전기적 연결 관계를 나타낸 표이다. 연결 논리는 도 8a 및 도 8b에서 설명된 것과 동일하다. 따라서 개략적으로 설명하도록 한다.

도 9를 참조하면, 랭크 A 내지 랭크 D는 각각 리드 데이터를 전송하기 위한 대표 랭크 입출력 단자들(RA_DQ0, RB_DQ0, RC_DQ3, RD_DQ4)이 지정될 수 있다(도 9에서 회색칸으로 표시). 그리고 대표 랭크 입출력 단자들의 각각이 패키지 입출력단자 그룹 내의 서로 다른 패키지 입출력단자에 전기적으로 연결된다. 즉, 와이어링된다. 예컨대 표 (900)를 참조하면, 대표 랭크A 입출력 단자(RA_DQ0)는 제1 패키지 입출력단자(P_DQ0)에, 대표 랭크B 입출력 단자(RB_DQ0)는 제3 패키지 입출력단자(P_DQ2)에, 대표 랭크C 입출력 단자(RC_DQ0)는 제2 패키지 입출력단자(P_DQ1)에, 대표 랭크D 입출력 단자(RD_DQ0)는 제4 패키지 입출력단자(P_DQ3)에 각각 연결된다. 모듈 입출력단자 그룹(M_DQ0~M_DQ3)과 패키지 입출력단자 그룹(P_DQ0 ~ P_DQ3) 간의 전기적 연결은 종래 방법과 동일하므로, 설명을 생략한다.

도 10은 본 발명의 일실 시 예에 따른 메모리 모듈에서, 랭크 입출력 단자와 패키지 입출력단자 또는 모듈 입출력 단자에서의 전기적 연결 관계를 나타낸 표(1000)이다. 특히, 도 10은 DDP based Quad Rank의 케이스에서 랭크 입출력 단자와 패키지 입출력단자 또는 모듈 입출력 단자에서의 전기적 연결 관계를 나타낸 표(1000)이다. 즉 PCB(Printed circuit board)에서 한쪽 면에 2개의 랭크들(랭크 A, 랭크 B) 구비한 하나의 패키지(패키지 0)와 반대 면에 2개의 랭크들(랭크 C, 랭크 D)을 구비한 다른 하나의 패키지(패키지 1)를 포함한 메모리 모듈의 케이스이다. 이런 케이스에서, 랭크A 및 랭크 B는 각각 리드 데이터를 전송하기 위한 대표 랭크 입출력 단자(RA_DQ0, RB_DQ0)가 지정될 수 있다. 또한, 랭크C 및 랭크 D도 각각 리드 데이터를 전송하기 위한 대표 랭크 입출력 단자(RC_DQ0, RD_DQ0)가 지정될 수 있다. 그리고 대표 랭크 입출력 단자들의 각각이 패키지 입출력단자 그룹 내의 서로 다른 패키지 입출력단자에 전기적으로 연결된다.

나아가, 도 10을 참조하면, 패키지0 및 패키지1는 각각 리드 데이터를 전송하기 위한 대표 패키지0 입출력 단자들(P0_DQ0, P0_DQ2) 및 대표 패키지1 입출력 단자들(P1_DQ0, P1_DQ2)을 구비할 수 있다(도 10에서 회색칸으로 표시). 그리고 대표 패키지0 입출력 단자들(P0_DQ0, P0_DQ2) 및 대표 패키지1 입출력 단자들(P1_DQ0, P1_DQ2)의 각각이 모듈 입출력단자 그룹 내의 서로 다른 모듈 입출력단자에 전기적으로 연결될 수 있다. 일반적으로 모듈 앞면의 패키지의 짝수 번째 입출력단자들(P1_DQ1, P1_DQ3)은 모듈 뒷면의 패키지의 홀수 번째 입출력단자들(P0_DQ0, P0_DQ2)과 와이어링되어 있으므로, 각 패키지가 짝수 번째 입출력단자를 통해 리드 데이터를 전송하면, 모듈 입출력 단자 그룹 내의 서로 다른 모듈 입출력 단자에 와이어링 될 수 있다. 다만 이에 한정되는 것은 아니다.

예컨대 표 10을 참조하면, 대표 랭크A 입출력 단자(RA_DQ0)는 제1 패키지0 입출력단자(P0_DQ0)에, 대표 랭크B 입출력 단자(RB_DQ0)는 제3 패키지0 입출력단자(P0_DQ2)에 연결된다. 나아가, 대표 랭크C 입출력 단자(RC_DQ0)는 제2 패키지1 입출력단자(P1_DQ1)에, 대표 랭크D 입출력 단자(RD_DQ0)는 제4 패키지1 입출력단자(P1_DQ3)에 각각 전기적으로 연결된다.

이어서, 대표 패키지0 입출력 단자들(P0_DQ0, P0_DQ2)은 제1모듈 입출력단자(M_DQ0) 및 제3 모듈 입출력단자(M_DQ2)에 각각 전기적으로 연결된다. 또한, 대표 패키지1 입출력 단자들(P1_DQ0, P1_DQ2)는 제2모듈 입출력단자(M_DQ1) 및 제4 모듈 입출력단자(M_DQ3)에 각각 전기적으로 연결된다. 최종적으로 어느 한 비트도 충돌할 일이 없는 상태가 된다.

결과적으로, 패키지 스택, 모듈의 입출력단자(DQ) 연결(connection)을 조정하면 칩 별로 다른 I/O를 테스트 모드 설정 등으로 지정할 필요가 없다.

이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

1. 다수의 랭크들을 구비한 메모리 모듈로서, 그 각 랭크는,
   병렬 테스트 모드 제어 신호에 응답하여, 라이트 동작 시에, 다수의 비트들로된 라이트 데이터에 대한 제1 패리티 데이터를 생성하고, 상기 라이트 데이터의 비트들 중 적어도 하나 이상의 비트의 비트값을 상기 제1 패리티 데이터로 대체한 제1 데이터를 생성하며, 리드 동작 시에 상기 제1 데이터에 대한 제2 패리티 데이터를 생성하고, 상기 제2 패리티 데이터를 상기 리드 데이터로서 전송하는 병렬 테스트 장치; 및
   상기 병렬 테스트 모드 제어 신호를 생성함으로써 병렬 테스트 모드에서의 상기 라이트 동작 및 상기 리드 동작을 제어하는 병렬 테스트 제어부를 구비하고,
   상기 각 랭크로부터의 리드 데이터들의 결합은 상기 라이트 데이터의 서로 다른 비트들에 대응되는 것을 특징으로 하는 메모리 모듈.
2. 제1항에 있어서,
   상기 제1 패리티 데이터로 대체한 상기 라이트 데이터의 상기 적어도 하나 이상의 비트의 비트값과 상기 리드 데이터가 서로 동일하면,
   그 리드 데이터를 전송한 랭크는 패스(pass)인 것을 특징으로 하는 메모리 모듈.
3. 제1항에 있어서,
   상기 제1 패리티 데이터로 대체한 상기 라이트 데이터의 상기 적어도 하나 이상의 비트의 비트값과 상기 리드 데이터가 서로 반전되면,
   그 리드 데이터를 전송한 랭크는 페일(fail)인 것을 특징으로 하는 메모리 모듈.
4. 제1항에 있어서, 상기 각 랭크는,
   상기 병렬 테스트 장치와 통신 연결되어, 상기 라이트 동작 시에 상기 라이트 데이터를 수신하고, 상기 리드 동작 시에 상기 리드 데이터를 송신하는 인터페이스부; 및
   상기 병렬 테스트 장치와 통신 연결되어, 제1 데이터를 저장하는 저장부를 더 구비하는 것을 특징으로 하는 메모리 모듈.
5. 제1항에 있어서, 상기 병렬 테스트 장치는,
   상기 라이트 동작 시에, 상기 라이트 데이터에 대한 제1 패리티 데이터를 생성하고, 상기 리드 동작 시에 상기 제1 데이터에 대한 제2 패리티 데이터를 생성하는 적어도 하나의 XOR 회로들; 및
   상기 라이트 데이터의 비트들 중 적어도 하나 이상의 비트의 비트값을 상기 제1 패리티 데이터로 대체하는 적어도 하나의 먹스를 구비하는 것을 특징으로 하는 메모리 모듈.
6. 제4항에 있어서,
   상기 인터페이스부는, 상기 라이트 데이터의 비트들에 각각 대응하고, 상기 다수의 랭크들에 의해 공유되는 입출력 라인들을 구비하며,
   상기 라이트 동작에서 상기 입출력라인들 모두의 리시버가 구동되고, 상기 리드 동작에서, 상기 리드 데이터를 전송하는 입출력라인을 제외한 나머지 입출력라인들의 드라이버가 비구동되는 것을 특징으로 하는 메모리 모듈.
7. 제1항에 있어서,
   상기 병렬 테스트 모드에서의 상기 라이트 동작 및 상기 리드 동작에서, 각 랭크의 리드 데이터의 데이터 폭은 각 랭크의 라이트 데이터의 데이터 폭보다 작은 것을 특징으로 하는 메모리 모듈.
8. 다수의 랭크들을 구비한 메모리 모듈로서, 그 각 랭크는,
   병렬 테스트 모드 제어 신호에 응답하여, 라이트 동작시에, n개의 라이트 데이터 비트들에 대한 제1 패리티 비트를 생성하고, n개의 라이트 데이터 비트들 중 하나의 비트의 비트값을 상기 제1 패리티 비트로 대체하고, 리드 동작시에, n-1 개의 나머지 라이트 데이터 비트들과 상기 제1 패리티 비트로된 n개의 제1 데이터 비트들에 대한 제2 패리티 비트를 생성하고, 제2 패리티 비트를 하나의 리드 데이터 비트로서 전송하는 병렬 테스트 장치; 및
   상기 병렬 테스트 모드 제어 신호를 생성함으로써 병렬 테스트 모드에서의 상기 라이트 동작 및 상기 리드 동작을 제어하는 병렬 테스트 제어부를 구비하고,
   n은 2이상의 자연수이고, 각 랭크로부터의 비트들의 결합은 상기 라이트 데이터 비트들에 대응되는 것을 특징으로 하는 메모리 모듈.
9. 각 랭크가 리드 데이터를 전송하기 위한 대표 랭크 입출력단자를 포함하는 랭크 입출력단자 그룹을 구비한, 다수의 랭크들; 및
   상기 다수의 랭크들을 포함하며, 각 랭크의 랭크 입출력단자 그룹과 전기적으로 연결된 패키지 입출력단자 그룹을 구비한, 패키지를 구비한 메모리 모듈에 있어서,
   각 랭크는, 병렬 테스트 모드에서, 상기 패키지 입출력단자 그룹으로부터 상기 랭크 입출력 단자 그룹을 통해, 풀(full) 데이터 폭의 라이트 데이터를 수신하고, 각 랭크의 상기 대표 랭크 입출력 단자로부터, 대응하는 패키지 입출력 단자를 통해 감소된 데이터 폭의 리드 데이터를 전송하며, 그리고
   상기 각 랭크의 대표 랭크 입출력단자에 대응하는 패키지 입출력 단자는 각 랭크마다 다르고, 상기 각 랭크로부터의 리드 데이터는 라이트 데이터의 서로 다른 비트에 대응되는 것을 특징으로 하는 메모리 모듈.
10. 제9항에 있어서, 상기 각 랭크는,
    라이트 동작 시에, 다수의 비트들로된 라이트 데이터에 대한 제1 패리티 데이터를 생성하고, 상기 라이트 데이터의 비트들 중 적어도 하나 이상의 비트의 비트값을 상기 제1 패리티 데이터로 대체한 제1 데이터를 생성하며, 리드 동작 시에 상기 제1 데이터에 대한 제2 패리티 데이터를 생성하고, 상기 제2 패리티 데이터를 상기 리드 데이터로서 상기 대표 랭크 입출력 단자로 전송하는 병렬 테스트 장치를 구비하고,
    상기 각 랭크로부터의 리드 데이터들의 결합은 상기 라이트 데이터의 서로 다른 비트들에 대응되는 것을 특징으로 하는 메모리 모듈.

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