JP2003007087A

JP2003007087A - メモリのテスト方法、テスト装置及びテスト用メモリモジュール

Info

Publication number: JP2003007087A
Application number: JP2001184839A
Authority: JP
Inventors: Muneharu Tokunaga; 宗治徳永
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-06-19
Filing date: 2001-06-19
Publication date: 2003-01-10

Abstract

(57)【要約】【課題】同測数を増やしてテスト時間を短縮したメモ
リのテスト方法及びテスト装置を提供する。【解決手段】メモリのテスト方法において、メモリの
少なくとも２つの入出力端子と、測定点とを接続する工
程と、測定点から、入出力端子を介して、メモリに所定
の書き込み電位のテストデータを書き込む工程と、メモ
リに書き込まれたテストデータを、それぞれの入出力端
子を介して、測定点から同時に読み出す読み出し工程
と、読み出し工程中に、測定点の電位を読み出し電位と
して検出する工程と、読み出し電位と書き込み電位との
電位差から、メモリの異常を判定する工程とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリのテスト方
法及びテスト装置に関し、特に、同測数を増やしてテス
ト時間を短縮したメモリのテスト方法及びテスト装置の
提供を目的とする。

【０００２】

【従来の技術】図６に、テスタ６２を用いた、従来のメ
モリデバイス（DUT :Device Under Test）６０のテスト
方法の概略を示す。メモリデバイス６０は、ＤＱ０、Ｄ
Ｑ１等の複数のデータ入出力ピン（以下、「Ｉ／Ｏピ
ン」という。）を有する。また、テスタ６２は、ＤＰ
０、ＤＰ１等のドライバ／コンペレータの端子を有す
る。

【０００３】従来のメモリデバイスのテスト方法では、
図６に示すように、メモリデバイス６０のＩ／Ｏピンと
テスタ６２の端子とが、例えばテストボード（図示せ
ず）等を介して１対１に接続される。次に、「Ｈレベ
ル」又は「Ｌレベル」のデータが、テスタ６２からＩ／
Ｏピンを介してメモリデバイス６０に書き込まれる。続
いて、同じくＩ／Ｏピンから、書き込まれたデータが読
み出される。この結果、書き込まれたとおりのデータが
読み出せた場合には、そのメモリ領域は正常と判断し、
書き込まれたとおりのデータが読み出せなかった場合は
異常と判断する。かかる方法によりメモリデバイスのテ
ストを行っていた。

【０００４】

【発明が解決しようとする課題】しかし、かかるテスト
方法では、同時にテストできるＩ／Ｏピンの数、即ち、
Ｉ／Ｏピンからデータの入出力が可能なメモリの数（同
測数）は、テスタ６２の端子数と同数となり、テストス
テーションの有する端子数によって同測数が制限されて
いた。

【０００５】また、図７は、全体が７０で表される、Ｄ
ＩＭＭ等のメモリモジュールであり、複数の物理バンク
（メモリバンク）７１、７２を含む。物理バンク７１、
７２は、複数のメモリデバイス７３からなる。メモリモ
ジュール７０では、メモリモジュール７０に設けられた
入出力端子（図示せず）からの入力データを、コントロ
ール信号で、入力先の物理バンクを選択して入力してい
る。従って、複数の物理バンク７１、７２に対して同時
にメモリのテストができず、物理バンクの数だけテスト
時間が必要であった。

【０００６】そこで、本発明は、複数のメモリに対して
同時にテストを行い、同測数を増やしてテスト時間の短
縮を可能としたメモリのテスト方法、テスト装置を提供
することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、メモリのテス
ト方法であって、メモリの少なくとも２つの入出力端子
と、測定点とを接続する工程と、該測定点から、該入出
力端子を介して、該メモリに所定の書き込み電位のテス
トデータを書き込む工程と、該メモリに書き込まれた該
テストデータを、それぞれの該入出力端子を介して、該
測定点から同時に読み出す読み出し工程と、該読み出し
工程中に、該測定点の電位を読み出し電位として検出す
る工程と、該読み出し電位と該書き込み電位との電位差
から、該メモリの異常を判定する工程とを含むことを特
徴とするテスト方法である。かかるテスト方法では、テ
スタを用いて同時にテストできるメモリの数（同測数）
を増やすことができ、テスト時間を短縮できる。また、
テスタに接続できるメモリの数を増やすことも可能とな
り、同測数を増やし、テスト効率の高効率化を図ること
ができる。

【０００８】また、本発明は、メモリのテスト方法であ
って、メモリの少なくとも２つの入出力端子と、測定点
とを接続する工程と、該測定点から、該入出力端子を介
して、該メモリに所定の電位のテストデータを書き込む
工程と、該メモリに書き込まれた該テストデータを、そ
れぞれの該入出力端子を介して、該測定点から同時に読
み出す読み出し工程と、該読み出し工程中に、該入出力
端子間に流れる端子間電流を検出する検出工程と、該端
子間電流を検出して、該メモリの異常を判定する工程と
を含むことを特徴とするテスト方法でもある。かかるテ
スト方法では、同測数を増やすことができ、テスト時間
を短縮できる。

【０００９】上記検出工程は、上記入出力端子間に、互
いに逆方向となる２つの発光ダイオードを並列に接続
し、該発光ダイオードの発光により上記端子間電流を検
出する工程であることが好ましい。電流の検出が目視で
でき、電流検出を容易に行うことができる。

【００１０】また、本発明は、メモリのテスト方法であ
って、メモリの少なくとも２つの入出力端子と、測定点
とを接続する工程と、該測定点から、該入出力端子を介
して、該メモリに所定の電位のテストデータを書き込む
工程と、該メモリに書き込まれた該テストデータを、そ
れぞれの該入出力端子を介して、該測定点から同時に読
み出す読み出し工程と、該読み出し工程中に、該メモリ
の電源から供給される供給電圧又は供給電流の変動を検
出する工程と、該供給電圧又は該供給電流の変動を検出
して、該メモリの異常を判定する工程とを含むことを特
徴とするテスト方法でもある。かかるテスト方法では、
同測数を増やすことができ、テスト時間を短縮できる。

【００１１】上記入出力端子は、一のメモリに含まれる
端子であっても良い。

【００１２】上記入出力端子は、異なるメモリにそれぞ
れ含まれる端子であっても良い。

【００１３】上記メモリは、メモリデバイス、又は複数
のメモリデバイスを含むメモリバンクであっても良い。

【００１４】上記メモリは、複数のメモリデバイス、又
は複数のメモリバンクをプリント基板上に配してなるメ
モリモジュールであっても良い。

【００１５】また、本発明は、メモリのテスト装置であ
って、少なくとも２つの測定用端子と、接続用端子とを
有し、該接続用端子と接続された配線が測定点で分岐
し、互いに抵抗値が略等しい抵抗を介して該測定用端子
にそれぞれ接続されてなるテストボードと、該測定用端
子と、メモリの入出力端子とを接続する手段と、該接続
用端子から、該テストボードの配線を介して、該メモリ
に所定の書き込み電位のテストデータを書き込む手段
と、該メモリに書き込まれた該テストデータを、該テス
トボードの配線を介して該接続用端子から読み出す手段
と、該テストデータの読み出し中に該測定点の電位を読
み出し電位として検出する手段と、該書き込み電位と該
読み出し電位とを比較する手段とを含むことを特徴とす
るテスト装置でもある。かかるテスト装置を用いること
により、同時にテストできるメモリの数を増加させて、
テスト工程の効率化を図ることができる。

【００１６】また、本発明は、メモリのテスト装置であ
って、少なくとも２つの測定用端子と、接続用端子とを
有し、該接続用端子と接続された配線が測定点で分岐し
て該測定用端子にそれぞれ接続されてなるテストボード
と、該測定用端子と、メモリの入出力端子とを接続する
手段と、該接続用端子から、該テストボードの配線を介
して、該メモリに所定の書き込み電位のテストデータを
書き込む手段と、該メモリに書き込まれた該テストデー
タを、該テストボードの配線を介して該接続用端子から
読み出す手段と、該テストデータの読み出し中に、該測
定用端子間に流れる端子間電流を検出する検出手段とを
含むことを特徴とするテスト装置でもある。かかるテス
ト装置を用いることにより、同測数を増加させてテスト
効率を向上させることができる。

【００１７】上記テストボードが、上記測定用端子間に
並列に接続された、互いに逆方向となる２つの発光ダイ
オードを含み、上記検出手段が、該発光ダイオードの発
光により上記端子間電流を検出する手段であることが好
ましい。

【００１８】また、本発明は、メモリのテスト装置であ
って、メモリに供給される供給電圧又は供給電流を測定
する手段と、該メモリの少なくとも２つの入出力端子に
所定の書き込み電位のテストデータを書き込む手段と、
該メモリに書き込まれた該テストデータを読み出す手段
と、該テストデータの読み出し中に、該供給電圧又は又
は該供給電流の変動を検出する手段とを含むことを特徴
とするテスト装置でもある。かかるテスト装置を用いる
ことにより、同測数を増加させてテスト効率を向上させ
ることができる。

【００１９】上記メモリは、メモリデバイス、又は複数
のメモリデバイスを含むメモリバンクであっても良い。

【００２０】また、本発明は、複数のメモリを含むメモ
リモジュールであって、プリント基板と、該プリント基
板に設けられた入出力ポートと、該プリント基板上に配
置された複数のメモリと、該入出力ポートと、該複数の
メモリの入出力端子とをそれぞれ接続する配線層とを含
み、更に、該入出力ポートと該入出力端子との間に抵抗
値が略等しい抵抗をそれぞれ接続したことを特徴とする
メモリモジュールでもある。かかるメモリモジュールを
用いることにより、同測数を増やして効率よくメモリの
テストができる。

【００２１】上記メモリは、メモリデバイス、又は複数
のメモリデバイスを含むメモリバンクであっても良い。

【００２２】

【発明の実施の形態】実施の形態１．図１は、本実施の
形態にかかるメモリデバイスのテスト方法に用いる測定
系の概略図である。被テストデバイス（ＤＵＴ）である
メモリデバイス１は、複数のＩ／Ｏピンを有する。ここ
では、２つのＩ／ＯピンＤＱ０、ＤＱ１のみを示す。全
体が符号２で表されるテスタは、従来のテスタ６２と同
じものであり、ドライバ／コンパレータを含む。ＤＰ０
は、ドライバ／コンパレータ等に接続されたテスタ２の
端子である。テスタ２の端子ＤＰ０は、全体が符号３で
表されるテストボードを介して、メモリデバイス１のＩ
／ＯピンであるＤＱ０、ＤＱ１に接続される。

【００２３】テストボード３は、例えばプリント基板か
らなり、表面に配線層が設けられている。Ａは測定点で
あり、ＡとＤＱ０、ＤＱ１とが、それぞれ抵抗４、５を
介して、配線層で接続されている。抵抗４、５の抵抗値
は同じである。また、測定点Ａとテスタ２の端子ＤＰ０
も配線層により接続されている。

【００２４】本実施の形態にかかるテスト方法では、ま
ず、テスタ２のＤＰ０から、所定の電位のテストデータ
が出力される。テストデータは、テストボード３上の測
定点Ａを通り、抵抗４、５を介してメモリデバイス１の
Ｉ／ＯピンＤＱ０、ＤＱ１に入る。かかるテストデータ
は、メモリデバイス１の所定のアドレスに記憶される。
テストデータは、メモリの「Ｈレベル」又は「Ｌレベ
ル」に相当する電位を有する。ＤＱ０とＤＱ１には、同
電位のテストデータが同時に入力される。

【００２５】次に、書き込んだテストデータを、ＤＱ
０、ＤＱ１から読み出す。かかる読み出し工程におい
て、測定点Ａの電位が、ＤＰ０を介してテスタ２のコン
パレータに入力される。コンパレータでは、メモリデバ
イス１にテストデータを書き込んだ時の測定点Ａの電位
と、メモリデバイス１からテストデータを読み出した時
の測定点Ａの電位とを比較する。

【００２６】メモリに異常がない場合は、書き込んだテ
ストデータの電位と、読み出されたテストデータの電位
が同電位となる。一方、ＤＱ０、ＤＱ１の少なくとも一
方から読み出したテストデータの電位が、書き込んだテ
ストデータの電位と異なる場合には、測定点Ａにおいて
読み出されたテストデータの電位が、書き込まれたテス
トデータの電位と異なるようになる。例えば、ＤＱ０、
ＤＱ１の双方にＨレベルの電位のテストデータを書き込
み、読み出した場合に、読み出したテストデータの一方
の電位がＬレベルに変わっていた場合には、読み出し時
の測定点Ａの電位は、ＨレベルとＬレベルの平均の電位
となる。このような場合には、ＤＱ０、ＤＱ１の少なく
とも一方に接続されているメモリに異常があると判断で
き、メモリデバイス１は不良品として処理される。

【００２７】このように、本実施の形態にかかるテスト
方法では、同測数（同時に検査できるメモリの数）を２
倍に増やすことができ、テスト時間を略２分の１に短縮
できる。

【００２８】また、テスタの１つの端子に対して、メモ
リデバイスの２つのＩ／Ｏピンを接続してテストできる
ため、所定のテスタを用いて同時にテストできるメモリ
デバイスの数を２倍にすることができる。例えば、テス
タ２が、６４本の端子（ドライバ／コンパレータ端子）
を有するステーションを含む場合を考える。８本のＩ／
Ｏピンを備えたメモリデバイスのテストを行う場合、従
来は、８個のメモリドライブを同時にテストできたが、
本実施の形態にかかる方法では、１６個のメモリドライ
ブを同時にテストできる。

【００２９】なお、メモリデバイス１の代わりに、複数
のメモリデバイスを含むメモリモジュールや、メモリカ
ードの検査を行うことも可能である。

【００３０】また、本実施の形態では、２つのＩ／Ｏピ
ンＤＱ０、ＤＱ１について検査を行ったが、３つ以上の
Ｉ／Ｏピンに対して同時に検査を行ってもかまわない。
この場合には、測定点Ａと３つ以上のＩ／Ｏピンとが、
それぞれ、同じ抵抗値の抵抗を介して接続される。これ
により、更に同測数を増やすことができる。

【００３１】実施の形態２．図２は、本実施の形態にか
かるメモリデバイスのテスト方法に用いる測定系の概略
図である。図１と同一符号は、同一又は相当箇所を示
す。テストボード１３は、例えばプリント基板からな
り、表面に配線層が設けられている。テスタ２のＤＰ０
に接続される配線層は、２つに分岐して、メモリデバイ
ス１の２つのＩ／ＯピンＤＱ０、ＤＱ１に接続するよう
になっている。ＤＱ０とＤＱ１との間には、互いに逆向
きのダイオード１４、１５、リレー１６が並列に接続さ
れている。

【００３２】本実施の形態にかかるテスト方法では、テ
ストボード１３のリレー１６を開いた状態にして、テス
タ２からメモリデバイス１に、テストデータの書き込み
を行う。書き込み方法は、実施の形態１と同じである。

【００３３】次に、テストボード１３のリレー１６を閉
じた状態にして、テストデータの読み出しを行う。更
に、テストデータの読み出し中に、ダイオード１４、１
５のを流れる電流を測定する。

【００３４】メモリに異常がない場合は、ＤＱ０とＤＱ
１から読み出されたテストデータの電位は同電位であ
る。従って、ダイオード１４、１５には電流が流れな
い。一方、ＤＱ０、ＤＱ１の少なくとも一方から読み出
したテストデータの電位が、書き込んだテストデータの
電位と異なる場合には、ＤＱ０、ＤＱ１間に電位差が生
じ、ダイオード１４又はダイオード１５に電流が流れ
る。従って、ダイオード１４、１５に流れる電流を測定
し、電流が検出された場合には、ＤＱ０、ＤＱ１の少な
くとも一方に接続されたメモリが異常であると判断さ
れ、メモリデバイス１は不良品として処理される。

【００３５】なお、ダイオード１４、１５を発光ダイオ
ードとすることにより、電流の流れを目視で検出でき、
テスト装置、テスト工程を簡略化できる。

【００３６】また、３つ以上のＩ／Ｏピンを介してテス
トデータの書き込み／読み出しを行うことにより、同測
数を更に増加させることができる。この場合には、隣接
するＩ／Ｏピンの間に、それぞれダイオードが設けら
れ、かかるダイオードを流れる電流が検出される。

【００３７】実施の形態３．図３は、本実施の形態にか
かるメモリデバイスのテスト方法に用いる測定系の概略
図である。図１と同一符号は、同一又は相当箇所を示
す。符号３２で表されるメモリモジュールは、例えばＤ
ＩＭＭ等である。

【００３８】本実施の形態では、メモリモジュール３２
が、本実施の形態１のテストボード２の機能を含むよう
に設計されている。即ち、メモリモジュール３２は、２
つのメモリバンク（1st bank、2nd bank）３０、３１を
含んでいる。また、メモリバンク３０、３１は、例え
ば、複数のメモリデバイスを含んでいる（図示せず）。
メモリバンク３０、３１は、それぞれ、Ｉ／ＯピンＤＱ
０を有し、ＤＱ０同士は、配線層により、メモリモジュ
ール上の測定点Ａで接続されている。測定点Ａと各ＤＱ
０との間には、抵抗３３、３４がそれぞれ設けられてい
る。抵抗３３、３４の抵抗値は等しい。抵抗３３、３４
は、ノイズ除去用の抵抗であり、従来は、２つのメモリ
バンク３０、３１に対して１つの抵抗が設けられていた
ものを、抵抗値の等しい２つの抵抗３０、３１に分けて
形成したものである。

【００３９】本実施の形態にかかるメモリモジュール３
２のテスト方法は、実施の形態１の場合と同じであり、
メモリバンク３０、３１にテストデータを書き込んだ時
と、メモリバンク３０、３１からテストデータを読み出
した時の、測定点Ａの電位差を、テスタ２のコンパレー
タで調べる。電位差が検出された場合には、メモリバン
ク３０、３１の少なくとも一方に異常があると判断さ
れ、メモリモジュール３２は不良品として処理される。

【００４０】本実施の形態にかかるテスト方法を用いる
ことにより、同時に検査できるメモリバンク３０、３１
の数を２倍に増やすことができる。また、テスタ２のス
テーションに接続できるメモリバンク３０、３１の数も
２倍にすることができる。

【００４１】更に、上記実施の形態１、２のように、３
つ以上のメモリバンクに対して、同時に検査を行うこと
も可能である。これにより、テストに必要な時間が、メ
モリバンク毎にテストを行っていた場合の、１／（同測
するメモリバンクの数）に短縮することができる。

【００４２】実施の形態４．図４は、本実施の形態にか
かるメモリデバイスのテスト方法に用いる測定系の概略
図である。図１と同一符号は、同一又は相当箇所を示
す。符号４２で表されるメモリモジュールは、例えばＤ
ＩＭＭ等である。

【００４３】上述の実施の形態１、２のような抵抗やダ
イオードを備えたテストボードを使用できない場合や、
ＤＩＭＭの標準化等により、実施の形態３のような抵抗
を備えたメモリモジュールを使用できない場合に、本実
施の形態に示すようなテスト方法を用いることができ
る。

【００４４】メモリモジュール４２は、２つのメモリバ
ンク４０、４１とを備え、更に、メモリバンク４０、４
１に動作電圧を供給するための電源４４が接続されてい
る。電源４４とメモリバンク４０との間に抵抗４３が設
けられ、かかる抵抗４３を流れる電流、又は抵抗４３の
両端の電圧が測定される。また、２つのメモリバンク４
０、４１のＩ／ＯピンＤＱ０は、抵抗を挟むことなく、
測定点Ａに配線層で接続されている。測定点Ａには、テ
スタ２の端子ＤＰ０が接続される。

【００４５】本実施の形態にかかるテスト方法では、ま
ず、テスタ２から、測定点Ａに所定の電位のテストデー
タが入力され、各ＤＱ０を介してメモリバンク４０、４
１に書き込まれる。

【００４６】次に、測定点Ａを介して、各ＤＱ０からテ
ストデータが読み出される。メモリバンクが正常な場合
には、メモリバンク４０、４１のＤＱ０の電位は等しく
なるため、メモリバンク４０、４１のＤＱ０間には電流
は流れない。一方、メモリバンクの少なくとも一方に異
常がある場合には、メモリバンク４０、４１のＤＱ０の
電位が異なるため、メモリバンク４０、４１のＤＱ０間
に貫通電流が流る。例えば、図４に示すように、メモリ
バンク４０のＤＱ０がＨレベル、メモリバンク４１のＤ
Ｑ０がＬレベルに成った場合、Ｈレベル側からＬレベル
側に貫通電流が流れる。

【００４７】かかる貫通電流が流れた場合、電源４４に
も、通常の動作時よりも大きな電流が流れ、抵抗４３に
おける電圧降下が大きくなる。従って、抵抗４３の両端
における電圧降下の値の変動、又は抵抗４３を流れる電
流値の変動を測定することにより、貫通電流の有無、即
ちメモリバンクの異常を検出することができる。

【００４８】実施の形態５．図５は、実施の形態１のテ
スト方法を、２つのメモリデバイス５０、５１に適用し
たものである。図中、図１と同一符号は、同一又は相当
箇所を示す。テスト方法は、実施の形態１と同様であ
り、測定点Ａの電位差を求めることにより、異なったメ
モリデバイス５０、５１の異常を検出することができ
る。なお、実施の形態２にかかるテスト方法を、２つの
メモリデバイスに適用することも可能である。また、実
施の形態１、２にかかるテスト方法を、一のメモリモジ
ュールに含まれる複数のメモリデバイス、又は複数のメ
モリバンクに対して適用することも可能である。

【００４９】

【発明の効果】以上の説明から明らかなように、本発明
にかかるメモリのテスト方法では、テスタを用いて同時
にテストできるメモリの数を増やすことができ、テスト
時間を短縮できる。

【００５０】また、テスタに接続できるメモリの数を増
やして、同時にテストできるメモリの数を増やすことが
できる。

【００５１】また、本発明にかかるテスト装置を用いる
ことにより、同測数を増やして効率よくメモリのテスト
ができる。

【００５２】更に、本発明にかかるメモリモジュールを
用いることにより、同測数を増やして効率よくメモリの
テストができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１にかかるテスト方法に
用いる測定系の概略図である。

【図２】本発明の実施の形態２にかかるテスト方法に
用いる測定系の概略図である。

【図３】本発明の実施の形態３にかかるテスト方法に
用いる測定系の概略図である。

【図４】本発明の実施の形態４にかかるテスト方法に
用いる測定系の概略図である。

【図５】本発明の実施の形態５にかかるテスト方法に
用いる測定系の概略図である。

【図６】従来のテスト方法に用いる測定系の概略図で
ある。

【図７】従来のテスト方法に用いる測定系の概略図で
ある。

【符号の説明】

１メモリデバイス、２テスタ、３テストボード
４、５抵抗。

Claims

【特許請求の範囲】

【請求項１】メモリのテスト方法であって、メモリの少なくとも２つの入出力端子と、測定点とを接
続する工程と、該測定点から、該入出力端子を介して、該メモリに所定
の書き込み電位のテストデータを書き込む工程と、該メモリに書き込まれた該テストデータを、それぞれの
該入出力端子を介して、該測定点から同時に読み出す読
み出し工程と、該読み出し工程中に、該測定点の電位を読み出し電位と
して検出する工程と、該読み出し電位と該書き込み電位との電位差から、該メ
モリの異常を判定する工程とを含むことを特徴とするテ
スト方法。
【請求項２】メモリのテスト方法であって、メモリの少なくとも２つの入出力端子と、測定点とを接
続する工程と、該測定点から、該入出力端子を介して、該メモリに所定
の電位のテストデータを書き込む工程と、該メモリに書き込まれた該テストデータを、それぞれの
該入出力端子を介して、該測定点から同時に読み出す読
み出し工程と、該読み出し工程中に、該入出力端子間に流れる端子間電
流を検出する検出工程と、該端子間電流を検出して、該メモリの異常を判定する工
程とを含むことを特徴とするテスト方法。
【請求項３】上記検出工程が、上記入出力端子間に、
互いに逆方向となる２つの発光ダイオードを並列に接続
し、該発光ダイオードの発光により上記端子間電流を検
出する工程であることを特徴とする請求項２に記載のテ
スト方法。
【請求項４】メモリのテスト方法であって、メモリの少なくとも２つの入出力端子と、測定点とを接
続する工程と、該測定点から、該入出力端子を介して、該メモリに所定
の電位のテストデータを書き込む工程と、該メモリに書き込まれた該テストデータを、それぞれの
該入出力端子を介して、該測定点から同時に読み出す読
み出し工程と、該読み出し工程中に、該メモリの電源から供給される供
給電圧又は供給電流の変動を検出する工程と、該供給電圧又は該供給電流の変動を検出して、該メモリ
の異常を判定する工程とを含むことを特徴とするテスト
方法。
【請求項５】上記入出力端子が、一のメモリに含まれ
る端子であることを特徴とする請求項１〜４のいずれか
に記載のテスト方法。
【請求項６】上記入出力端子が、異なるメモリにそれ
ぞれ含まれる端子であることを特徴とする請求項１〜４
のいずれかに記載のテスト方法。
【請求項７】上記メモリが、メモリデバイス、又は複
数のメモリデバイスを含むメモリバンクであることを特
徴とする請求項１〜６のいずれかに記載のテスト方法。
【請求項８】上記メモリが、複数のメモリデバイス、
又は複数のメモリバンクをプリント基板上に配してなる
メモリモジュールであることを特徴とする請求項１〜４
のいずれかに記載のテスト方法。
【請求項９】メモリのテスト装置であって、少なくとも２つの測定用端子と、接続用端子とを有し、
該接続用端子と接続された配線が測定点で分岐し、互い
に抵抗値が略等しい抵抗を介して該測定用端子にそれぞ
れ接続されてなるテストボードと、該測定用端子と、メモリの入出力端子とを接続する手段
と、該接続用端子から、該テストボードの配線を介して、該
メモリに所定の書き込み電位のテストデータを書き込む
手段と、該メモリに書き込まれた該テストデータを、該テストボ
ードの配線を介して該接続用端子から読み出す手段と、該テストデータの読み出し中に該測定点の電位を読み出
し電位として検出する手段と、該書き込み電位と該読み出し電位とを比較する手段とを
含むことを特徴とするテスト装置。
【請求項１０】メモリのテスト装置であって、少なくとも２つの測定用端子と、接続用端子とを有し、
該接続用端子と接続された配線が測定点で分岐して該測
定用端子にそれぞれ接続されてなるテストボードと、該測定用端子と、メモリの入出力端子とを接続する手段
と、該接続用端子から、該テストボードの配線を介して、該
メモリに所定の書き込み電位のテストデータを書き込む
手段と、該メモリに書き込まれた該テストデータを、該テストボ
ードの配線を介して該接続用端子から読み出す手段と、該テストデータの読み出し中に、該測定用端子間に流れ
る端子間電流を検出する検出手段とを含むことを特徴と
するテスト装置。
【請求項１１】上記テストボードが、上記測定用端子
間に並列に接続された、互いに逆方向となる２つの発光
ダイオードを含み、上記検出手段が、該発光ダイオードの発光により上記端
子間電流を検出する手段であることを特徴とする請求項
１０に記載のテスト装置。
【請求項１２】メモリのテスト装置であって、メモリに供給される供給電圧又は供給電流を測定する手
段と、該メモリの少なくとも２つの入出力端子に所定の書き込
み電位のテストデータを書き込む手段と、該メモリに書き込まれた該テストデータを読み出す手段
と、該テストデータの読み出し中に、該供給電圧又は該供給
電流の変動を検出する手段とを含むことを特徴とするテ
スト装置。
【請求項１３】上記メモリが、メモリデバイス、又は
複数のメモリデバイスを含むメモリバンクであることを
特徴とする請求項９〜１２のいずれかに記載のテスト装
置。
【請求項１４】複数のメモリを含むメモリモジュール
であって、プリント基板と、該プリント基板に設けられた入出力ポートと、該プリント基板上に配置された複数のメモリと、該入出力ポートと、該複数のメモリの入出力端子とをそ
れぞれ接続する配線層とを含み、更に、該入出力ポートと該入出力端子との間に抵抗値が
略等しい抵抗をそれぞれ接続したことを特徴とするメモ
リモジュール。
【請求項１５】上記メモリが、メモリデバイス、又は
複数のメモリデバイスを含むメモリバンクであることを
特徴とする請求項１４に記載のメモリモジュール。