JPS6321154B2 - - Google Patents

Description

【発明の詳細な説明】 発明の背景 この発明は、集積回路（チツプ）を検査しかつ
診断する手段に関するものであり、特に、開路し
た（切断された）入力端子または切断されつつあ
る入力端子の位置を決定し、また他のチツプの入
力端子と出力端子との間の相互接続における開路
の位置を決定する手段に関し、さらにその論理機
能が欠陥を有するようになつているチツプを識別
するとともに短絡された出力端子の位置を決定す
る手段に関するものである。

データ処理システムのコンポーネントまたはサ
ブシステムの動作上の完全性を検査するためのい
くつかの手段が開発されており、さらに欠陥を有
するチツプを迅速にかつ容易に識別する必要性が
長い間認識されてきた。

欠陥を有するデータ処理コンポーネントを診断
するためのいくつかの先行技術の検査システム
が、1973年６月12日に発行され、「２進回路サブ
システムの欠陥検査を行なう方法および装置」と
題されたアメリカ合衆国特許第3739160号におい
て、発明者であるEL−HasanおよびPackardに
よつて述べられている。この特許はまた、２進サ
ブシステムがそのコンポーネントおよび回路上の
理由によつて、既知のパターンの複数個の２進信
号がワードジエネレータと呼ばれる装置によつて
周期的に与えられるときにそれによつて発生され
る２進信号の形態のキヤラクタまたは独特の識別
を有することを教示していた。欠陥を有するサブ
システムについては、選択された回数にわたつて
そのような既知のパターンの２進信号を周期的に
印加し、次いでこのサブシステムより発生される
信号を、良好な２進サブシステムとして知られて
いるものから同一の条件のもとに得られる２進信
号のキヤラクタと比較することによつて、その位
置が決定された。もし一致がとられなけば、その
ときはサブシステムの欠陥が表示された。

上記の特許によるこの技術分野におけるこのよ
うな進歩を認識しながら、技術の情勢は、ある与
えられた集積回路チツプを取上げ、さらに、選択
された２進信号またはルーチンが試験装置（前記
特許ではジエネレータと呼ばれている）によつて
チツプに選択された回数だけ周期的に与えられる
ときにチツプの端子上に現われるであろう２進信
号の独特のパターンを識別することによつて、さ
らに一歩前進した。そのような独特のパターン
は、キヤラクタの識別または「応答パターン」と
呼ばれ、かつルーチンを周期的に適用した後に、
もしも応答パターンが実現されないならば、チツ
プの論理機能は欠陥があるものと決定される。こ
のようにして、各チツプ、すなわちメモリ回路、
レジスタ回路、駆動−受信機回路などは固有の応
答パターンを有し、かつそのようなチツプの各種
類ごとに、試験装置にルーチンが存在する。さら
に、各チツプは、各チツプ上でコード化された２
進信号のパターンまたはコードを有し、それは、
そのチツプが所属する種類を識別し、かつこのコ
ードはまた、試験装置によつて２進信号を周期的
にチツプに印加することによつて再び見出すこと
ができる。チツプ上にはまた回路が設けられ、こ
れによつて応答パターンが識別され（または、も
しもチツプが誤動作しているときは認識されず）
かつ種類コードが１つの出力端子上で識別され
る。

このようにして、チツプそれ自体の一部を形成
するこの発明を利用することにより、現場の技術
者はまず自分が検査している型式のチツプを識別
することができ、さらにその後、一たび適正な種
類のチツプを見つけると、論理回路の誤動作がも
しあればこれを検出することができる。

しかしながら、上述のように、チツプの種類お
よび応答パターンを識別する過程を経て進む前に
チツプのどのような切断された入力または短絡し
た出力をも現場の技術者が識別することを可能に
する回路もまた、チツプの一部を形成している。
このことはもちろん、チツプ自体へのまたはチツ
プ自体からの切断または短絡の領域に問題が存在
する場合に、現場の技術者が、論理の誤動作につ
いてチツプを検査する時間と費用とを節約するこ
とを可能にする。

したがつて、この発明の一般的な目的は、集積
回路チツプの論硫機能の完全性のみならずチツプ
の入力および出力の完全性をもモニタする手段を
提供することである。

この発明のより特定的な目的は、切断されたま
たは切断されつつあるどのような入力リードにつ
いてもチツプをモニタしかつそのような切断また
は予期される切断が存在することを表示するため
の入力開路検出器を集積回路チツプ自体に設ける
ことである。

この発明のなおも他の特定的な目的は、いずれ
かのチツプ出力における短絡についてチツプをモ
ニタしかつそのような短絡が存在することを表示
するための出力短絡検出器を集積回路チツプそれ
自体に設けることである。

この発明のもう１つのかつ非常に重要な目的
は、チツプそれ自体の論理機能が動作するかどう
かまたはそれが誤動作しているかどうかを技術者
が決定することを可能にする、チツプ自体の一部
を形成する応答パターン検査および診断回路を提
供することである。

最後に、この発明の他の目的は、それによつて
入力開路検出器と、出力短絡検出器と、応答パタ
ーン検査および診断回路とが、チツプの単に１個
の端子上に実現される手段を提供することであ
る。

発明の概要 上述の目的を達成するこの発明は、入力開路検
出器と、出力短絡検出器と、応答パターン検査お
よび診断検出器とを含み、これらのすべては検査
および診断ピンと呼ばれる１個の出力リードに接
続されかつこれらのすべては集積回路チツプの一
部を構成する。

入力開路検出器は１対の電流モード論理
（current mode logic：CML）ゲートを含み、そ
の一方は継続的にチツプの入力リードの状態を検
出しかつある状態において継続的に他のチツプの
出力からの予め定められる最少量の電流を引出
し、これにより入力リードへの接続の連続性を継
続的に検出する。このゲートはまた、チツプの入
力リードがより一層抵抗性となりしたがつて入力
接続における開路を予期するとき、または入力接
続が切断されそのため第２のゲートがその通常の
動作状態を変化させて出力検査および診断ピンに
警告信号を送るとき、第２のCMLゲートの入力
の電圧を低下させる電流シンクとして機能する。

出力短絡検出器は、電圧分割回路網を介して１
対の出力リードを継続的にモニタして、リードの
一方または他方が短絡したとき電圧差を確立し、
この電圧差によつて第１の検出器CMLゲートが
その通常の状態を変化させ、さらに、第２の
CMLゲートが、その通常の状態を変化したこと
により出力検査および診断ピンに警告信号を送
る。

最後に、応答パターン検査および診断検出器
は、第１のANDゲートまたはバツフアを含み、
入力開路検出器および出力短絡検出器から出力を
受けるとともに種類コードANDゲートおよび応
答パターンANDゲートから入力を受ける。この
バツフアANDゲートの出力は、受けた信号に従
つてCMLゲートの状態を変化させ、検査および
診断ピンに対して信号を送る。もしもチツプの入
力または出力に欠陥がない場合には、検査および
診断ピンは、２個の追加のCMLゲートの動作に
よつて、技術者が検査中のチツプの種類を識別す
ることを可能にし、一度適正な種類が選択される
と、その応答パターンが発生されかつ応答パター
ーンANDゲートの入力に与えられるまで、検査
中のチツプを繰返すことを可能にする。もしも正
しい応答パターンが発生されなければ、そのとき
は技術者は、検査中のチツプの論理機能に欠陥が
存在すると決定する。

好ましい実施例の簡単な説明 まず、第１図を参照すると、１対の典型的な
CMLチツプ１および２の一部が示される。この
発明を図解するための例示としてのチツプ１は、
パツドとして示されるその出力端子１２を有し、
この出力端子には、パツドとして示されるチツプ
２の入力端子１６に導体ライン１４によつて接続
される。典型的には、各チツプは複数個の出力端
子パツド１２および複数個の入力端子パツド１６
を有するが、わかりやすくするために、それらの
うちの数個のみがチツプ１および２上に示され
る。出力パツド１２は、典型的なCML出力ゲー
ト１８（記号的に示されている）に接続され、一
方チツプ２の入力パツド１６は、この図でブロツ
クとして示される入力開路検出器（IOD）２０に
接続される。CML出力ゲート１８および入力開
路検出器２０の双方の回路は、後でより詳細に説
明される。

また、この発明を図解するために、ブロツクと
して図解されかつ出力パツド１２の２つに接続さ
れるように示された出力短絡検出器（OSD）２
２および２２′が第１図に示されている。また、
チツプ２には、応答パターン検査および診断検出
器（STDD）２４と、種類コード検出器２６
（CCD）とが設けられ、これらはまたチツプ２の
上にブロツクとして示される。もちろん、応答パ
ターン検査および診断検出器２４は、チツプの論
理回路に接続されるが、これは、STDD２４はそ
のどのような誤動作をも識別するためのものであ
るからである。入力開路検出器２０（IOD）と、
出力短絡検出器（OSD）２２，２２′と、応答パ
ターン検査および診断検出器（STDD）２４と
は、バツフア２８を介して、検査および診断ピン
（Ｔ／Ｄ）と呼ばれる出力端子パツド３０に接続
される。最後に、複数個のチツプの検査および診
断ピン３０は、任意の適当な形式の表示手段３２
に接続されて、入力が開路していることまたは特
定のチツプの出力に短絡状態が存在することを観
察者に表示する。

上述のように、チツプの各々の上の上述の検出
器の目的は、現場のサービス保守の者が、検査お
よび診断ピン（Ｔ／Ｄ）からの出力信号によつて
コンピユータシステム内の本来の場所で誤動作し
ているチツプを識別すること、たとえば入力、す
なわちコンタクトパツドそれ自体または他のチツ
プとパツドとの間の相互接続の一部のいずれかが
開路であるか、またはほとんど開路であるか（よ
り抵抗性となつているか）、またはいずれかの出
力上にある種の短絡が存在するチツプを識別する
ことを可能にすることである。チツプそれ自体の
論理回路の誤動作の場合には、Ｔ／Ｄピン３０が
用いられて本来の場所の誤動作のチツプを識別す
る。どのようにしてこれらのことがすべて達成さ
れるかについて次に詳細に説明する。

入力開路検出器２０と、出力短絡検出器２２，
２２′と、応答パターン検査および診断回路２４
とは、チツプ２においてのみ示されているが、こ
れらの回路はすべてのチツプに備えられてもよ
く、ある実施例では入力パツト１６−１６ｎのそ
れぞれに対して１つの入力開路検出器が設けられ
ておりかつ出力パツト１２−１２ｎの各対に対し
て１つの出力短絡検出器が設けられており、さら
に、チツプの機能の完全性をテストする１つの応
答パターンおよび診断回路がチツプ上に設けられ
ており、これらはすべて検査および診断パツドま
たはピン（Ｔ／Ｄ）に接続されているということ
が理解されるべきである。いくつかの例におい
て、出力ゲート１８の真の出力およびその補数の
双方が２つの出力パツドに結合されているという
事実のために、出力短絡検出器の２つの実施例が
示されている。この例において、真およびその補
数の間の短絡が存在するという１つの起こり得る
短絡状態をカバーするために、第２の実施例が必
要である。これは、出力ゲート１８′からチツプ
２上で示されている。

チツプ２において、このチツプの機能は、
CML論理回路として簡単に説明されておりかつ
この発明を図解する目的でブロツク図として描か
れている。チツプの論理機能は、コンピユータに
おける数多くの機能のいずれか１つであつてもよ
い。

以下において、パツドまたはリードについて説
明する「開路」という用語は、一例として、チツ
プ番号１の出力パツド１２とチツプ番号２の入力
パツドとの間の、パツド自体におけるまたはそれ
らの間のコネクタ１４における起こり得る切断を
含んでいる。典型的にCMLゲートに関する以下
の説明において、通常の電圧論理振幅はほぼ400
ｍＶであり、さらに「ハイ」は論理０（−40ｍＶ
≦Ｖ≦0.0V）でありかつ「ロー」は論理１（−
500ｍＶ≦Ｖ≦−360ｍＶ）である。

次に、第２図を参照すると、入力開路検出回路
２０の１つが、チツプ２の１つの入力端子パツド
１６に接続されるものとして示されている。図示
されるように、チツプの入力の各々に対して入力
開路検出回路２０が設けられており、入力パツド
１６は、導体１４を介してチツプ番号１の出力端
子１２に接続されている。典型的には、端子１２
の各々は、CML出力ゲート１８に接続されてお
り、このゲート１８は、１対の差動的に接続され
たスイツチングトランジスタＴ１およびＴ２を含
んでおり、端子１２は、トランジスタＴ２のコレ
クタと、接地電位のような基準電圧にさらに接続
された駆動抵抗Ｒ１との間に接続されている。

この回路２０は、第１の電流スイツチング素子
３４（３４のようなスイツチング素子は以下に
CMLゲートと呼ばれる）を含み、このCMLゲー
ト３４は、１対の差動的に接続されたトランジス
タＴ３およびＴ４を有しており、これらのトラン
ジスタのエミツタは定電流源Ｇ１を介して電圧源
VEEに共通に接続されており、この電圧源VEE
は接地電位に対して負である。トランジスタＴ３
のベースは、接続点３６において入力パツド１６
に直接接続されている一方で、そのコレクタは、
接地電位のような基準電圧に接続されている。ト
ランジスタＴ４は、接地電位に対して負である基
準電圧VREF₁にそのベースを接続しており、そ
のコレクタを抵抗Ｒ２を介して接続点３８におい
て入力パツド１６に接続させている。接続点３８
はまた、第２のCMLゲート４０を形成する１対
の差動的に接続されたスイツングトランジスタＴ
５およびＴ６を、入力パツド１６とCMLゲート
３４とに接続している。トランジスタＴ５および
Ｔ６は、第２の電流源Ｇ２を介して負の電圧源
VEEに共通に接続されており、さらにトランジ
スタＴ５のコレクタは、接地電位のような基準電
圧に接続されている。トランジスタＴ６のベース
は、VREF₁よりもさらに負であるVREF₂によつ
て第３の基準電圧源に接続されており、さらにそ
のコレクタは、２０ａないし２０ｎのような同様
の入力開路検出器からの他のすべての出力ととも
にワイヤードOR構成で、インバータ４２および
バツフア２８を介して検査および診断ピン３０に
接続される。トランジスタＴ６のコレクタにおけ
る抵抗−ダイオード並列接続Ｒ３およびＤ１は、
コレクタ電圧レベルを供給する。入力開路検出器
２０の動作の一例として、チツプ１からの出力が
導体１４を介して入力１６において受取られる。
そこで、典型的なCMLの値を仮定すると、通常
の電圧論理振幅はほぼ400ｍＶであり、トランジ
スタＴ４のベースにおけるVREF₁の値は−200ｍ
Ｖであり、トランジスタＴ６のベースにおける
VREF₂の値は−675ｍＶであり、さらに電流源Ｇ
１を介する電流は0.1ｍＡである。典型的にはま
た、Ｒ１は40ΩでありかつＲ２は300Ωである。

したがつて、出力１２からの出力がハイ（0.0
ｍＶ）であるときに、その入力したがつてトラン
ジスタＴ３のベースは「ハイ」であり、そろ結果
トランジスタＴ３は「オン」となりトランジスタ
Ｔ３を介して電流が流れ、トランジスタＴ４は、
そのベースがより低い値（VREF₁＜0.0V）に接
続されているので「オフ」である。代わりに、パ
ツド１６における入力がロー（−400ｍＶ）のと
きには、トランジスタＴ４のベースがトランジス
タＴ３のベースよりも高いので（VREF₁＞−400
ｍＶ）、トランジスタＴ４は「オン」でありかつ
トランジスタＴ４を介して電流が流れる。したが
つて、第１のCMLゲート３４は、入力１６がロ
ーのときにチツプ１の出力ゲート１８の駆動抵抗
Ｒ１から予測可能な量の電流（0.1ｍＡ）を引出
すことによつて入力１６をモニタする。この最少
量の電流（0.1ｍＡ）は、パツド１２における出
力信号を劣化させないように、トランジスタＴ４
および抵抗Ｒ２を介して抵抗Ｒ１から引出され
る。

前述のハイおよびローの電圧論理振幅期間中
に、電流ドレインはもちろん、トランジスタＴ３
とＴ４との間で切換えられる。このとき同様に、
この同一の電圧論理振幅は、トランジスタＴ５の
ベースによつて観察されるが、しかしながら、ト
ランジスタＴ６のベースは電圧論理振幅の最も負
の電圧よりもより低い電圧に接続されているので
（電圧VREF₂は−400ｍＶよりもさらに負であ
る）、トランジスタＴ６は、トランジスタＴ５の
ベースがトランジスタＴ６のベースよりもより負
になるまで「オフ」のまま留まるであろう。した
がつて、トランジスタＴ５のベース電圧がより低
く（すなわち、＜−675ｍＶ）なるまでトランジス
タＴ６を介して電流が流れないので、トランジス
タＴ６のコレクタ上の電圧は通常ハイである。

したがつて、入力パツドの抵抗が、たとえば侵
食によつて増大する場合には、この抵抗の増加
は、接続点３８とトランジスタＴ５のベースとに
おける電圧降下の増加によつて反映されるであろ
う。トランジスタＴ５のベースにおける電圧が、
トランジスタＴ６のベースよりもさらに負である
点に到達したときに、トランジスタＴ５は「オ
フ」となりかつトランジスタＴ６は「オン」とな
る。トランジスタＴ６を介する電流の流れは、ト
ランジスタＴ６のコレクタにおける電圧降下とし
て反映され、これはさらにインバータ４２によつ
て反転されかつ検査および診断ピン３０において
反映され、そこでは通常のローの電圧が「ハイ」
に進むであろう。

したがつて、CMLゲート４０は、パツド１６
を介する抵抗のどのような増加をも感知する検出
器である。すなわち、検出器４０は、たとえば１
６における開路された入力を検出するだけではな
く、たとえば侵食によつて、または入力ピンの導
電性の他の何らかの劣化によつて、開路状態に向
かつて抵抗が徐々に増大している場合に開路を予
測する。

第１図においてブロツク（OSD）２２として
示された出力短絡検出器の第１の実施例に関し
て、この検出器２２の実施例の回路を詳細に説明
する第３図が注目される。前述のように、この出
力短絡検出器２２は、CMLチツプの出力パツド
におけるある短絡状態、すなわち、接地への短
絡、負の電源への短絡、および他の出力への短絡
を検出する。

典型的には、出力パツド１２（この図において
は１２ａおよび１２ｂとして示されている）は、
それぞれ、１８ａおよび１８ｂのようなゲート
（第２図において１８として部分的に示されてお
りかつ第３図において論理記号で示されかつ１８
ａおよび１８ｂとして識別されている）を介して
接続され、さらにこのゲートは出力短絡検出器２
２に接続されている。この検出回路２２は、差動
的に接続された１対のスイツチングトランジスタ
Ｔ７およびＴ８の形態の第１のCMLゲート４４
を含み、これらのトランジスタのエミツタは、電
流源Ｇ３を介して負の電圧源VEEに共通に接続
されている。CMLゲート４４のトランジスタＴ
７のベースは、接続点４６において互いに並列に
接続された１対の抵抗Ｒ５およびＲ６を含む電圧
分割回路網の接続されている。これらの抵抗の接
続点４６とは反対側の側部はさらに、その一方が
第１のゲート１８ａからの反転されたすなわち相
補的な出力に接続されかつ他方がこの同じゲート
１８ａからの真の出力に接続される。同様に、ト
ランジスタＴ８のベースは、接続点４８において
並列に接続された抵抗Ｒ７およびＲ８を含む同様
の電圧分割回路網に接続され、抵抗Ｒ７は第２の
ゲート１８ｂの相補的出力に接続されかつ抵抗Ｒ
８はこの同じゲートからの真の出力に接続され
る。この実施例において、パツド１２ａはゲート
１８ａの補数出力に接続される一方でパツド１２
ｂはゲート１８ｂの出力に接続されるということ
に注意すべきである。（これは、後で詳細に説明
されるこの検出器の第２の実施例の構成とは異な
つている）。トランジスタＴ７のコレクタは接続
点５０において第１の負荷抵抗Ｒ９に接続され、
この抵抗Ｒ９はさらに、第２の基準電圧源、すな
わち接地電位に接続されており、一方トランジス
タＴ８のコレクタは接続点５２において第２の負
荷抵抗Ｒ１０に接続されており、この抵抗Ｒ１０
はまた、基準電源、すなわち接地電位に接続され
ている。

シヨツトキダイオードＤ２およびＤ３と、２つ
のコンデンサＣ１およびＣ２とが、抵抗Ｒ９およ
びＲ１０のそれぞれと並列に接続されている。ト
ランジスタＴ８のコレクタと、抵抗Ｒ１０と、シ
ヨツトキダイオードＤ３と、コンデンサＣ２と
は、さらに、トランジスタＴ１０，Ｔ１１および
Ｔ１２を含む第２のCMLゲート５４のトランジ
スタＴ１０のベースに共通に接続されている。ま
た、トランジスタＴ７のコレクタと、シヨツトキ
ダイオードＤ２と、抵抗Ｒ９と、コンデンサＣ１
とはまた、トランジスタＴ１１のベースに接続さ
れ、一方でトランジスタＴ１０およびＴ１１のコ
レクタは、第２の基準電源、すなわち接地電位に
接続されている。トランジスタＴ１０，Ｔ１１お
よびＴ１２のすべてのエミツタは、電流源Ｇ４を
介して負の電圧源VEEに共通に接続されている。
この回路の説明を終えるために、トランジスタＴ
１２のベースは、しきい値電圧VTHに接続され
かつそのコレクタはまず接続点５６において検査
および診断ピン３０に接続され、さらに負荷抵抗
Ｒ１２と直列に接続されかつ接地される。

上述のように図示された出力短絡検出器の一例
として、含まれる典型的な値は以下のとおりであ
る：ゲート１８ａおよび１８ｂからの出力におけ
る電圧論理振幅は、0.0Vないし−400ｍＶであ
り；抵抗Ｒ５−８はそれぞれ1.7KΩであり、抵
抗Ｒ９およびＲ１０は2.5KΩでありかつ抵抗Ｒ
１２は800Ωである。

出力短絡検出器の動作に関して、２つのゲート
１８ａおよび１８ｂの真および補数出力の双方
は、４つの抵抗Ｒ５ないしＲ８からなる２つの電
圧分割回路網に向けられている。通常、これらの
ゲートからの出力は、２つのトランジスタＴ７お
よびＴ８が「オン」状態に保持されて双方のトラ
ンジスタを介して等しく電流が流れるようにされ
ている。この状態において、トランジスタＴ１０
およびＴ１１は、それらのそれぞれのベースがト
ランジスタＴ１２のベース上のVTH（−200ｍ
Ｖ）のしきい値電圧よりも一層負である（より低
い）ので「オフ」に保持される。したがつて、入
力開路検出器のCMLゲート４０と同様に、CML
ゲート４４は検出器として機能する。しかしなが
ら、もしもゲート１８ａまたは１８ｂからの真ま
たは相補的な出力のいずれか一方が短絡されてト
ランジスタＴ７またはＴ８のいずれかのベースを
「ハイ」にするならば、CMLゲート４４の他方の
トランジスタは「オフ」となり、この場合接続点
５０または５２における電圧は「ハイ」となり、
その結果電流ステアリングトランジスタＴ１０ま
たはＴ１１の一方または他方は「オン」となり、
ベース電圧基準VTHがトランジスタＴ１０また
はＴ１１のいずれかのベース上の電圧よりも低く
なるために、トランジスタＴ１２を介して流れる
電流を停止させるであろう。この場合、接続点５
６における電圧は、トランジスタＴ１２を介する
電流が停止されているので「ハイ」に進み、検査
および診断ピン３０における通常ローの電圧レベ
ルを上昇させて２つの出力ゲートのうちの一方に
おける欠陥すなわち短絡を表示する。

２つのシヨツトキダイオードＤ２およびＤ３と
抵抗Ｒ９およびＲ１０とそれぞれ並列に接続され
たコンデンサＣ１およびＣ２は、出力ゲートに接
続された同軸ラインによつて誘起されかつCML
ゲート４４に対して短絡のように見えるかもしれ
ないスイツチング状態に起因する偽の信号を除去
する目的を有しているということに今度は注目す
べきである。これら２つのコンデンサは、コレク
タ抵抗ダイオード回路網の時定数を増大させ、こ
のため、トランジスタＴ１２のベース上のしきい
値電圧VTHに向かつて増大しかつこれを越えて
他のトランジスタＴ１０またはＴ１１が「ハイ」
となる前により長い時間を要する。

さらに続ける前に、注目すべきことであるが、
出力短絡検出器２２は、各ゲートからの出力の一
方のみが外界に接続された場合に１対の出力ゲー
ト１８ａおよび１８ｂをモニタし、さらにそのよ
うな検出器は、接地への短絡、負の電源への短
絡、他の出力への短絡のような欠陥状態をモニタ
するであろうが、しかしながら、１８′のような
CMLゲート（第１図参照）からの出力の双方、
すなわちその真および補数の双方が外界へ持ち出
された場合には、これら２つの出力が互いに短絡
し、そして第３図の回路がこの欠陥状態を検出し
ないという可能性が存在する。結果として、この
出力短絡検出器２２′の第２の実施例は、第３図
の回路の変形であり、そして次に第４図が注目さ
れる。第４図において、パツド１２ｃおよび１２
ｄの双方が、それぞれ、１つの出力ゲート１８′
のみに接続されており、したがつて出力ゲート１
８′からの真および補数の双方は外界に接続され
ているということが理解されよう。しかしなが
ら、真および補数出力間の短絡の可能性を判別す
るために、出力ゲート１８′への入力が本質的に、
トランジスタＴ１４ないしＴ１７からなる内部
CMLゲート６０によつて複製され、これらのト
ランジスタのエミツタは、電流ステアリング関係
でトランジスタＴ１８のエミツタに共通に結合さ
れる。

トランジスタＴ１８のベースは、しきい値電圧
VTHに接続され、さらにトランジスタＴ１４な
いしＴ１７のベースは、出力ゲート１８′へのゲ
ート入力に接続されている。トランジスタＴ１４
ないしＴ１７のコレクタは、接続点６２におい
て、負荷抵抗Ｒ１４を介して接地電位に共通して
接続されている。同様に、トランジスタＴ１８の
コレクタは、負荷抵抗Ｒ１５を介して接地されて
おり、また、接続点６４において、１対の電圧分
割回路網Ｒ７′およびＲ８′の一方である抵抗Ｒ
８′に接続されており、一方トランジスタＴ１４
ないしＴ１７のコレクタは、接続点６６におい
て、第２の電圧分割回路網の１対の抵抗Ｒ５′お
よびＲ６′の一方である抵抗Ｒ６′に接続されてい
る。したがつて、抵抗Ｒ５′ないしＲ８′からなる
２つの電圧分割回路網が存在し、これらは第３図
の回路において類似する番号が付された抵抗に対
応している。このように、電圧源VEEに接続さ
れてトランジスタＴ１４ないしＴ１８のエミツタ
に定電流を供給する付加的な電流源Ｇ５を除い
て、第４図の出力短絡検出器は、第３図に示され
たものと同様に動作し、その機能が第３図と同一
であるコンポーネントに対してこの図で用いられ
た参照番号は′を除き同一参照番号が与えられて
いる。

次に、第１図の種類コードゲート２６を含む応
答パターン検査および診断回路２４（STDD）を
詳細に示す第５図に注目する。この図において、
入力開路検出器２０−２０ｎからのすべての出力
は導体７０上に示され、かつ出力短絡検出器２２
および／または２２′からの出力は、先にバツフ
ア２８と呼ばれた負のANDゲートに入る１つの
導体７２上に示されている。種類コード（CCD）
ゲート２６は、負のNANDゲートであり、かつ
応答パターンゲート（SIG）と呼ばれる第３の負
のANDゲート７６は、ANDゲート２８に結合さ
れている。NANDゲート２６は、その４つの入
力導体のうち、（この図および第１図において）
２，３および４として識別された３つに、チツプ
の種類、すなわちレジスタチツプ、メモリチツ
プ、駆動−受信機チツプまたは組合わせチツプの
識別に専用されるチツプ上のパツドを表示させる
（３つの入力導体によつて８個のチツプの種類の
識別が可能であるということが評価され得る）。
ANDゲート７６への複数の入力は、チツプのパ
ツドに接続されかつ特定のチツプの応答パターン
（識別）を表わす。

負のNANDゲート２６の出力は、トランジス
タＴ２１のベースに接続され、さらにANDゲー
ト２８の出力は、電流ステアリング関係に接続さ
れたトランジスタＴ２１，Ｔ２２およびＴ２３か
らなるCMLゲート８０のトランジスタＴ２２の
ベースに接続されている。トランジスタＴ２１，
Ｔ２２およびＴ２３のエミツタは、定電流源Ｇ６
と負の電圧源VEEとに共通に接続されており、
さらにトランジスタＴ２３のベースは基準電圧
VREF₃に接続されている。トランジスタＴ２１
およびＴ２２のコレクタは接地される一方で、ト
ランジスタＴ２３のコレクタは接続点８２におい
て検査および診断ピン３０に直接接続される。抵
抗Ｒ１５は、その一端において接続点８２に接続
され、かつその他端において基準電圧源、すなわ
ち接地電位に接続される。

検査および診断ピン３０はまた、１対のトラン
ジスタＴ２４およびＴ２５からなる第２のCML
ゲート８４のトランジスタＴ２４のベースにベー
ス抵抗Ｒ１６を介して接続されており、これらの
トランジスタＴ２４およびＴ２５のエミツタは、
エミツタ抵抗１７を介して負の電圧源VEEに共
通に接続されている。トランジスタＴ２５のベー
スは、基準電圧源VREF₄に接続されている。ト
ランジスタＴ２４のコレクタは、基準電圧源、す
なわち接地電位に接続される一方で、トランジス
タＴ２５のコレクタは、接続点８６において抵抗
−ダイオードの組合わせＲ１８およびＤ４に接続
されており、後者はトランジスタＴ２５のコレク
タに対する電圧レベルをクランプする。CMLゲ
ート８４からの接続点８６はまた、インバータ８
８に接続されており、このインバータ８８は、バ
ツフア２８に接続された反転出力と、NANDゲ
ート２６（CCD）への４つの入力のうちの１つ
としてそこに接続され、さらに接続点９０におい
てCMLゲート８０のトランジスタＴ２２のベー
スに接続された非反転出力とを有しており、接続
点９０は、バツフア２８の出力とトランジスタＴ
２２との間に配置されてワイヤードOR接続を形
成する。

さらに、検査および診断ピン３０は、ピン３０
とトランジスタＴ２６のベースとの間に配置され
たベース抵抗Ｒ１９を介して、第３のCMLゲー
ト９２を形成する１対のトランジスタＴ２６およ
びＴ２７の一方のベースに接続される。第１のト
ランジスタＴ２６のエミツタは、エミツタ抵抗Ｒ
２０を介して定電流源Ｇ７と電圧源VEEとに接
続される一方で、トランジスタＴ２７のエミツタ
は電源Ｇ７と抵抗Ｒ２０とに直接接続される。ト
ランジスタＴ２６のコレクタは基準電源、すなわ
ち接地電位に接続される一方で、トランジスタＴ
２７のベースは同じ基準電源、すなわち接地電位
に接続され、後者のコレクタは接続点９４におい
て負荷抵抗Ｒ２１に接続され、さらに接地され
る。トランジスタＴ２７のコレクタはまた、接続
点９４において、インバータ９６に接続され、こ
のインバータ９６は、ANDゲート７６（SIG）
への入力に接続された１つの反転出力と、接続点
９８においてANDゲート７６の出力に接続され
てワイヤードOR構成をそこに形成する他方の出
力とを有している。

第５図の回路２４における典型的な値は次のと
おりである：トランジスタＴ２３のベースに接続
されたVREF₃は−200ｍＶであり、VREF₄は−
800ｍＶでありかつ抵抗Ｒ２０およびＲ２１は400
Ωであり、さらに抵抗Ｒ１５は40Ωである。

応答パターン検査および診断回路２４の動作に
関しては、第６図のフロー図が参照される。これ
らの第５図および第６図の双方を共に考慮して、
現場のサービス担当者がその場でチツプを検査す
る態様についての説明を展開する。

開路した入力パツドまたはいずれかの形式の出
力短絡のいずれかによつて欠陥が生じた場合に、
表示手段３２によつて観察者に信号が与えられる
であろうということが第１図を参照して思い出さ
れるであろう。このように、第６図のフロー図を
参照すると、第１の判断ブロツク１００において
検査中のチツプを診断する過程が開始されるが、
第１の疑問点は、検査および診断ピンがハイであ
るかまたはローであるか（0.0Vかまたは−400ｍ
Ｖであるか）ということである。検査および診断
ピン３０は通常はローであるべきなので、もしそ
れがハイであれば、そのときは観察者は、プロセ
スブロツク１０２において示されているように、
先行する第２図、第３図および第４図に関連して
説明された回路の動作からもたらされる入力「開
路」または出力「短絡」についてチエツクし、そ
してこの時点で診断全体は終了するであろう。

第５図の回路を見ると、ゲート８０においてト
ランジスタＴ２３のベースにおける電圧VREF₃
は、トランジスタＴ２１およびＴ２２のベースに
対して通常「ハイ」であり、これによつて定電流
源Ｇ６からの電流は通常トランジスタＴ２３を流
れて接続点８２をローの電圧にするということが
まず指摘されるべきであろう。CMLゲート８４
上においてもまた、トランジスタＴ２５のベース
に印加された電圧VREF₄は、トランジスタＴ２
４のベース上の通常の電圧論理振幅（0.0V〜−
400ｍＶ）よりも通常低く、このため抵抗性電流
源Ｒ１７からの電流は通常トランジスタＴ２４を
介して流れ、通常「オフ」であるトランジタＴ２
５に接続された接続点８６をハイの状態に保つて
いる。CMLゲート９２においてまた、トランジ
スタＴ２７のベースは直接接地されているため、
トランジスタＴ２７は通常「オン」でありかつ定
電流源Ｇ７からの電流はトランジスタＴ２７を介
して流れて接続点９４をローの状態にし、トラン
ジスタＴ２６は「オフ」のトランジスタである。

第５図における回路をさらに調べると、回路２
０からの出力は入力ライン７０に入つてインバー
タ４２を介してANDゲート２８に至り、さらに
回路２２および／または２２′からの出力は入力
ライン７２によつてANDゲート２８に接続され
ているということが理解されよう。テスト中のチ
ツプの入力または出力のいずれにおいても欠陥が
存在しないときにはライン７０は通常ハイの電圧
（0.0ｍＶ）でありかつライン７２は通常ローであ
り、ANDゲート２８からの出力は通常ローであ
る（以下の一層の議論から明らかなように他のす
べての入力は通常ローである）。ANDゲート２８
からの出力は、CMLゲート８０の、通常「オフ」
トランジスタであるトランジスタＴ２２のベース
に接続されている。しかしながら、テスト中のチ
ツプの入力または出力のいずれかにおける欠陥の
ためにIODおよびOSDからANDゲート２８への
入力のいずれかがハイになれば、ANDゲート２
８は不能化されてその出力をハイにし（すなわ
ち、−200ｍＶであるVREF₃よりもさらに正であ
る）、トランジスタＴ２２を「オン」にし、これ
により電流がトランジスタＴ２２を介して流れか
つトランジスタＴ２３を介する電流が停止され
る。トランジスタＴ２３を介する電流の停止は、
接続点８２におけるコレクタ電圧を「ハイ」に進
め、かつ検査および診断ピン３０をハイに進め、
上述の表示手段３２（第１図）を能動化する。

検査および診断ピンが未だローの場合には、テ
スト中のチツプが誤動作していることは明らかで
あり、検査および診断ピン３０に電圧源が取付け
られる。この電圧源は、電圧および電流がモニタ
されるように電圧および電流メータを備えた、０
−25ｍＡにおいて±1.0Vを提供することができ
る任意の適当な調整されたDC電源であつてもよ
い。これは判断ブロツク１０２において与えられ
ているステツプである。同時に、テスト中のチツ
プの入力および出力パツド（またはピン）の数に
一致する数のピン（リード）を備えたプローブ
（図示せず）が、チツプをそのコネクタ（ソケツ
ト）から引出したりすることなくまたはチツプが
ボードにハード的に結線されているのであればチ
ツプが接続されている回路からチツプを切断した
りすることなく、テスト中のチツプに接続され
る。

第６図の判断ブロツク１０４によつて見られる
ように、検査および診断ピン３０において−１，
0Vを維持するために25ｍＡを要するならば、技
術者は適正な種類のチツプが識別されたものと判
断することができる。プロセスブロツク１０６を
参照されたい。

チツプの種類は、オペレータによつて選択され
た順番でプローブによつてテスト中のチツプの専
用されたパツドの各々の上に電圧を印加すること
によつて識別される。これらの専用されたパツド
は、種類コードNANDゲート２６（CCD）（第１
図参照）上の入力２，３および４として識別さ
れ、さらに、これは、導体２，３および４上でチ
ツプのピンからの出力（必要であれば反転され
た）がすべてローになるように一連のハイおよび
ロー（電圧または２進ビツト）を与えることによ
つて実行される。専用されたピン上の電圧のシー
ケンスの選択は、このチツプが配置されたコンピ
ユータの機能、または事情次第では同様の機能に
ついて、サービスを行なう際のオペレータ自身の
経験からもたらされ、さらにこの選択が正確であ
れば検査および診断ピン３０上に−1.0Vを維持
するのに25ｍＡが必要とされよう。

この25ｍＡの要求の理由は、再度第５図を参照
することによつて明らかとなるが、そこでは、ピ
ン３０に印加された−1.0Vが、ゲート８４の通
常「オン」のトランジスタＴ２４のベースをより
負の値にし（−1.0Vは−800ｍＶの電圧VREF₄よ
りもさらに負である）、これによりトランジスタ
Ｔ２４は「オフ」状態に進みかつ電流は今度は
「オン」のトランジスタＴ２５を介して流れるで
あろう。この電流は、接続点８６における電圧が
ローに進むということによつて反映され、これは
さらにインバータ８８の非反転出力のために種類
コードゲート２６に対するローの入力として反映
される。また、インバータ８８からの非反転出力
は、接続点９０とゲート８０のトランジスタＴ２
２のベースとにローの電圧を与え、インバータ８
８の反転出力はバツフア２８にハイの電圧を与え
てその出力をハイにするが、しかしながら、バツ
フア２８の出力と、インバータ８８の非反転出力
からの出力とはワイヤードOR構成で接続点９０
に接続されているので、トランジスタＴ２２のベ
ースの電圧はローに留まる。

NANDゲート２６（CCD）へのライン１の入
力は今やローであるので、もしもチツプの種類コ
ードが正しく選択されていれば、NANDゲート
２６へのすべての入力はローにされるであろう。
ゲート２６からの出力は、CMLゲート８０のト
ランジスタＴ２１のベースに直接接続されている
が、今やハイであり、通常「オフ」のトランジス
タＴ２３を「オン」状態にし、このため電流は電
流源Ｇ６からトランジスタＴ２１を介して接地へ
流れる。同時に、通常「オン」のトランジスタＴ
２３は「オフ」にされ、このため25ｍＡの検査お
よび診断ピンに印加された電流源からの電流はＲ
１５を介して接地に流れる（Ｒ１５の値である40
Ωを介して25ｍＡにおいて−1.0V）。

もしもチツプの適正な種類のコードが選択され
ておらずかつNANDゲート２６への入力２，３
および４のいずれかがハイに留まつておりこのた
め通常「オン」のトランジスタＴ２３のベースが
「オン」に留まつていれば、その結果、電源によ
つて検査および診断ピン３０から供給される25ｍ
Ａの電流を反転することによつて、接地へ流れる
が、一方トランジスタＴ２３を介する電流は接地
へ流れて電源の電流メータ上で読取られる25ｍＡ
以下の値を示すであろう。もちろん、これは観察
者に、適正な種類のコードが選択されていないと
いうことを示すであろう。

第６図に示すように、上述のプロセスによつて
適正な種類のコードが選択されているならば、次
のステツプ、すなわち電源電流を除去することが
ブロツク１０８に示されている。一方、もしもチ
ツプの適正な種類のコードが選択されていなけれ
ば、判断ブロツク１１０が参照され、このブロツ
クは、検査および診断ピン３０上の電流がたとえ
ば15ｍＡのような25ｍＡ以下の何らかの値に減少
されるべきであるということを示している。

プロセスのこのステツプにおいて、適正なチツ
プの種類コードが最終的に見出されるまで、ピン
２，３および４上の他の７つの組合わせが循環さ
れ、すなわち種々の順序で選択されたハイおよび
ローがピン２，３および４上に与えられる。この
とき、オペレータは、電源上で読まれる−1.0V
を保つためにゲート２６の動作によつて電流が25
ｍＡまで増大されなければならないという事実の
ために、ピンの循環を停止させる（検査および診
断ピン３０に与えられている−1.0Vのために
CMLゲート８４のトランジスタＴ２５がオンに
留まつている）。判断ブロツク１１２に示されて
いるように、知られている種類コードから適正な
種類コードが識別できないときは、オペレータ
は、テスト中のチツプの応答パターンが知られて
おらずかつ欠陥があることが未だ疑われるならば
チツプは交換されるべきであるということを知る
であろう。

一方、もしもチツプの種類が識別されれば、
（オペレータはテスト中のチツプの専用されたピ
ンに与えられたハイおよびローの順番から知るの
で）、次のステツプはプロセスブロツク１１４に
おいて識別されており、ここではオペレータは検
査装置をセツトして知られたルーチンであるハイ
およびローの電圧の循環的な印加を実行し、チツ
プの応答パターンを得る。もちろん、今やオペレ
ータは先に特定されたステツプ、すなわち判断ブ
ロツク１０８に到達しているので、検査および診
断ピン３０から負の電圧源が除去される前または
後のいすれにおいてもチツプの種類が識別され得
る。

ピン３０からの−1.0Vの除去は、CMLゲート
８４を、トランジスタＴ２５がオフでありかつト
ランジスタＴ２４がオンであるその通常の動作状
態に戻す。また、CMLゲート８０のトランジス
タＴ２３は、トランジスタＴ２１のベースに印加
された電圧が今やトランジスタＴ２３のベースに
印加されたVREF₃の電圧よりも低いために、そ
の通常の状態に復帰する。

ブロツク１１６に示されているように、次のス
テツプは、検査および診断ピン３０に印加されて
いる電流の極性を変化させ、かつピン３０に２０
ｍＡを与えることであり、検査装置の電圧メータ
における読取値は＋0.4Vとしてモニタされる。
この正の電圧は、トランジスタＴ２３を介して流
れる10ｍＡの電流と、抵抗Ｒ１５を介して接地へ
流れる10ｍＡの電流とによつて接続点８２におい
て見られる。同時に、＋0.4Vの正の電圧はCMLゲ
ート９２の通常「オフ」のトランジスタＴ２６を
「オン」状態にするが、これはそのベース電圧が
今やトランジスタＴ２７のベースに印加された接
地電圧よりも高いからである。トランジスタＴ２
７を「オフ」にすることによつて、トランジスタ
Ｔ２７のコレクタの接続点９４における電圧をハ
イの状態（0.0V）まで増大させ、これはインバ
ータ９６によつて反転されてローの電圧を応答パ
ターンANDゲート７６の入力に与え、ゲート７
６がオペレータによつて現在循環されているチツ
プの応答パターンを受取ることを可能にする。イ
ンバータ９６からの反転された出力がローに進ん
だとき、接続点９８における非反転出力はハイに
進み、したがつてゲート７６からの通常ハイの出
力と結合されてバツフア２８にハイを与え、これ
はゲート７６への入力がすべてローに進みそのと
き接続点９８がワイヤードOR構成の機能として
ローに進むまでハイに留まる。

ブロツク１１８において見られるように、この
システムは応答パターンの繰り返しのためのレデ
イ状態にあり、オペレータは、多数のサイクル
（ほぼ65Kサイクルである）にわたつて検査中の
チツプについてシーケンスの決定を行ない、その
ときチツプの応答パターンが、ANDゲート７６
の入力ラインに対してすべてローであるとして示
される。このとき、判断ブロツク１２０で見られ
るように、検査および診断ピン３０の電圧がなお
も＋0.4Vであるならば（バツフア２８のすべて
の入力は今やローであるから）、オペレータは、
適正な応答パターンがANDゲート７６に提示さ
れたことを判断し、したがつてプロセスブロツク
１２２に従つて、検査中のチツプが正常に機能す
る。もしもチツプに誤動作があれば、そしてゲー
ト７６に示される応答パターンが正しくないなら
ば、ピン３０の電圧は＋0.4Vではなく、それは
チツプが誤動作しておりかつ取替えなえればなら
ないということを示している。

一たびチツプが取替えられると、新しく取替え
られたチツプは今や正しく機能していることを調
べるために再度上述の過程が開始される。

【図面の簡単な説明】

第１図は、典型的に接続された２つのCMLチ
ツプを概略的に示す図であり、第１のチツプの出
力は第２のチツプの入力に接続されておりかつ図
解の目的で第２のチツプ上にこの発明が示されて
いる。第２図は、第１のチツプの出力パツドに接
続された第２のチツプ上の１つの入力パツドの１
つの入力開路検出器（IOD）の詳細な回路図であ
り、この図はまた、この検出器の、他の検出器と
のおよび検査および診断ピンとの接続をも示して
いる。第３図は、１対の出力パツドに対する出力
短絡検出器（OSD）の回路図であり、１対の出
力ゲートからの１つの出力のみが利用されてい
る。第４図は、出力ゲートからの出力の双方が出
力端子パツドに接続されたときに利用される出力
短絡検出器（OSD）の他の実施例を示す詳細な
回路図である。第５図は、チツプの機能をテスト
するためのそして検査および診断ピン（Ｔ／Ｄ）
に接続されて示される応答パターン検査回路
（STDD）の詳細な図である。第６図は、前述の
検出器を利用して、現場でチツプの検査および診
断を行なうためのフロー図である。 図において、１，２はチツプ、１２は出力パツ
ド、１６は入力パツド、１８は出力ゲート、２０
は入力開路検出器（IOD）、２２，２２′は出力短
絡検出器（OSD）、２４は応答パターン検査およ
び診断検出器（STDD）、２６は種類コード検出
器（CCD）、２８はバツフア、３０は検査および
診断ピン（Ｔ／Ｄ）を示す。

Claims (1)

1. 【特許請求の範囲】 １ 集積回路チツプ１および２における欠陥検出
   および検査回路であつて、 前記集積回路チツプは、 データ処理システムにおいて或る機能を実行す
   るための論理回路と、 前記論理回路に固有の応答パターンと、 外部源から印加される信号に応答して、含まれ
   るチツプの型を識別する２進信号のパターンを発
   生する、前記集積回路チツプ上でコード化される
   種類コード手段２，３および４と、 前記集積回路チツプを外部装置に接続する複数
   の入力手段１６および出力手段１２とを含み、 前記欠陥検出および検査回路は、前記出力手段
   のうちの選択された１つ３０に接続され、かつ 前記入力手段および前記選択された出力手段に
   接続され、前記入力手段における欠陥を検出しか
   つ前記選択された出力手段に信号を発生する手段
   ２０と、 前記出力手段および前記選択された出力手段に
   接続され、非選択の出力手段における欠陥を検出
   しかつ前記選択された出力手段に信号を発生する
   手段２２および２２′と、 前記種類コード手段および前記選択された出力
   手段に接続され、前記欠陥検出および検査回路を
   含むチツプの種類を決定しかつ適正な種類のチツ
   プが選択されたとき前記選択された出力手段に信
   号を発生する手段２６と、 前記論理回路および前記選択された出力手段に
   接続され、前記選択された出力手段に与えられる
   信号に応答して前記チツプに固有の応答パターン
   を認識しこれにより前記チツプの論理回路におけ
   るどのような欠陥をも検出する手段２４とを備え
   た、集積回路における欠陥検出および検査回路。 ２ 前記入力手段における欠陥を検出する前記手
   段は第１および第２の論理ゲートを含み、前記第
   １のゲートは前記入力手段および前記第２ゲート
   に接続されて前記入力手段の抵抗の増加を検出し
   かつ前記増加に応答して前記第２のゲートの状態
   を変化させ、それによつて第２のゲートが前記信
   号を前記選択された出力手段に与える、特許請求
   の範囲第１項記載の集積回路における欠陥検出お
   よび検査回路。 ３ 前記非選択の出力手段における欠陥を検出す
   る前記手段は、第１および第２の論理ゲートと、
   前記出力手段に結合された電圧検出手段とを備
   え、各ゲートは前記電圧検出手段の動作によつて
   初期状態を有し、前記第１のゲートは前記電圧検
   出手段と前記第２のゲートとに結合されて前記出
   力手段における電圧レベルの異常な変化を検出し
   かつ前記異常な電圧変化に応答して前記第２のゲ
   ートの状態を変化させ、それによつて第２のゲー
   トは前記信号を前記選択された出力手段に与え
   る、特許請求の範囲第１項記載の集積回路におけ
   る欠陥検出および検査回路。 ４ 前記第１のゲートおよび電圧検出手段は１対
   の非選択の出力手段に結合される、特許請求の範
   囲第３項記載の集積回路における欠陥検出および
   検査回路。 ５ 前記第１のゲートおよび電圧検出手段は、１
   個の非選択の出力手段に結合される、特許請求の
   範囲第３項記載の集積回路における欠陥検出およ
   び検査回路。 ６ 前記チツプの種類を決定する手段は、前記選
   択された出力手段に結合される論理ゲートと、或
   る与えられた極性の選択された電流電圧レベルが
   前記選択された出力手段に与えられるとき前記ゲ
   ートを一方の状態に保持しかつ適正な種類のチツ
   プが選択されたとき前記選択された電流電圧が与
   えられてる間前記ゲートを第２の状態に変化させ
   る回路手段とを含む、特許請求の範囲第１項記載
   の集積回路における欠陥検出および検査回路。 ７ 前記選択された出力手段に与えられる信号に
   応答して前記チツプに固有の応答パターンを認識
   する前記手段は、各々が前記選択された出力手段
   に結合される第１、第２および第３の論理ゲート
   と、選択された電流レベルおよび或る与えられた
   極性が前記選択された出力手段に与えられるとき
   各ゲートを初期状態に保持する回路手段と、前記
   チツプに固有の応答パターンが認識されたとき前
   記ゲートの１つの状態を第２の状態に変化させる
   手段とを含む、特許請求の範囲第１項記載の集積
   回路における欠陥検出および検査回路。 ８ 前記チツプに固有の応答パターンを認識する
   前記手段の前記第１のゲートは、チツプの種類を
   決定する前記手段の同じゲートの一部であり、か
   つ前記応答パターンを選択する電流の与えられた
   極性は、チツプの種類を決定する電流の与えられ
   た極性と逆のものである、特許請求の範囲第７項
   記載の集積回路における欠陥検出および検査回
   路。 ９ 前記第１のゲートは、電流ステアリング関係
   に接続された第１および第２のトランジスタを含
   み、かつ前記第２のゲートは、電流ステアリング
   関係に接続された第３および第４のトランジスタ
   を含み、前記第１のトランジスタおよび前記第３
   のトランジスタのベースは前記入力手段に接続さ
   れ、前記第１のトランジスタおよび前記第４のト
   ランジスタのベースは異なる電圧レベルの電源に
   接続され、そのため前記第１のゲートは前記入力
   手段の抵抗の増加に応答しかつ前記第２のゲート
   における状態の変化の前に状態を変化させる、特
   許請求の範囲第２項記載の集積回路における欠陥
   検出および検査回路。 １０ 前記第１のゲートは、電流ステアリング関
   係に接続された第１および第２のトランジスタを
   含み、前記電圧検出手段は１対の電圧分割回路網
   を含み、第１のトランジスタのベースは第１の電
   圧分割回路網に接続されかつ第２のトランジスタ
   のベースは第２の電圧分割回路網に接続され、か
   つ前記第２のゲートは、第３、第４および第５の
   トランジスタを含み、第３および第４のトランジ
   スタは電流ステアリング関係で第５のトランジス
   タに接続され、かつ第３および第４のトランジス
   タのベースは第１および第２のトランジスタのコ
   レクタに接続され、そのため第１のゲートの状態
   の変化によつて第２のゲートの状態が変化し、そ
   のため第５のトランジスタが前記信号を前記選択
   された出力手段に与える、特許請求の範囲第３項
   記載の集積回路における欠陥検出および検査回
   路。 １１ 前記ゲートは、電流ステアリング関係に接
   続された第１および第２のトランジスタを含み、
   前記第１のトランジスタのベースはNANDゲー
   トに接続されかつ第２のトランジスタのベースは
   或る与えられたレベルの電圧の電源に接続され、
   前記第２のトランジスタのコレクタは前記選択さ
   れた出力手段に接続され、或る与えられた電圧お
   よび電流が前記選択された出力手段に与えられる
   とき前記ゲートは元の状態にあり、かつ選択され
   た論理信号が前記NANDゲートの入力に与えら
   れるとき第２の状態に変化する、特許請求の範囲
   第６項記載の集積回路における欠陥検出および検
   査回路。 １２ 前記ゲートの各々は、電流ステアリング関
   係に接続された対をなすトランジスタを有し、第
   １のゲートのトランジスタの一方のコレクタは前
   記選択された出力手段に接続され、さらにAND
   ゲートを有し、前記トランジスタのベースは第１
   の電源に接続され、他方のトランジスタのベース
   は前記ANDゲートの出力に接続され、前記第２
   のゲートの一方のトランジスタのベースは前記選
   択された出力手段に接続され、他方のトランジス
   タのベースは第２の電源に接続され、第３のゲー
   トの一方のトランジスタのベースは前記選択され
   た出力手段に接続され、他方のトランジスタのベ
   ースは第３の電源に接続され、前記後者のトラン
   ジスタのコレクタは前記ANDゲートに接続され
   て前記ANDゲートの出力を前記第１のゲートに
   影響させかつその応答パターン入力信号を受ける
   第２のANDゲートを備え、前記第２のANDゲー
   トの出力は前記第１のANDゲートに接続され、
   それによつて前記選択された出力手段に与えられ
   る或る与えられた値および極性の電流が、前記チ
   ツプに固有の応答パターンが認識されたならば、
   既知のレベルの電圧として応答する、特許請求の
   範囲第７項記載の集積回路における欠陥検出およ
   び検査回路。 １３ 集積回路１および２における欠陥検出回路
   であつて、 前記集積回路は、 データ処理システムにおいて或る機能を実行す
   るための論理回路と、 前記集積回路を前記システム内の他の装置に結
   合する複数個の入力手段１６および出力手段１２
   とを含み、 前記欠陥検出回路は、前記出力手段の選択され
   たもの３０および前記入力手段に結合されて前記
   入力手段における欠陥を検出しかつ前記選択され
   た出力手段に信号を発生する手段２０を含み、 前記入力手段における欠陥検出のための前記手
   段は第１および第２の論理ゲートを含み、前記第
   １のゲートは、前記入力手段および前記第２のゲ
   ートに接続されて、前記入力手段における抵抗の
   増加に対応する電圧降下の増加を検出しかつ前記
   電圧降下の増加に対応する信号を前記第２のゲー
   トに与え、かつ前記第２のゲートは前記選択され
   た出力手段に接続されて、前記電圧降下の増加に
   対応する前記信号が所定のレベルに達したときに
   欠陥の存在を示す前記信号を発生する、集積回路
   における欠陥検出回路。 １４ 集積回路１および２における欠陥検出回路
   であつて、 前記集積回路は、 データ処理システムにおいて或る機能を実行す
   るための論理回路と、 前記集積回路を前記システム内の他の装置に結
   合する複数の入力手段１６および出力手段１２と
   を含み、 前記欠陥検出回路は、前記出力手段の選択され
   たもの３０および非選択の出力手段に接続されて
   非選択出力手段における欠陥を検出しかつ前記選
   択された出力手段に信号を発生する手段を含み、 前記非選択出力手段における欠陥を検出する前
   記手段は、第１および第２の論理ゲートと、非選
   択の出力手段に接続される電圧検出手段とを含
   み、各ゲートは前記電圧検出手段の動作によつて
   初期状態を有し、前記第１のゲートは前記電圧検
   出手段と前記第２のゲートとに接続され非選択の
   出力手段における電圧レベルの異常な変化を検出
   しかつ前記異常な電圧変化に応答して前記第２の
   ゲートの状態を変化させ、それによつて第２のゲ
   ートは前記信号を前記選択された出力手段に与え
   る、集積回路における欠陥検出回路。 １５ 集積回路１および２における欠陥検出回路
   であつて、 前記集積回路は、 データ処理システムにおいて或る機能を実行す
   るための論理回路と、 前記論理回路に固有の応答パターンと、 複数個の入力手段１６および出力手段１２とを
   含み、 前記欠陥検出回路は、前記出力手段の選択され
   たもの３０に接続され、かつ 前記入力手段および前記選択された出力手段に
   結合されて前記入力手段における欠陥を検出しか
   つ前記選択された出力手段に信号を発生する手段
   ２０を含み、 前記入力手段における欠陥検出のための前記手
   段は第１および第２の論理ゲートを含み、前記第
   １のゲートは、前記入力手段および前記第２のゲ
   ートに接続されて、前記入力手段における抵抗の
   増加に対応する電圧降下の増加を検出しかつ前記
   電圧降下の増加に対応する信号を前記第２のゲー
   トに与え、かつ前記第２のゲートは前記選択され
   た出力手段に接続されて、前記電圧降下の増加に
   対応する前記信号が所定のレベルに達したときに
   欠陥の存在を示す前記信号を発生し、 前記選択された出力手段および非選択の出力手
   段に接続され、非選択の出力手段における欠陥を
   検出し前記選択された出力手段に信号を発生する
   手段２２および２２′をさらに含み、 前記非選択手段における欠陥を検出する前記手
   段は、第３および第うの論理ゲートと、非選択の
   出力手段に接続される電圧検出手段とを含み、各
   ゲートは前記電圧検出手段の動作によつて初期状
   態を有し、前記第３のゲートは前記電圧検出手段
   と前記第４のゲートとに接続される非選択の出力
   手段における電圧レベルの異常な変化を検出しか
   つ前記異常な電圧変化に応答して前記第４のゲー
   トの状態を変化させ、それによつて第４のゲート
   は前記信号を前記選択された出力手段に与える、
   集積回路における欠陥検出および検査回路。