KR100279198B1 - 2개의 집적회로를 갖춘 플레이트 - Google Patents

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에발트 미하엘
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칼 하인쯔 호르닝어
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Abstract

2개의 집적회로(10)는 각각 제1단자(5), 제2단자(6), 기본장치(20), 및 플레이트(11)의 제1접촉면(1)과 제1단자(5) 사이의 전기 접속을 체크하기 위한 체크장치(21)를 포함한다. 체크동작 동안 제1단자(5)에 인가되는 테스트 신호가 체크장치(21)에 의해 수신될 수 있다. 체크장치(21)에 의해 테스트 신호에 따라 결과신호가 상응하는 제2단자(6)로 전달될 수 있다. 2개의 집적회로의 제1단자(5)가 서로 접속되는 한편, 관련 제2단자(6)는 전기적으로 서로 분리된다. 서로 접속된 단자는 동시에 체크될 수 있다.

Description

2개의 집적회로를 갖춘 플레이트
제1도는 플레이트상에 있는 집적회로의 한 실시예.
제2도는 집적회로의 다른 실시예.
제3도 내지 6도는 집적회로내에 포함된 체크장치의 실시예.
제7도는 본 발명에 따른 플레이트의 실시예.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1접촉면 2 : 제2접촉면
5 : 제1단자 6 : 제2단자
10 : 집적회로 20 : 기본장치
21 : 체크장치 22 : 테스트모드 식별회로
25 : 입력 26 : 출력
본 발명은 2개의 집적회로를 갖춘 플레이트에 관한 것이다.
다수의 집적 회로가 장착된 플레이트는 제조 후에 일반적으로 기능체크된다. 이러한 기능체크에서는 테스트 시간을 단축시키는 것이 중요하다. 따라서, 통상적으로 자주 발생하는 에러가 가급적 일찍 검출되고 부가의 체크단계가 생략될 수 있도록, 체크의 개별 단계가 차례로 수행된다. 그에 따라 특히 에러가 많은 기능에 관련된 테스트가 먼저 수행된다.
개별 집적 회로의 기능 체크시 제1단계로서 집적회로의 단자와 자동 테스트 장치의 단자의 전기 접속에 대한 체크를 수행하는 것이 공지되어 있다. 일반적으로 이러한 콘택체크는 일정 전위가 집적회로의 단자에 접속된 자동 테스트 장치의 콘택에 인가되고 여기에서 발생되는 전류가 측정되는 방식으로 수행된다. 전기 접속에 결함이 없을때의 전류값을 알면, 테스트 동작 동안 측정된 전류값을 근거로 전기 접속에 대한 정보를 얻을 수 있다. 하나 또는 다수의 집적회로 단자와의 전기 접속에 결함이 있으면, 부가의 기능 체크가 필요없다.
동일한 플레이트상에 장착된 다수의 집적회로의 단자와 플레이트의 대응하는 접촉면 사이의 전기 접속이 체크되면 바람직할 것이다. 그러나, 특히 동일한 방식의 집적회로가 플레이트상에 장착되면(예컨대, 메모리 집적 회로를 포함하는 소위 모듈 플레이트), 서로 다른 집적회로의 단자가 플레이트를 통해 서로 접속된다는 문제가 생긴다. 이것에 대한 예는 집적회로의 공통 어드레스 단자이다. 따라서, 개별 집적회로에 대한 전술한 방법에 따라 콘택을 체크하려는 시도가 성공하지 못했다. 전체 회로가 보다 복잡하기 때문에, 예상되는 전류를 측정하기 어렵고 집적회로 상호간의 영향이 너무 크다. 또한, 어떤 집적회로에서 콘택에러가 발생했는지를 검출할 수 없다.
미합중국 특허 제3,867,693호에는 상기 개별 집적회로의 단자와 체크 팁 사이의 콘택을 체크하기 위한 체크회로를 갖춘 집적회로가 개시된다.
미합중국 특허 제4,894,605호에는 플레이트상에 장착된 다수의 집적회로의 콘택 체크가 설명된다. 이 선행기술에서는 집적회로의 서로 접속된 단자가 순차적으로, 즉 시간적으로 차례로 테스트된다. 즉, 항상 단자 중 하나만이 테스트된다.
유럽 특허 공개 0 008 002호에서는 공통의 기판 상에 있는 다수의 집적회로 사이의 전기 접속이 체크된다. 각각의 집적회로는 이것을 위해 집적회로의 필수적인 단자에 부가해서 특별한 단자("Commn Output Terminal")를 필요로 한다.
본 발명의 목적은 플레이트상에 장착된 다수의 집적회로의 단자의 콘택체크가 가능하도록 구성된 플레이트를 제공하는 것이다.
상기 목적은 본 발명에 따라
-플레이트가 각각 하나의 기본장치 및 하나의 체크장치를 포함하는 2개의 집적회로를 포함하며,
-상기 기본장치는 집적회로의 정상동작 동안 집적회로에 주어진 기능을 충족시키는 부품을 포함하고,
-각각의 기본장치는 각각 집적회로의 제1단자 또는 제2단자에 접속된 입력 및 출력을 가지며,
-각각의 체크장치는 입력 및 적어도 하나의 출력을 가지며, 각각의 입력이 하나의 제1단자에 접속시킴으로써, 집적회로의 테스트동작 동안 제1단자에 인가되는 테스트 신호가 체크장치에 의해 수신될 수 있고,
-체크장치의 출력은 각각 하나의 제2단자에 접속됨으로써, 체크장치에 의해 테스트신호에 따라 결과신호가 상응하는 제2단자로 전달될 수 있으며,
-기본장치는 테스트 신호 및 결과신호의 인가 동안 이 신호에 영향을 주지 않으며,
-제1단자는 각각 플레이트의 하나의 제1접촉면에 접속되고 제2단자는 각각 하나의 제2접촉면에 접속되고,
-대응하는 제1단자와 그것의 전기 접속이 체크되어야 하는 제1접촉면에 테스트 신호가 인가될 수 있으며,
-결과 신호가 제2접촉면에서 탭될 수 있고,
-집적회로의 각각 하나의 제1단자가 상응하는 제1접촉면을 통해 전기적으로 서로 접속되고 동시에 체크될 수 있으며,
-체크장치를 통해 상기 제1단자에 할당된 제2단자가 전기적으로 서로 분리되는 것을 특징으로 하는 플레이트에 의해 달성된다.
플레이트상에 있는 집적회로는 각각 집적회로의 단자에 접속된 하나의 기본회로를 포함한다. 기본회로는 특별한 체크동작 외에 집적회로가 충족시켜야하는 모든 기능을 수행하기 위해 사용된다.
집적회로는 기본장치와 더불어 부가의 체크장치를 포함한다. 상기 체크장치는 집적회로의 제1단자에 테스트 신호의 존재시 상응하는 결과신호를 집적회로의 하나 또는 다수의 제2단자로 전달한다. 플레이트상에 장착된 집적회로의 콘택체크를 명백하게 수행하기 위해서, 집적회로의 제1단자와 그것의 전기접속이 체크되어야 하는 플레이트의 제1접촉면에 테스트 신호가 인가되어야 한다. 이 경우, 집적회로의 제2단자에 접속된 플레이트의 제2접촉면에서 결과신호가 탭될 수 있다. 체크장치의 상이한 입력에 있는 테스트 신호에 대한 결과신호가 체크장치의 동일한 출력에서 차례로 출력될 수 있다. 체크장치의 다수의 입력에 동시에 인가되는 테스트신호에 대한 공통의 결과신호가 체크장치의 한 출력에서 출력될 수도 있다.
명백한 결과신호 및 그에 따른 집적회로 단자의 전기 접속에 대한 명백한 정보를 얻기 위한 전제조건은 플레이트의 제2접촉면에 인가되는 결과신호가 다른 신호에 의한 에러를 갖지 않는 것이다. 따라서, 콘택체크 동안 결과신호에 에러를 야기시키는 신호가 동시에 인가되는 플레이트의 점에 대한 전기접속을 갖지 않는 접촉면만이 제2접촉면으로 다루어진다. 특히, 제2접촉면에 결과신호가 인가되는 동안 결과신호를 간섭하는 테스트 신호가 인가되는 제1접촉면에 제2접촉면이 접속되지 않아도 된다. 또한, 동시에 동일한 형태의 결과신호가 인가되는 다수의 제2접촉면이 서로 접속되지 않아도 된다. 그러나, 2개의 결과신호의 주파수가 다르면, 두 결과신호가 서로 접속된 제2접촉면에서 동시에 발생할 수 있다. 이러한 상이한 2개의 결과신호는 집적회로에서도 동일한 제2단자에서 중첩될 수 있다.
본 발명에 따른 플레이트에 의해, 결과 신호를 근거로 전기 접속에 결함이 있는 집적회로가 검출될 수 있다.
본 발명에 의해 접촉면과 제1단자 사이의 전기 접속이 체크될 수 있을 뿐만 아니라 동시에 상기 단자와 집적회로 내부 사이의 전기 접속도 체크될 수 있다. 이러한 접속은 통상적으로 본드 와이어를 통해 소위 본드패드로 이루어진다. 따라서, 체크장치의 한 입력에 접속된 본드 패드와 하나의 제1단자 사이의 본드 와이어를 통한 전기 접속도 체크될 수 있다.
본 발명의 또다른 실시예는 특허청구의 범위의 종속항에 제시된다.
본 발명을 첨부된 도면을 참고로 보다 상세히 설명하면 하기와 같다.
제1도는 2개의 제1단자(5), 2개의 제2단자(6) 및 기본장치(20)를 포함하는 집적회로(10)를 나타낸다. 기본장치(20)는 정상작동 동안 집적회로(10)가 충족시켜야 하는 기능을 보장하기 위해 필요한 모든 회로부품을 포함한다. 기본장치(20)는 2개의 입력(25) 및 2개의 출력(26)을 포함하며, 상기 입력 및 출력은 각각 제1단자(5) 중 하나에 또는 제2단자(6)중 하나에 접속된다.
기본장치(20)에 부가해서 회로(10)는 체크동작 동안 회로(10)의 단자(5)의 콘택을 체크하기 위한 체크장치(21)를 포함한다. 상기 체크장치(21)는 2개의 입력(23) 및 2개의 출력(24)을 갖는다. 체크장치(21)의 입력(23)은 제1단자(5)에 접속되고 출력(24)은 제2단자(6)에 접속된다. 상기 실시예에서 체크장치(21)의 한 입력(23)은 기본장치(20)의 한 입력(25)에 접속되고 체크장치(21)의 다른 입력(23)은 기본장치(20)의 한 출력(26)에 접속된다. 마찬가지로 체크장치(21)의 한 출력(24)은 기본장치(20)의 다른 입력(25)에 접속되고 체크장치(21)의 다른 출력(24)은 기본장치(20)의 다른 출력(26)에 접속된다.
체크장치(21)의 입력(23)에 접속된 제1단자(5)에는 테스트 신호가 인가될 수 있다. 체크장치(21)는 상기 신호의 수신시 상응하는 결과신호를 그것의 출력(24)에 접속된 제2단자(6)로 전송한다.
본 발명에 따른 집적회로(10)의 기능을 위해, 제1단자 및 제2단자(6)가 기본장치(20)의 입력(25)에 접속되는지 또는 출력(26)에 접속되는지는 중요하지 않다. 다만, 체크동작 동안 테스트신호 및 결과신호가 기본장치(20)에 의해 영향을 받지 않기만 하면 된다.
결과신호가 기본장치(20)의 출력신호에 의해 영향을 받지 않도록 하기 위해, 체크장치(21)의 출력(24)을 기본장치(20)의 입력(25)에만 접속할 수 있다.
이것은 예컨대 공급전위가 회로(10)가 인가되지 않는 방식으로, 기본장치(20)가 콘택체크 동안 비활성화됨으로써 이루어질 수 있다. 기본장치(10)는 다이내믹 메모리에서 예컨대(Column Address Strobe) 및(Row Address Strobe)와 같은 특별한 제어신호의 사용에 의해서도 비활성 상태로 될 수 있다. 예컨대, 기본장치(20)의 출력(26)이 트리스테이트 출력이면, 이것이 높은 옴저항 상태로 될 수 있다. 또한, 기본장치(20)의 출력(26)이 비활성화되는 특별한 체크모드가 제공될 수 있다.
체크장치(21)가 정상동작시 기본장치(20)의 기능에 영향을 주지 않도록 하기 위해, 체크장치(21)가 정상동작시 비활성화되고 체크 동안에만 활성화신호(C)에 의해 활성화될 수 있도록 형성될 수 있다. 상기 활성화 신호(C)는 테스트모드-식별회로(22)의 출력신호일 수 있다.
또한, 테스트 신호 및/또는 결과신호의 전위가 정상동작시 상응하는 단자(5),(6)에 인가되는 신호의 전위와 다를 수 있다. 이러한 방식으로, 예컨대 다이오드의 사용에 의해 간단히 테스트 신호 및 결과신호가 체크장치(21)에만 영향을 주거나 또는 정상동작 동안 외부로부터 회로(10)에 인가되는 신호가 기본회로(20)에만 영향을 주게 할 수 있다. 체크장치(21)에 대한 실시예가 제3도 및 4도를 참고로 하기에 설명된다.
제1도에서 개략적으로 도시된 체크장치(21)는 2개의 부품(21a),(21b)로 세분된다. 상기 부품(21a),(21b)는 예컨대 제3도 또는 4도의 실시예에 따라 구성될 수 있다. 제1도에 따르면, 제1단자(5)는 각각 입력(23)중 하나 및 체크장치(21)의 부품(21a),(21b)중 하나를 통해 그리고 그것의 출력(24)중 하나를 통해 제2단자(6)중 하나에 접속된다.
이에 비해, 제2도는 2개의 제1단자(5)는 체크장치(21)의 한 입력(23)에 접속되는 한편, 체크장치(21)는 제2단자(6)에 접속된 단 하나의 출력(24)를 갖는 실시예를 도시한다. 이 경우에는 2개의 제1단자(5)에 인가되는 테스트신호에 대해 체크장치(21)가 상응하는 결과신호를 동일한 제2단자(6)에 전달한다. 제1단자(5)의 콘택 체크는 차례로 또는 동시에 이루어질 수 있다. 후자의 경우에는 예컨대 체크장치(21)내에 배치된 AND회로를 통한 테스트 신호의 연산이 적합하다. 상기 AND회로(U)는 예컨대 제5도 및 6도에 도시되며 하기에 설명되는 체크장치(21) 실시예의 구성부품이다.
제3도는 테스트 신호 및 결과신호의 전위가 회로(10)의 기준전위, 즉 접지에 비해 네가티브한 체크회로(21)의 실시예를 나타낸다. 이에 비해, 정상 동작시 제1단자(5) 및 제2단자(6)에서의 신호는 포지티브 전위를 갖는다. 이러한 방식으로 이 실시계에서는 정상동작시 체크장치(21)의 비활성화가 이루어진다.
제1다이오드(D1)의 캐소드는 제1단자(5)중 하나에 접속된다. 제1다이오드(D1)의 애노드는 제1회로노드(A) 및 제1n채널 FET(N1)의 채널 구간을 통해 제2단자(6)중 하나에 접속된다. 제1FET(N1)의 게이트는 회로(10)의 기준전위(Vref)에 접속된다. 제1회로노드(A)는 제2n채널FET(N2)의 채널구간을 통해 기준전위(Vref)에 접속된다. 제2FET(N2)의 게이트는 회로(10)의 공급전위(VCC)에 접속된다. 기준전위(Vref)는 예컨대 접지일 수 있다.
제1단자(5)에 인가되는 신호가 기준전위(Vref)에 비해 포지티브한 집적회로(10)의 정상동작 동안 제1회로노드(A)에서의 전위는 제2FET(N2)를 통해 기준전위(Vref)로 유지된다. 제1단자(5)에서의 테스트동작시 기준전위(Vref)에 비해 네가티브한 테스트 신호가 제1단자(5)에 인가되면, FET(N1),(N2) 및 제1다이오드(D1)의 적합한 치수설계시 테스트 신호의 네가티브 전위가 회로노드(A)에 세팅된다. 제1FET(N1)가 개방됨으로써, 회로노드(A)에 세팅되는 테스트 신호가 제2단자(6)로 접속된다. 상기 실시예에서는 정상동작 동안 제2단자(6)에서의 신호가 기준전위(Vref)에 비해 포지티브하므로, 제1FET(N1)가 차단된다.
제3도의 제1다이오드(D1)는 예컨대 적합하게 접속된 FET로 구현될 수 있다. 다수의 제1단자(5)를 차례로 체크하기 위해, 제1단자(5)가 각각 하나의 제1다이오드(D1)를 통해 회로노드(A)에 접속될 수 있다.
제4도는 제1단자(5)에서의 신호가 정상동작시 기준전위(Vref)에 비해 네가티브한 전위를 갖는 체크장치의 다른 실시예를 나타낸다. 이에 비해, 테스트 신호는 기준전위(Vref)에 비해 포지티브한 전위를 갖는다. 제2다이오드(D2)의 애노드는 제1단자(5)중 하나에 접속되는 한편, 제2다이오드(D2)의 캐소드는 제2회로노드(B)를 통해 제3다이오드(D3)의 애노드에 접속된다. 제3다이오드(D3)의 캐소드는 제2단자(6)중 하나에 접속된다. 제2회로노드(B)는 제3n채널 FET(N3)를 통해 기준전위(Vref)에 접속된다. 제3FET(N3)의 게이트는 공급전위(VCC)에 접속된다.
제2다이오드(D2) 및 제3다이오드(D3)는 재차 적합하게 접속된 FET로 구현될 수 있다. 다수의 제1단자(5)를 차례로 테스트하기 위해 그리고 상응하는 결과신호에 대해 동일한 제2단자(6)를 이용할 수 있도록 하기 위해, 제1단자(5)가 각각 제2다이오드(D2)를 통해 제2회로노드(B)에 접속될 수 있다.
제5도는 테스트 신호 및 결과신호의 전위가 기준전위(Vref)에 비해 포지티브한 체크장치(21)의 다른 실시예를 나타낸다. 이 실시예는 다수의 제1단자(5)를 동시에 체크하는데 적합하다. 제1단자 중 2개는 각각 하나의 제4n채널 FET(N4) 및 제5n 채널 FET(N5)의 게이트에 접속된다. 제4n채널 FET(N4) 및 제5n 채널 FET(N5)는 공급전위(VCC)와 제2단자(6)의 사이에 직렬로 배열된다. 2개의 제1단자(5)의 AND 회로(U)가 2개의 FET(N4) 및 (N5)로 구현될 수 있다. 제6n 채널 FET(N6)를 공급전위(VCC)에 접속된 AND회로(U)와 제2단자(6)사이에 삽입함으로써, 제6FET(N6)의 동작시 그것의 게이트를 통해 활성화 신호(C)에 의해 체크장치(21)가 테스트 동작 동안 활성화된다. 활성화 신호(C)는 예컨대 테스트모드 식별회로(22)의 출력신호일 수 있다. 테스트모드 식별회로(22)는 예컨대 회로(10)의 단자에 부가의 테스트 코드를 인가함으로써 활성화될 수 있다.
제6도는 테스트 신호 및 결과신호의 전위가 기준전위(Vref)에 비해 포지티브한 체크장치(21)의 또다른 실시예를 나타낸다. 이 실시예에서도 2개의 제1단자(5)가 AND회로(U)를 통해 동시에 테스트될 수 있다. 상기 AND회로(U)는 제7FET(N7)과 제8n채널 FET(N8)의 직렬회로로 형성된다. AND회로(U)는 한편으로는 공급전위(VCC)에 접속되고 다른 한편으로는 제3회로노드(C)에 접속된다. 제3회로노드(C)는 제1저항(R1) 및 제9n채널 FET(N9)의 채널구간을 통해 기준전위(Vref)에 접속된다. 또한, 공급전위(VCC)는 예컨대 FET로 구현된 제4다이오드(D4), 제2저항(R2) 및 제10n채널 FET(N10)의 채널구간을 통해 기준전위(Vref)에 접속된다. 제9FET(N9)의 드레인은 제10FET(N10)의 게이트에 접속되고 역도 마찬가지이다. 또한, 제1공급전위(VCC)는 제11n채널 FET(N11)의 채널구간을 통해 제2단자(6)에 접속된다. 제11FET(N11)의 게이트는 제3회로노드(C)에 접속된다.
정상동작시 2개의 제1단자(5)에서의 신호는 동시에 기준전위(Vref)이상의 일정한계치를 초과해서는 안된다. 상기 한계치는 회로 설계(예컨대 트랜지스터의 차단 주파수)로부터 얻어진다. 이 경우, 제7FET(N7) 및 제8FET(N8)로 형성된 플립플롭에 의해 제3회로노드(C)에서의 전위가 기준전위(Vref)로 유지된다. 이로인해 제2단자(6)에서의 신호가 기준전위(Vref)보다 크거나 같으면 제11FET(N11)가 차단된다. 테스트 동작에서 포지티브 테스트 신호가 2개의 제1단자(5)에 인가되면, 제3회로노드(C)가 공급전위(VCC)에 접속된다. 플립플롭은 전환 스위칭되며 제11FET(N11)는 제2단자(6)를 공급전위(VCC)에 접속시킨다.
제7도는 2개의 본 발명에 따른 집적회로(10)가 장착된 플레이트(11)를 나타낸다. 제1단자(5)는 플레이트(11)의 제1접촉면(1)에 접속되고 제2단자(6)는 제2접촉면(2)에 접속된다. 제7도에 도시된 실시예에서는 제2도에 따른 2개의 동일한 방식의 집적회로(10)가 다루어진다. 여기에서 제1단자(5)중 2개는 대응하는 제1접촉면(1) 및 플레이트(11)상에 배치된 접속라인을 통해 서로 그리고 플레이트(11)의 하나의 제1외부 단자(30)에 접속된다. 결과신호를 공급하는 제2단자(6)는 대응하는 제2접촉면(2)을 통해 플레이트(11)의 제2외부 단자(31)에 접속된다.
플레이트(11)상에 장착된 집적회로(10)의 콘택을 체크하기 위해, 테스트 신호가 제1외부단자(30)에 인가된다. 제1접촉면(1)과 제2단자(6)사이에 그리고 대응하는 제2단자(6)와 제2접촉면(2) 사이에 전기 접속이 이루어지면, 상응하는 결과신호가 제2외부 단자(31)에 레지스터된다.
다른 실시예에서는 제1외부 단자(30) 및/또는 제2외부 단자(31)가 생략될 수 있다. 이 경우에는 테스트 신호 또는 결과신호가 콘택 피크 및 상응하는 콘택점을 통해 플레이트(11)상에 직접 인가되거나 탭되어야 한다.
콘택체크의 명백한 결과를 얻기 위해, 결과신호로 인해 제2접촉면(2)에 세팅되는 신호가 명백히 대응하는 결과신호로 되돌려질 수 있어야 한다. 이것이 에러없이 이루어질 수 있다면, 결과신호가 제2접촉면에서 다른 신호와 중첩될 수 있다.
특히 제2단자(6)가 플레이트(11)를 통해, 테스트동안 결함없는 전기 접속시 동일한 시점에서 동일한 형태의 결과신호를 갖는 다른 제2단자(6)에 접속될 필요가 없는데, 그 이유는 이 경우에는 상기 제2단자 중 하나가 결함을 가진 전기 접속으로 인해 결과신호를 공급하지 않기 때문이다.
결과신호의 에러는 바람직하게는 제7도에서와 같이 제2접촉면(2)이 서로 또는 다른 접촉면에 접속되지 않으면 피해질 수 있다. 따라서, 본 발명의 플레이트(11)에 의해, 특히 서로 접속된 제1단자(5) 및 분리된 제2단자(6)를 포함하는 동일한 방식의 본 발명에 따른 집적회로(10)를 사용할 때 제1단자(5) 및 제2단자(6)의 콘택 체크가 매우 간단히 수행한다.
대응하는 제2접촉면(2)에서 예상되는 결과신호의 존재는 동시에 상기 제2접촉면(2)과 그것에 접촉하는 제2단자(6) 사이의 전기 접속이 정상이라는 증거이다.

Claims (10)

  1. -플레이트가 각각 하나의 기본장치(20) 및 하나의 체크장치(21)를 포함하는 2개의 집적회로(10)를 포함하며,
    -상기 기본장치(20)는 집적회로(10)의 정상동작 동안 집적회로(10)에 주어진 기능을 충족시키는 부품을 포함하고,
    -각각의 기본장치(20)는 각각 집적회로의 제1단자(5) 또는 제2단자(5)에 접속된 입력(25) 및 출력(26)을 가지며,
    -각각의 체크장치(21)는 입력(23) 및 적어도 하나의 출력(24)을 가지며, 각각의 입력(23)이 하나의 제1단자에 접속시킴으로써, 집적회로(10)의 테스트 동작 동안 제1단자(5)에 인가되는 테스트 신호가 체크장치(21)에 의해 수신될 수 있고,
    -체크장치(21)의 출력(24)은 각각 하나의 제2단자(6)에 접속됨으로써, 체크장치(21)에 의해 테스트신호에 따라 결과신호가 상응하는 제2단자(6)로 전달될 수 있으며,
    -기본장치(20)는 테스트 신호 및 결과신호의 인가 동안 이 신호에 영향을 주지 않으며,
    -제1단자(5)는 각각 플레이트(11)의 하나의 제1접촉면(1)에 접속되고 제2단자(6)는 각각 하나의 제2접촉면(2)에 접속되고,
    -대응하는 제1단자(5)와 그것의 전기 접속이 체크되어야하는 제1접촉면(1)에 테스트 신호가 인가될 수 있으며,
    -결과 신호가 제2접촉면(2)에서 탭될 수 있고,
    -집적회로(10)의 각각 하나의 제1단자(5)가 상응하는 제1접촉면(1)을 통해 전기적으로 서로 접속되고 동시에 체크될 수 있으며,
    -체크장치를(21) 통해 상기 제1단자(5)에 할당된 제2단자(6)가 전기적으로 서로 분리되는 것을 특징으로 하는 2개의 집적회로를 갖춘 플레이트.
  2. 제1항에 있어서, 기본장치(20)중 하나가 체크동안 비활성화되는 것을 특징으로하는 2개의 집적회로를 갖춘 플레이트.
  3. 제1항 또는 제2항에 있어서, 체크장치(21)중 하나가 체크를 수행하기 위해 활성화 신호(C)에 의해 활성화될 수 있는 것을 특징으로 하는 2개의 집적회로를 갖춘 플레이트.
  4. 제3항에 있어서, 활성화 신호(C)가 테스트모드 식별회로(22)의 출력신호인 것을 특징으로 하는 2개의 집적회로를 갖춘 플레이트.
  5. 제1항 또는 제2항에 있어서, 한 집적회로(10)의 다수의 제1단자(5)가 그것의 체크장치(21)의 구성 부품인 AND회로(U)를 통해 접속되는 것을 특징으로 하는 2개의 집적회로를 갖춘 플레이트.
  6. 제1항 또는 제2항에 있어서, 집적회로(10)중 하나에서 테스트 신호의 전위가 정상 동작시 제1단자(5)에 인가되는 신호의 전위와는 다른 것을 특징으로 하는 2개의 집적회로를 갖춘 플레이트.
  7. 제1항 또는 제2항에 있어서, 집적회로(10)중 하나에서 결과신호의 전위가 정상동작시 제2단자(6)에 인가되는 신호의 전위와는 다른 것을 특징으로 하는 2개의 집적회로를 갖춘 플레이트.
  8. 제6항에 있어서,
    집적회로(10)중 하나에서 테스트 신호의 전위가 기준전위(Vref)에 비해 네가티브하고,
    하나의 제1단자(5)와 하나의 제2단자(6)사이의 체크장치(21)가 적어도 하나의 제1다이오드(D1) 및 제1n채널 FET(N1)로 이루어진 직렬회로를 포함하며,
    제1다이오드(D1)의 캐소드가 제1단자(5)에 접속되고,
    제1FET(N1)의 게이트가 기준전위(Vref)에 접속되며,
    제1다이오드(D1)와 제1FET(N1) 사이의 제1회로노드(A)가 제2n채널 FET(N2)의 채널구간을 통해 기준전위(Vref)에 접속되고,
    제2FET(N2)의 게이트가 공급전위(VCC)에 접속되는 것을 특징으로 하는 2개의 집적회로를 갖춘 플레이트.
  9. 제6항에 있어서,
    집적회로(10)중 하나에서 테스트 신호의 전위가 기준전위(Vref)에 비해 네가티브하고,
    하나의 제1단자(5)와 하나의 제2단자(6)사이의 체크장치(21)가 적어도 하나의 제2다이오드(D2) 및 제3다이오드(D3)로 이루어진 직렬회로를 포함하며,
    상기 제2다이오드(D2)의 애노드가 제1단자(5)에 접속되고 제3다이오드(D3)의 캐소드가 제2단자(6)에 접속되고,
    제2다이오드(D2)와 제3다이오드(D3) 사이의 제2회로노드(B)가 제3n채널 FET(N3)의 채널구간을 통해 기준전위(Vref)에 접속되며,
    제3FET(N3)의 게이트가 공급전위(VCC)에 접속되는 것을 특징으로 하는 2개의 집적회로를 갖춘 플레이트.
  10. 제1항 또는 제2항에 있어서,
    집적회로(10)중 하나에서 공급전위(VCC)와 기준전위(Vref)사이에 제1직렬회로(S1) 및 제2직렬회로(S2)가 배치되고,
    제1직렬회로(S1)는 적어도 하나의 제7n채널 FET(N7), 제8n채널 FET(N8), 제1저항(R1) 및 제9FET(N9)를 포함하며,
    제2직렬회로(S2)는 적어도 하나의 제4다이오드(D4), 제2저항(R2) 및 제10n채널 FET(N10)을 포함하고,
    제9FET(N9)의 드레인은 제10FET(N10)의 게이트에 접속되고 제10FET(N10)의 드레인은 제9FET(N9)의 게이트에 접속되며,
    제11FET(N11)가 공급전위(VCC)와 제2단자(6) 사이에 배치되고,
    제8FET(N8)과 제1저항(R2)사이의 제3회로노드(C)가 제11FET(N11)의 게이트에 접속되는 것을 특징으로 하는 2개의 집적회로를 갖춘 플레이트.
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