JP2000206176A

JP2000206176A - バ―イン装置

Info

Publication number: JP2000206176A
Application number: JP11002080A
Authority: JP
Inventors: Naoki Yoshida; 直樹吉田
Original assignee: NIPPON SCIENCE KK; Nippon Scientific Co Ltd
Current assignee: NIPPON SCIENCE KK; Nippon Scientific Co Ltd
Priority date: 1999-01-07
Filing date: 1999-01-07
Publication date: 2000-07-28
Also published as: US6215324B1

Abstract

(57)【要約】【課題】大量の多ピンＬＳＩを短時間かつローコスト
で検査できるダイナミックバーイン装置を提供する。【解決手段】ＤＵＴ２１〜２４を収納するための恒温
槽１、各ＤＵＴの入力端子に入力信号を印加し、各ＤＵ
Ｔの出力端子に所定の期待値を印加するためのテストパ
ターン発生装置３、各ＤＵＴに電源線および接地線を介
して所定の電源電圧を印加する電源５および各電源線又
は接地線の少なくとも一方に配置された電流検出手段１
１〜１８とを少なくとも具備して構成し、電源電流をモ
ニタすることにより故障を発見する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は信頼性試験装置、故
障率試験装置に係り、特に多ピンのＬＳＩを大量に検査
するためのダイナミックバーイン装置に関する。

【０００２】

【従来の技術】近年半導体デバイスは、高速化、大容量
化、多ビット化が著しく進んでいる。高速化の例とし
て、ＲＩＳＣ型ＭＰＵなどでは、動作周波数５００ＭＨ
ｚのデバイスがすでに開発されている。またパッケージ
の多ピン化も急速に進んでいる。このように半導体デバ
イスの開発が進み、半導体デバイスに次から次へと新機
能が付加されるに伴い、信頼性試験等のテスティング技
術はデバイス開発と足並みを揃えなければならない。し
かし、半導体デバイスの開発スピードは加速度的に増
し、付加される新機能は多様化し、今やテスティング技
術が半導体デバイスの開発スピードに次第に遅れようと
している。特に多ピン化したＬＳＩの信頼性試験を短時
間でかつ低コストで行うことは至難のわざとなりつつあ
る。

【０００３】ＬＳＩの故障率をできる限り正確に求める
ためには、多数のサンプルについて長期間の試験を行わ
なければならない。試験の結果算出された故障率の値が
同じであったとしても、サンプル数の大小により、その
故障率の値の統計的「確からしさ」が大きく異なるから
である。

【０００４】一般的に、電子部品の故障率の時間推移
は、図７のようなバスタブ（bath-tub：浴槽）曲線で表
される。半導体部品では、一般的に摩耗故障に至るまで
の時間が装置耐用寿命に比較して極めて長いため、初期
故障期間と偶発故障期間における故障率の時間推移が重
要である。したがって信頼性の高いテスティングを行う
ためには図７に示したようなバスタブ曲線を測定して、
試験の結果算出された故障率がどの時点における結果で
あるかに留意する必要がある。

【０００５】通常、短時間で図７に示すような故障率の
時間推移を求めるためには温度による加速試験であるバ
ーイン（burn-in）が行なわれる。化学反応速度は指数
関数則で表されの正の温度係数を持っている（アレニウ
ス則）ことに基づき、温度を上げて不良を顕在化させよ
うというものである。一般に故障率の加速係数Ｂは

【数１】Ｂ＝ｅｘｐ｛−（ΔＥ／ｋ）・（１／Ｔ_jH−１／Ｔ_jF）｝ …(1) で示される。ただし、ΔＥ：故障の活性化エネルギー
［ｅＶ］、ｋ：ボルツマン定数＝８．６１７×１０
^-5［ｅＶ／Ｋ］、Ｔ_jH：温度加速試験におけるＬＳＩの
ｐｎ接合部温度［Ｋ］、Ｔ_jF：実使用時におけるＬＳＩ
のｐｎ接合部温度［Ｋ］である。

【０００６】完全無欠な製品ならば無限の寿命があるは
ずである。つまり、寿命が有限であることは何らかの瑕
疵の存在によるものであり、高温でその瑕疵を進行増大
させれば不良品として認識される。そして、この加速試
験の結果生存していたものは長寿命が保証される、とい
う考えがバーイン試験の前提にあると言えよう。

【０００７】信頼性評価試験は短時間で完了すれば望ま
しいのでなるべく高い温度で実施したい。しかしなが
ら、加熱温度は良品にダメージを与えてはいけないので
一定の限界がある。バーイン試験はこのような背景から
加速の妥当性が認められる一定の温度でなされる。

【０００８】バーイン試験の特徴は通電して高温にする
ことである。ＬＳＩチップの瑕疵として典型的な例とし
て不完全な金属接合部がある。金属部分は低抵抗を期待
しているため抵抗値が高いと意図せぬ発熱が生じる。こ
のことは瑕疵の部分にのみ高い加速係数が適用されるこ
とを示している。

【０００９】被測定デバイス（ＤＵＴ：device under t
est）にランダムに信号を与えたのではＤＵＴの内部回
路をすべて動作させることができない。したがってＬＳ
Ｉの信頼性評価試験には、ＬＳＩテスタのために作られ
た所定のテストパターンを使用する。つまり、バーイン
試験ではＬＳＩテスタと同機能を有するテストパターン
発生装置（信号発生装置）が必要となる。ＬＳＩの内部
の回路がこの信号発生装置からの信号で動作するため、
このようなＬＳＩの試験方法をダイナミックバーインと
呼ぶ。一方ＬＳＩに単に電源を接続しただけの高温加速
試験は、まったく信号の変化を伴わないのでスタティッ
クバーインと呼ばれる。ちなみに、ＬＳＩに電源も接続
しない高温加速試験は恒温放置試験と呼ばれる。このう
ち現在主に用いられているのがスタティックバーインお
よび恒温放置試験である。スタティックバーインは通常
８〜１６時間を要すが、ダイナミックバーインはＬＳＩ
チップの内部回路をすべて動作させるので、ＬＳＩチッ
プ内での局所温度上昇があり、スタティックバーインに
比して短時間での試験が可能と期待されている。しか
し、従来のダイナミックバーイン技術において、短時間
での試験が可能となるのはＤＵＴとなるＬＳＩのピン数
が少なく、ＤＵＴ個数が少ない場合に限られる。しか
も、ダイナミックバーインはバーイン装置が高価であ
り、ランニングコストも高く、現実には極めて限られた
局面でしかダイナミックバーインは用いられていない。

【００１０】図８は上述したバーイン試験に用いる従来
の一般的なダイナミックバーイン装置の概要である。図
８に示すように従来のダイナミックバーイン装置では多
数のＤＵＴボード２１，２２，２３，２４，…を恒温槽
１の内部に収納し、テストパターン発生装置２によりＤ
ＵＴボード２１，２２，２３，２４，…に適当な信号を
与え、出力ピンの信号を監視することで合否判定を行な
っている。

【００１１】図９は従来の一般的なバーイン装置の合否
判定回路を説明するためのブロック図である。パターン
メモリ６に格納された“ハイ（Ｈ）”または“ロー
（Ｌ）”の値がドライバ５１を通してＤＵＴ２１の入力
端子（入力ピン）に接続され、ＤＵＴ２１の出力端子
（出力ピン）の情報はコンパレータ５３により期待値と
比較される。“Ｈ”または“Ｌ”の期待値は期待値メモ
リー６４にあらかじめ格納されている。比較された出力
端子の挙動は判定結果メモリー６５に格納される。図９
では１個のＤＵＴ２１についての、１本の入力ピンおよ
び１本の出力ピン分のみを示しているが、実際には１０
０〜５００ピンの入出力端子がＤＵＴ２５に配置されて
いる。又、恒温槽１の内部には複数のＤＵＴが収納さ
れ、同時に複数の合否判定が要求される。入力端子は個
々のＤＵＴの端子に直列抵抗を挿入するなどの適当な処
理を行えば、全部並列に接続できるが、複数個のＤＵＴ
の出力端子は、それぞれ、独立したコンパレータにより
期待値と比較する必要があり、すべて単独に引き出さな
ければならない。

【００１２】図１０はＤＵＴの個数、およびピン数を簡
略化して示す従来のダイナミックバーイン装置ブロック
図である。すなわち、ＤＵＴ２１，２２，２３が３個、
各ＤＵＴに５個の入力端子ＩＮ１，ＩＮ２，…，ＩＮ
５、５個の出力端子ＯＵＴ１，ＯＵＴ２，…，ＯＵＴ５
がある場合のテストパターン発生装置２との結線関係を
図１０に示す。

【００１３】一般にバーイン装置においては、多量のＤ
ＵＴ２１，２２，２３を同時に試験するため、ＤＵＴ２
１，２２，２３のすべての入力端子を電気的に並列に接
続し、テストパターン発生装置２から同じ信号を各ＤＵ
Ｔ２１，２２，２３に与える。試験の目的からは出力端
子の監視は必要がないため出力端子は開放または適当な
終端処理をすればよい場合もある。しかし、不合格品が
多量に発生する場合などでは、試験中にＤＵＴ２１，２
２，２３の状況を出力端子ＯＵＴ１，ＯＵＴ２，…，Ｏ
ＵＴ５；ＯＵＴ６，ＯＵＴ７，…，ＯＵＴ１０；ＯＵＴ
１１，ＯＵＴ１２，…，ＯＵＴ１５を用いて把握する必
要がある。すなわち各ＤＵＴからそれぞれの出力端子分
の信号を取り出す必要があるため、恒温槽を出入りする
信号線の本数ＮはＮ＝Ｐ＋ｎ・Ｑ＋２ …(2) となる。ここでＰは各ＤＵＴの入力ピンの本数、Ｑは各
ＤＵＴの出力ピンの本数、ｎはＤＵＴの個数である。
(2)式の右辺第３項は電源線の本数である。

【００１４】

【発明が解決しようとする課題】上記(2)式において例
えば、入力ピン数Ｐを１００、出力ピン数Ｑを１００、
ボード内のＤＵＴの数ｎを３０とすると、Ｎ＝３１００
という膨大な値となる。一般に出力ピンの本数は多数で
あり、Ｐ，Ｑの値は２００以上の場合も考えられる。し
たがって従来法ではＮの値は出力ピンの本数が多数とな
れば実現不可能な本数となる。つまりＤＵＴの個数が１
〜数個であれば、図４に示すようなバスタブ曲線のデー
タを取ることが可能であるが、大量のＤＵＴの故障率を
測定することは装置構成が複雑化し、検査時間も長くな
るので現実的ではなくなる。現在ＬＳＩの出力ピンの本
数は、ますます増加の傾向にあるので、ＬＳＩの短時間
かつ低コストの故障率の測定はますます困難、又は不可
能となるという問題がある。

【００１５】このように、従来のバーイン装置ではＬＳ
Ｉの内部のすべての動作を監視するダイナミックバーイ
ン試験は現実的には不可能であった。

【００１６】上記問題点を鑑み本発明は短時間で大量の
被測定デバイス（ＤＵＴ）の信頼性を評価することが可
能なダイナミックバーイン装置を提供することである。

【００１７】より具体的には入出力ピンの本数が多数、
たとえばそれぞれ１００以上のＬＳＩに対し、低いラン
ニングコストでＬＳＩ内部のすべての信号を実質的に監
視し、その故障率を測定することが可能なダイナミック
バーイン装置を提供することである。また大量の多ピン
ＬＳＩを短時間かつ低コストで測定し、バスタブ曲線を
得ることが可能なダイナミックバーイン装置を提供する
ことである。

【００１８】本発明の他の目的はＤＵＴのピン数が多い
場合であっても、恒温槽を出入りする信号線の本数を大
幅に削減し、装置構成を簡略化し、製品コストを下げる
ことが可能なダイナミックバーイン装置を提供すること
である。

【００１９】

【課題を解決するための手段】上記目的を達成するた
め、この発明によるバーイン装置は複数のＬＳＩ等の被
測定デバイス（ＤＵＴ）を収納するための恒温槽；各Ｄ
ＵＴの入力端子に各ＤＵＴの内部回路を動作させるため
の入力信号を印加し、各ＤＵＴの出力端子に各ＤＵＴの
内部回路からの出力の期待値を印加するためのテストパ
ターン発生装置；各ＤＵＴに電源線および接地線を介し
て所定の電源電圧を印加する電源；および各電源線又は
接地線の少なくとも一方に配置された電流検出手段とを
少なくとも具備することを特徴とする。

【００２０】現在、市場に存在するＩＣの９５％はＣＭ
ＯＳタイプの構造を持っている。もし、ＤＵＴがＣＭＯ
Ｓを基礎とするＬＳＩの場合は、ｐチャネルＭＯＳＦＥ
Ｔ又はｎチャネルＭＯＳＦＥＴのいずれか一方のみがあ
るタイミングでは導通状態になるので、電流検出手段は
電源線側および接地線側の両方に挿入することが好まし
い。

【００２１】正常なＬＳＩの出力端子に現れる信号は、
機能試験を行う評価用の信号（テストベクタ）を入力端
子に印加している間は一義的に定まる。即ち正常なＤＵ
Ｔ（ＬＳＩ）の出力端子がどの値をとるのかは入力のテ
ストベクタによって一義的に決定し、記述することが可
能である。本発明ではこの記述された信号の値を供試体
となるＬＳＩの出力端子に印加している。もしＬＳＩの
機能が正常ならば、ＬＳＩの出力端子に印加した信号レ
ベルとＬＳＩの内部回路の出力の信号レベルが等しいた
め、電圧は平衡して電流が流れることはない。正常なＣ
ＭＯＳは静止状態ではまったく電流が流れず、論理が反
転する時にのみ貫通電流と呼ばれる直流電流および容量
性の充放電電流が流れる。したがってＬＳＩチップの内
部回路がＣＭＯＳタイプの構造であり、ＬＳＩチップの
出力端子に所定の期待値が印加されていれば、供試体と
してのＬＳＩチップには直流的な電流は実質的に流れな
いはずである。

【００２２】しかし、もしＬＳＩの内部回路に異常があ
り出力端子に期待値と異なる値が出現した場合は論理の
不一致に応じてテストパターン発生装置（駆動装置）と
ＬＳＩの信号線に電流が流れる。駆動装置とＬＳＩの信
号線の間に流れた電流は必ずＬＳＩチップに接続された
電源線あるいは接地線のいずれかの電流の変化として現
れる。従ってＬＳＩチップに接続された電源・接地線の
電流を監視すれば、ＤＵＴとしての多ピンＬＳＩチップ
の正常／異常の判定が出来ることになる。即ち、ＤＵＴ
１個につき２本の信号線を追加することにより、機能異
常をリアルタイムで監視することが可能になる。このた
め本発明におけるバーイン装置の恒温槽を出入りする信
号線の数はＮ＝Ｐ＋Ｑ＋２・ｎ …(3) で表わされる。本発明においては出力端子にＬＳＩチッ
プの期待値を与えるだけで良いので、所定の抵抗を介し
てすべてのＤＵＴの出力端子に、各ＤＵＴに共通の信号
を並列的に印加することができる。このためＤＵＴの個
数が増加してもテストパターン発生装置から各ＤＵＴの
出力端子に接続される信号線の数は出力ピンの本数Ｑと
同じでよい。

【００２３】例えば、入力ピンの数Ｐを１００、出力ピ
ンの数Ｑを１００、ＤＵＴの個数ｎを３０とすると、従
来技術では(2)式で示されるようにＮ＝３１００であっ
たが、本発明では(3)式で明らかなようにＮ＝２６０と
いう小さな値となる。

【００２４】このように、従来技術においては、Ｎの値
は３１００という実現不可能な本数であったが、電源電
流を監視する本発明のダイナミックバーインでは実用的
本数を得ることが出来る。

【００２５】なお、本発明の電流検出手段はＤＵＴの内
部回路の状態が遷移するタイミングと、その次にこの内
部回路の状態が遷移するタイミングとの間で電流を測定
するようにすることが好ましい。また、電流検出手段
は、電源線もしくは接地線に挿入された電流検出用抵抗
の両端間の電圧降下を測定するようにすればよい。さら
に、具体的には、この電流検出手段は電流検出用抵抗の
両端間の電圧降下を差動増幅器で増幅し、この差動増幅
器の出力を所定の閾値電圧と比較するようにすればよ
い。

【００２６】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は本発明の実施の形態に係る
ダイナミックバーイン装置の基本構成を示す模式図であ
る。すなわち、図１に示すように本発明のダイナミック
バーイン装置は複数のＬＳＩ等の被測定デバイス（ＤＵ
Ｔ）２１，２２，…，２４を収納するための恒温槽１
と；各ＤＵＴ２１，２２，…，２４の入力端子に各ＤＵ
Ｔ２１，２２，…，２４の内部回路を動作させるための
入力信号を印加し、各ＤＵＴ２１，２２，…，２４の出
力端子に各ＤＵＴ２１，２２，…，２４の内部回路から
の出力の期待値を印加するためのテストパターン発生装
置３；各ＤＵＴ２１，２２，…，２４に電源線３１，３
２，…，３４および接地線３５，３６，…，３８を介し
て所定の電源電圧を印加する電源５と、各電源線３１，
３２，…，３４および接地線３５，３６，…，３８の両
方にそれぞれ配置された電流検出手段１１，１２，…，
１８とを少なくとも具備する。ここでＤＵＴ２１，２
２，…，２４は実際にはＤＵＴボードに複数枚マウント
され、さらに複数のＤＵＴボードが恒温槽に収納される
のであるが、図１では簡単化のためＤＵＴボードを省略
して示している。恒温槽はたとえば１２５℃〜１４０℃
等の所定の温度に設定すればよい。

【００２７】既に説明したように、従来のダイナミック
バーインにおいてはテストパターン発生装置によりＤＵ
Ｔボードに適当な信号を与え、出力端子（出力ピン）の
信号を監視することで合否判定を行なうために、出力ピ
ン数がＱ、ＤＵＴの個数がｎであればｎ・Ｑ本の配線を
用いて期待値と比較する必要があった。しかし本発明で
は出力端子において個別に期待値と比較して合否判定を
する必要はなく、出力ピン数分のＱ本の配線を並列的に
各ＤＵＴの出力端子に接続している。また、各ＤＵＴの
入力端子（入力ピン）の個数がＰ個であればＰ本の配線
で各ＤＵＴに入力信号を並列的に印加している。しか
し、電源線３１，３２，…，３４、および接地線３５，
３６，…，３８は各ＤＵＴから独立して取り出す必要が
あり、ＤＵＴの個数がｎならば２・ｎ本の信号線が恒温
槽１から出入りすることになる。したがって全体では前
述した(3)式で示されるＮ本の信号線が恒温槽から出入
りすることになる。

【００２８】図２は入力ピンＩＮ１，ＩＮ２，…，ＩＮ
５、および出力ピンＯＵＴ１，ＯＵＴ２，…，ＯＵＴ５
に接続される信号線を具体的に示す図である。実際には
入力ピンの本数Ｐ、出力ピンの本数Ｑは共に５０〜２０
０本以上であるが、そのすべてを表わすことは図が複雑
化するだけであるので、図２では（簡略化して）そのう
ちの５本のみを示している。また図２ではＤＵＴを３個
のみ示しているが、具体的にはＤＵＴの個数ｎは３０〜
５００個以上であってもよいことはもちろんである。図
２に示すように所定の抵抗Ｒ_i1，Ｒ_i2，…，Ｒ_i5を介せ
ばすべてのＤＵＴの入力ピンＩＮ１，ＩＮ２，…，ＩＮ
５はテストパターン発生装置の出力端子ＩＮ１，ＩＮ
２，…，ＩＮ５から並列的に接続できる。又各ＤＵＴの
出力端子ＯＵ１，ＯＵＴ２，…，ＯＵＴ５に対しても所
定の期待値が印加されればよいのであるから抵抗Ｒ₀₁，
Ｒ₀₂，…，Ｒ₀₅を介してテストパターン発生装置の出力
端子ＯＵＴ１，ＯＵＴ２，…，ＯＵＴ５と並列的に接続
できるため恒温槽を出入りする信号線の数はＤＵＴの個
数が増えても増えることはない。

【００２９】図３は本発明の実施の形態に係るダイナミ
ックバーイン装置における故障検出法の原理を説明する
ための図である。図３にはＤＵＴ２１の内部の４つの出
力段ＣＭＯＳインバータＱ１，Ｑ２，…，Ｑ４を模式化
して示す。当然のことながら出力段ＣＭＯＳインバータ
の個数は出力ピンの本数だけあるので、実際には出力段
ＣＭＯＳインバータの個数は５０〜２００個以上であ
る。各ＣＭＯＳインバータＱ１，Ｑ２，…，Ｑ４には電
源線３１、接地線３５を介して所定の電源電圧（たとえ
ば５Ｖ，３．２Ｖ，２Ｖ，あるいは１．５Ｖ等）が印加
されている。そしてパターンジェネレータ６から発生さ
れた期待値パターンはフォーマットコントローラで波形
成形され、ピンドライバ７を介して各出力端子ＯＵ１，
ＯＵＴ２，…，ＯＵＴ４に所定の期待値が印加される。
ピンドライバ７では、パターンジェネレータ６からの信
号を所定の信号レベルに設定する。図３では出力端子Ｏ
ＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４の期待値をそれ
ぞれ“Ｈ”，“Ｈ”，“Ｌ”，“Ｌ”としている。正常
なＬＳＩでは入力端子に所定の入力信号を印加すれば出
力端子の信号は一義的に決定されるので、出力端子に印
加された“Ｈ”又は“Ｌ”の信号レベルと、各出力段Ｃ
ＭＯＳインバータの“Ｈ”又は“Ｌ”の信号レベルとは
等しいはずである。ＤＵＴとなるＬＳＩの内部回路が正
常動作していれば、出力端子においてＤＵＴ２１の出力
信号とピンドライバ７から与えられる信号は平衡して電
流が流れることはない。

【００３０】しかし図３に示すようにＣＭＯＳインバー
タＱ₂およびＱ₄が異常動作してそれぞれ“Ｌ”および
“Ｈ”を出力するとすれば出力端子ＯＵＴ２，ＯＵＴ４
にはレベル差に応じて電流が流れる。ＣＭＯＳインバー
タＱ₂ではｎチャネルＭＯＳＦＥＴが導通状態であるた
め接地線３５に電流が流れる。ＣＭＯＳインバータＱ₄
ではｐチャネルＭＯＳＦＥＴが導通状態であるため電源
線３１に電流が流れる。すなわちＤＵＴ２１の内部回路
に異常があれば必ず電源線３１又は接地線３５に異常な
電流が流れる。したがって電源線３１に設けた電流検出
手段１１および接地線３５に設けた電流検出手段１５に
よりＤＵＴの内部回路の異常が検出できる。

【００３１】図４は本発明の電源線３１又は接地線３５
に流れる異常電流を検出して故障判定する場合の具体的
な構成を示すブロック図である。図４は１個のＤＵＴ２
１のみに着目した模式図であるが、現実には３０〜５０
０個以上であってもよいことはもちろんである。図４に
示すように本発明の実施の形態においては電流検出手段
１１は電流検出用抵抗９１とこの電流検出用抵抗９１の
両端に入力を接続した差動増幅器８１とから構成されて
いる。又電流検出手段１５は電流検出用抵抗９２と電流
検出用抵抗の両端に入力を接続した差動増幅器８２とか
ら構成されている。図４に示す構成によればＤＵＴ２１
の内部回路の異常は電流検出用抵抗９１，９２の両端の
電圧の変化として現れる。すなわち、差動増幅器８１，
８２により増幅された電流検出用抵抗９１，９２の両端
の電圧が差動増幅器８１，８２の出力側に電圧ΔＶＤＤ
１，ΔＶＳＳ１として出力される。したがってこの電圧
ΔＶＤＤ１，ΔＶＳＳ１をコンパレータ８３，８４によ
り閾値電圧源７３からの出力電圧Ｖ_thと比較すれば、電
源配線３１および接地配線３５の電流の異常が判定され
る。具体的にはコンパレータ８３および８４の出力をＯ
Ｒ回路８５で論理和を取りその結果を判定結果メモリ７
５に格納すればよい。またＤＵＴの仕様によっては結果
無視メモリ７６に格納するようにしてもよい。

【００３２】図４においてはＤＵＴ２１の入力端子には
パターンメモリ６１からドライバ５１を介して所定の入
力信号が印加され、ＤＵＴ２１の出力端子には期待値メ
モリ６４からドライバ５５を介して所定の期待値が印加
されている。ＤＵＴ２１の内部回路が正常動作していれ
ば、ＤＵＴ２１の出力信号とドライバ５５を介して期待
値メモリ６４から与えられる信号は、ＤＵＴ２１の出力
端子において平衡しているので電流が流れることはな
い。

【００３３】本発明の実施の形態に係る電流検出手段１
１，１５は、より具体的には図５に示すようなゲート回
路４１，４２を具備することが好ましい。周知のように
ＣＭＯＳ論理回路では内部回路の状態が遷移する時に貫
通電流および容量性の充放電電流が流れる。つまり正常
なＣＭＯＳ論理回路の内部回路の状態が反転するタイミ
ングを除けば直流電流は流れないはずである。しかしな
がら内部回路を構成しているＭＯＳトランジスタのゲー
ト酸化膜の不良、エレクトロマイグレーションによる金
属配線の不良等種々の理由により、内部回路に故障が発
生すれば、この状態反転と状態反転の間のタイミングに
おいても電源電流ＩＤＤ、接地電流ＩＳＳが流れること
となる。したがってＤＵＴの入力端子に与える入力信
号，ＤＵＴの出力端子に与える期待値信号の波形整形に
用いるフォーマットコントローラ８を制御しているタイ
ミング発生器４の信号を用いてゲート回路４１，４２を
制御すれば所定のタイミングでＩＤＤ，ＩＳＳの異常が
検出できる。

【００３４】図６は電流検出回路１１，１５のゲート回
路４１，４２のタイミングを示すタイミングチャートで
ある。入力信号がＤＵＴの入力端子に与えた時刻から出
力端子に出力電圧が現われるまでには一定の遅延時間Ｔ
ｄがある。すなわち入，出力信号のパルス幅をＴとすれ
ば（Ｔｄ＋Ｔ）の時間は内部回路は状態を遷移してい
る。本発明では図６に示すように内部回路が状態を遷移
する期間を除いて電流検出回路のゲートを開きＩＤＤ，
ＩＳＳを検出する。たとえば次の状態遷移が開始される
直前のタイミングでゲートを開けばよい。このゲート回
路は最も簡単にはＭＯＳトランジスタ１個で構成し、Ｍ
ＯＳトランジスタのゲート電極に与える電圧でスイッチ
ングすればよい。

【００３５】上記のように、本発明の実施の形態を図１
〜図６を用いて説明したが、この開示の一部をなす論述
及び図面はこの発明を限定するものであると理解すべき
ではない。この開示から当業者には様々な代替実施の形
態、実施例及び運用技術が明らかとなろう。たとえば電
流検出手段として図４および図５では電流検出用抵抗を
用いてその両端間の電圧降下を検出する手段を説明した
が、電流検出手段としてホール素子を使用した回路を用
いてもよいことはもちろんである。

【００３６】このように、本発明はここでは記載してい
ない様々な実施の形態等を包含するということを理解す
べきである。したがって、本発明はこの開示から妥当な
特許請求の範囲記載に係る発明特定事項によってのみ限
定されるものである。

【００３７】

【発明の効果】本発明によれば複数のＤＵＴの入力端
子、出力端子に並列的に入力信号、期待値信号を与える
ことが可能である。このため、ＤＵＴの数が多く、ＤＵ
Ｔのピン数が多くなっても、恒温槽を出入りする信号線
の数が急激に増大することはなく、バーイン装置の構成
が簡単になる。したがって装置の製品コストが安くな
る。

【００３８】また本発明によれば多ピンのＤＵＴを同時
に大量に検査できるためランニングコストが安くなる。

【００３９】さらに本発明によれば、多ピンかつ大量の
ＤＵＴについて、すべてバスタブ曲線を測定することが
可能となるため、信頼性の高い故障率の測定が可能とな
る。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るダイナミックバーイ
ン装置の概略を示す模式図である。

【図２】図１の信号配線を詳細に示す模式図である。

【図３】本発明の故障検出法の原理を示す模式図であ
る。

【図４】本発明の実施の形態に係るダイナミックバーイ
ン装置の電流検出手段およびその周辺の回路をより具体
的に示すブロック図である。

【図５】本発明の実施の形態に係るダイナミックバーイ
ン装置の電流検出手段にゲート回路を付加した場合のブ
ロック図である。

【図６】図５のゲート回路の動作を示すタイミング図で
ある。

【図７】故障率の時間推移を説明する図である。

【図８】従来のダイナミックバーイン装置を示す図であ
る。

【図９】従来のダイナミックバーイン装置の合否判定回
路を説明するブロック図である。

【図１０】従来のダイナミックバーイン装置における信
号配線の結線関係を示す図である。

【符号の説明】

１恒温槽２，３テストパターン発生装置４タイミング発生器５電源６パターンジェネレータ７ピンドライバ８フォーマットコントローラ９ＣＰＵ１１〜１８電流検出手段２１〜２４被測定デバイス（ＤＵＴ）３１〜３４電源線３５〜３８接地線４１，４２ゲート回路５１，５５ドライバ５２排他的論理和演算回路５３コンパレータ６１パターンメモリ６２，６７マスクメモリ６３，７３閾値電圧源６４期待値メモリ６５，７５判定結果メモリ６６，７６結果無視メモリ８１，８２差動増幅器８３，８４コンパレータ８５ＯＲ回路９１，９２電流検出用抵抗

Claims

【特許請求の範囲】

【請求項１】複数の被測定デバイス（以下「ＤＵＴ」
という）を収納するための恒温槽と、各ＤＵＴの入力端子に所定の入力信号を印加し、各ＤＵ
Ｔの出力端子に所定の期待値を印加するためのテストパ
ターン発生装置と、各ＤＵＴに電源線および接地線を介して電源電圧を印加
する電源と、各電源線又は接地線の少なくとも一方に配置された電流
検出手段とを少なくとも有することを特徴とするバーイ
ン装置。
【請求項２】前記電流検出手段は前記ＤＵＴの内部回
路の状態が遷移するタイミングと、その次に該内部回路
の状態が遷移するタイミングとの間で電流を測定するこ
とを特徴とする請求項１記載のバーイン装置。
【請求項３】前記入力端子の本数をＰ、前記出力端子
の本数をＱ、前記ＤＵＴの個数をｎとしたときにＮ＝Ｑ＋Ｐ＋２・ｎ本の信号線が前記恒温槽を出入りすることを特徴とする
請求項１記載のバーイン装置。
【請求項４】前記電流検出手段は前記電源線もしくは
前記接地線に挿入された電流検出用抵抗の両端間の電圧
降下を測定することを特徴とする請求項１記載のバーイ
ン装置。
【請求項５】前記電流検出手段は前記電流検出用抵抗
の両端間の電圧降下を差動増幅器で増幅し、該差動増幅
器の出力を所定の閾値電圧と比較することを特徴とする
請求項４記載のバーイン装置。