JPS60142532A - 故障セルの電気的診断方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、集積回路をテストするために用いられる技術
に係り、更に具体的に云えば、各々一対の結合されたラ
ッチより成り、機能素子に於てシフト・レジスタを形成
しているセルのチェインに於ける故障セルを識別するた
めの電気的診断方法に係る。

［従来技術］ 周知の如く、所与の機能素子（チップ、モジュール、ボ
ード又はシステム）に於ける集積回路、特にＬＳＩ回路
をテストする場合の大きな問題は、内部信号、特に回路
網のノードにアクセスできないことである。過去のテス
ト技術に於ては、全ての内部回路を働かせ、その結果を
機能素子の出力ピンに転送して観察するために、複雑な
順次パターンが用いられた。

しかしながら、今日の極めて複雑な機能素子に対しては
、それらのテスト技術は、多大な時間及びコストを要す
るだけでなく、概して効率が低いために、不満足なもの
となった。

従って、１９７０年代に於ては、例えば米国特許第３７
８３２５４号、第３７８４９０７号及び第３９６１２５
２号の明細書に記載されている如く、レベル・センシテ
ィブ・スキャン・デザイン（Ｌ　Ｓ　Ｓ　Ｄ）と呼ばれ
る方法に基く新しいテスト技術が開発された。

ＬＳＳＤ技術は、パッケージングの全てのレベルに於け
るテストの問題を解決することができる。

この技術は、全ての機能素子が完全にテストされること
を可能にし、更には複雑なシステムがフィールドに於て
診断されることを可能にする。

本明細書に於て用いられている用語゛機能素子″は、本
質的にはチップ又はモジュールを意味するが、ボード又
はシステムであってもよい。

集積回路をテストするために用いられるＬＳＳＤ技術の
原理については、Ｅｌｅｃｔｒｏｎｉｃｓ、　’に　９
７９年３月１５日、第１０８頁乃至第１１０頁に於ける
Ｎｅ１ｌ　Ｃ，Ｂｅｒｇｌｕｎｄによる“Ｌｅｖｅｌ−
３ｅｎｓｉｔｉｖｅＳｃａｎ　Ｄｅｓｉｇｎ　Ｔｅ５ｔ
　Ｃｈｉｐｓ、　Ｂｏａｒｄｓ、　Ｓｙｓｔｅｍｓ”と
題する文献に於て記載されている。

パッケージングの最も低いレベルはチップである。周知
の如く、チップは、所望の論理機能を行うことができる
数百側の回路を形成するために相互接続された、トラン
ジスタ、ダイオード及び抵抗の如き、数予測の基本的構
成素子を含むシリコン・スライスである。

外部との間に電気的接続を設けるための入出力ピンを設
けられているセラミック基板上に、幾つかのチップが組
立てられる。基板が封入されて、モジュールが形成され
る。

幾つかのモジ−ニールがプリント回路板に装着される。

最後に、パッケージングの最も高いレベルに於て、シス
テムを形成するために、幾つかのボードを相互接続する
ことができる。

ＬＳＳＤに於ては、チップは幾つかの組合せ論理ブロッ
クを含み、各組合せ論理ブロックはシフト・レジスタ・
ラッチ（ＳＲＬ）と称されるラッチより成るメモリ・セ
ルに関連している。”ＬＳＳＤチェイン”と呼ばれる単
一の長いシフト・レジスタは、多数のそのようなセル即
ちＳＲＬを相互に連鎖させることによって形成される。

各ＳＲＬは、実際に於ては１対の双安定ラッチＬ１及び
Ｌ２であり、シフト・レジスタの単一の段を形成する。

ラッチＬ１は、クロック人力Ａ及びＣに加えられる２つ
の異なるクロック信号Ａ及びＣにより、２つの源から設
定することができ、クロック人力Ｃはシステム・クロッ
ク信号を受取る。ラッチＬ１は又、データ・イ；（ＤＩ
）と称せられるデータ入力、及びスキャン・データ・イ
ン（ＳＤＩ）と称されるテスト入力を有している。２進
ワードより成るテスト・パターンがチップのＳＤＩピン
に加えられる。ラッチＬ２は、関連するラッチＬ１の出
力の１つに接続されたデータ入力、及びラッチＬ１から
の出力データをラッチＬ２に転送させるクロック信号Ｂ
を受取る入力を有している。

上記の長いシフト・レジスタは、該レジスタの第１段を
形成する第１ＳＲＬに於けるラッチＬ２の出力を、次の
ＳＲＬに於けるラッチＬ１の入力に接続し、同様にして
最後のＳＲＬ迄接続させることによって形成される。第
１ＳＲＬに於けるラッチＬ１のテスト入力ＳＤＩは、チ
ップのＳＤＩピン又は主要人力に接続されており、最−
後のＳＲＬに於けるラッチＬ２の出力は、該チップのス
キャン・データ・アウト（ＳＤＯ）と称される出力ピン
又は主要出力に接続されている。各ＳＲＬのクロック人
力Ａ、Ｂ及びＣは、チップの各々の入力ピンに接続され
ている。

上記“チェイン”の概念は、同じ型又は異なる一型の機
能素子にも適用可能なことは明らかである。

それらのＬＳＳＤチェインを構成しているラッチは論理
チップの表面積の４０％にも達する場合があるが、それ
らの多くは通常のシステム機能を行うために用いられて
いる。

ビットは、ＳＲＬを経て２つの段階で転送される。ラッ
チＬ１のテスト入力ＳＤＩに加えられたビットは、クロ
ック・パルスＡにより、該ラッチＬ１にロードされ、ク
ロック・パルスＢが加えられたときに、ラッチＬ２の出
力に於て、同一のビットが得られる。機能素子の入力Ｓ
ＤＩに加えられた信号をその出力ＳＤＯ迄転送させるた
めには。

ＳＲＬの数に等しい数の組合せのクロック・パルスＡ及
びＢが必要である。この動作モードに於ては、システム
・クロック・パルスＣは加えられない。

機能素子をテストするためには、フラッシュ・テストと
称される静的テストが初めに行われる。

そのために、活性電位、例えば高論理レベルがクロック
人力Ａ及びＢに加えられ（Ａ＝Ｂ＝１）、クロック入力
Ｃは低論理レベルを受取る（Ｃ＝Ｏ）。

テストされるべきＬＳＳＤチェインの入力ＳＤＩに矩形
パルスが加えられ、所定の時間間隔が経過した後に、出
力ＳＤＯに於て検策される。このテストは、ＬＳＳＤチ
ェインに於ける全てのラッチがインバータとして働き、
従って該チェインがシフト・レジスタとしてよりも一連
のインバータとして動作する、組合せ型の静的テストで
ある。その結果、入力ＳＤＩに加えられた上記データ・
パルスが、該チェインに於ける全てのＳＲＬの累積応答
時間に等しい時間が経過した後に、該チェインの出力Ｓ
ＤＯに於て得られる。このフラッシュ・テストは、伝播
時間に関して有用な情報を与える他、上記ＬＳＳＤチェ
インが適切に機能するか否かを決定することを可能にす
る。

次に、スキャン・テストと称される動的テストが行われ
る。クロック人力Ｃが低論理レベルに維持され、クロッ
ク・パルスＡ及びＢが加えられる（それらは同時には活
性化されない。）そのとき、該ＬＳＳＤチェインはシフ
ト・レジスタとして働く。このテストは、入力ＳＤＩに
加えられたデータ・パルスが、クロック入力′Ａ及びＢ
にクロック・パルスが加えられたときに、出力ＳＤＯに
転送されなかった場合には、該チェインが適切に動作し
ていないことを決定するために役立つ。

最後に、機能テストがスキャン・モードで行われるａ簡
単に云えば、テスト・パターン（一連の２進データ）が
入力ＳＤＩに加えられ、該テスト・パターンをＳＲＬ中
に転送させるために、クロック・パルスＡ及びＢが加え
られる。機能素子に於ける全てのラッチがこのようにし
て初期設定されたとき、該素子の並列な出力ピン上に論
理データが存在する。該素子の並列な入力ピンに刺激を
加えそしてクロック・パルスＣを加えることにより、該
組合せ論理の成る特定の状態を反映する２進ワードが該
ＬＳＳＤチェインにロードされる。それから、該組合せ
論理が適切に機能するか否かを決定するために上記出力
ピンがｗｔ察され、その結果が、コンピュータ・シミュ
レーション・モデル（前述のＮａ１ｌ　Ｃ，Ｂｅｒｇｌ
ｕｎｄによる文献の第２図を参照）により決定される、
予測されるＳＲＬの状態と比較される。このようにして
、該機能素子に於ける論理が、プログラムにより発生さ
れたテスト・データを用いて、典型的には全てのＤＣ故
障の９８乃至１００％に関してテストされる。

実際に於ては、電流消費、漏洩電流等の如きアナログ値
を決定するパラメータ・テストが、上記フラッシュ・テ
ストの前に行われる。

フラッシュ・テスト及びスキャン・テストの目的は、Ｌ
ＳＳＤチェインが適切に機能するか否かを決定すること
である。ＬＳＳＤチェインが適切に機能する場合、即ち
ラッチ間の相互接続体又はクロック・パルス分配回路中
に短絡回路又は開放回路が何ら存在していない場合には
、次に組合せ論理自体の機能テストが行われる。

前述の如く、ＬＳＳＤチェインはチップの表面積の４０
％もの面積を占めることがあり、典型的なチェインは２
０乃至２５０個のセル即ちＳＲＬより成る場合があるの
で、１つのチェインに於て少くとも１つの故障が発生す
る可能性が極めて大きい。又、ＳＲＬは通常チップ表面
上に分散しているために、製造中に又はフィールドに於
て、故障を有するＳＲＬを迅速に識別して、修復措置を
施すことは実際上不可能である。

従って、知られているフラッシュ型又はスキャン型のテ
ストは、”　Ｌ　Ｓ　Ｓ　Ｄチェインは適切に（又は、
不適切に）機能する″の如き一般的な性質の情報しか提
供することができない。ＬＳＳＤチェインが不適切に機
能した場合に、該チェインに於ける故障セルを識別する
方法はこれ迄存在しておらず、機能素子全体が破棄され
ねばならなかった。

従って、ＬＳＳＤ回路の製造に於ては、上記フラッシュ
・テスト又はスキャン・テストのいずれよりも優れてお
り、処理工程中に修復措置を施すことができるように故
障セルを正確に識別することを可能にするテスト技術が
必要とされている。

例えば、異なるウェハからのチップの全てが同一の故障
セルを有することが解った場合には、その故障は恐らく
それらのウェハを製造するために用いられたりソグラフ
ィ・マスクに存在する何らかの欠陥によるものと考えら
れる。

更に、所望のテスト技術は、用いられている機能素子の
種類（チップ、モジュール等）に関係なく、故障セルの
識別を可能にするべきである。又、そのテスト技術は、
簡単で、正確で、比較的安価であるべきである。

［発明が解決しようとする問題点］ 本発明の目的は、従来技術に於ける欠陥及び精度の低さ
を除くために、少くとも２つのクロック入力を有し、又
は前述のフラッシュ・モードで動作することのできるラ
ッチより成るシフト・レジスタに於ける故障セルを識別
する電気的診断方法を提供することである。

［問題点を解決するための手段］ 本発明は、シフト・レジスタ即ちＬＳＳＤチェインを形
成しているＮ個のセルのチェインに於ける故障セルのラ
ンクＰを識別する電気的診断方法を提供する。各セルは
ラッチより成り、該ラッチは実際に於てはマスク・スレ
ーブ・メモリ素子として働く１対の結合されたラッチＬ
１及びＬ２より成る。マスタ・ラッチＬ１はデータ入力
’ＤＩ及びＳＤＩ並びにクロック人力Ａ及びＣを有し、
スレーブ・ランチＬ２は単一のクロック人力Ｂを有して
いる。上記チェインは、ＬＳＳＤＳＳ上よる組合せ論理
ブロックに関連し、所与の機能素子に集積化されている
。基本的には、本発明の方法は、上記機能素子が下記の
如くクロックに関して静的動作モードに配置されたとき
に該機能素子に供給された電流Ｉｄｄの変動を分析する
ことに基いている。本発明の方法は次のステップを含む
。

（ａ）上記クロック入力Ａ、Ｂ及びＣの各々に１．１及
びＯの論理レベルが加えられ、データ・ビットを表わす
矩形パルスが上記データ入力ＳＤＩに加えられる、フラ
ッシュ・モードの如き静的動作モードに上記機能素子を
配置し、（ｂ）上記矩形パルスが上記チェインを経て該
チェインの最後のセルのスレーブ・ラッチＬ２の出力Ｓ
ＤＯに到達する迄伝播される間に生じる、上記機能素子
に供給された電流Ｉｄｄの変動を表わす波形（以下に於
て、゛′シグナチュア′″と称する）を観察し、 （Ｃ）上記データ・ビットを丁度ロードされたセルが故
障状態にあることを示す上記変動の不在（■ｄｄ＝一定
）を検出し、 （ｄ）上記チェインに於ける上記故障セルのランクＰを
決定する。

一好実施例に於ては、上記故障セルは、上記シグナチュ
アを、先にテストされそして適切に機能することが決定
された参照用機能素子に関して得られたシグナチュアと
比較することによって検出される。

もう１つの好実施例に於ては、上記故障セルは、該セル
のランクＰが表示装置のスクリーン上に表示されるテス
ト機構によって検出される。

［実施例］ テストされるべき機能素子に於ける各ＬＳＳＤチェイン
が、上記クロック入力Ａ、Ｂ及びＣの各々に１，１及び
Ｏの論理レベルが加えられ、データ・ビットを表わす矩
形パルスが上記データ入力ＳＤＩに加えられる、フラッ
シュ・モードに配置される。上記パルスは、上記チェイ
ンを構成するＮ個のセルのための伝播時間の合計に等し
い時間間隔の後に、出力ＳＤＯに到達する。このパルス
の伝播は、後続のセル及び関連する組合せ論理ブロック
を変化させる。

オシロスコープのスクリーン上に時間の関数として表示
された、機能素子に供給された電流Ｉｄｄを観察したと
き、時間ｔ。に於て入力ＳＤＩに加えられたパルスの前
縁が時間ｔ１に於て出力ＳＤＯに到達する迄、即ちΔ１
＝１１−１ｏの時間の間、軌跡の迅速な変動が観察され
ることが解った。これは、種々のパルスのタイミングを
示し、特に電流Ｉｄｄの変動を表わす波形、即ち″シグ
ナチュア′″を示す第２図に於て示されている。第２図
に示されている如く１時間ｔｚ（入力ＳＤＩに加えられ
たパルスの下降遷移）と時間ｔ４（該パルスの後縁が出
力ＳＥＯに到達するとき）との間、即ち上Δｔと同一の
時間間隔の間に於て得られたシグナチュアは、時間ｔ０
と時間℃１との間に於て得られたシグナチュアの逆にな
っていることに留意されたい。

スジロスコープのスクリーン上で観察されたピークの振
幅は、本質的には、チェインに於て用いられている種々
の型のラッチ及びその出力の容量性負荷に依存すること
が解った。それらのピークは、該チェインの後続のセル
に於て生じる論理状態の変化によって生じる。

任意のチェインに於て、データ・パルスの前縁が故障セ
ルに到達すると、そのパルスは上記セルを越えて伝播せ
ず、電流Ｉｄｄは一定のままで、該セルへ供給される直
前に到達した値に等しく保たれて、シグナチュアが直線
的になる。第３図は、２つの同じ機能素子し゛こ於ける
同じチェインに各々フラッシュ・テストを施したときに
生じた電流Ｉｄｄの変動を表わしている、２つの波形即
ちシグナチュアＥ及びＦを示している。シグナチュアＥ
が直線的部分を何ら含んでいないということは、入力パ
ルスが該チェインの出力に到達し、従って該チェインが
適切に機能したことを示す。後述される如く、シグナチ
ュアＥは、テストのための参照用に用いることができる
。時間ｔ。に於ける最初のピーク及び時間ｔ□に於ける
最後のピークは各々論理状態の最初の変化及び最後の変
化を示していることに留意されたい。両方の波形上に示
されている参照番号（２１，２６，３４等）は、後述さ
れる如く、故障セルを見つけ易くするために参照用に用
いられる特定のセルの位置即ちランクを示している。図
示されている如く、シグナチュアＦは、パルスが時間ｔ
２に於てランク２１のセルに加えられた後に、直線状に
なっており、これはそのセルが故障状態にあることを示
す。

実施例１ 第１図に於て示されている如く、本実施例に於て用い−
られるテスト機構１０は極めて簡単である。

そのテスト機構は、科学計算用インターフェースＩＥＥ
Ｅ４８８　（商品名）を設けられたＴｅｘｔｒｏｎｉｘ
　Ｍｏｄｅｌ　７８５４　（商品名）の如き、ディジタ
ル・メモリ・オシロスコープ１１を含む。

オシロスコープ１１は、テストされるべき種々の型の機
能素子のための参照用波形を、後の表示のために、ディ
スケット中に記憶している、ＩＢＭ５１２０　（商品名
）の如き、コンピュータ１２に接続されている。例えば
、入出力ピンを設けられたモジュール１３である機能素
子が、適当な支持体上に装着され、入力ピンＶｄｄに結
合された直列接続の抵抗Ｒ（数オームの値を有する）を
経３て電源１４から電流を供給される。テスト機構によ
り発生されるノイズを減少させるために、キャパシタ（
１００μＦのオーダーの値を有する）が上記電源と並列
に接続されている。モジュール１３のクロック入力Ａ、
Ｂ及びＣのピンが、フラッシュ・モードの動作が可能に
なるように、適切にバイアスされる。該モジュールの全
てのＬＳＳＤチェインが連続的にテストされる。約２０
　Ｋ　Ｈｚの周波数で動作し、上記オシロスコープと同
期する（同期出力）矩形パルス発生器１５に、Ｓ’ＤＩ
ピンが接続されている。入力ピンＶｄｄは又、電流のピ
ークにより生じる減衰を減少させるために出来る限り短
かくされるべきである同軸ケーブルによって、上記オシ
ロスコープのＹ増幅器の端子に接続されている。一般的
には、シールド・ケーブルが全ての接続体に用いられる
べきであり、接地用接続体は出来る限り大きくされるべ
きである。駆動装置により生じるスイッチング・ノイズ
がシダナチュアに影響を与えることを防ぐために、モジ
ュールの出力ピンはフローティング状態にあるが（ＦＥ
Ｔの開放ドレイン領域に相当する場合）、又は高インピ
ーダンスを示すが（３状態論理回路に相当する場合）の
いずれかであるべきである。所与のチェインをテストす
るためには、該チェインに関して得られたシグナチュア
と、それに対応する参照用シグナチュアとが、オシロス
コープのスクリーン上に同時に表示されて（第３図参照
）、比較される。

故障セルのランクＰは、時間間隔ｔ２７ｔ、の間に生じ
た電流Ｉｄｄのピークの数をカウントすることにより、
容易に決定することができる。そのためには、初めに、
参照用シグナチュアを分析し。

チェインに於けるセルの型又は機能（例えば、大きな容
量性負荷を有するセル、又は電流ピークの他に電流Ｉｄ
ｄの値に大きな変化を生じるセル）に応じて、故障セル
の位置をより容易に見出すために役立つ、特性波形を生
じるセルを決定する。

故障セルのランクＰは又、次式によって決定することが
できる。

上記式に於て、Ｎはチェインに於けるセルの総数であり
、１１＝１０はデータ・パルスが該チェインの出力迄伝
播するために要した時間であり、ｔ２はオシロスコープ
１１により決定される。故障セルが検出された時間であ
る。

実際に於ては、チェインを構成する種々のセルにより導
入される遅延はそれらのセルの特性、入力の配線、負荷
等に依存するので全く同一ではないことによって、故障
セルの位置が１つ又は２つのセルの範囲内に決定される
。しかしながら、それらの遅延を正態に決定することが
でき、ランクＰを正確に決定するためにコンピュータ・
プログラムを用いることができる。

本発明の方法は、成る条件の下では、特にテストされて
いる機能素子がチップである場合には、故障の性質に関
して、特に２つの導体間の短絡回路又は成る導体に於け
る開放回路が含ま九でいるかについて、正確な情報を直
ちに供給することができる。それらの２種類の故障は、
経験された故障の殆どの原因となっている。

マスク・スレーブ素子として働く１対の従来のＦＥＴラ
ッチより成るＬＳＳＤチェインに関して、故障が２つの
ラッチ間の開放回路である場合には、シグナチュアが故
障セルの位置に於て直線状になるが、ＬＳＳＤチェイン
に用いられている導体と他の導体との間の短絡回路であ
る場合には、シグナチュアが直線状になる前に電流のピ
ークが生じることが観察された。これは、ＬＳＳＤチェ
インに於ける導体が、Ｏ及び１の論理レベルの間でため
らっている電位を有する導体に接続されて、データ・パ
ルスの前縁の前後で葛藤が生じ（０→１）電流がその時
点で急激に減少又は増加するためである。クロック信号
が送られている導体に故障（開放回路又は短絡回路）が
生じた場合には、関連するラッチがあたかも短絡回路を
生じているかの様に動作して、シグナチュアが直線状に
なった。

上記の如く、故障セル及び故障の種類が識別されれば、
その故障は、短絡回路の場合には顕微鏡を用いて、又は
開放回路の場合には、ＬＳＳＤチェイン全体及びクロッ
ク信号経路を調べるために電子顕微鏡を用いて、容易に
観察することができる。

実施例２ この実施例に於ては、パルス発生器１５の代りに、後述
する如く、自動表示装置に関連する、より複雑なパルス
発生器１６が用いられる他は、実施例１に関連して既に
述べたものと同一のテスト機構が用いられる。

モジュール１３に於ける所与のセルのチェインが適切に
機能するかを決定するために、フラッシユ・テストが前
述の如く行われる。該チェインが適切に機能しない場合
には、その故障チェインに関して得られたジグナチュア
をオシロスコープ１１に記憶させる。故障モジュール１
３を外し、先にテストされて適切に機能することが解っ
ている同一のモジュール１３′を配置する。オシロスコ
ープ１１のスクリーン上に未だ表示されている、上記の
記憶されたシグナチュアを、モジュール１３′に於ける
対応するチェインに関して得られたシグナチュアと比較
する。そのために、モジュール１３′をフラッシュ・モ
ードに配置する。第４図に示されている如く、時間ｔ′
ｏから、連続的な高レベルのクロック入力Ａ及びＢが供
給され、晴間ｊ　、’１．　ｂ−於て、矩形パルスが対
応するチェインの入力ＳＤＩに加えられる。時間間隔Δ
ｔ′が経過した後、時間１／２に於て、該矩形パルスの
前縁（下降遷移）が出力ＳＤＯに到達する。第４図は、
適切に機能するチェインの特性波形が、電流Ｉｄｄの測
定される出力端子上に、時間ｔ／、ｚと時間ｔＩ２との
間に於て得られる事を示している。

このプロセスが完了すると、全てのセルはＯ論−環レベ
ルになる。

時間ｔＩ３は入力ＳＤＩに加えられた矩形パルスの後縁
に対応する。モジュール１３′が時間ｔ′３の後もフラ
ッシュ・モードに保たれた場合には、そのシグナチュア
は、第２図に示されている如く、時間間隔Δ１　／　＝
＝　１７　、　１　／、の間に得られたものと逆になり
、出力ＳＤＯ上のパルスの論理レベルの通常の変化に対
応する時間ｔＩ、に於て後了し、同一の時間間隔Δｔ　
／　’　＝　ｔ　／　５−ｔ’　／３の後にルベルにな
る。

上記オシロスコープは、そのシグナチュアが、スクリー
ン上に於て、故障チェインに関して得られたシグナチュ
ア上に重畳されるように、較正されている。

次に、故障モジュールのシグナチュアと同一である、良
好な即ち参照用モジュールのシグナチュアの部分が表示
されるに充分な長さの間だけ、該参照用モジュールがフ
ラッシュ・モードに維持されるように、クロック・パル
スＡ及びＢの幅が修正される。第４図に示される如く、
参照用モジュールは、時間ｔ′３と時間１／４どの間だ
け、即ちデータ・パルスが故障セルと同一のランクＰを
有するセルに到達する迄、フラッシュ・モードに維持さ
れる。従って、時間間隔Ｔ＝ｔ’、−ｔ’３は異なる長
さく１＜Ｐ＜Ｎ）のチェインを収容するように可変でな
ければならない。

それから、クロック・パルスＡ及びＢを禁止して、参照
用モジュールのセルのチェインに於けるデータ・パルス
の伝播が、故障モジュールに於ける故障セルの位置に厳
密に対応する点で防げられるようにすることにより、時
間ｔ′４に於て、スキャン・モードが開始される。

それから、上記データ・パルスを再び伝播させるために
クロック・パルスＡ及びＢが加えられる。

該データ・パルスを出力ＳＤＯに到達させて状態を変化
させるために必要とされたクロック・パルスＡ及びＢの
組合せの数が、第４図に示されている如く、故障セルを
チェインの終りから離隔させている段の数（Ｎ−Ｐ）を
示す。理解される如く、参照用モジュールは、時間ｔ′
。迄、フラッシュ・モードに維持され、時間′ｔ′３と
時間ｔ′、どの間に於て、スクリーン上に重畳している
２つのシグナチュアは同一である。フラッシュ・モード
が時間ｔ１．の後も維持されたものと仮定すると、破線
で示されているシグナチュエが得られ、出力Ｓ゛Ｄｏ上
に於ける予測されるパルスのレベルに変化（破線で示さ
れている）は時間ｔＬ５に於て生じることになる。しか
しながら、時間ｔ′４に於て、スキャン・モードが開始
されたので、第４図に於て実線で示されているシグナチ
ュアが得られる。

図に示されている如く、データ・パルスが出力ＳＤｏ上
にルベルを生せしめる為には、時間ｔ′。

の後に、７対のクロック・パルスＡ及びＢが必要である
。このときに、参照用モジュールに於ける該チェインの
全てのセルに１が書込まれる。従って、故障セルは、チ
ェインの終りから逆に数えて、７つめのセルである。

第４図に示されている電圧及び電流のレベルは、標準的
なＴＴＬ論理回路に於て用いられているものである。

以上に於て示したものと異なるテスト機構を用いること
も可能である。例えば、第４図に示されているクロック
・パルスの順序を制御するために、マイクロプロセッサ
を用いることができる。

第５図は、本発明の方法の第２実施例に於けるテスト機
構を示すブロック図である。ζ−の機構は、オシロスコ
ープ１１を同期させるために要する時期信号、クロック
・パルスＡ及びＢ（フラッシュ・モード又はスキャン・
モードのいずれに於ても。

システム・クロック・パルスＣは発生されない）、並び
にテスト中に入力ＳＤＩに加えられる矩形パルスを供給
する、パルス発生器１６を含む。カウンタ１７は、スキ
ャン・モードが開始されてから、出力ＳＤＯ上のパルス
の論理レベルの変化が生じる迄のクロック・パルスＡ及
びＢの組合せの数をカウントし、そのようにして得られ
たカウントが１６進法方式による装置１８上に表示され
る。比較器１９が、出力ＳＤＯ上の論理レベルの変化を
検出し、パルス発生器１６に５ＴＯＰ信号を送る。

パルス発生器１６は、その信号を受取ると、カウント動
作を禁止する。

上記テスト機構が、第６図に於て、より詳細に示されて
いる。４　Ｋ　Ｈｚの周波数に於てパルスを発生するマ
スク・クロック２０が、テスト機構全体を制御し、シン
グル・ショット２１（８μ秒）を駆動し、シングル・シ
ョット２１の出力Ｑ及びＱはスイッチ２２により選択す
ることができる。

このスイッチは又、入力ＳＤＩに加えられる信号の論理
レベルを選択する。もう１つのスイッチ２３は、該チェ
インに於けるセルの数が偶数であるか又は奇数であるか
に応じて、信号を反転させるために又は反転させないた
めに用いられる。

スイッチ２３の共通接点上に得られる信号ＩＮ（入力Ｓ
ＤＩに加えられる入力信号又はその反転信号に対応する
）が比較器１９（実際に於ては、ＸＯＲ回路である）の
第１人力に加えられ、その第２人力は出力ＳＤＯ上に得
られる信号を受取る。

比較器１９は、５ＴＯＰ信号を供給して、出力ＳＤＯ上
に於ける信号の論理レベルの変化を検出するために、入
力ＳＤＩ及び出力ＳＤ’Ｏ上の信号を比較する。２　Ｍ
　Ｈｚのクロック２４（実際に於ては、シュミット・ト
リガ）は、クロック２ｏから直接に又はシングル・ショ
ット２５を経てクロック・パルスを受取り、又５ＴＯＰ
信号を受取る。

クロック２４はシングル・ショット２６及び２７を制御
し、それらの出力はクロック・パルスＡ及びＢを供給す
るためにＮＡＮＤゲート２８及び２９に加えられる。ク
ロック２４は又、カウンタ１７を駆動する。クロック・
パルスＡ及びＢの間には、所与のタイム・ラグが存在し
、両クロック・パルスは、特にスキャン・モードの間（
時間ｔ′。

後）、所定の幅を有している。時間ｔ１３と時間ｔＬ４
どの間のフラッシュ・モードの期間は、シングル・ショ
ット３０に関連する可変抵抗を調節することによって制
御される。従って、オペレータは、参照用モジュールに
於けるチェインに関して得られたシグナチュアと、故障
モジュールに於けるチェインに関して得られたシグナチ
ュアとが同一である部分だけがオシロスコープのスクリ
ーン上に重畳されるように、参照用モジュールに於番す
・るチェインに関して得られたシグデチュアを故障セル
の厳密な位置に於て終了させることができる。フラッシ
ュ・モードからスキャン・モードへの変化又はその逆は
、シングル・ショット２５により導入される所定の遅延
が経過した後に、自動的に行われる。シングル・ショッ
ト３１は、オシロスコープを同期させるために必要なパ
ルスを発生させる。任意に設けられるゲート３２は、ゲ
ッターを補償するために必要な遅延を導入する。シング
ル・ショット３３の出力Ｑ上の信号は表示装置１８の内
部回路をラッチングし、出力Ｑ上の信号はシングル・シ
ミツト３４を駆動させ、シングル・ショット３４の出力
信号はカウンタ１７を零にリセットする。

［発明の効果］ 本発・列によれば、従来技術に於ける欠陥及び精度の低
さを除くために、少くとも２つのクロック入力を有し又
は前述のフラッシュ・モードで動作することのできるラ
ッチより成るシフト・レジスタに於ける故障セルを識別
する電気的診断方法が得られる。

【図面の簡単な説明】

第１図は本発明の方法の第１実施例に従って故障セルの
ランクＰを手作業により決定するために用いら九る簡単
なテスト機構を示す図、第２図はフラッシュ・モードに
於て矩形パルスが入力ＳＤＩに加えられたときに機能素
子に供給された電流Ｉｄｄの変動を示すタイミング図、
第３図は一方が適切に機能するＬＳＳＤチェインであり
、他方が故障セルを含むＬＳＳＤチェインである、２つ
の同一の機能素子に供給された電流Ｉｄｄの変動を示す
図であり、第４図は本発明の方法の第２実施例に従って
何ら故障セルを含んでいない機能素子の入力ピンに供給
されたパルスを示すタイミング図。 第５図は上記第２実施例に従って故障セルのラングＰを
迅速に決定するためのより精巧なテスト機構を示すブロ
ック図、第６図は第５図のテスト機構をより詳細に示す
図である。 １０・・・・テスト機構、１１・・・・オシロスコープ
。 １２°°°°コンピユータ、１３・・・・機能素子（モ
ジュール）、１４・・・・電源、１５．１６・・・・パ
ルス発生器、１７・・・・カウンタ、１８・・・・表示
装置、１９・・・・比較器、２０・・・・マスタ・クロ
ック、２１．２５．２６．２７．３０．３１．３３．３
４パ・・シングル・ショット、２２．２３・・・・スイ
ッチ、２４・・・・クロック、２８．２９．３２・・・
・ＡＮＤゲート、ＳＤＩ・・・・スキャン・データ・イ
ン（テスト入力）、ＳＤＯ・・・・スキャン・データ・
アウト（出力）、Ａ、ＢＬＣ・・・・クロック入力（ク
ロック信号）、工ｄｄ・・・・機能素子に供給される電
流、Ｖｄｄ・・・・入力ピン。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　岡　１）　次　生 （外１名）

Claims (1)

1. 【特許請求の範囲】 機能素子に於てシフト・レジスタを形成しているＬＳＳ
   Ｄセルのチェインに於ける故障セルのランクＰを識別す
   る電気的診断方法であって、上記チェインの各セルは、
   データ入力ＤＩ及びＳＤＩ並びにクロック人力Ａ及びＣ
   を設けられたマスク・ラッチＬ１と、クロック人力Ｂを
   設けられたスレーブ・ラッチＬ２とより成るマスク・ス
   レーブ素子として働らく１対のラッチより成り、ＬＳＳ
   Ｄ技術による組合せ論理ブロックと関連している、上記
   電気的診断方法に於て、 （ａ）上記クロック人力Ａ、Ｂ及びＣの各々に１．１及
   び０の論理レベルが加えられ、データ・ビットを表わす
   矩形パルスが上記データ入力ＳＤＩに加えられる、フラ
   ッシュ・モードの如き静的動作モードに上記機能素子を
   配置し、 （ｂ）上記矩形パルスが上記チェインを経て該チェイン
   の最後のセルのスレーブ・ラッチＬ２の出力ＳＤＯに到
   達する迄伝播される間に生じる、上記機能素子に供給さ
   れた電流Ｉｄｄの変動を表わす波形を観察し、 （ｃ）上記データ・ビットを丁度ロードされたセルが故
   障状態にあることを示す上記変動の不在を検出し、 （ｄ）上記チェイン゛に於ける上記故障セルのラングＰ
   を決定することを含む、 故障セルの電気的診断方法。