JPH02226077A - Ｌｓｓｄ集積回路チップのａｃパフォーマンス・レベル試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はチップ・パフォーマンス測定に関するものであ
り、更に詳しくいえば、ＡＣチップ全体のパフォーマン
スを評価するために所定値と比較してＬＳＳＤＳＳ中ン
・バス回路遅延データを使用することに関するものであ
る。

Ｂ、従来の技術 電子回路の複雑さおよび速度が絶えず増大した結果、そ
れらが最小のパフォーマンス基準に合致することを保証
するために、それら回路の測定および試験に関する多（
の問題が提起されている。

特に、寸法および複雑さが絶えず増大している集積回路
の開発および使用は、フィールド・オペレーション環境
におけるＡＣパフォーマンス試験の分野において多くの
問題を提起した。ＡＣパフォーマンス試験に関連した困
難な点は、試験の複雑性、試験装置の高価で不便な性質
および既知の技法によりＡＣ不良回路を検出できない可
能性のためにフィールド・オペレーション環境において
更に問題を生じている０本願では、エラー分離のための
非時間依存試験であるＤＣ関連欠陥試験とは反対に、Ａ
Ｃパフォーマンス試験は動的な時間依存試験に属するも
のである。

一般に、入Ｃパフォーマンス試験は、外部の試験装置を
使って回路の測定および試験中に行われる。回路がフィ
ールド・オペレーション環境に設けられる時に試験が行
われない１つの理由はＡＣパフォーマンス試験のために
使われた外部の試験装置が高価で且つ不便であるためで
ある。

ＬＳＳＤ論理遅延を特徴づけるためにＬＳＳＤＳＳ中ン
・バスを使うことが知られている。その方法では、クロ
ックがオンにされるという測定法が用いられ、スキャン
・パス全体を通して信号がフラッシュされる０本願では
、フラッシングは、ＬＳＳＤラッチへのクロック人力を
アクティブ・レベルに保持し、それによってスキャン・
パスにおける第１ラツチへの入力上に置かれた値がラッ
チの切換え速度でスキャン・パスを操作するのを可能す
るものとして定義される。この技法は、所与のクロック
速度に基づくｌ）の試験に対して１つの合格／不合格の
結果が得られるようにするものである。しかし、この技
法は、多くの場合、実用的でない、なぜならば、スキャ
ン入力又は出力はパッケージングを考慮した測定のため
の外部の試験装置による調査に影響され易くないためで
ある。

各チップに対して独特の機能的なロジックを働かせる複
雑なテスト・パターンを使うことによってパフォーマン
ス試験を行うことも知られている。

復雑なテスト・パターンを使うとき、バスの長さはＬＳ
ＳＤＳＳ中ン・バスに比べてかなり短かい。

この結果、非常に正確な試験装置を必要とする測定法と
なるが、測定データを得るのに高いコストを生じさせる
。更に、試験におけるこのような従来の試みは所与のク
ロック速度に対して合格・不合格に関する試験ができる
だけであった。

もう１つの従来の方法は、更に安価なテスタによる試験
を可能にするためにクロック・シフトを使うことである
。しかし、その試験が合格・不合格に関するものである
という性質のためにその境界に近い回路を検出できない
ことおよび外部のテスタを使うという不便さおよび費用
という前述の方法と同じ問題がこの方法にも当てはまる
。

Ｃ１発明が解決しようとする問題点 従来技術と関連した問題点を要約すると、ＡＣパフォー
マンス測定は製造又は試験の環境で行われ、フィールド
・オペレーションの環境では行われない、フィールドに
おけるＡＣチップ・パフォーマンス測定の使用を制限し
ている１つの要素は、その測定が一般に正確且つ高価な
外部試験装置を必要とすることである。フィールドにお
けるこのような装置の運搬は非常に望ましくないことで
ある。回路が製造又は試験の環境を離れた後、ＡＣ欠陥
回路はフィールド・オペレーションの環境において検出
することは困難である。

更に、ＡＣチップ・パフォーマンス試験は、各チップ・
デザインの機能的ロジックを付勢して１つの測定を得る
べく精巧な試験データ・パターンを発生するためには、
被試験チップ・デザインの詳しい知識を必要とすること
が多い、試験データ・パターンは、それらを各特定の回
路デザインに対して個々に作らなければならないため、
発生するのが高価となる。更にＡＣパフォーマンス試験
は、所与のクロック速度に対して合格・不合格の基準で
行われる。

従って、本発明の目的は、ＡＣチップ・パフォーマンス
の試験および較正を改良することである。

本発明のもう１つの目的は、ＬＳＳＤＳＳ中ン・バスの
単一スキャンによってＡＣチップ・パフォーマンスを分
類することである。

本発明の更にもう１つの目的は、システムに対して外部
の試験回路を必要とすることなく、ＡＣチップ・パフォ
ーマンスを試験することである。

本発明の更にもう１つの目的は、各チップ・デザインに
対する詳細な試験パターン・データを発生することなく
、チップを試験することである。

本発明の更にもう１つの目的は、製造および試験の環境
において検出されなかったＡＣ欠陥チップをオペレーシ
ョン環境におけるチップの設置後に検出することである
。

Ｄ０問題点を解決するための手段 これらの目的は、通常はチップ上の最長バスであるＬＳ
ＳＤＳＳ中ン・バスを通して１つの信号を伝播させ茗こ
とによってＡＣパフォーマンス測定を得るようシステム
がそのチップ上のＬＳＳＤ回路を使うことによって達せ
られる。論理装置は、所定の期間の間、ＬＳＳＤＳＳ中
ン・バスを通る信号の伝播を制御する。信号が伝播した
ＬＳＳＤＳＳ中ン・バスの距離は、チップのＡＣパフォ
ーマンス特性の関数である。論理装置によって伝播が停
止した後、そのＬＳＳＤＳＳ中ン・バスは信号がスキャ
ン・パスを通って如何に遠くまで伝播したかを決定する
ために分析される。信号がスキャン・パスを伝播した距
離を表わす値がＡＣタイミング測定データとして使用さ
れる。そこで、比較回路が、そのＡＣタイミング測定デ
ータとそのシステムに記憶されている所定のＡＣ分類デ
ータとを比較し、そのチップの全体の分類を複数の可能
なチップ・パフォーマンス・クラスの１つとして決定す
る。

Ｅ、実施例 本発明の詳細な説明を行う前に、本発明の全体像を以下
示す。

ここに開示される発明は、ＡＣチップ・パフォーマンス
測定を発生するために、ＤＣスタッフ欠陥試験に対する
従来の試験法で一般に使用されるＬＳＳＤＳＳ中ン・バ
スを利用する。更に、ＡＣパフォーマンスが測定される
べきＬＳＳＤラッチそのものがその測定のために使用さ
れる装置の一部を形成する。測定はＬＳＳＤチップをス
キャン・モードに置くことによって始まる。スキャン・
モードは、そのチップ上のラッチを直列構成を持ったス
キャン・パスの形に配列する。スキャン・モードでは、
それらラッチは３つの信号によって制御される。それら
信号のうちの２つはクロックであり、それらクロックの
両方とも信号を伝播するようアクティブ・レベルでなけ
ればならない。

第３の信号は伝播されるべき値である。まず、スキャン
・パスは、両方のクロックをアクティブ状態に保持する
ことおよび第３の線上に一定値を置くことによってフラ
ッシュされる。それらクロックはアクティブに保持され
るので、信号はその回路のスイッチング速度でスキャン
・パスを通してフラッシュきれる。クロック信号は、ス
キャン・パス全体をフラッシュするのに十分に長い期間
の間アクティブに保持されるのが理想的である。スキャ
ン・パスがフラッシュされた後、クロック線の１つがイ
ンアクティブ状態にされる。スキャン・パスを通して信
号を伝播させるためにはＬＳＳＤＳＳ中ン・バスは両方
のクロック線がアップ状態である必要があるので、本発
明の目的を達成するためにはどちらの信号が不作動にさ
れるかは問題ではなく、一方のクロックの不作動がフラ
ッシュ動作を終了させる。

フラッシュ動作が完了した後、測定動作が始まる。第３
の線上の一定値が反転される。そこで、成る所定の時間
値がクロック制御装置に置かれる。

その制御装置は、第３の信号値の伝播に対して割当てら
れる時間の量を制御する。その所定の時間値は、ソフト
ウェア・プログラミング或いはハードウエアの設置を含
む多くの方法で発生可能である。好適な実施例は、論理
制御装置の一部分として取扱われるクロック制御装置を
使用する。クロック制御装置はこの分野では周知の２進
の減数カウンタ１３０である。その不作動にされたクロ
ック信号が作動され、第３の信号線上の値がスキャン・
パスを通してフラッシュし始める。所定の時間値によっ
て定義された時間制限に達すると、クロック制御装置は
スキャン・パスを通してのその一定値の伝播を停止する
。この時点で、ＡＣチップ・パフォーマンスの関数であ
ってその値がスキャン・パスを通して伝播した距離が決
定可能である。その伝播した値がスキャン・パスを通し
て移動した距離が決定した後、それはその特定のチップ
・デザインに対するＡＣチップ・パフォーマンスのカナ
ゴリを表わす所定値のテーブルに比較される。その比較
の結果に従ってＡＣチップ・パフォーマンスが分類され
る。

さて、第１図に示された詳細な実施例に関して、論理制
御装置１４６、比較装置１４４、記憶装置１４２はすべ
てサービス・プロセッサ１４０の一部分として示される
。これは、上記の各コンポーネントをハードウェア実施
例の形でシステム内の他の場所に置かれても動作する。

更に、比較装置１４４および論理装置１４６の一部分は
ソウトウエアでも実施可能である。説明の便宜上、２進
減数カウンタ１３０であるクロック制御装置といくつか
の制御ラッチ２．４．６とを含む論理制御装置１４６の
一部分が第１図における論理制御装置１４６の残りとは
別個に示される。ＡＣパフォーマンス測定動作を駆動し
、所定の時間値を含む信号が論理制御装置１４６によっ
て発生される。

動作を説明するために、ＬＳＳＤＳＳ中ン・バス測定を
使うＡＣパフォーマンス試験はまずシステム・クロック
をオフにすることによって行われる。そのクロックがオ
フにされてしまうと、サービス・プロセッサ１４０がス
キャン・モードを開始させ、それはＬＳＳＤ回路におけ
るＬＳＳＤラッチをＬＳＳＤＳＳ中ン・バスと呼ばれる
直列連鎖の形に構成することを含むものである。スキャ
ン・モードはＬＳＳＤ回路の分野では周知である。

論理制御装置は、ＡＣパフォーマンス測定の実行を制御
することによってＡＣタイミング測定データを作る。論
理制御装置１４６は、すべてのラッチを−様な値にセッ
トする目的のためにＬＳＳＤＳＳ中ン・バスを通してス
キャン・イン線６２上の値をフラッシュすることによっ
てＡＣ測定を始める。フラッシュ動作はクロック・パル
スに依存するものではなく、代りに、ＬＳＳＤＳＳ中ン
・バス１０．１２．１４を通して信号を、回路遅延によ
ってのみ決定される速度で伝播する。

フラッシュ動作は線６０上のＡクロック信号および線７
０上のＢクロック信号によって制御される。それらクロ
ック信号は論理制御装置１４６によって制御される。線
６０上のＡクロック信号および線７０上のＢクロック信
号はラッチ２．４．６およびカウンタ１３０を含む論理
制御装置１４６によって制御される。フラッシュされる
べき値は論理制御装置１４６によって発生され、スキャ
ン・イン線６２上に置かれる。スキャン・イン線６２上
に与えるために選択された特定の値は無関係である。そ
の値がフラッシュ動作中に変化しないことおよび測定ス
テップにおいてＬＳＳＤＳＳ中ン・バス１’０．　１２
．１４を通してフラッシュされた値が、その伝播終了点
が検出可能となるよう、フラッシュ・ステップにおいて
使われた値とは異なる値であることが重要である。

フラッシュ動作が始まった後、そのフラッシュ動作の期
間を決定する遅延を作るために２進減数カウンタ１３０
が設けられる。ＬＳＳＤＳＳ中ン・バス１０．１２．１
４全体をフラッシュするに十分な時間を可能にする所定
の時間値が論理制御装置１４６によって選択され、線７
Ｂ、８０．８２．８４上に置かれる。

フラッシュ動作が完了した後、カウンタ１３０が１まで
減数した時にＢクロックがオフにされ、それによってＬ
ＳＳＤＳＳ中ン・バスｔｏ、１２．１４における伝播を
停止させる。そこで、スキャン・イン線６２上の値が論
理制御装置１４６によって変更される。その値は、それ
がＬＳＳＤスキヤン・バスｌ０１１２．１４を通して部
分的に伝播される時、それの終了点が検出され得るよう
に、ＬＳＳＤＳＳ中ン・バス１０．１２．１４を通して
伝播された前の値から変更される。所定幅のＢクロック
・パルスが発生され、線６２上のスキャン・イン信号の
変更した値をＬＳＳＤＳＳ中ン・バス１０．１２．１４
を通して伝播する。そのパルス幅は、線６２上のスキャ
ン・イン値がＬＳＳＤＳＳ中ン・バス１０．１２．１４
全体を通して伝播しないように選択される。

パルス幅は、チップ上のＬＳＳＤラッチの数に従って論
理制御装置１４Ｇによって選択される。

チップ上のスキャン・パスが短いほど、パルス幅は狭く
なる。一方、スキャン・パスが長いほど、パルス幅は広
くなる。短かいスキャン・パスに対して選択された狭い
パルス幅が長いスキャン・パス上で作用するけれども、
広いパルス幅を選択することは更に正確な測定が行われ
るのを可能にする。カウンタ１３０の使用は、論理制御
装置１４６がＬＳＳＤＳＳ中ン・バス１０．１２．１４
に対してパルス幅をプログラムするのを可能にする。

一方、これは可能なスキャン・パスの長さの幅広いレン
ジを持ったマルチプルＬＳＳＤ回路に対して単一の力ろ
ンタ１３０が使用されるのを可能にする。適当なパルス
幅の選択は、ハードウェアの設置又はソフトウェア・プ
ログラミング制御を含む多くの方法で実施可能である。

Ｂクロック・パルスが論理制御装置１４６によって作動
される時、フラッシュ動作が完了した後にセットされた
線６２上のスキャン・イン信号における新しい値がＬＳ
ＳＤＳＳ中ン・バス１０．１２．１４を通してフラッシ
ュし始める。線７０上のＢクロック・パルスが終了する
時、それはフラッシュ動作を停止する。その時、データ
におけるスキャンはＬＳＳＤＳＳ中ン・バス１０．１２
．１４を通して部分的に伝播している。そこで、既知の
Ｌ；ＳＳＤ技法は、スキャン・パスにおけるデータを直
列的にシフトすることによってスキャン・イン信号が如
何に遠くまで伝播したかを決定するために使用可能であ
る。線６２上のスキャン・イン信号がＬＳＳＤＳＳ中ン
・バス１０．１２．１４を通して伝播した距離を定義す
る値はＡＣタイミング測定データとして使用される。

比較装置１４４は、複数の可能なＡＣチップ・パフォー
マンス・カテゴリを表わす記憶装置１４２に保持された
所定のＡＣパフォーマンス分類データとＡＣタイミング
測定データとを比較するのに使用される。ＡＣパフォー
マンス分類データは、チップが設計された時に作られる
必要があるだけであり、その後に再び作られる必要はな
い。代表的なものでは、１０以上のカテゴリが使用され
る。

しかし、説明の都合で、速いチップ、普通のチップおよ
び遅いチップを表わす３つのカテゴリが使用されるもの
と仮定する。

第１図において、ＬＳＳＤＳＳ中ン・バス１０．１２．
１４がスキャン・モードに置かれると、論理制御装置１
４６は３つの制御線６０．６２．７０の制御の下にＬＳ
ＳＤＳＳ中ン・バス１０．１２．１４をフラッシュする
。ＬＳＳＤ回路をスキャン・モードに置くことはこの分
野では周知である。ＬＳＳＤＳＳ中ン・バスを介してフ
ラッシュされるべき論理状態がスキャン・イン線６２に
与えられる。そこで、制御線６０．７０が以下のように
アクティブ状態に置かれる。即ち、論理制御装置１４６
は較正開始（Ｓｔａｒｔ　Ｃａ１ｉｂｒａｔｅ）信号５
４および較正動作（Ｃａｌｔｂｒａｔｅ　Ｏｐ）信号１
２８を作動し、一方それらは線６０上でＡクロック信号
を作動するゲート４を作動する。４％５６上の較正リセ
ット（Ｒｅｓｅｔ　Ｃａ１ｉｂｒａｔｅ）信号はこの時
アクティブでないため、較正開始信号がラッチ２をオン
にしてゲート４にもう１つの入力を与える。Ａクロック
制御信号６０はＡＮＤゲート４を作動することによって
制御される。

Ｂクロックは、論理制御装置１４６が線７４上の計数開
始（Ｓｔａｒｔ　Ｃｏｕｎｔ）信号を作動しそして線７
８．８０，８２．８４上に所定時間値を与えてカウンタ
１３０をスタートさせる時、作動される。

最初、不作動状態にあるラッチ８が線７４上の計数開始
信号によってオンにされ、サービス・プロセッサ１４０
によって１サイクルの開作動される。

計数開始信号はまた線７８．８０，８２．８４上に計数
ビットＯ−３をゲートする。それらビットはＬＳＳＤＳ
Ｓ中ン・バス１０．１２．１４をフラッシュするための
時間期間を表わす値を含むように論理制御装置１４６に
よって初期設定される。

カウンタ・ゲート４８および線７４上の計数開始信号は
最初不作動状態にあったラッチ８を作動し、そしてラッ
チ８は線１２８上の較正動作信号と結合してゲート６を
作動し、線７０上のＢクロックをオンにする。３つの制
御線６０．６２．７０は、ＬＳＳＤＳＳ中ン・バス１０
，１２．１４を通してのスキャン・イン（Ｓｃａｎ　Ｉ
ｎ）信号６２の伝播を可能にするに十分に長い期間の間
その選択された状態に保持される。

論理制御装置１４６によって選択された所定の時間値は
カウンタ１３０のゲート１６．１８．２０．２２に置か
られ、線１１２．１１４．１１６．１　］、　８．１２
０．１２２．１２４．１２６上のクロック・パルスの制
御の下に減数される。線１１２．１１４．１１６．１１
８．１２０．１２２．１２４．１２６上にクロック・パ
ルスを発生する方法は周知であり、他の装置間のシステ
ム発振器によって与えられるものであってもよい。カウ
ンタ自体はこの分野で知られている通常の４ビツト減数
式２進カウンタである。カウンタの値が１に等しくなっ
た時、回路４８は作動され、ラッチ８をリセットする。

一方、ラッチ８は線７０上のＢクロック信号をリセット
し、ＬＳＳＤＳＳ中ン・バス１０，１２．１４を通した
伝播を終了させる。

然る後、カウンタ１３０がゼロまで減数した時、回路５
２はカウンタ１３０を不能にしてゼロの値に凍結し、従
って、制御ｌ線７６上の信号をリセットし、次の計数動
作が行われるのを可能にする。

この時点で、ＬＳＳＤＳＳ中ン・バスｉｏ、ｉ２．１４
がフラッシュされてしまい、ＡＣパフォーマンス・スキ
ャン・パス測定が始まろうとしている。゛線６０上のＡ
クロック信号はこの時はまだアクティブであり、線７０
上のＢクロック信号はインアクティブである。次に、線
６２上のスキャン・イン信号が論理制御装置１４６によ
って反対の値にセットされる。線１２８上の較正動作信
号はこの時点ではまだアクティブである。スキャンの期
間を表わす所定の時間値が論理制御装置１４６によって
選択され、線７８．８０．８２．８４上に置かれる。線
７４上の計数開始信号が１サイクルの開作動される時、
ＡＣ測定が論理制御装置１４６によって始められる。同
時に、線７４上の計数開始信号がラッチ８を作動して、
ゲート６を付勢する。ゲート６は線７０上のＢクロック
信号を作動し、ＬＳＳＤＳＳ中ン・バス１０．１２．１
４を通してフラッシュ動作を始めさせる。ＬＳＳＤＳＳ
中ン・バス１０．１２．１４は、それらが初期設定され
た時に行われた方法と同様にカウンタ１３０がラッチ８
をリセ゛ン卜するまで、フラッシュ動作を継続する。線
７０上のＢクロックがカウンタ１３０によって不作動に
される時、１ｊｌＡ６２上のスキャン・イン信号がＬＳ
ＳＤＳＳ中ン・バス１０．１２．１４を通る伝播を停止
させる。

次に、論理制御装置１４６が線５６上の較正リセット信
号を作動し、線６０上のＡクロックをオフにする。

好適な実施例の説明の便宜上、ＡＣチップ・パフォーマ
ンスを分類するためにＡＣタイミング測定データと比較
するのに使用されたＡＣパフォーマンス分類データはサ
ービス・プロセッサ内の記憶装置１４２にある。しかし
、それは都合よくアクセス可能な任意の場所に記憶可能
であり、その場所はサービス・プロセッサ１４０又はシ
ステム記憶装置内であってもよ（、遠隔な場所であって
もよい、さらに、比較装置１４４はサービス・プロセッ
サ内に置かれねばならないことはない。それもまた都合
のよい場所に設けることが可能である。例えば、離れた
場所でＡＣチップ・パフォーマンスを評価するためにサ
ービス要員が遠隔のプロセッサを使用してもよく、それ
によって、・熟練した技術要員によるシステムへのアク
セスはその場所での彼等の存在を必要とすることなく行
われる。

本発明はその好適な実施例に関して説明されたけれども
、種々の変更が可能であることは当業者には明らかであ
ろう。例えば、サービス・プロセッサ１４０の一部分と
して示された記憶装置１４２、比較装置１４４、論理制
御装置１４６は、ディスク・バブル・メモリのような種
々の方法でサービス・プロセッサ１４０とは別個に設け
られてもよく、遠隔地でさえ可能である。更に、比較の
ような他の特徴が構内又は遠隔場所で行われてもよい０
回路の詳細も変更可能である０例えば、ＡクロックがＢ
クロックに代ってパルス幅を制御するのに使用されても
よい。又、スキャン・イン制御線６２はフラッシュ動作
中の任意の時点で作動可能である。又、プログラム可能
なりロック制御ロジ′ンクがソフトウェアで実方缶され
てよい。

Ｆ、効果 本発明は、１つのバスでＡＣチップ・パフォーマンスデ
ータを分類する能力、外部の試験施設を必要とすること
なく実行する能力、および製造、試験の環境と同様にフ
ィールド・オペレーションの環境においてＡＣチップ・
パフォーマンスを測定する能力、を含む多くの利点を持
っている。

【図面の簡単な説明】

第１図は本発明で使用されるＡＣパフォーマンスの試験
のための較正論理装置の概略図である。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション

Claims (1)

1. 【特許請求の範囲】 １、ＬＳＳＤ集積回路チップにおけるＡＣパフォーマン
   ス・レベルを試験する装置において、ＬＳＳＤスキャン
   ・パスを有する試験されるベきＬＳＳＤ集積回路と、 前記ＬＳＳＤ集積回路のＡＣ試験を行うことによつてＡ
   Ｃタイミング測定データを作成するための論理制御手段
   と、 ＡＣチップ・パフォーマンス分類データを記憶するため
   の記憶手段と、 前記ＡＣタイミング測定データを前記ＡＣパフォーマン
   ス分類データと比較するための比較手段と、 より成り、前記集積回路はＡＣ回路パフォーマンス全体
   に従つて分類されることを特徴とするＬＳＳＤ集積回路
   チップのＡＣパフォーマンス・レベル試験装置。 ２、ＬＳＳＤ集積回路チップにおけるＡＣパフォーマン
   スレベルを試験する方法において、複数のラッチを有す
   るＬＳＳＤ集積回路を、前記ラッチの各々がスキャン・
   パス内に直列に配置されるスキャン・モードで配置し、 前記スキャン・パスにおける各ラッチを第１の一定値に
   セットし、 所定の期間の間、第２の一定値を前記スキャン・パスを
   通して伝播させ、 前記第２の一定値が伝播した前記スキャン・パスにおけ
   るラッチの数を測定して測定値を求め、前記測定値を所
   定のＡＣパフォーマンス分類データと比較し、 前記比較の結果に基づいて前記ＬＳＳＤ集積回路のＡＣ
   チップ・パフォーマンスを分類することを特徴とするＬ
   ＳＳＤ集積回路のＡＣパフォーマンス・レベル試験方法
   。