JP2905566B2 - Ｍｏｓｌｓｉの電源電流測定時期検出方法 - Google Patents
Ｍｏｓｌｓｉの電源電流測定時期検出方法Info
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Description
【発明の詳細な説明】 ［概要］ MOSLSIの電源電流の測定時期を、手作業に依ることな
く、特定するための電源電流測定時期検出方法に関し、 MOSLSI設計の早い段階でそのMOSLSIの電源電流測定時
期を、より速く、より正確に求めることができ、これに
より省力化、納期の短縮化及びコストの低減を図ること
ができることを目的とし、 MOSLSIを構成するゲート及びバッファ等の各種MOS論
理ブロックの種類・機能を含む結線データと、このMOSL
SIに入力しその動作を調べるための信号データを予め用
意し、論理ブロックの結線データと信号データとに基づ
いて論理シミュレーションを実行し、前記信号データを
一定又は異なる時間間隔で区切った各時間間隔の終了時
点における各論理ブロックの信号状態を求め、各時間間
隔の終了時点における各論理ブロックの信号状態がMOSL
SIの静止状態での電源電流を測定するための判定条件を
満たしているとき、その時間間隔の終了時点を電源電流
測定時期として決定するようにした。
く、特定するための電源電流測定時期検出方法に関し、 MOSLSI設計の早い段階でそのMOSLSIの電源電流測定時
期を、より速く、より正確に求めることができ、これに
より省力化、納期の短縮化及びコストの低減を図ること
ができることを目的とし、 MOSLSIを構成するゲート及びバッファ等の各種MOS論
理ブロックの種類・機能を含む結線データと、このMOSL
SIに入力しその動作を調べるための信号データを予め用
意し、論理ブロックの結線データと信号データとに基づ
いて論理シミュレーションを実行し、前記信号データを
一定又は異なる時間間隔で区切った各時間間隔の終了時
点における各論理ブロックの信号状態を求め、各時間間
隔の終了時点における各論理ブロックの信号状態がMOSL
SIの静止状態での電源電流を測定するための判定条件を
満たしているとき、その時間間隔の終了時点を電源電流
測定時期として決定するようにした。
［産業上の利用分野］ 本発明はMOSLSIの電源電流の測定時期を、手作業に依
ることなく求めるための電源電流測定時期検出方法に関
するものである。
ることなく求めるための電源電流測定時期検出方法に関
するものである。
近年、MOSLSI技術の高度化、納期の短縮化に伴って、
LSI設計の自動化が進められており、MOSLSIの電源電流
測定についても、その測定時期の検出を、より速く、よ
り正確に求めるための方法が要求されている。
LSI設計の自動化が進められており、MOSLSIの電源電流
測定についても、その測定時期の検出を、より速く、よ
り正確に求めるための方法が要求されている。
［従来の技術］ MOSLSIの故障を判断するために、MOSLSIの静止状態で
の電源電流の測定が行われている。従来、この電源電流
測定時期の特定は、論理回路図と論理シミュレータの動
作結果とを基に、その全動作時間の中から電源電流測定
の条件に適合するとされる時間を手作業によって求める
という方法を採用してきた。
の電源電流の測定が行われている。従来、この電源電流
測定時期の特定は、論理回路図と論理シミュレータの動
作結果とを基に、その全動作時間の中から電源電流測定
の条件に適合するとされる時間を手作業によって求める
という方法を採用してきた。
［発明が解決しようとする課題］ しかしながら、上記従来の方法では、一つのMOSLSIに
おける入力信号の種類が複数あり、各入力信号のレベル
は常に一定でないため、そのMOSLSIの電源電流測定時期
を全て求めるには、多大な時間を必要とし、又、手作業
に依る以上、人的ミスからはどうしても逃げられない。
おける入力信号の種類が複数あり、各入力信号のレベル
は常に一定でないため、そのMOSLSIの電源電流測定時期
を全て求めるには、多大な時間を必要とし、又、手作業
に依る以上、人的ミスからはどうしても逃げられない。
本発明は上記問題点を解決するためになされたもので
あって、その目的はMOSLSI設計の早い段階でそのMOSLSI
の電源電流測定時期を、より速く、より正確に求めるこ
とができ、これにより省力化、納期の短縮化及びコスト
の低減を図ることができるMOSLSIの電源電流測定時期検
出方法を提供することにある。
あって、その目的はMOSLSI設計の早い段階でそのMOSLSI
の電源電流測定時期を、より速く、より正確に求めるこ
とができ、これにより省力化、納期の短縮化及びコスト
の低減を図ることができるMOSLSIの電源電流測定時期検
出方法を提供することにある。
［課題を解決するための手段］ 本発明は上記目的を達成するため、MOSLSIを構成する
ゲート及びバッファ等の各種MOS論理ブロックの種類・
機能を含む結線データと、このMOSLSIに入力しその動作
を調べるための種々異なる信号データを予め用意する。
ゲート及びバッファ等の各種MOS論理ブロックの種類・
機能を含む結線データと、このMOSLSIに入力しその動作
を調べるための種々異なる信号データを予め用意する。
結線データに基づいて論理シミュレータに論理ブロッ
クで表現されたMOSLSIの回路を設定し、そこに信号デー
タを入力し、動作させる。
クで表現されたMOSLSIの回路を設定し、そこに信号デー
タを入力し、動作させる。
そして、信号データを一定又は異なる時間間隔で区切
った各時間間隔の終了時点における各論理ブロックの信
号状態を求め、各時間間隔の終了時点における各論理ブ
ロックの信号状態がMOSLSIの静止状態での電源電流を測
定するための判定条件を満たしているとき、その時間間
隔の終了時点を電源電流測定時期として決定する。
った各時間間隔の終了時点における各論理ブロックの信
号状態を求め、各時間間隔の終了時点における各論理ブ
ロックの信号状態がMOSLSIの静止状態での電源電流を測
定するための判定条件を満たしているとき、その時間間
隔の終了時点を電源電流測定時期として決定する。
［作用］ 従って、MOSLSIの電源電流測定時期を求める際、手作
業に依らず、より速く、より正確に、その信号データに
おける全ての電源電流測定時期を求めることができる。
業に依らず、より速く、より正確に、その信号データに
おける全ての電源電流測定時期を求めることができる。
［実施例］ 以下、本発明を具体化した一実施例を図面に従って説
明する。
明する。
第１図に示すように、本実施例における電源電流測定
時期検出装置１はCAD装置からなり、データ格納部２、
論理シミュレータ部３、電源電流測定条件判定部４及び
電源電流測定時期格納部５等から構成されている。以
下、電源電流をIDDSという。
時期検出装置１はCAD装置からなり、データ格納部２、
論理シミュレータ部３、電源電流測定条件判定部４及び
電源電流測定時期格納部５等から構成されている。以
下、電源電流をIDDSという。
データ格納部２にはこのMOSLSIの回路を論理回路で表
現した場合のゲート及びバッファ等の各種MOS論理ブロ
ックの結線データ６と、このMOSLSIの外部入力ピンより
入力し、その働きを調べるために用意された信号データ
７とが格納されている。結線データ６は、ゲート又はバ
ッファの種類、ファンイン数、ゲート又はバッファ毎の
遅延値等の論理シミュレータ部３を動作させるために必
要なデータも含んでいる。又、データ格納部２には、論
理シミュレータ部３の実行結果８が記憶されるようにな
っている。
現した場合のゲート及びバッファ等の各種MOS論理ブロ
ックの結線データ６と、このMOSLSIの外部入力ピンより
入力し、その働きを調べるために用意された信号データ
７とが格納されている。結線データ６は、ゲート又はバ
ッファの種類、ファンイン数、ゲート又はバッファ毎の
遅延値等の論理シミュレータ部３を動作させるために必
要なデータも含んでいる。又、データ格納部２には、論
理シミュレータ部３の実行結果８が記憶されるようにな
っている。
論理シミュレータ部３は、結線データ６からこのMOSL
SIを論理回路で表現されたものを読み出し、それを展開
する。そして、論理シミュレータ部３は、信号データ７
より入力信号を一定又は異なった時間間隔（以下、これ
らの時間間隔を周期という）で区切ったものを１周期分
ずつ入力して各周期についてMOSLSIの動作をシミュレー
トし、この結果、得られた各周期の終了時点における各
論理ブロックの信号状態を実行結果８としてデータ格納
部２に出力する。
SIを論理回路で表現されたものを読み出し、それを展開
する。そして、論理シミュレータ部３は、信号データ７
より入力信号を一定又は異なった時間間隔（以下、これ
らの時間間隔を周期という）で区切ったものを１周期分
ずつ入力して各周期についてMOSLSIの動作をシミュレー
トし、この結果、得られた各周期の終了時点における各
論理ブロックの信号状態を実行結果８としてデータ格納
部２に出力する。
IDDS測定条件判定部４は、MOSLSIの静止状態での電源
電流を測定するための判定条件を記憶しており、各周期
の実行結果８、即ち、その周期の終了時点における各論
理ブロックの信号状態を判定条件に照らし合わせ、その
判定条件を満たしているか否かを判定する。そして、各
周期の実行結果８が判定条件を満たしていれば、その周
期の終了時点をIDDS測定時期の一つとして決定し、これ
をIDDS測定時期格納部５へ格納する。IDDS測定条件判定
部４は上記のような測定条件判定を、信号データ７の全
ての周期が入力し終わるまで繰り返し行う。
電流を測定するための判定条件を記憶しており、各周期
の実行結果８、即ち、その周期の終了時点における各論
理ブロックの信号状態を判定条件に照らし合わせ、その
判定条件を満たしているか否かを判定する。そして、各
周期の実行結果８が判定条件を満たしていれば、その周
期の終了時点をIDDS測定時期の一つとして決定し、これ
をIDDS測定時期格納部５へ格納する。IDDS測定条件判定
部４は上記のような測定条件判定を、信号データ７の全
ての周期が入力し終わるまで繰り返し行う。
この後、IDDS測定時期格納部５に格納された全てのID
DS測定時期に基づいて、実際のMOSLSIのIDDS測定テスト
が行われる。
DS測定時期に基づいて、実際のMOSLSIのIDDS測定テスト
が行われる。
次に、前記IDDS測定条件判定部４におけるIDDS測定時
期の判定条件について説明する。
期の判定条件について説明する。
この判定条件は、実際に行われるIDDS測定テストの方
法に従って設定されている。
法に従って設定されている。
まず、MOSLSIの試験を第３図に従って説明すると、ID
DS検出用の電流計17を介して電源V DD,V SS間にMOSLSI1
1を接続し、同LSI11の全ての入力ピン12をテスタ14の各
信号源15に接続するとともに、全ての出力ピン13をテス
タ14の各電流計16に接続する。そして、各入力ピン12か
ら各信号源15の信号データを入力してMOSLSI11を動作さ
せ、各出力ピン13の信号値、入出力に流れる電流等を調
べる。
DS検出用の電流計17を介して電源V DD,V SS間にMOSLSI1
1を接続し、同LSI11の全ての入力ピン12をテスタ14の各
信号源15に接続するとともに、全ての出力ピン13をテス
タ14の各電流計16に接続する。そして、各入力ピン12か
ら各信号源15の信号データを入力してMOSLSI11を動作さ
せ、各出力ピン13の信号値、入出力に流れる電流等を調
べる。
その過程で、各信号源15の信号データがIDDS測定時期
に達した時、各信号源15の信号データの変化を止めてMO
SLSI11を静止状態にするとともに、テスタ14とMOSLSI11
との接続を第３図に示すように、プルアップ又はプルダ
ウン付きの入力ピン12をオープン状態にするとともに、
それ以外の入力ピン12は対応する信号源15に接続したま
まとし、全ての出力ピン13をオープン状態にすることに
より、その時の電源電流を電流計17により測定する。
に達した時、各信号源15の信号データの変化を止めてMO
SLSI11を静止状態にするとともに、テスタ14とMOSLSI11
との接続を第３図に示すように、プルアップ又はプルダ
ウン付きの入力ピン12をオープン状態にするとともに、
それ以外の入力ピン12は対応する信号源15に接続したま
まとし、全ての出力ピン13をオープン状態にすることに
より、その時の電源電流を電流計17により測定する。
IDDS測定時期において、各信号源15の信号データの変
化を止めてMOSLSI11を静止状態にすることは、MOSLSI11
は入力信号が変化し回路がスイッチングした場合に電流
が流れ、これ以外の場合には、リーク電流が僅かに流れ
る以外はほとんど電流は流れないことを考慮してのこと
である。これにより、このIDDS測定時期にリーク電流以
上の電源電流が流れれば、そのLSIの回路には、例えば
ショート等の故障があることを診断することができる。
化を止めてMOSLSI11を静止状態にすることは、MOSLSI11
は入力信号が変化し回路がスイッチングした場合に電流
が流れ、これ以外の場合には、リーク電流が僅かに流れ
る以外はほとんど電流は流れないことを考慮してのこと
である。これにより、このIDDS測定時期にリーク電流以
上の電源電流が流れれば、そのLSIの回路には、例えば
ショート等の故障があることを診断することができる。
そして、論理シミュレーションにおけるIDDS測定時期
の判定条件は、MOSLSI11の回路を静止状態にしても、そ
のLSIの回路構成や回路上の信号の状態によってリーク
電流以外の電流が流れたり、IDDS測定時期におけるテス
タ14とMOSLSI11との接続状態が論理シミュレーション時
と異なるために、回路の動作が変化してしまったりする
ことを回避できるように設定されている。
の判定条件は、MOSLSI11の回路を静止状態にしても、そ
のLSIの回路構成や回路上の信号の状態によってリーク
電流以外の電流が流れたり、IDDS測定時期におけるテス
タ14とMOSLSI11との接続状態が論理シミュレーション時
と異なるために、回路の動作が変化してしまったりする
ことを回避できるように設定されている。
次に、各周期の終了時点をIDDS測定時期としない判定
条件を第４〜10図に従って説明する。
条件を第４〜10図に従って説明する。
第４図は複数のゲート21,22の出力を１本のバス23を
介して次のゲートに伝えるものを示し、ゲートの選択は
複数のゲート21,22のうち、出力信号を得ようとするゲ
ート以外のゲートの出力をハイインピーダンス（以下、
Ｚという）にすることにより行う。この場合、論理シミ
ュレーションにおいて複数のゲート21,22の出力が同時
に「Ｚ」以外になると、複数のゲートの出力信号が競合
するバスコンフリクトとなる。特に同図（ａ）に示すよ
うに複数のゲート21,22の出力信号がそれぞれ「Ｈ」，
「Ｌ」の相反するバスコンフリクトになると、バス23の
出力が不定となり、テスタ14上では同図（ｂ）に示すよ
うにゲート21,22間でショート現象が起こって、MOSトラ
ンジスタ24,27を介して電源V DD,V SS間に多大な電流が
流れることになる。
介して次のゲートに伝えるものを示し、ゲートの選択は
複数のゲート21,22のうち、出力信号を得ようとするゲ
ート以外のゲートの出力をハイインピーダンス（以下、
Ｚという）にすることにより行う。この場合、論理シミ
ュレーションにおいて複数のゲート21,22の出力が同時
に「Ｚ」以外になると、複数のゲートの出力信号が競合
するバスコンフリクトとなる。特に同図（ａ）に示すよ
うに複数のゲート21,22の出力信号がそれぞれ「Ｈ」，
「Ｌ」の相反するバスコンフリクトになると、バス23の
出力が不定となり、テスタ14上では同図（ｂ）に示すよ
うにゲート21,22間でショート現象が起こって、MOSトラ
ンジスタ24,27を介して電源V DD,V SS間に多大な電流が
流れることになる。
従って、バスコンフリクトが起きている時期は、IDDS
測定時期としない。
測定時期としない。
第５図は複数のゲート28,29の出力をバス30を介して
ゲート31に入力するものであり、論理シミュレーション
において、バス30に接続している全てのゲート28,29の
出力が「Ｚ」になったＺフロートを示す。この場合、実
際のIDDS測定時にはバス30の出力が「Ｚ」となり、ゲー
ト31は電気的に浮いた状態となり、ゲート31は入力の信
号値がしきい値の辺りでふらつくためにその動作が不安
定になり、頻繁にスイッチングを起こし、そこで電力を
消費することになる。
ゲート31に入力するものであり、論理シミュレーション
において、バス30に接続している全てのゲート28,29の
出力が「Ｚ」になったＺフロートを示す。この場合、実
際のIDDS測定時にはバス30の出力が「Ｚ」となり、ゲー
ト31は電気的に浮いた状態となり、ゲート31は入力の信
号値がしきい値の辺りでふらつくためにその動作が不安
定になり、頻繁にスイッチングを起こし、そこで電力を
消費することになる。
従って、Ｚフロートが起きている時期は、IDDS測定時
期としない。
期としない。
第６図は１本の配線を入力と出力で兼用する双方向バ
ス36を示し、出力側のトライステートバッファ35がオン
のときは外部ピン33に信号を出力し、同バッファ35がオ
フで「Ｚ」を出力しているときは外部ピン33から入力バ
ッファ34に外部からの信号を入力する。この外部ピン33
は、IDDS測定時期には第３図で示した出力ピン13と同様
にオープン、即ち、外部から「Ｚ」が入力されている状
態になるため、例えば、論理シミュレーションにおいて
外部ピン33が入力状態、即ち、トライステートバッファ
35がオフで「Ｚ」を出力しているとすると、入力バッフ
ァ34には「Ｚ」が入力されることになる。このため、第
５図で示したＺフロートの場合と同様に入力バッファ34
の動作が不安定になり、そこで電流を消費することにな
る。
ス36を示し、出力側のトライステートバッファ35がオン
のときは外部ピン33に信号を出力し、同バッファ35がオ
フで「Ｚ」を出力しているときは外部ピン33から入力バ
ッファ34に外部からの信号を入力する。この外部ピン33
は、IDDS測定時期には第３図で示した出力ピン13と同様
にオープン、即ち、外部から「Ｚ」が入力されている状
態になるため、例えば、論理シミュレーションにおいて
外部ピン33が入力状態、即ち、トライステートバッファ
35がオフで「Ｚ」を出力しているとすると、入力バッフ
ァ34には「Ｚ」が入力されることになる。このため、第
５図で示したＺフロートの場合と同様に入力バッファ34
の動作が不安定になり、そこで電流を消費することにな
る。
従って、双方向バス36が入力状態である時期は、IDDS
測定時期としない。
測定時期としない。
第７図は入力バッファ38の入力側が抵抗R1を介して電
源V DDに接続しているプルアップ付きの入力ハッファを
示し、入力バッファ38に接続している外部入力ピン39
は、IDDS測定時には第３図で示したようにオープン状態
にされるため、抵抗R1を介して「Ｈ」が入力されて外部
入力ピン39より「Ｈ」が入力されているのと同じ状態に
なる。このため、論理シミュレーションにおいて第７図
（ａ）に示すように外部入力ピン39に「Ｌ」が入力され
ているとすると入力バッファ38の出力は「Ｌ」となる
が、IDDS測定時には第７図（ｂ）に示すように入力バッ
ファ38の出力は「Ｈ」に反転し、回路の動作が変化して
しまうこととなる。
源V DDに接続しているプルアップ付きの入力ハッファを
示し、入力バッファ38に接続している外部入力ピン39
は、IDDS測定時には第３図で示したようにオープン状態
にされるため、抵抗R1を介して「Ｈ」が入力されて外部
入力ピン39より「Ｈ」が入力されているのと同じ状態に
なる。このため、論理シミュレーションにおいて第７図
（ａ）に示すように外部入力ピン39に「Ｌ」が入力され
ているとすると入力バッファ38の出力は「Ｌ」となる
が、IDDS測定時には第７図（ｂ）に示すように入力バッ
ファ38の出力は「Ｈ」に反転し、回路の動作が変化して
しまうこととなる。
従って、プルアップ付き入力バッファ38に「Ｌ」が入
力されている時期は、IDDS測定時期としない。
力されている時期は、IDDS測定時期としない。
第８図は入力バッファ40の入力側が抵抗R2を介して電
源V SSに接続しているプルダウン付きの入力バッファを
示し、入力バッファ40に接続している外部入力ピン41
は、IDDS測定時には第３図で示したようにオープン状態
にされるため、抵抗R2を介して「Ｌ」が入力されて外部
入力ピン41より「Ｌ」が入力されているのと同じ状態に
なる。このため、論理シミュレーションにおいて第８図
（ａ）に示すように外部入力ピン41に「Ｈ」が入力され
ているとすると入力バッファ40の出力は「Ｈ」となる
が、IDDS測定時には第８図（ｂ）に示すように入力バッ
ファ40の出力は「Ｌ」に反転し、回路の動作が変化して
しまうこととなる。
源V SSに接続しているプルダウン付きの入力バッファを
示し、入力バッファ40に接続している外部入力ピン41
は、IDDS測定時には第３図で示したようにオープン状態
にされるため、抵抗R2を介して「Ｌ」が入力されて外部
入力ピン41より「Ｌ」が入力されているのと同じ状態に
なる。このため、論理シミュレーションにおいて第８図
（ａ）に示すように外部入力ピン41に「Ｈ」が入力され
ているとすると入力バッファ40の出力は「Ｈ」となる
が、IDDS測定時には第８図（ｂ）に示すように入力バッ
ファ40の出力は「Ｌ」に反転し、回路の動作が変化して
しまうこととなる。
従って、プルダウン付き入力バッファ40に「Ｈ」が入
力されている時期は、IDDS測定時期としない。
力されている時期は、IDDS測定時期としない。
第９図は双方向バス45が抵抗R3を介して電源V DDに接
続しているプルアップ付きの双方向バスを示している。
このプルアップ付き双方向バスは、IDDS測定時、即ち、
外部ピン42がオープンの場合でも、抵抗R3を介して
「Ｈ」が入力されて外部ピン42より「Ｈ」が入力されて
いるのと同じ状態になり、論理シミュレーションにおい
て双方向バス45が入力状態のときは、IDDS測定時におい
て無条件に「Ｈ」が入力バッファ43に入力されることに
なる。このため、論理シミュレーションにおいて第９図
（ａ）に示すように「Ｌ」が入力されていると入力バッ
ファ43の出力は「Ｌ」となるが、IDDS測定時には第９図
（ｂ）に示すように入力バッファ43の出力は「Ｈ」に反
転し、回路の動作が変化してしまうこととなる。
続しているプルアップ付きの双方向バスを示している。
このプルアップ付き双方向バスは、IDDS測定時、即ち、
外部ピン42がオープンの場合でも、抵抗R3を介して
「Ｈ」が入力されて外部ピン42より「Ｈ」が入力されて
いるのと同じ状態になり、論理シミュレーションにおい
て双方向バス45が入力状態のときは、IDDS測定時におい
て無条件に「Ｈ」が入力バッファ43に入力されることに
なる。このため、論理シミュレーションにおいて第９図
（ａ）に示すように「Ｌ」が入力されていると入力バッ
ファ43の出力は「Ｌ」となるが、IDDS測定時には第９図
（ｂ）に示すように入力バッファ43の出力は「Ｈ」に反
転し、回路の動作が変化してしまうこととなる。
従って、プルアップ付き双方向バス45に「Ｌ」が入力
されている時期は、IDDS測定時期としない。
されている時期は、IDDS測定時期としない。
又、論理シミュレーションにおいて第９図（ｃ）に示
すように双方向バス45が出力状態でトライステートバッ
ファ44がオンで「Ｌ」を出力しているときは、テスタ14
上では第９図（ｄ）に示すように抵抗R3とトライステー
トバッファ44のMOSトランジスタ47とを介して電源V DD,
V SSがつながり、多大な電流が流れることになる。
すように双方向バス45が出力状態でトライステートバッ
ファ44がオンで「Ｌ」を出力しているときは、テスタ14
上では第９図（ｄ）に示すように抵抗R3とトライステー
トバッファ44のMOSトランジスタ47とを介して電源V DD,
V SSがつながり、多大な電流が流れることになる。
従って、プルアップ付き双方向バス45が「Ｌ」を出力
している時期は、IDDS測定時期としない。
している時期は、IDDS測定時期としない。
さらに、第10図は双方向バス51が抵抗R4を介して電源
V SSに接続しているプルダウン付きの双方向バスを示し
ている。このプルダウン付き双方向バスは、IDDS測定
時、即ち、外部ピン48がオープンの場合でも、抵抗R4を
介して「Ｌ」が入力されて外部ピン48より「Ｌ」が入力
されているのと同じ状態になり、論理シミュレーション
において双方向バス51が入力状態のときは、IDDS測定時
において無条件に「Ｌ」が入力バッファ49に入力される
ことになる。このため、論理シミュレーションにおいて
第10図（ａ）に示すように「Ｈ」が入力されていると入
力バッファ49の出力は「Ｈ」となるが、IDDS測定時には
第10図（ｂ）に示すように入力バッファ49の出力は
「Ｌ」に反転し、回路の動作が変化してしまうこととな
る。
V SSに接続しているプルダウン付きの双方向バスを示し
ている。このプルダウン付き双方向バスは、IDDS測定
時、即ち、外部ピン48がオープンの場合でも、抵抗R4を
介して「Ｌ」が入力されて外部ピン48より「Ｌ」が入力
されているのと同じ状態になり、論理シミュレーション
において双方向バス51が入力状態のときは、IDDS測定時
において無条件に「Ｌ」が入力バッファ49に入力される
ことになる。このため、論理シミュレーションにおいて
第10図（ａ）に示すように「Ｈ」が入力されていると入
力バッファ49の出力は「Ｈ」となるが、IDDS測定時には
第10図（ｂ）に示すように入力バッファ49の出力は
「Ｌ」に反転し、回路の動作が変化してしまうこととな
る。
従って、プルダウン付き双方向バス51に「Ｈ」が入力
されている時期は、IDDS測定時期としない。
されている時期は、IDDS測定時期としない。
又、論理シミュレーションにおいて第10図（ｃ）に示
すように双方向バス51が出力状態でトライステートバッ
フア50がオンで「Ｈ」を出力しているときは、テスタ14
上では第10図（ｄ）に示すようにトライステートバッフ
ァ50のMOSトランジスタ52と抵抗R4とを介して電源V DD,
V SSがつながり、多大な電流が流れることになる。
すように双方向バス51が出力状態でトライステートバッ
フア50がオンで「Ｈ」を出力しているときは、テスタ14
上では第10図（ｄ）に示すようにトライステートバッフ
ァ50のMOSトランジスタ52と抵抗R4とを介して電源V DD,
V SSがつながり、多大な電流が流れることになる。
従って、プルダウン付き双方向バス51が「Ｈ」を出力
している時期は、IDDS測定時期としない。
している時期は、IDDS測定時期としない。
論理シミュレーションにおいて、上記以外の入出力時
は全てIDDS測定時期とすることができる。
は全てIDDS測定時期とすることができる。
次に、前記IDDS測定条件判定部４の作用を第２図に示
すフローチャートに従って説明する。
すフローチャートに従って説明する。
論理シミュレータ部３による一周期分の論理シミュレ
ーションが終了したある時点での回路状態において、ま
ず、ステップ61で全ての論理ブロックを一つずつピック
アップする。次のステップ62でそのピックアップした論
理ブロックがバスかバス以外であるかを判定し、バスと
判定するとステップ63へ、バス以外と判定するとステッ
プ68にジャンプする。
ーションが終了したある時点での回路状態において、ま
ず、ステップ61で全ての論理ブロックを一つずつピック
アップする。次のステップ62でそのピックアップした論
理ブロックがバスかバス以外であるかを判定し、バスと
判定するとステップ63へ、バス以外と判定するとステッ
プ68にジャンプする。
ステップ63ではその論理ブロックがバスコンフリクト
を起こしているか否か、即ち、第４図（ａ）に示すよう
に複数のゲート21,22の出力が同時に「Ｚ」以外になっ
ているか否かを判定し、バスコンフリクトを起こしてい
ると判定すると、この周期の終了時点ではIDDS測定がで
きないとして、本ルーチンを終了する。又、ステップ63
でバスコンフリクトを起こしていないと判定すると、ス
テップ64に進む。
を起こしているか否か、即ち、第４図（ａ）に示すよう
に複数のゲート21,22の出力が同時に「Ｚ」以外になっ
ているか否かを判定し、バスコンフリクトを起こしてい
ると判定すると、この周期の終了時点ではIDDS測定がで
きないとして、本ルーチンを終了する。又、ステップ63
でバスコンフリクトを起こしていないと判定すると、ス
テップ64に進む。
ステップ64ではバスの種類が単方向バスか双方向バス
かを判定し、単方向バスと判定するとステップ65へ、双
方向バスと判定するとステップ66に進む。
かを判定し、単方向バスと判定するとステップ65へ、双
方向バスと判定するとステップ66に進む。
次のステップ65ではＺフロートが起きているか否か、
即ち、第５図に示すようにバス30に接続している全ての
ゲート28,29の出力が「Ｚ」であるか否かを判定する。
そして、Ｚフロートであると判定すると、本ルーチンを
終了し、Ｚフロートでないと判定すると、ステップ68に
進む。
即ち、第５図に示すようにバス30に接続している全ての
ゲート28,29の出力が「Ｚ」であるか否かを判定する。
そして、Ｚフロートであると判定すると、本ルーチンを
終了し、Ｚフロートでないと判定すると、ステップ68に
進む。
ステップ68では着目している論理ブロックが第7,8図
に示すようにプルアップ又はプルダウン付きであるか否
かを判定し、プルアップ又はプルダウン付きでないと判
定すると、前記ステップ61へ戻り、次の論理ブロックを
ピックアップする。又、単方向バスがプルアップ又はプ
ルダウン付きであると判定するとステップ69へ進む。
に示すようにプルアップ又はプルダウン付きであるか否
かを判定し、プルアップ又はプルダウン付きでないと判
定すると、前記ステップ61へ戻り、次の論理ブロックを
ピックアップする。又、単方向バスがプルアップ又はプ
ルダウン付きであると判定するとステップ69へ進む。
ステップ69では着目している論理ブロックの入力又は
出力信号の信号値が正しいかどうかを判定し、その論理
ブロックの入力又は出力信号の信号値が正しいと判定す
るとステップ61へ戻って次の論理ブロックをピックアッ
プし、その論理ブロックについてステップ62以降の処理
を実行する。又、ステップ69でその論理ブロックの入力
又は出力信号の信号値が正しくないと判定すると本ルー
チンを終了する。
出力信号の信号値が正しいかどうかを判定し、その論理
ブロックの入力又は出力信号の信号値が正しいと判定す
るとステップ61へ戻って次の論理ブロックをピックアッ
プし、その論理ブロックについてステップ62以降の処理
を実行する。又、ステップ69でその論理ブロックの入力
又は出力信号の信号値が正しくないと判定すると本ルー
チンを終了する。
又、ステップ66で双方向バスを備えた論理ブロックの
状態が入力状態か出力状態かを判定し、入力状態である
と判定するとステップ67へ進み、入力状態以外であると
判定すると前記ステップ68へ進む。
状態が入力状態か出力状態かを判定し、入力状態である
と判定するとステップ67へ進み、入力状態以外であると
判定すると前記ステップ68へ進む。
ステップ67では双方向バスを備えた論理ブロックがプ
ルアップ又はプルダウン付きであるか否かを判定し、プ
ルアップ又はプルダウン付きであると判定するとステッ
プ69へ進み、プルアップ又はプルダウン付きでないと判
定すると本ルーチンを終了する。
ルアップ又はプルダウン付きであるか否かを判定し、プ
ルアップ又はプルダウン付きであると判定するとステッ
プ69へ進み、プルアップ又はプルダウン付きでないと判
定すると本ルーチンを終了する。
このようにして、全ての論理ブロックについてステッ
プ61〜69の処理を実行し、全ての論理ブロックがIDDS測
定時期の判定条件に適合すれば、ステップ70へ進み、そ
の周期の終了時点をIDDS測定時期としてIDDS測定時期格
納部５へ出力して本ルーチンを終了する。
プ61〜69の処理を実行し、全ての論理ブロックがIDDS測
定時期の判定条件に適合すれば、ステップ70へ進み、そ
の周期の終了時点をIDDS測定時期としてIDDS測定時期格
納部５へ出力して本ルーチンを終了する。
このように、本実施例では、ゲート及びバッファ等の
MOS論理ブロックの結線データ６及び対応する信号デー
タ７に基づいて各論理ブロックを論理シミュレータ部３
で模擬的に動作させ、信号データを一定の時間間隔で区
切った各周期における論理シミュレータ実行結果８を基
にIDDS測定条件判定部４により、各論理ブロックの信号
の状態がIDDS測定時期の判定条件に適合するか調べ、適
合するものについてはその周期の終了時点をIDDS測定時
期としてIDDS測定時期格納部５へ出力するようにした。
MOS論理ブロックの結線データ６及び対応する信号デー
タ７に基づいて各論理ブロックを論理シミュレータ部３
で模擬的に動作させ、信号データを一定の時間間隔で区
切った各周期における論理シミュレータ実行結果８を基
にIDDS測定条件判定部４により、各論理ブロックの信号
の状態がIDDS測定時期の判定条件に適合するか調べ、適
合するものについてはその周期の終了時点をIDDS測定時
期としてIDDS測定時期格納部５へ出力するようにした。
その結果、MOSLSI設計の早い段階でそのMOSLSIのIDDS
測定時期を手作業に依らずに、より速く、より正確に求
めることができ、これにより省力化、納期の短縮化及び
コストの低減を図ることができる。
測定時期を手作業に依らずに、より速く、より正確に求
めることができ、これにより省力化、納期の短縮化及び
コストの低減を図ることができる。
尚、本実施例では論理シミュレータ部３及びIDDS測定
条件判定部４をソフトウェアにより構成したが、論理シ
ミュレータ部３は所定の結果が得られるものなら、ハー
ドウェアによって構成してもよい。
条件判定部４をソフトウェアにより構成したが、論理シ
ミュレータ部３は所定の結果が得られるものなら、ハー
ドウェアによって構成してもよい。
又、IDDS測定条件判定部４の判定条件の種類・内容に
ついても、この他に必要なものがあれば、随時追加する
ことがきる。
ついても、この他に必要なものがあれば、随時追加する
ことがきる。
［発明の効果］ 以上詳述したように、本発明によればMOSLSI設計の早
い段階でそのMOSLSIの電源電流測定時期を、より速く、
より正確に求めることができ、これにより省力化、納期
の短縮化及びコストの低減を図ることができる優れた効
果がある。
い段階でそのMOSLSIの電源電流測定時期を、より速く、
より正確に求めることができ、これにより省力化、納期
の短縮化及びコストの低減を図ることができる優れた効
果がある。
第１図は本発明を実施するための装置の概略構成図、 第２図はIDDS測定条件判定部の作用を説明するためのフ
ローチャート、 第３図はIDDS測定テストの説明図、 第４図（ａ），（ｂ）はIDDS測定条件判定のための説明
図、 第５図はIDDS測定条件判定のための説明図、 第６図はIDDS測定条件判定のための説明図、 第７図（ａ），（ｂ）はIDDS測定条件判定のための説明
図、 第８図（ａ），（ｂ）はIDDS測定条件判定のための説明
図、 第９図（ａ）〜（ｄ）はIDDS測定条件判定のための説明
図、 第10図（ａ）〜（ｄ）はIDDS測定条件判定のための説明
図である。 図において、 ２はデータ格納部、３は論理シミュレータ部、４は電源
電流（IDDS）測定条件判定部、５は電源電流（IDDS）測
定時期格納部、６は結線データ、７は信号データ、８は
論理シミュレータ実行結果である。
ローチャート、 第３図はIDDS測定テストの説明図、 第４図（ａ），（ｂ）はIDDS測定条件判定のための説明
図、 第５図はIDDS測定条件判定のための説明図、 第６図はIDDS測定条件判定のための説明図、 第７図（ａ），（ｂ）はIDDS測定条件判定のための説明
図、 第８図（ａ），（ｂ）はIDDS測定条件判定のための説明
図、 第９図（ａ）〜（ｄ）はIDDS測定条件判定のための説明
図、 第10図（ａ）〜（ｄ）はIDDS測定条件判定のための説明
図である。 図において、 ２はデータ格納部、３は論理シミュレータ部、４は電源
電流（IDDS）測定条件判定部、５は電源電流（IDDS）測
定時期格納部、６は結線データ、７は信号データ、８は
論理シミュレータ実行結果である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 G06F 17/50
Claims (9)
- 【請求項１】MOSLSIを構成するゲート及びバッファ等の
各種MOS論理ブロックの種類・機能を含む結線データ
と、このMOSLSIに入力しその動作を調べるための信号デ
ータを予め用意し、 論理ブロックの結線データと信号データとに基づいて論
理シミュレーションを実行し、前記信号データを一定又
は異なる時間間隔で区切った各時間間隔の終了時点にお
ける各論理ブロックの信号状態を求め、各時間間隔の終
了時点における各論理ブロックの信号状態がMOSLSIの静
止状態での電源電流を測定するための判定条件を満たし
ているとき、その時間間隔の終了時点を電源電流測定時
期として決定するようにしたことを特徴とするMOSLSIの
電源電流測定時期検出方法。 - 【請求項２】前記信号データを一定又は異なる時間間隔
で区切り、その区切った各信号データを入力して論理シ
ミュレーションを実行するようにしたことを特徴とする
請求項１記載のMOSLSIの電源電流測定時期検出方法。 - 【請求項３】前記判定条件は、複数の論理ブロックの出
力に共通に接続されたバスに対する各論理ブロックの出
力が同時にハイインピーダンス以外となる時期を電源電
流測定時期としないことであることを特徴とする請求項
１記載のMOSLSIの電源電流測定時期検出方法。 - 【請求項４】前記判定条件は、複数の論理ブロックの出
力に共通に接続されたバスに対して接続された論理ブロ
ックについて、そのバスに対する各論理ブロックの出力
が全てハイインピーダンスとなる時期を電源電流測定時
期としないことであることを特徴とする請求項１記載の
MOSLSIの電源電流測定時期検出方法。 - 【請求項５】前記判定条件は、１本の配線を入力と出力
で兼用する双方向バスが入力状態である時期を電源電流
測定時期としないことであることを特徴とする請求項１
記載のMOSLSIの電源電流測定時期検出方法。 - 【請求項６】前記判定条件は、プルアップ付きの入力バ
ッファにＬレベルの信号データが入力されている時期を
電源電流測定時期としないことであることを特徴とする
請求項１記載のMOSLSIの電源電流測定時期検出方法。 - 【請求項７】前記判定条件は、プルダウン付きの入力バ
ッファにＨレベルの信号データが入力されている時期を
電源電流測定時期としないことであることを特徴とする
請求項１記載のMOSLSIの電源電流測定時期検出方法。 - 【請求項８】前記判定条件は、プルアップ付きの双方向
バスにＬレベルの信号データが入力されている時期、又
はプルアップ付き双方向バスがＬレベルを出力している
時期を電源電流測定時期としないことであることを特徴
とする請求項１記載のMOSLSIの電源電流測定時期検出方
法。 - 【請求項９】前記判定条件は、プルダウン付きの双方向
バスにＨレベルの信号データが入力されている時期、又
はプルダウン付き双方向バスがＨレベルを出力している
時期を電源電流測定時期としないことであることを特徴
とする請求項１記載のMOSLSIの電源電流測定時期検出方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2152132A JP2905566B2 (ja) | 1990-06-11 | 1990-06-11 | Ｍｏｓｌｓｉの電源電流測定時期検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2152132A JP2905566B2 (ja) | 1990-06-11 | 1990-06-11 | Ｍｏｓｌｓｉの電源電流測定時期検出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0444172A JPH0444172A (ja) | 1992-02-13 |
| JP2905566B2 true JP2905566B2 (ja) | 1999-06-14 |
Family
ID=15533752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2152132A Expired - Fee Related JP2905566B2 (ja) | 1990-06-11 | 1990-06-11 | Ｍｏｓｌｓｉの電源電流測定時期検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2905566B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3689537B2 (ja) * | 1997-08-26 | 2005-08-31 | 株式会社リコー | Ｉｄｄｑテスト用サイクルの選択抽出装置 |
-
1990
- 1990-06-11 JP JP2152132A patent/JP2905566B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0444172A (ja) | 1992-02-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |