TWI477795B

TWI477795B - 數位訊號延遲測定電路、以及數位訊號延遲測定方法

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Publication number: TWI477795B
Application number: TW098115144A
Authority: TW
Inventors: Kensuke Yamaoka
Original assignee: Dainippon Printing Co Ltd
Priority date: 2008-05-16
Filing date: 2009-05-07
Publication date: 2015-03-21
Also published as: US8159209B2; JP5131025B2; US20090284247A1; JP2009276301A; TW201009370A

Description

數位訊號延遲測定電路、以及數位訊號延遲測定方法

本發明，係有關於對在數位電路中之數位訊號的延遲時間作測定之數位訊號延遲測定電路的技術領域。

在先前之IC(Integrated Circuit：半導體積體電路)內部的數位電路，其之細微化所致的電路規模之大規模化與動作速度之高速化係為顯著。但是，由於高速化，起因於製造製程之延遲時間的偏差問題係更加的深刻化，而在IC之量產中成為大的問題。因此，在進行高速動作之IC的製造測試中，係藉由進行身為掃描測試的其中一者之延遲故障診斷，來進行不良品的判別。

作為延遲故障診斷之方法的其中之一，係多使用有實際時間掃描測試(At-Speed Test)。此方法，係藉由在通常之掃描測試中所使用之低速的掃描時脈來進行掃描資料之平移(Shift)動作，而實際之電路動作試驗，則係藉由在IC內部所使用之使用者時脈來進行試驗。

於圖1中，展示實際時間掃描測試的模樣。圖1中之LaunchCLK與CaptureCLK之2循環的時脈，係為實際所被使用之使用者時脈，一般而言，例如係為較IC測試器所輸出之平移用的時脈為更高速。延遲故障診斷，係藉由此LaunchCLK與CaptureCLK，而以實際所使用之使用者時脈來使電路動作並進行診斷。

然而，IC之製造測試，由於係有必要在短時間內進行檢查，因此，係成為使較實際使用時而更多之電路同時地動作。其結果，會在IC中流動較實際使用時為更多的電流，並產生大的IR-Drop(電源電壓下降)。

IR-Drop，由於會使元件之延遲時間增大，因此，會發生使延遲故障診斷之結果成為誤診斷的情況。IR-Drop，係可大致區分為靜態IR-Drop與動態IR-Drop。靜態IR-Drop，係為就算電路並未動作，電源電壓亦會下降的現象。另一方面，動態IR-Drop，係為由於電路之實際上的動作而使電源電壓下降的現象。前者的情況，由於只要將IC之動作設為停止狀態並對延遲時間作測定即可，故測定係為容易。但是，後者的狀況，其測定本身係為困難。特別是在大規模同步電路的情況時，由於多數的電路會經由時脈之變化而同時地動作，因此，在大規模同步電路中之動態IR-Drop，係成為伴隨著時脈變化而在短時間中發生的電壓下降現象。

於圖2中，展示動態IR-Drop的假想圖。如圖2中所示一般，動態IR-Drop，係為在極短的時間內所發生之電源電壓下降現象。此現象，係依存於動作之電路的數量。並且，亦會隨著電源電路之電流供給能力而相異。故而，動態IR-Drop，係會隨著IC內部之物理性的位置而相異。又，就算是在同一位置處，亦會隨著電路之動作狀況(電路之活性化率)而相異。故而，動態IR-Drop，其測定本身係為困難。

同步電路，由於係伴隨著時脈之變化而動作，因此，會大幅受到動態IR-Drop的影響，其結果，延遲時間亦會變大。特別是，在先前的大規模同步電路中，由於同時動作的電路規模亦變大，因此，影響係為大，並在延遲故障診斷等之中成為大的障礙。亦即是，若是動態IR-Drop所致之電路延遲的影響為大，則使延遲故障診斷之結果成為誤診斷的可能性係變高。特別是，在大規模同步電路之掃描測定中，由於一次進行動作之電路的規模係為大，因此，動態IR-Drop所致之延遲亦有變大的傾向，而誤診斷之可能性係提高。

於先前技術中，作為對IR-Drop所伴隨之延遲時間的增大作測定之方法，例如，係廣泛使用有在專利文獻1等之中所揭示的環式震盪器(ring oscillator)所致之測定。

〔專利文獻1〕日本特開2004-146612號公報

〔發明之揭示〕

然而，在藉由環狀震盪器而對延遲時間作測定之方法中，由於係以該當環狀震盪器所致之頻率變動為依據來進行測定，因此，係有必要對頻率作計數，而有著使測定耗費時間的問題。故而，對於動態IR-Drop所導致之電路延遲的測定，係為困難。

又，IC之延遲時間的偏差，係為依存於製造製程之難以避免的問題。故而，依存於製品，會有依據IC之正常動作的速度來對其作分類(分級)的情況。於此種情況，係有必要對IC之正常動作的速度作掌握。然而，在先前技術中，係並沒有對於以何種程度之速度來使IC動作一事作客觀性調查的方法，在多數的情況中，係從經驗來決定動作速度。故而，於先前技術中，係存在著有必要在進行分級時而考慮較所需要者為更大之餘裕(Margin)的問題。

因此，本發明，係為有鑑於上述問題等而進行者，其課題，係在於提供一種：能夠瞬間性的對數位電路之延遲時間作測定，並能夠對於亦考慮有動態IR-Drop之影響的真正延遲時間以低價來作測定的數位訊號延遲測定電路、以及數位訊號延遲測定方法。

為了解決上述課題，在申請項1中所記載之發明，係為一種用以對被試驗裝置內部之可進行掃描測試(Scan Test)的數位電路而測定數位訊號之延遲時間的數位訊號延遲測定電路，其特徵為，具備有：將身為數位訊號之延遲時間測定用訊號輸出之輸出手段；和使前述延遲時間測定用訊號之狀態改變的時機延遲之2個以上的延遲手段；和使藉由前述延遲手段而被作延遲前之延遲時間測定用訊號作延遲之延遲調整手段；和輸入前述延遲時間測定用訊號，並在保持指令之輸入時機下而將該當延遲時間測定用訊號之狀態作保持之3個以上的訊號保持手段，各前述訊號保持手段之前述延遲時間測定用訊號的輸入部間，係藉由中介存在有前述延遲手段之訊號傳送路徑而被作連接，前述3個以上的訊號保持手段中之1個的前述訊號保持手段之前述延遲時間測定用訊號之輸入部、和前述輸出手段之前述延遲時間測定用訊號之輸出部，係藉由中介存在有前述延遲手段之訊號傳送路徑而被作連接，對於各前述訊號保持手段之前述保持指令的輸入時機，係為同一，且，被輸入至前述各訊號保持手段中之前述延遲時間測定用訊號的狀態改變之時機，係經由前述延遲手段而成為相互相異，前述延遲調整手段，係以在將前述保持指令之輸入時機作為基準的前後特定範圍內而藉由前述各延遲手段來使前述各訊號傳送路徑上之前述延遲時間測定用訊號的狀態依序改變的方式，來使藉由前述延遲手段而被作延遲前之延遲時間測定用訊號作延遲，基於在前述各訊號保持手段中所被保持之前述延遲時間測定用訊號的狀態之不同，來得到前述延遲時間。

在申請項2中所記載之發明，係在申請項1所記載之數位訊號延遲測定電路中，具備有以下特徵：前述各訊號保持手段，係藉由在實際時間掃描測試中而產生具備有在前述數位電路中所實際被使用之脈衝寬幅的使用者時脈之時脈產生手段，而將前述所產生之前述使用者時脈，作為前述保持指令而輸入。

在申請項3中所記載之發明，係為一種使用數位訊號延遲測定電路來對被試驗裝置內部之可進行掃描測試(Scan Test)的數位電路而測定數位訊號之延遲時間的數位訊號延遲測定方法，該數位訊號延遲測定電路，係具備有：將身為數位訊號之延遲時間測定用訊號輸出之輸出手段；和使前述延遲時間測定用訊號之狀態改變的時機延遲之2個以上的延遲手段；和使藉由前述延遲手段而被作延遲前之延遲時間測定用訊號作延遲之延遲調整手段；和輸入前述延遲時間測定用訊號，並在保持指令之輸入時機下而將該當延遲時間測定用訊號之狀態作保持之3個以上的訊號保持手段，各前述訊號保持手段之前述延遲時間測定用訊號的輸入部間，係藉由中介存在有前述延遲手段之訊號傳送路徑而被作連接，前述3個以上的訊號保持手段中之1個的前述訊號保持手段之前述延遲時間測定用訊號之輸入部、和前述輸出手段之前述延遲時間測定用訊號之輸出部，係藉由中介存在有前述延遲手段之訊號傳送路徑而被作連接，對於各前述訊號保持手段之前述保持指令的輸入時機，係為同一，且，被輸入至前述各訊號保持手段中之前述延遲時間測定用訊號的狀態改變之時機，係經由前述延遲手段而被調整為相互相異，該延遲時間測定方法，其特徵為：藉由前述保持指令之輸入，而將代表在前述各訊號保持手段中所被保持之前述延遲時間測定用訊號的狀態之訊號輸出；藉由前述延遲調整手段，來以在將前述保持指令之輸入時機作為基準的前後特定範圍內而藉由前述各延遲手段來使前述各訊號傳送路徑上之前述延遲時間測定用訊號的狀態依序改變的方式，來使藉由前述延遲手段而被作延遲前之延遲時間測定用訊號作延遲；基於從前述各訊號保持手段所輸出之前述訊號所代表的狀態之不同，來對前述延遲時間作測定。

若藉由本發明，則係構成為：藉由各延遲手段來將從輸出手段所輸出之延遲時間測定用訊號的狀態改變之時機作延遲，並將被作了延遲之延遲時間測定用訊號的狀態，在保持指令之輸入時機處而藉由各訊號保持手段來作保持，再根據於各訊號保持手段處所被保持之延遲時間測定用訊號的狀態之不同，來得到延遲時間，因此，成為能夠瞬間性地對數位電路之延遲時間作測定，並能夠對亦考慮有動態IR-Drop之影響的真正之延遲時間以低價來作測定，而能夠對延遲故障更詳細地作調查。

以下，參考圖面，對本發明之最理想實施形態作詳細說明。

首先，使用圖3，對本發明之數位訊號延遲測定電路的原理作說明。

圖3，係展示本發明之其中一種實施形態的數位訊號延遲測定電路之其中一例，並為將掃描線電路作了省略的原理圖。此數位訊號延遲測定電路，係被安裝在被試驗裝置(例如，LSI)之內部，並用以對於該當被試驗裝置內部的可進行掃描測試之數位電路而測定數位訊號之延遲時間的電路。

在圖3之例中，數位訊號延遲測定電路，其構成係具備有：作為輸出身為數位訊號之延遲時間測定用訊號(從圖中之Q部分而輸出)之輸出手段的其中一例之發動用的正反器P1_FFL；和作為受訊上述延遲時間測定用訊號(從圖中之D部分而輸入)並在作為保持指令的其中一例之時脈訊號的輸入時機處而將該當數位訊號延遲測定電路之狀態作保持之訊號保持手段的其中一例之受訊用的正反器P1_FFC0、P1_FFC1、P1_FFC2、P1_FFC3；和作為用以使上述延遲時間測定用訊號之狀態改變的時機作延遲之延遲手段的其中一例之延遲元件P1_D0、P1_D1、P1_D2、P1_D3(各延遲元件所致之延遲時間測定用訊號的延遲時間係為略相同)。

於此，對於發動用之正反器P1_FFL以及受訊用之正反器P1_FFC0、P1_FFC1、P1_FFC2、P1_FFC3的從時脈訊號線P1_CLK而來之時脈訊號(P1_CLK訊號)的輸入(從圖中之CK部分輸入)時機(例如，時脈成為Hi準位的時機)，係為略相同。

又，在發動用之正反器P1_FFL之延遲時間測定用訊號的輸出部(圖中之Q部分)與各受訊用之正反器P1_FFC0、P1_FFC1、P1_FFC2、P1_FFC3之延遲時間測定用訊號的輸入部(圖中之D部分)之間的各訊號傳送路徑 (訊號線)中，係介於存在有延遲元件(P1_D0、P1_D1、P1_D2、P1_D3之至少任一者)，而各訊號傳送路徑中所介於存在之延遲元件的個數，係如圖示一般而互為相異(例如，在正反器P1_FFL與正反器P1_FFC1之間的訊號傳送路徑中，係介於存在有2個的延遲元件P1_D0、P1_D1)。因此，被輸入至各受訊用之正反器P1_FFC0、P1_FFC1、P1_FFC2、P1_FFC3中的延遲時間測定用訊號之狀態(Hi或是Low準位)作改變的時機，係經由延遲元件P1_D0、P1_D1、P1_D2、P1_D3而成為互為相異。

藉由此種電路構成，從發動用之正反器P1_FFL所輸出的延遲時間測定用訊號，係被延遲了各個的延遲元件P1_D0、P1_D1、P1_D2、P1_D3之延遲時間量，並到達(輸入)至各受訊用之正反器P1_FFC0、P1_FFC1、P1_FFC2、P1_FFC3處。故而，藉由對P1_CLK訊號之週期時間與各延遲元件P1_D0、P1_D1、P1_D2、P1_D3之延遲時間作適當的調整，會出現能夠將代表從正反器P1_FFL所輸出之延遲時間測定用訊號的狀態(Hi或是Low準位)的輸出資料正確地作保持、傳送之正反器，和無法將其正確地作保持、傳送的正反器。經由對於直到何者之正反器為止而正確地將資料作了傳送一事作調查，成為能夠測定出數位訊號的延遲時間。亦即是，係能夠根據在正反器P1_FFC0、P1_FFC1、P1_FFC2、P1_FFC3處所被保持之延遲時間測定用訊號的狀態之不同，來得到延遲時間。

接著，使用圖4乃至圖6，對本發明之數位訊號延遲測定電路的更具體之實施例作說明。

圖4，係為展示對應於一般性掃描的正反器等之構成例的圖。另外，圖4中所示之正反器P5_FF，係為D型之正反器。於圖4中，選擇元件P5_SEL，係具備有以下之功能：當在P5_SCAN_EN訊號號處之P5_SCAN_EN訊號為Hi準位時，將P5_SCAN_DI訊號線連接在P5_di訊號線處，另一方面，當P5_SCAN_EN訊號為Low準位時，將P5_USER_DI訊號線連接在P5_di訊號線處。

圖5，係為展示適用有掃描對應的正反器等之數位訊號延遲測定電路的其中一例之圖。圖5中所示之數位訊號延遲測定電路，係將在圖3中所示之數位訊號延遲測定電路處的正反器，置換成圖4中所示之掃描對應的正反器後的電路。於圖5之例中，相當於圖3中所示之P1_DIN訊號線的P6_DIN訊號線，係被連接於GND(接地)。在此P6_DIN訊號線處之訊號，由於係為在本發明之動作中而不被使用的訊號，因此，係可進行對於GND或是VCC之連接處理等。又，圖3中所示之正反器P1_FFL，在圖5之例中，係藉由正反器P6_FFL0與正反器P6_FFL1之2個的正反器所構成。又，在圖5中所示之所有的正反器，係全部成為進行從掃描線而來之資料的讀寫。

圖6，係為展示當使圖5中所示之數位訊號延遲測定電路動作時的波形例之圖。

以下，參考圖6，針對圖5中所示之數位訊號延遲測定電路的動作例作說明。另外，於圖5中所示之所有的正反器，係設為當時脈訊號從Low改變為Hi時而將資料作記憶(保持)的類型。

如圖6中所示一般，在P6_CLK訊號線處，係被輸入有P6_CLK訊號。在此P6_CLK訊號中，如圖6所示一般，係混合存在有通常速度之掃描時脈和實際時間掃描測試時脈的雙方之時脈功能。在實際時間掃描測試時脈中，如圖1中所示一般，係存在有具備在使用者電路(數位電路)中而實際被使用的脈衝寬幅(較通常速度之掃描時脈而脈衝寬幅更短)之LaunchCLK與CaptureCLK的2循環之使用者時脈。此使用者時脈，係藉由時脈產生手段(未圖示)，而在實際時間掃描測試中被產生。

另外，在圖6之例中，係在將P6_SCAN_EN訊號線處之P6_SCAN_EN訊號設為了Hi的狀態下，將在P6_SCAN_DIN訊號線處之P6_SCAN_DIN訊號維持為Low，並在P6_CLK訊號線處施加通常速度之掃描時脈，經由此操作所致之掃描平移動作，圖5中所示之所有的正反器，係成為被初期化為Low者。於此，P6_SCAN_EN訊號，係成為在使用者電路之使用時和掃描測試時而狀態(Hi或是Low準位)互為相異。又，P6_SCAN_DIN訊號，係為在掃描路徑上之前段正反器的輸出。

如圖6中所示一般，將P6_SCAN_DIN訊號設為Hi，並在“Last Normal ScanIn CLK Up”的時機處，將Hi記憶在正反器P6_FFL0中。而後，將P6_SCAN_EN訊號設為Low，並設為將電路全體作為使用者電路而動作的狀態，而等待身為下一次的時脈之上升的”Launch CLK Up”。

而後，經由“Launch CLK Up”，在正反器P6_FFL1處，係被記憶有身為正反器P6_FFL0之輸出的P6_FFL0_Q訊號的Hi。身為正反器P6_FFL1之輸出訊號的P6_FFL1_Q訊號，係經由圖5中所示之延遲元件P6_D0，而傳達至身為正反器P6_FFC0之資料輸入的P6_DL0訊號線處。故而，相較於P6_FFL1_Q訊號，在P6_DL0訊號線處之P6_DL0訊號，係延遲了延遲元件P6_D0之延遲時間量。同樣的，延遲元件P6_D0之輸出訊號，由於係經由延遲元件P6_D1而傳達至P6_DL1訊號線處，因此，相對於P6_DL0訊號，P6_DL1訊號係延遲了延遲元件P6_D1之延遲時間量。同樣的，P6_DL2、P6_DL3訊號，亦係延遲了延遲元件P6_D2、P6_D3之延遲時間量。

對於身為實際時間掃描測試週期(從第1使用者時脈『LaunchCLK』之發生(上升)時機起，直到第2使用者時脈『CaptureCLK』之發生(上升)時機為止的實際時間掃描測試期間)的“ATS period”，藉由對延遲元件P6_D0、P6_D1、P6_D2、P6_D3作適當的調整，而使得在”Capture CLK Up”的時機下，存在有能夠將身為P6_FFL1_Q之輸出的Hi狀態作記憶(保持)之正反器和無法將其作記憶之正反器。

在圖6之例中，由於在“Capture CLK Up”之時機下，係僅有P6_Q0訊號與P6_Q1訊號成為Hi，因此，係成為僅有在圖5中所示之正反器P6_FFC0與P6_FFC1能夠在同一時機下而記憶Hi狀態。在“Capture CLK Up”之時機下，P6_DL2與P6_DL3訊號，由於係維持在Low的狀態下，因此，正反器P6_FFC2與P6_FFC3係無法將Hi作記憶。在此例中，係成為判明了：作為從P6_FFL1_Q訊號之上升起的對於各正反器之延遲時間，若是成為直到延遲元件P6_D0與P6_D1之延遲時間的合計之延遲時間，則係能夠正確地將資料作傳達，但是，在延遲元件P6_D0與P6_D1以及P6﹍D2之延遲時間的合計下，係無法正確地將資料作傳達。被記憶在各正反器中之資料，係藉由將P6_SCAN_EN訊號從Low而改變為Hi，並經由掃描平移動作而輸出至外部，而成為能夠藉由IC測試器等之外部機器來檢知。藉由此，能夠得到數位訊號之延遲時間。

另外，在圖6之例中，雖係以先將圖5中所示之正反器初期化為Low，再傳達Hi訊號的情況為例而作了說明，但是經由將P6_SCAN_DIN訊號設為與圖6中所示之邏輯值為相反，亦能夠對於先將圖5中所示之正反器初期化為Hi後再傳達Low訊號的情況時之延遲時間作測定。一般而言，數位訊號之延遲時間，在從Low而改變為Hi的情況與從Hi而改變為Low的情況中，係為相異。在本發明中，係能夠藉由相同之電路來對此兩者之情況的延遲時間作測定。

於此，於圖7~圖9中，展示使用者電路之例。圖 8，係為將圖7中所示之使用者電路的正反器，置換成圖4中所示之掃描對應的正反器，並施加了掃描路徑訊號之例。圖9，係為在圖8中所示之使用者電路處連接了圖5中所示之數位訊號延遲測定電路的例子。於圖9之例中，同圖之正反器P8_FF之輸出(Q)，係成為身為圖5中所示之正反器P6_FFL0的輸入訊號之P6_SCAN_DIN訊號。又，掃描路徑線，由於係能夠以任意之順序而連接正反器，因此，如圖9中所示一般，能夠將圖5中所示之電路插入至圖8中所示之掃描路徑線的一部份處。此種之在既存之掃描電路的一部份處而將本發明所致之電路作插入的方式，係成為標準的安裝形態。但是，圖9中所示一般之本發明所致的電路，與圖7中所示一般之使用者電路，係為相互獨立之電路，並僅藉由掃描路徑線而被連接。亦即是，本發明所致之電路，係不會對使用者電路本身之原本的動作造成影響。

接著，使用圖10乃至圖12，對本發明之數位訊號延遲測定電路的更為實用之實施例作說明。

圖10，係為展示適用有掃描對應的正反器之數位訊號延遲測定電路的更為實用之例的圖。圖10中所示之數位訊號延遲測定電路，係將在圖5中所示之數位訊號延遲測定電路處的正反器P6_D0，變更成作為延遲調整手段之一例的延遲調整電路P9_D0(P9_DelayAdjuster)，並將正反器與延遲元件之數量作了增加的電路。亦即是，係在正反器P9_FFL1之輸出部與正反器P9_FFC0之輸入部之間的訊號傳送路徑中，介於存在有延遲調整電路P9_D0。

於圖10中，P9_D1、P9_D2、…P9_Dn之延遲元件，由於係決定延遲時間之測定精確度，因此，應選擇延遲時間為短之元件。一般而言，在邏輯電路之元件中，最為高速之元件係為NOT元件。例如，當90nm製程之LSI的情況時，NOT元件之延遲時間係為約15ps左右。若是將把此NOT元件2個作了串聯連接之電路作為P9_D1、P9_D2、…P9_Dn之延遲元件，則圖10中所示之電路的延遲測定精確度係成為30ps。但是，由於P9_CLK訊號之抖動(jitter)時間等亦會有所關連，因此，此延遲測定精確度係有著若干的誤差。

於此例中，若是假定使用者電路係以400MHz來動作，則身為週期之圖6中所示的”ATS period”時間，係成為2500ps。假設，若是將”ATS period”時間全部僅藉由30ps之延遲元件來作測定，則根據2500ps/30ps=83.333，可以得知，係需要準備84個以上的延遲元件與正反器。

在圖10的情況中，係成為必須要準備P9_FFC0、P9_FFC1、P9_FFC2、…P9_FFC83之84個的正反器、和P9_D0、P9_D1、P9_D2、…P9_D83之84個的延遲元件。但是，所想定之延遲時間的偏差，若是預測為就算是亦考慮有動態IR-Drop，亦僅會有±(正負)10%左右之延遲時間的話，則係成為僅要能夠對於身為2500ps之20%的500ps之時間作測定即可。為了對500ps作測定，係成為只要將30ps之延遲元件並排17個以上即可。

又，經由圖10中所示之延遲調整電路P9_D0，只要能夠實現2250ps左右之延遲即可。亦即是，延遲調整電路P9_D0，係為以在將”Capture CLK Up”之時機(保持指令之輸入時機)作為基準的前後之特定範圍(例如，”ATS period”時間(例如，2500ps)之±(正負)10%(例如，-250ps~+250ps)的範圍)內而藉由各延遲元件來使各訊號線上之延遲時間測定用訊號的狀態依序變化的方式，來使藉由各延遲元件而被作延遲之前的延遲時間測定用訊號作延遲者。

於圖11中，展示此時之波形。圖11，係為當使圖10中所示之數位訊號延遲測定電路動作時的波形例。在圖11之例中，係展示並排了19個的例子。將藉由延遲元件P9_D0、P9_D1、P9_D2、…P9_D18與正反器P9_FFC0、P9_FFC1、P9_FFC2、…P9_FFC18而實現了的延遲時間之測定範圍(圖中影線部分)，稱作”Capture Window”。

又，亦可想見到可能會有相對於身為所預測之延遲時間的±(正負)10%，而實際上的元件之延遲時間係更成為在其之前後範圍處的情況。在此種情況時，若是設為可藉由延遲調整電路P9_D0來進行延遲時間之調整的構造，則係為有效。亦即是，係將”CaptureWindow”之中心點，以”Capture CLK Up”之時機為基準而作左右偏移。例如，藉由圖10中所示之P9_DSEL〔1：0〕訊號，而使延遲調整電路P9_D0所致之延遲時間改變。在圖12中，展示將 Capture Window作了增加的例子。當P9_DSEL〔1：0〕為”0”的情況時，延遲時間，係成為延遲元件P9_DA0與P9_SEL之延遲時間的合計，於此情況，如圖12中所示一般，延遲時間係為2050ps。又，當P9_DSEL〔1：0〕為”1”的情況時，延遲時間，係成為延遲元件P9_DA0與P9_DA1以及P9_SEL之延遲時間的合計時間，於此情況，如圖12中所示一般，延遲時間係為2150ps。亦即是，在此例中，係藉由延遲調整電路P9_D0，而將延遲時間測定用訊號的狀態作改變(於此例中，係從Low而變為Hi)之時機，作了在實際時間掃描測試週期(於此例中，係為2500ps)之82%~94%的範圍之間的時間之延遲。另外，P9_DSEL〔1：0〕訊號，係可由IC之外部端子來供給，亦可藉由掃描對應之正反器來作控制。藉由設為後者之構成，係成為能夠全部經由掃描訊號來作控制。

如此這般，藉由設為如圖10中所示一般之電路構成，不會使電路規模大幅度地增加，便成為能夠在更廣的時間範圍內來對延遲時間作測定。

如同以上所說明一般，若藉由上述實施形態之數位訊號延遲測定電路，則係能夠瞬間性的對數位電路之延遲時間作測定，並能夠對於亦考慮有動態IR-Drop之影響的真正延遲時間以低價來作測定，而能夠對延遲故障作更為詳細的調查。又，本數位訊號延遲測定電路，係能夠不對身為檢查對象之使用者電路造成影響地來對延遲時間作測定。

更加上，延遲元件或掃描對應之正反器所致的電路構成，係為使用有與使用者電路相同之元件的電路，而能夠進行在使用者電路中所可能產生之動作所致之測定。故而，係能夠對於實際上在使用者電路中可能產生的動態IR-Drop所致之延遲時間作測定，而能夠更正確地對延遲故障作診斷。

又，延遲時間之測定精確度，由於係經由例如圖5中所示之延遲元件P6_D0、P6_D1、P6_D2、P6_D3而被決定，因此，能夠實現至接近於在數位電路中所能夠實現之極限精確度，而能夠提供更為正確之延遲資訊。故而，就算是在延遲時間所致之等級分類作業中，亦成為能夠提示客觀性的測定結果，而成為能夠進行更為正確之等級分類。又，由於係能夠與既存之延遲故障的診斷同時地來測定延遲時間，因此，不會有IC製造檢查之時間性成本的增大，便成為能夠進行延遲資訊之提供。

又，如圖9中所示一般，本數位訊號延遲測定電路，係可成為一般性的掃描電路之一部分。進而，如圖5、圖10中所示一般，係可藉由小規模之電路來實現。故而，本發明，係可將既存之掃描系統作流用，且亦不需要太多的安裝電路面積。因此，能夠以極少之成本而實現之。

故而，不論在成本上或是電路面積上，均如圖13中所示一般，能夠在LSI之內部安裝多數之本數位訊號延遲測定電路(圖中之黑色正方形(總計16個))。藉由在LSI內部安裝多數之數位訊號延遲測定電路，對於LSI內部之物理性位置的差異所致之動態IR-Drop所造成的延遲時間之差異，亦能夠更正確地作測定。

另外，在上述實施形態中，係作為在掃描路徑電路中所一般被使用之正反器，而將D型之正反器作為例子來作了說明。但是，在本發明中，正反器之種類係並不會造成問題。不論使用何種形態之正反器，均能夠作構成。又，在本質上，就算是透明鎖存器(transparent latch)，亦能夠作構成。更進一步，就算是記憶元件，亦能夠作構成。在記憶體的情況時，若是假設資料線幅係為32bit，位址線幅係為16bit，則能夠同時作記憶者，係成為32bit。故而，將圖5中所示之正反器P6_FFC0~P6_FFC3置換為記憶元件一事亦成為可能。但是，一般而言，由於係並不存在著具有掃描路徑構造之記憶體，因此，係有必要對於記憶體之初期化或是測定結果之傳送電路等另外作設計。但是，本發明之數位訊號延遲測定電路，由於係為與使用者電路完全獨立之電路，因此，實現此種電路構成一事，亦為可能。又，經由設為記憶體構成，亦能夠經由在每次測定中對位址作更新，而將複數次之測定結果記憶在相同的記憶體中。作為其中一例，在圖14中，展示使用了記憶體的情況時之數位訊號延遲測定電路的構成例。

P1_FFL，P1_FFC0，P1_FFC1，P1_FFC2，P1_FFC3‧‧‧正反器

P1_D0，P1_D1，P1_D2，P1_D3‧‧‧延遲元件

P5_SEL‧‧‧選擇元件

P9_D0‧‧‧延遲調整電路

〔圖1〕展示實際時間掃描測試的模樣之圖。

〔圖2〕展示動態IR-Drop的假想圖。

〔圖3〕展示本發明之其中一種實施形態所致的數位訊號延遲測定電路之其中一例的圖。

〔圖4〕展示對應於一般性掃描的正反器等之構成例的圖。

〔圖5〕展示適用有掃描對應的正反器之數位訊號延遲測定電路的其中一例之圖。

〔圖6〕展示當使圖5中所示之數位訊號延遲測定電路動作時的波形例之圖。

〔圖7〕展示使用者電路的例子之圖。

〔圖8〕展示將圖7中所示之使用者電路的正反器置換成圖4中所示之掃描對應的正反器後之例的圖。

〔圖9〕展示在圖8中所示之使用者電路處連接了圖5中所示之數位訊號延遲測定電路的例子之圖。

〔圖10〕展示適用有掃描對應的正反器之數位訊號延遲測定電路的更為實用之例的圖。

〔圖11〕當使圖10中所示之數位訊號延遲測定電路動作時的波形例。

〔圖12〕展示將Capture Window作了增加的例子之圖。

〔圖13〕展示在LSI內部安裝了多數之本數位訊號延遲測定電路的例子之圖。

〔圖14〕展示使用了記憶體的情況時之數位訊號延遲測定電路的構成例之圖。

P1_FFL，P1_FFC0，P1_FFC1，P1_FFC2，P1_FFC3‧‧‧正反器

P1_D0，P1_D1，P1_D2，P1_D3‧‧‧延遲元件

P1﹍CLK‧‧‧時脈訊號線

P1-DIN‧‧‧訊號線

Claims

一種數位訊號延遲測定電路，係為用以對被試驗裝置內部之可進行掃描測試(Scan Test)的數位電路而測定數位訊號之延遲時間的數位訊號延遲測定電路，其特徵為，具備有：將身為數位訊號之延遲時間測定用訊號輸出之輸出手段；和使前述延遲時間測定用訊號之狀態改變的時機延遲之2個以上的延遲手段；和使藉由前述延遲手段而被作延遲前之延遲時間測定用訊號作延遲之延遲調整手段；和輸入前述延遲時間測定用訊號，並在保持指令之輸入時機下而將該當延遲時間測定用訊號之狀態作保持之3個以上的訊號保持手段，各前述訊號保持手段之前述延遲時間測定用訊號的輸入部間，係藉由中介存在有前述延遲手段之訊號傳送路徑而被作連接，前述3個以上的訊號保持手段中之1個的前述訊號保持手段之前述延遲時間測定用訊號之輸入部、和前述輸出手段之前述延遲時間測定用訊號之輸出部，係藉由中介存在有前述延遲手段之訊號傳送路徑而被作連接，對於各前述訊號保持手段之前述保持指令的輸入時機，係為同一，且，被輸入至前述各訊號保持手段中之前述延遲時間測定用訊號的狀態改變之時機，係經由前述延遲手段而成為相互相異，前述延遲調整手段，係以在將前述保持指令之輸入時機作為基準的前後特定範圍內而藉由前述各延遲手段來使前述各訊號傳送路徑上之前述延遲時間測定用訊號的狀態依序改變的方式，來使藉由前述延遲手段而被作延遲前之延遲時間測定用訊號作延遲，基於在前述各訊號保持手段中所被保持之前述延遲時間測定用訊號的狀態之不同，來得到前述延遲時間。
如申請專利範圍第1項所記載之數位訊號延遲測定電路，其中，前述各訊號保持手段，係藉由在實際時間掃描測試中而產生具備有在前述數位電路中所實際被使用之脈衝寬幅的使用者時脈之時脈產生手段，而將前述所產生之前述使用者時脈，作為前述保持指令而輸入。
一種延遲時間測定方法，係為使用數位訊號延遲測定電路來對被試驗裝置內部之可進行掃描測試(Scan Test)的數位電路而測定數位訊號之延遲時間的延遲時間測定方法，該數位訊號延遲測定電路，係具備有：將身為數位訊號之延遲時間測定用訊號輸出之輸出手段；和使前述延遲時間測定用訊號之狀態改變的時機延遲之2個以上的延遲手段；和使藉由前述延遲手段而被作延遲前之延遲時間測定用訊號作延遲之延遲調整手段；和輸入前述延遲時間測定用訊號，並在保持指令之輸入時機下而將該當延遲時間測定用訊號之狀態作保持之3個以上的訊號保持手段，各前述訊號保持手段之前述延遲時間測定用訊號的輸入部間，係藉由中介存在有前述延遲手段之訊號傳送路徑而被作連接，前述3個以上的訊號保持手段中之1個的前述訊號保持手段之前述延遲時間測定用訊號之輸入部、和前述輸出手段之前述延遲時間測定用訊號之輸出部，係藉由中介存在有前述延遲手段之訊號傳送路徑而被作連接，對於各前述訊號保持手段之前述保持指令的輸入時機，係為同一，且，被輸入至前述各訊號保持手段中之前述延遲時間測定用訊號的狀態改變之時機，係經由前述延遲手段而被調整為相互相異，該延遲時間測定方法，其特徵為：藉由前述保持指令之輸入，而將代表在前述各訊號保持手段中所被保持之前述延遲時間測定用訊號的狀態之訊號輸出；藉由前述延遲調整手段，來以在將前述保持指令之輸入時機作為基準的前後特定範圍內而藉由前述各延遲手段來使前述各訊號傳送路徑上之前述延遲時間測定用訊號的狀態依序改變的方式，來使藉由前述延遲手段而被作延遲前之延遲時間測定用訊號作延遲；基於從前述各訊號保持手段所輸出之前述訊號所代表的狀態之不同，來對前述延遲時間作測定。