JP2008064717A - 半導体集積回路における遅延測定回路 - Google Patents
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Abstract
【課題】 半導体集積回路LSIが高速化、微細化するにつれて増えてきた遅延故障を簡易に検査することを可能とする遅延測定回路を提供する。
【解決手段】 スキャン回路に遅延素子24、ディレイモード用セレクタ25を備えたディレイラインを設け、テスト時のモードをセレクタ25のディレイモードイネーブルDEに“1”を設定してディレイ測定モードにする。このディレイラインにデータ遷移を入力し、キャプチャクロックによりディレイラインの値をレジスタに取り込むことにより、ディレイラインの状態を取得する。このデータをシフトしていくことによりスキャンアウト端子ディレイ値を算出し、動作周波数の遅延を測定することができる。
【選択図】図2
【解決手段】 スキャン回路に遅延素子24、ディレイモード用セレクタ25を備えたディレイラインを設け、テスト時のモードをセレクタ25のディレイモードイネーブルDEに“1”を設定してディレイ測定モードにする。このディレイラインにデータ遷移を入力し、キャプチャクロックによりディレイラインの値をレジスタに取り込むことにより、ディレイラインの状態を取得する。このデータをシフトしていくことによりスキャンアウト端子ディレイ値を算出し、動作周波数の遅延を測定することができる。
【選択図】図2
Description
本発明はスキャンテストに用いる半導体集積回路に対する遅延測定回路に関する。
一般に、半導体製品においては、製造上の不具合などによる不良品を選別するために各種のテストが行われている。これらテストには、各端子の短絡の有無または電源、グランドへの接続を測定するコンティニティテスト、各端子の入出力の直流特性を測定検査するDC(Direct Current)テスト、テスタにてテストパターンを入力しシミュレーションなどにより数万から数百万の論理信号の期待値と比較するファンクショナルテスト、フリップフロップをスキャン用のフリップフロップに置き換え、これらを縦続接続するスキャンチェーンを作り、回路中のフリップフロップの値を外部からシフト動作により書き込みまたは読み出したりできるようにしておき、ATPG(Automatic Test Pattern Generator)ツールにてテストパターンを自動生成し、このパターンを使ってテストを行うスキャンテストなどがある。
ここで、スキャン用のフリップフロップとは、通常のフリップフロップとして動作する通常動作機能のほか、試験用のスキャンイン信号を入力とし、試験用のクロックにより動作するスキャン動作機能を備えた回路のことである。
ここで、スキャン用のフリップフロップとは、通常のフリップフロップとして動作する通常動作機能のほか、試験用のスキャンイン信号を入力とし、試験用のクロックにより動作するスキャン動作機能を備えた回路のことである。
また、正常なCMOS回路では、静止電源電流(IDDQ)がほとんど流れないことを利用したIDDQテストも行われることがある。
さらには近年、回路の高速化微細化に伴い重要性が増してきた遅延故障に対するテストパターン生成も行われている。これはスキャン設計(フルスキャン、パーシャルスキャン)された回路のフリップフロップ間の組み合わせ回路部を対象にして、所定の遅延時間内にデータが遷移するかどうかをテストするものであり、ACスキャンまたはディレイテストと呼ばれている。
このディレイテストは、まず、スキャンチェーンを利用してスキャンフリップフロップに必要な値をセットする。次に、テストしたい周波数で高速にクロック信号を2つ印加する。こうすることにより、最初のクロックで前段のフリップフロップに発生した値の変化を2番目のクロックで後段のフリップフロップに取り込むことができ、前段のフリップフロップと後段のフリップフロップ間の遅延故障が検出できるものである。
ATPGは、このような仕組みでテストするのに必要なテストパターンを自動生成する。すなわち、指定されたパスあるいは指定されたゲート入出力に対して仮定された遅延故障を検出するためのテストパターンの自動生成を行う。STA(Static Timing Analyzer)などで抽出したクリティカルパスに対してパターン生成できるので、製造テストだけではなくLSIがどのくらいの周波数で動作するかを調べるといった使い方もできる。
近年、半導体集積回路LSIが高速化、微細化するにつれて製造故障の多くがタイミングの影響によるものとなり、遅延故障の占める割合が増えてきた。この遅延故障をテストするために実動作速度のディレイテスト、at−speedテスト手法を適用する必要があり、クロック発信器から出力されるテストクロックの周波数を所定数倍し、2パルス発生器に供給するPLL回路を備えた試験回路の技術が開示されている(例えば、特許文献1参照)。
特開2003−43109号公報
しかしながら、このようなディレイテストでは、クロックが高速となるため、クロック信号にスキュー、すなわち時間差による遅延が生じて誤動作を起こすという問題があった。
本発明の目的は、スキャンテスト手法にディレイ測定モードを付加し、簡易に動作周波数のディレイ測定を行うことを可能にする遅延測定回路を提供するものである。
斯かる実情に鑑み、第1の発明による半導体集積回路における遅延測定回路は、クロック発生回路及び論理回路を備えた半導体集積回路に複数搭載された通常動作時の前記論理回路からの入力と、テスト動作時のスキャン用データ入力端子からの入力のどちらかを選択可能な直列に接続されたスキャンフリップフロップからなる遅延測定回路であって、
前記スキャンフリップフロップには、前記スキャン用データ入力端子からの入力と、前記論理回路からの入力との選択を行うスキャンイネーブル用セレクタと、前記スキャンイネーブル用セレクタからの出力信号をクロック端子からのパルスにより記憶する測定用フリップフロップと、前記スキャン用データ入力端子からの入力信号を所定値遅延させる遅延素子と、前記遅延素子からの入力と、前記測定用フリップフロップからの入力との選択を行うディレイモード用セレクタと、前記ディレイモード用セレクタからの出力信号を出力し、次段のスキャンフリップフロップに出力可能なスキャン用データ出力端子を備え、
前記スキャンイネーブル用セレクタをスキャンモードに、前記ディレイモード用セレクタをディレイモードに設定することにより、前記スキャン用データ入力端子からの信号を所定値遅延させて次段のスキャンフリップフロップに到達させる遅延値と、クロックパルスの次段のスキャンフリップフロップへ到達する遅延値との比較を行い、動作周波数の遅延を測定することを可能とすることを特徴とする。
前記スキャンフリップフロップには、前記スキャン用データ入力端子からの入力と、前記論理回路からの入力との選択を行うスキャンイネーブル用セレクタと、前記スキャンイネーブル用セレクタからの出力信号をクロック端子からのパルスにより記憶する測定用フリップフロップと、前記スキャン用データ入力端子からの入力信号を所定値遅延させる遅延素子と、前記遅延素子からの入力と、前記測定用フリップフロップからの入力との選択を行うディレイモード用セレクタと、前記ディレイモード用セレクタからの出力信号を出力し、次段のスキャンフリップフロップに出力可能なスキャン用データ出力端子を備え、
前記スキャンイネーブル用セレクタをスキャンモードに、前記ディレイモード用セレクタをディレイモードに設定することにより、前記スキャン用データ入力端子からの信号を所定値遅延させて次段のスキャンフリップフロップに到達させる遅延値と、クロックパルスの次段のスキャンフリップフロップへ到達する遅延値との比較を行い、動作周波数の遅延を測定することを可能とすることを特徴とする。
また、第2の発明による半導体集積回路における遅延測定回路は、前記測定用フリップフロップの全てに初期値として同一の信号を設定し、1回目のクロックにて前記初期値と異なる信号を前記スキャン用データ入力端子から入力し、次段のフリップフロップへと伝搬させていき、2回目のクロックにより前記測定用フリップフロップに入力されている信号を記憶させることにより、前記測定用フリップフロップの記憶した信号が、初期値か初期値と異なる信号かを判別し、前記初期値と異なる信号がどのフリップフロップまで到達したかにより、クロックの伝搬の遅延を測定することを特徴とする。
また、第3の発明による半導体集積回路における遅延測定回路は、前記遅延素子の遅延値をクロックの遅延値より所定値大きくすることを特徴とする。
また、第4の発明による半導体集積回路における遅延測定回路は、クロック発生回路及び論理回路を備えた半導体集積回路に搭載された通常動作時の前記論理回路からの入力と、テスト動作時のスキャン用データ入力端子からの入力のどちらかを選択可能なスキャンフリップフロップからなる遅延測定回路であって、
前記スキャンフリップフロップには、通常動作時に前記論理回路から入力される信号をクロック端子からのパルスで記憶する第1の測定用フリップフロップと、前記論理回路から所定値遅延させる遅延素子を介して入力される信号を前記クロック端子より後続のクロック端子からのパルスで記憶する第2の測定用フリップフロップと、前記第1の測定用フリップフロップと、前記第2の測定用フリップフロップとの排他的論理和をとる回路とを備え、前記遅延素子の遅延値を半導体集積回路における動作周波数の許容遅延値とし、前記第1の測定用フリップフロップと、前記第2の測定用フリップフロップとの出力信号が異なる場合、フェイルセイフ機能を動作させることを特徴とする。
前記スキャンフリップフロップには、通常動作時に前記論理回路から入力される信号をクロック端子からのパルスで記憶する第1の測定用フリップフロップと、前記論理回路から所定値遅延させる遅延素子を介して入力される信号を前記クロック端子より後続のクロック端子からのパルスで記憶する第2の測定用フリップフロップと、前記第1の測定用フリップフロップと、前記第2の測定用フリップフロップとの排他的論理和をとる回路とを備え、前記遅延素子の遅延値を半導体集積回路における動作周波数の許容遅延値とし、前記第1の測定用フリップフロップと、前記第2の測定用フリップフロップとの出力信号が異なる場合、フェイルセイフ機能を動作させることを特徴とする。
本発明の遅延測定回路を適用することで、スキャンチェーンがあるところならすべての広範囲にわたって簡易に動作周波数のディレイ測定を行うことができる。
また、通常動作時に温度上昇などにより動作周波数が低下したときのフェイルセイフ機能を実現することを可能にし、回路の故障を未然に防ぐことができる。
以下、本発明の実施の形態を図示例と共に説明する。
図1は、本発明におけるディレイ測定モードを説明するための簡略化した概念図である。
図1は、本発明におけるディレイ測定モードを説明するための簡略化した概念図である。
図1の回路には、フリップフロップ1、2a、2b、2c、2dと、遅延素子3a、3b、3c、3dからなるディレイライン4を備える。
全てのフリップフロップ1、2a〜2dに論理値0をロードし、図1の回路にディレイ測定モードを設定した状態で、フリップフロップ1のD端子に論理値を“1”を準備する。クロック端子(CK)からクロックを入力すると、フリップフロップ1のQ端子からの出力信号が次のフリップフロップ2aのD端子に入力される。更に次のフリップフロップ2bのD端子には遅延素子3aを介して信号が入力され、フリップフロップ2cには遅延素子3a、3bを介して信号が入力されるというように、ディレイライン4に“0”から“1”への遷移が伝搬されていく。ここで、再度クロックを入力してフリップフロップ2a〜2dに信号のラッチ(記憶)を行う。
フリップフロップ1に近いフリップフロップほど、“1”の伝搬が早く、“1”がラッチされる。フリップフロップ1から離れていて、クロックによるラッチ時点で“1”の信号が到達していない場合、“0”がラッチされることになる。このことにより、“0”から“1”への遷移がどこにあるかがわかる。例えば、図1の例であると、フリップフロップ2cから“0”がラッチされている。すなわち、遷移したのは、フリップフロップ2cということになる。クロックの遅延が大きいほどより後ろのフリップフロップへと遷移が伝わっていくことになる。
[第1の実施形態]
本発明における実施の形態の一例を図2を用いて説明する。
図2の遅延測定回路には、複数のフリップフロップ回路20、21a、21bが備えられている。
本発明における実施の形態の一例を図2を用いて説明する。
図2の遅延測定回路には、複数のフリップフロップ回路20、21a、21bが備えられている。
図2では、初段のフリップフロップ20には通常のスキャンフリップフロップを用いているが、フリップフロップ21a、21bと同様、本発明によるディレイ付きのスキャンフリップフロップを用いてもよい。
スキャンフリップフロップ21a、21bには、それぞれ通常のスキャンイネーブルのセレクトを行うセレクタ22a、22bがある。これらは、スキャンフリップフロップには内蔵されている。更に、スキャンフリップフロップ21a、21bには、スキャンでない普通のフリップフロップ23a、23b、ディレイラインを作るための遅延素子24a、24bが備えられ、セレクタ22a、22bの手前で分岐して遅延素子24a、24bへと配線が施されている。遅延素子24a、24bの遅延値は、各フリップフロップ共通である。この遅延値は、スキャンチェーンごとになら一定でなくでもよい。
この他に、スキャンフリップフロップ21a、21bに、遅延素子24a、24bからの信号を選択するディレイモードとフリップフロップ23a、23bからの信号を選択するスキャンモードを切り替えるセレクタ25a、25bが備えられ、スキャンアウト端子SOから出力された信号が次のフリップフロップのスキャンイン端子SIに入力される構成となっている。
スキャン回路には通常の半導体が動作時に使うパスとテスト時にのみ使うスキャン用のデータをシフトするパスがあるが、本発明においては、データをシフトするパスにフリップフロップのラッチ動作をバイパスするセレクタ25と遅延素子24を追加し、ディレイラインを設けることによってディレイラインを形成している。
ここで、論理値が“0”から“1”に遷移する遅延を測定する場合には、まず、スキャンラインをリセットまたはスキャンチェーンすべてのスキャンフリップフロップに論理値“0”をロードしておく。
まず、スキャンテストを実行するのにスキャンテストモードに設定する必要がある場合は設定しておく。また、スキャンイネーブルSEを“1”に設定し、シフトできるようにしておく。
次に、フリップフロップ20のD端子に論理値“1”を準備しておく。この端子がスキャンイン端子に接続されている場合は、スキャンイン端子に論理値“1”を準備する。
次に、ディレイモードイネーブルDEを“1”に設定し、ラウンチクロックと呼ばれているクロックをパルスさせる。このクロックは端子からまたはLSIがPLLを内蔵している場合はPLLから出力してもよい。
ここで、ラウンチクロックとは、テストのために製品仕様に規定されたクロックの周波数に相当するクロック間隔(At−Speed)の2つのクロックをパルスさせるが、これらのクロックのうち、1つ目のクロックのことで、テスト動作開始の信号であり、このクロックによりディレイライン上に信号変化の遷移が伝搬される。2つ目のクロックは、動作結果を取得するための信号、キャプチャクロックと呼ばれている。
これでフリップフロップ20に論理値“1”がラッチされ、フリップフロップ20のQ端子から“1”が出力される。この論理値は、フリップフロップ21aのスキャンイン端子SIからディレイ素子24a、ディレイモードセレクタ25aを通過し、次のフリップフロップ21bへと伝搬してゆく。
この伝搬遅延をキャプチャクロック入力し、フリップフロップ23a、23bや後続のフリップフロップにてラッチすることによって、ディレイラインの値を取り込むことができ、ディレイラインの信号変化の遷移状態を取得し、図1で説明した概念のごとく、“0”から“1”への遷移がどこにあるかがわかることにより動作周波数の遅延を測定することができる。
次に、ディレイモードセレクタDE25a、25bを“0”に設定し、フリップフロップ23a、23bにラッチされているデータをスキャンアウト端子SOから出力する。
このデータをシフトしていくことによりスキャンアウト端子ディレイ値を算出する。または、エンコーダ回路を付加することで各スキャンパスの特定フリップフロップ近辺の遅延量を測定することを可能にする。
このときのラウンチクロックとキャプチャクロックの間隔は実動作時のクロックと必ずしも一致していなくてもよい。
また、動作周波数の遅延値を測るために、遅延素子の遅延値をクロックのスキューの遅延値より所定値大きくすることが必要である。
論理値が“1”から“0”に遷移する遅延を測定する場合には、まずすべてのフリップフロップに論理値“1”をロードしてから上記と同様のことを行うことで遅延を測定することができる。
本発明の遅延測定回路を適用することで、スキャンチェーンがあるところならすべての広範囲にわたって簡易に動作周波数のディレイ測定を行うことができる。
[第2の実施形態]
次に、本発明における遅延測定回路の別の実施形態について説明する。
次に、本発明における遅延測定回路の別の実施形態について説明する。
図3は、第2の実施形態における遅延測定を行うフェイルセイフの機能を有した回路の一例である。
本回路は、フリップフロップ30a、30b、遅延素子31が備えられている。
遅延素子31には、許容範囲の遅延値が設定されている。D端子から入力された信号は、フリップフロップ30aに入力され、クロックによりラッチされて出力した後、EXOR(排他的論理和)回路32に到達する。また、D端子からの信号は、遅延素子31を介して、フリップフロップ回路30bにも入力され、出力された信号もEXOR回路32に到達する。
遅延素子31には、許容範囲の遅延値が設定されている。D端子から入力された信号は、フリップフロップ30aに入力され、クロックによりラッチされて出力した後、EXOR(排他的論理和)回路32に到達する。また、D端子からの信号は、遅延素子31を介して、フリップフロップ回路30bにも入力され、出力された信号もEXOR回路32に到達する。
EXOR回路32にて入力信号が一致していないと判定された場合、動作周波数の遅延は許容範囲を超えたことになり、フェイルセイフ機能が働き、例えば、温度を低下させる、電圧を上げる、動作周波数を下げるといったモードが働くことになる。
このことにより、通常動作時に温度上昇などにより動作周波数が低下したときのフェイルセイフ機能を実現することを可能にし、回路の故障を未然に防ぐことができる。
尚、本発明の半導体集積回路における遅延測定回路は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
1、2、20、21、23、30 フリップフロップ
3、24、31 ディレイ素子
4 ディレイライン
22 スキャンイネーブル用セレクタ
25 ディレイモード用セレクタ
32 EXOR回路
3、24、31 ディレイ素子
4 ディレイライン
22 スキャンイネーブル用セレクタ
25 ディレイモード用セレクタ
32 EXOR回路
Claims (4)
- クロック発生回路及び論理回路を備えた半導体集積回路に複数搭載された通常動作時の前記論理回路からの入力と、テスト動作時のスキャン用データ入力端子からの入力のどちらかを選択可能な直列に接続されたスキャンフリップフロップからなる遅延測定回路であって、
前記スキャンフリップフロップには、
前記スキャン用データ入力端子からの入力と、前記論理回路からの入力との選択を行うスキャンイネーブル用セレクタと、
前記スキャンイネーブル用セレクタからの出力信号をクロック端子からのパルスにより記憶する測定用フリップフロップと、
前記スキャン用データ入力端子からの入力信号を所定値遅延させる遅延素子と、
前記遅延素子からの入力と、前記測定用フリップフロップからの入力との選択を行うディレイモード用セレクタと、
前記ディレイモード用セレクタからの出力信号を出力し、次段のスキャンフリップフロップに出力可能なスキャン用データ出力端子を備え、
前記スキャンイネーブル用セレクタをスキャンモードに、前記ディレイモード用セレクタをディレイモードに設定することにより、前記スキャン用データ入力端子からの信号を所定値遅延させて次段のスキャンフリップフロップに到達させる遅延値と、クロックパルスの次段のスキャンフリップフロップへ到達する遅延値との比較を行い、動作周波数の遅延を測定することを可能とすることを特徴とする半導体集積回路における遅延測定回路。 - 前記測定用フリップフロップの全てに初期値として同一の信号を設定し、1回目のクロックにて前記初期値と異なる信号を前記スキャン用データ入力端子から入力し、次段のフリップフロップへと伝搬させていき、2回目のクロックにより前記測定用フリップフロップに入力されている信号を記憶させることにより、前記測定用フリップフロップの記憶した信号が、初期値か初期値と異なる信号かを判別し、前記初期値と異なる信号がどのフリップフロップまで到達したかにより、クロックの伝搬の遅延を測定することを特徴とする請求項1に記載の半導体集積回路における遅延測定回路。
- 前記遅延素子の遅延値をクロックの遅延値より所定値大きくすることを特徴とする請求項1又は請求項2に記載の半導体集積回路における遅延測定回路。
- クロック発生回路及び論理回路を備えた半導体集積回路に搭載された通常動作時の前記論理回路からの入力と、テスト動作時のスキャン用データ入力端子からの入力のどちらかを選択可能なスキャンフリップフロップからなる遅延測定回路であって、
前記スキャンフリップフロップには、
通常動作時に前記論理回路から入力される信号をクロック端子からのパルスで記憶する第1の測定用フリップフロップと、
前記論理回路から所定値遅延させる遅延素子を介して入力される信号を前記クロック端子より後続のクロック端子からのパルスで記憶する第2の測定用フリップフロップと、
前記第1の測定用フリップフロップと、前記第2の測定用フリップフロップとの排他的論理和をとる回路とを備え、
前記遅延素子の遅延値を半導体集積回路における動作周波数の許容遅延値とし、前記第1の測定用フリップフロップと、前記第2の測定用フリップフロップとの出力信号が異なる場合、フェイルセイフ機能を動作させることを特徴とする半導体集積回路における遅延測定回路。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2009276301A (ja) * | 2008-05-16 | 2009-11-26 | Dainippon Printing Co Ltd | デジタル信号遅延測定回路、及びデジタル信号遅延測定方法 |
WO2010079823A1 (ja) * | 2009-01-09 | 2010-07-15 | 日本電気株式会社 | 半導体装置 |
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WO2010079823A1 (ja) * | 2009-01-09 | 2010-07-15 | 日本電気株式会社 | 半導体装置 |
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