JP2006038743A - 半導体集積回路装置及びその試験装置 - Google Patents

Abstract

【課題】
任意のパルス数のクロックを用いたディレイテストを行なうことができる半導体集積回路装置及びその試験装置を提供すること。
【解決手段】
本発明にかかる半導体集積回路装置は、スキャンパス法によるディレイテストを行なう半導体集積回路装置であって、ディレイテスト用クロックＳＣＫ０を生成するパルス発生回路５と、ディレイテスト用クロックＳＣＫ０によってテストされるスキャンパステスト回路７と、を備え、パルス発生回路５は、入力されるスキャンクロックＳＣＫに基づいたパルス数のディレイテスト用クロックＳＣＫ０を生成するものである。
【選択図】 図１

Description

本発明は、半導体集積回路装置及びその試験装置に関し、特にスキャンパステスト法によるディレイテストを行なう半導体集積回路装置及びその試験装置に関する。

半導体集積回路装置（以下、ＬＳＩという）は、一連の製造プロセスにおいて製造された後、製造不良テスト（ｍａｎｕｆａｃｔｕｒｉｎｇ ｔｅｓｔ：以下、テストという）によって良品／不良品の判別が行われる。ＬＳＩの大規模化、高密度化に伴い、このようなＬＳＩのテストの効率化を図るために、あらかじめテストが容易になるように回路構成を設計するテスト容易化設計（ＤＦＴ：Ｄｅｓｉｇｎ Ｆｏｒ Ｔｅｓｔ）が知られている。

ＤＦＴを用いて行われるテストとして、スキャンパス法によるディレイテストが知られている。スキャンパス法は、ＬＳＩ内の複数のフリップフロップ（以下、Ｆ／Ｆという）をシフトレジスタのように鎖状に連結し（これをスキャンチェーンという）、外部端子からテストパターンを入力し、テスト対象である被テスト回路（組み合わせ回路やＲａｎｄｏｍ−Ｌｏｇｉｃ）の動作結果をスキャンチェーンを介して読み出すことによって、テスト容易化を図るものである。このスキャンチェーンにより連結されるＦ／ＦをスキャンＦ／Ｆという。

例えば、スキャンパス法によるディレイテストでは、被テスト回路に対し、製品仕様により規定された通常動作クロックのパルスをＬＳＩテスタから入力し、遅延による誤動作が起きるか否かを確認する。

一方、ＬＳＩ内部の動作周波数はＧＨｚに達し、ＬＳＩ外部から直接与えた信号でディレイテストできないほど高速になった。このようなＬＳＩをＬＳＩテスタを用いてディレイテストするためには、高周波のクロックを安定して発生させるため、高性能かつ高速性を持つ非常に高価なテスタが必要になり、テストコストが増大し、ＬＳＩの製造原価を押し上げる原因となってしまう。

そこで、被テスト対象であるＬＳＩ内部や、テスト時にＬＳＩを搭載するテストボードにおいて、高周波のパルスを発生させる方法が知られている（例えば、特許文献１参照）。

図７は、特許文献１に記載されている従来のＬＳＩの試験装置である。従来のＬＳＩの試験装置は、図に示されるように、テストボード７０１、テストボード７０１上に搭載され被テスト回路を含むＬＳＩ７０２、テストボード７０１上に搭載され所定の周期のテストクロックを生成するクロック発振器７０３を備えている。ＬＳＩ７０２の内部には、テストクロックを所定の周波数に逓倍するＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）７０４、ディレイテスト用の２パルスを生成するパルス発生回路７０５、被テスト回路やスキャンチェーンを含むスキャンパステスト回路７０７を備えている。

パルス発生回路７０５は、２パルスを生成するタイミングをコントロールパルスで与えるのみで、固定的に２パルスを生成する回路である（特許文献１の図２、図３参照）。

図８は、従来のＬＳＩの試験装置におけるスキャンパステスト回路とそのテスト方法を示している。スキャンパステスト回路７０７は、図に示されるように、被テスト回路８０１、被テスト回路８０１の入力段（前段）や出力段（後段）に接続されるスキャンＦ／Ｆ８０２を有しており、さらに、複数のスキャンＦ／Ｆ８０２が連結されてスキャンチェーン８０３を構成している。スキャンＦ／Ｆ８０２は、スキャンイネーブル信号ＳＥによって、スキャンシフト動作をする「スキャンモード」と通常の動作をする「通常動作モード」とに切替えられる。

ディレイテストは、スキャンチェーン８０３を介しデータを転送する「Ｓｈｉｆｔ（シフト）動作」、被テスト回路８０１のテスト動作を開始する「Ｌａｕｎｃｈ（ラウンチ）動作」、被テスト回路８０１の動作結果を取得する「Ｃａｐｔｕｒｅ（キャプチャー）動作」、によって実施される。

ディレイテストを行なう場合、まず、Ｓｈｉｆｔ動作によって各スキャンＦ／Ｆ８０２に初期値が設定される。このＳｈｉｆｔ動作は、スキャンイネーブル信号ＳＥを「１（ハイレベル）」にすることで、スキャンチェーン８０３を構成するスキャンＦ／Ｆ８０２をスキャンモードに切替え、所定のクロック（ＣＬＫ）を入力することで、スキャンイン端子ＳＩＮから初期値の転送が行われる。この時に用いるクロックは、図８に示すように製品仕様により規定されたクロックよりも余裕を持ったクロックが用いられる。

次いで、Ｌａｕｎｃｈ・Ｃａｐｔｕｒｅ動作によって、被テスト回路８０１のテストが行われる。このＬａｕｎｃｈ・Ｃａｐｔｕｒｅ動作は、スキャンイネーブル信号ＳＥを「０（ローレベル）」にすることで、スキャンＦ／Ｆ８０２を通常動作モードに切替え、所定のクロックを入力することでテストが行われる。この時に用いるクロックは、図８に示すように製品仕様により規定されたクロック（例えば、５００ＭＨｚ等）の周波数に相当するクロック間隔（図８のＡｔ−Ｓｐｅｅｄ）を有する２つのクロックパルス（２クロック）である。２つのクロックパルスのうち、１つ目のクロックパルスで入力段のスキャンＦ／Ｆ８０２から被テスト回路８０１へ初期値を出力し、２つ目のパルスで出力段のスキャンＦ／Ｆ８０２に被テスト回路８０１の動作結果をラッチする。

その後さらに、Ｓｈｉｆｔ動作が行われることによって動作結果が取り出される。このＳｈｉｆｔ動作は、スキャンイネーブル信号ＳＥを「１」にすることでスキャンＦ／Ｆ８０２をスキャンモードに切替え、所定のクロックを入力することで、動作結果をスキャンアウト端子ＳＯＵＴへ出力する。スキャンアウト端子ＳＯＵＴから取り出した動作結果を期待値と照合して、被テスト回路８０１の遅延(ディレイ)による誤動作が発生したかどうかを確認する。

他方、ディレイテストに用いられるスキャンＦ／Ｆは、エッジトリガ型であり、クロックパルスのエッジを検出して、ラッチやシフトを行なう。例えば、スキャンＦ／Ｆでは、クロックパルスのエッジを検出した時に、入力されている信号を記憶（ラッチ）し、出力信号として出力する。Ｆ／Ｆの検出するエッジの種別によってＦ／Ｆは分類され、クロックパルスの立ち上がりエッジを検出するＦ／Ｆを、ｐｏｓｉｔｉｖｅ ｅｄｇｅ Ｆ／Ｆ（立ち上がりエッジ型Ｆ／Ｆ。以下、ＰＯＳ−Ｆ／Ｆという）といい、クロックパルスの立ち下がりエッジを検出するＦ／Ｆを、ｎｅｇａｔｉｖｅ ｅｄｇｅ Ｆ／Ｆ（立ち下がりエッジ型Ｆ／Ｆ。以下、ＮＥＧ−Ｆ／Ｆという。）という。また、クロックパルスには、信号の極性によって、「０」を基準とするＲＺ（Ｒｅｔｕｒｎ Ｔｏ Ｚｅｒｏ）と、「１」を基準とするＲＯ（Ｒｅｔｕｒｎ Ｔｏ Ｏｎｅ）が知られている。

ディレイテストでは、被テスト回路の入力段に設けられるスキャンＦ／Ｆと、被テスト回路の出力段に設けられるスキャンＦ／Ｆの組み合わせによって、テストに用いられるクロックパターンが異なる。図９は、被テスト回路の入力段と出力段のスキャンＦ／Ｆの種別と、テストに用いられるクロックパターンの関係を示している。図９において、上段の（ａ）〜（ｄ）はクロックがＲＺの場合を示し、下段の（ｅ）〜（ｈ）はクロックがＲＯの場合を示している。

入力段と出力段が共にＰＯＳ−Ｆ／Ｆの場合、図９（ａ）（ｅ）に示すように、２クロックのクロックパターンによってテストが行なわれ、１クロック目の立ち上がりでＬａｕｎｃｈ動作し、２クロック目の立ち上がりでＣａｐｔｕｒｅ動作する。

入力段と出力段が共にＮＥＧ−Ｆ／Ｆの場合、図９（ｂ）（ｆ）に示すように、２クロックのクロックパターンによってテストが行なわれ、１クロック目の立ち下がりでＬａｕｎｃｈ動作し、２クロック目の立ち下がりでＣａｐｔｕｒｅ動作する。

入力段がＰＯＳ−Ｆ／Ｆ、出力段がＮＥＧ−Ｆ／Ｆの場合は、クロックがＲＺとＲＯとでクロックパターンが異なる。図９（ｃ）に示すように、クロックがＲＺでは、１クロックのクロックパターンによってテストが行なわれ、クロックの立ち上がりでＬａｕｎｃｈ動作し、同じクロックの立ち下がりでＣａｐｔｕｒｅ動作する。図９（ｇ）に示すように、クロックがＲＯでは、２クロックのクロックパターンによってテストが行なわれ、１クロック目の立ち上がりでＬａｕｎｃｈ動作し、２クロック目の立ち下がりでＣａｐｔｕｒｅ動作する。

入力段がＮＥＧ−Ｆ／Ｆ、出力段がＰＯＳ−Ｆ／Ｆの場合は、クロックがＲＺとＲＯとでクロックパターンが異なる。図９（ｄ）に示すように、クロックがＲＺでは、２クロックのクロックパターンによってテストが行なわれ、１クロック目の立ち下がりでＬａｕｎｃｈ動作し、２クロック目の立ち上がりでＣａｐｔｕｒｅ動作する。図９（ｈ）に示すように、クロックがＲＯでは、１クロックのクロックパターンによってテストが行なわれ、クロックの立ち下がりでＬａｕｎｃｈ動作し、同じクロックの立ち上がりでＣａｐｔｕｒｅ動作する。
特開２００３−４３１０９号公報

しかしながら、上述した従来のＬＳＩの試験装置では、２パルスを生成するタイミングをコントロールパルスで与えるのみで、固定的に２パルスを生成している。したがって、ＬＳＩに設けられたパルス発生回路によって２パルスのクロックしか生成することができないため、図９（ｃ）や（ｈ）のように、１パルスのクロックを用いたテストを行なうことができないという問題点がある。よって、このような部分の不良を検出することができず、故障検出率が低下することから、市場で不良が頻発する可能性がある。

本発明は、このような問題点を解決するためになされたもので、任意のパルス数のクロックを用いたディレイテストを行なうことができる半導体集積回路装置及びその試験装置を提供することを目的とする。

本発明にかかる半導体集積回路装置は、スキャンパス法によるディレイテストを行なう半導体集積回路装置であって、ディレイテスト用クロックパルスを生成するパルス発生回路と、前記ディレイテスト用クロックパルスによってテストされるスキャンパステスト回路と、を備え、前記パルス発生回路は、入力されるパルス数制御信号に基づいたパルス数の前記ディレイテスト用クロックパルスを生成するものである。これにより、任意のパルス数のクロックを用いたディレイテストを行なうことができる。

上述の半導体集積回路装置において、前記パルス発生回路によって生成されるディレイテスト用クロックパルスのパルス数は、１もしくは２であってもよい。これにより、１パルスもしくは２パルスのクロックを用いたテストを行なうことができる。

上述の半導体集積回路装置において、前記スキャンパステスト回路にスキャンシフト用クロックパルスを入力するクロックパルス入力端子を備え、前記パルス数制御信号は、前記クロックパルス入力端子から入力されるものであってもよい。これにより、効率よく任意のパルス数のクロックを生成することができる。

上述の半導体集積回路装置において、前記パルス発生回路は、前記パルス数制御信号のパルス数をカウントし、当該カウント値を前記ディレイテスト用クロックパルスのパルス数とするカウンタ回路を有するものであってもよい。これにより、より効率よく任意のパルス数のクロックを生成することができる。

上述の半導体集積回路装置において、ディレイテストの動作モードを切替えるためのスキャンイネーブル信号を入力するスキャンモード制御端子を備え、前記カウンタ回路のカウンタ動作を制御する制御信号を、前記スキャンモード制御端子から入力するものであってもよい。これにより、さらに効率よく任意のパルス数のクロックを生成することができる。

上述の半導体集積回路装置において、前記パルス発生回路は、入力される入力クロックパルスの中から、前記パルス数制御信号に基づいたパルス数のパルスを選択し、前記ディレイテスト用クロックパルスを生成するパルス選択回路を有するものであってもよい。これにより、効果的に任意のパルス数のクロックを生成することができる。

上述の半導体集積回路装置において、入力信号の周波数を逓倍するＰＬＬ回路を備え、前記入力クロックパルスは、前記ＰＬＬ回路の出力信号であってもよい。これにより、外部から入力されるクロックの周波数が低い場合でも所望のクロックを生成することができる。

本発明にかかる半導体集積回路装置の試験装置は、上述の半導体集積回路装置を搭載するテストボードと、前記テストボードに搭載され、前記パルス発生回路に入力するクロックパルスを生成するクロック発振器と、を備えるものである。これにより、任意のパルス数のクロックを用いたディレイテストを行なうことができる。

本発明にかかる半導体集積回路装置の試験装置は、上述の半導体集積回路装置を搭載するテストボードと、前記テストボードに搭載され、前記ＰＬＬ回路に入力するクロックパルスを生成するクロック発振器と、を備えるものである。これにより、任意のパルス数のクロックを用いたディレイテストを行なうことができる。

本発明にかかる半導体集積回路装置は、内蔵するフリップフロップをスキャンシフトできるように接続したスキャンパステスト回路を用いて、スキャンシフトモードと通常動作モードとを切替えながらテストを行う半導体集積回路装置であって、入力されるパルス数制御信号に基づいたパルス数のパルスによって通常モード時の前記フリップフロップを動作させるものである。これにより、任意のパルス数のクロックを用いたディレイテストを行なうことができる。

上述の半導体集積回路装置は、前記入力されるパルス数制御信号に基づいたパルス数のパルスを生成するパルス発生回路を有するものであってもよい。これにより、効率よく任意のパルス数のクロックを生成することができる。

本発明によれば、任意のパルス数のクロックを用いたディレイテストを行なうことができる半導体集積回路装置及びその試験装置を提供することができる。

まず、図１のブロック図を用いて、本発明の実施の形態にかかるＬＳＩの試験装置の構成について説明する。このＬＳＩの試験装置は、スキャンパス法によるディレイテストを行なう装置であり、テスタが低い周波数のクロックしか生成できない場合であっても、ＬＳＩ内部で高い周波数のクロックを生成し、所望のディレイテストを行なうことができる装置である。

ＬＳＩの試験装置は、図１に示されるように、テストボード１、テストボード１上に着脱可能に搭載されるＬＳＩ２、テストボード１上に搭載されるクロック発振器３を備えている。ＬＳＩ２の内部には、ＰＬＬ４、パルス発生回路５、マルチプレクサ６、スキャンパステスト回路７を備えている。

また、ＬＳＩ２は、スキャンクロックＳＣＫやクロック発振器３のテストクロックを入力するための端子の他、図示を省略しているが、テストパターンを入力するスキャンイン端子ＳＩＮ、テストの動作結果を出力するスキャンアウト端子ＳＯＵＴ、テストのモードを切替えるスキャンイネーブル信号ＳＥを入力するスキャンモードコントロール端子ＳＭＣ等の端子を備えている。

例えば、テストボード１上にディレイテストを行ないたいＬＳＩ２を搭載し、テスタによって、ＬＳＩ２にスキャンクロックＳＣＫやテストパターンを入力し、さらに動作結果を取り出して、ディレイテストを行なう。入力されるテストパターンは、あらかじめＡＴＰＧ（Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ）ツール等によって生成されたパターンである。

クロック発振器３は、所定の周期のテストクロックを生成し、テストクロックをＬＳＩ２へ出力する回路である。クロック発振器３が生成するテストクロックは、高い周波数である必要がなく、例えば、５０ＭＨｚ〜１００ＭＨｚ等である。また、クロック発振器３は、この例では、ＬＳＩ２の外部に設けられているが、ＬＳＩ２の内部に設けられていてもよく、ＬＳＩ２の内部であれば、通常動作用のクロック発振器を併用してもよい。尚、図１の例では、テストボード１上に設けられたクロック発振器３によって、テストクロックを生成しているが、ＬＳＩテスタ等の他の装置によって、テストクロックを生成してもよい。

ＰＬＬ４は、クロック発振器３によって生成されたテストクロックを所定の周波数に逓倍したり、テストクロックの波形を整形し、ＰＬＬクロック（ＰＬＬ＿ＣＬＫ）を出力する回路である。ＰＬＬ４は、例えば、５０ＭＨｚのテストクロックの周波数を１０倍し５００ＭＨｚのＰＬＬクロックを出力する。また、ＰＬＬ４は、テストクロックの周波数を逓倍する必要がない場合や、波形の整形が必要ない場合は、設けなくてもよい。その場合は、クロック発振器３のテストクロックがそのままパルス発生回路５に入力される。さらに、ＰＬＬ４は、この例では、ＬＳＩ２の外部に設けられているが、ＬＳＩ２の内部に設けられていてもよく、ＬＳＩ２の内部であれば、通常動作用のＰＬＬを併用してもよい。

パルス発生回路５は、ディレイテスト用クロックＳＣＫ０を生成する回路である。本実施形態では、パルス発生回路５において、任意のパルス数を選択し所望のクロックを生成することができる。パルス発生回路５は、パルス数制御信号としてスキャンクロックＳＣＫを用い、スキャンクロックＳＣＫのパルス数に基づいて、ＰＬＬ４のＰＬＬクロックやテストクロックから所望の数のパルスを抽出する。抽出するパルスの数を、スキャンクロックＳＣＫによって指定するが、その他の方法によって指定してもよい。例えば、スキャンクロックＳＣＫのようなシリアル入力の他、複数ビットを一度にパラレル入力するようにしてもよい。また、パルス発生回路５は、後述するように、パルス数制御回路８とパルス選択回路９を備えている。

マルチプレクサ６は、選択回路であり、スキャンクロックＳＣＫと、パルス発生回路５によって生成されたディレイテスト用クロックＳＣＫ０とのいずれかを選択し、スキャンパステスト回路７へ出力する。マルチプレクサ６は、外部から入力される制御信号によって選択する信号を切替える。例えば、スキャンイネーブル信号ＳＥによって切替えることができ、ディレイテストにおけるＳｈｉｆｔ動作時は、スキャンクロックＳＣＫを選択し、Ｌａｕｎｃｈ・Ｃａｐｔｕｒｅ動作時は、ディレイテスト用クロックＳＣＫ０を選択する。

スキャンパステスト回路７は、スキャンパス法によってディレイテストが実施される回路であり、被テスト回路やスキャンチェーンを含む回路である。ここで、図２の回路図を用いて、スキャンパステスト回路７の構成について説明する。

スキャンパステスト回路７は、図に示されるように、被テスト回路２１０、被テスト回路２１０の入力段（前段）や出力段（後段）に接続されるスキャンＦ／Ｆ２００を有しており、さらに、複数のスキャンＦ／Ｆ２００が連結されてスキャンチェーン２１１を構成している。

スキャンＦ／Ｆ２００は、スキャンモード時は、テストパターン等をスキャンシフトし、通常動作モード時は、通常の内部回路として動作する。スキャンＦ／Ｆ２００は、マルチプレクサ２０１とＦ／Ｆ２０２とを有している。マルチプレクサ２０１は、通常動作モード時には、通常入力端子ＩＮ等から通常動作用の信号が入力され、スキャンモード時には、スキャンイン端子ＳＩＮ等からスキャンシフトする信号が入力される。マルチプレクサ２０１は、スキャンイネーブル信号ＳＥによって、通常動作用の信号かスキャンシフトする信号のいずれかを選択し、Ｆ／Ｆ２０２へ出力する。

Ｆ／Ｆ２０２は、入力されるクロックに従って、マルチプレクサ２０１から入力される信号をラッチし、ラッチした信号を次段の回路へ転送する。Ｆ／Ｆ２０２に入力されるクロックは、マルチプレクサ６から出力されるクロックであり、スキャンクロックＳＣＫかディレイテスト用クロックＳＣＫ０のいずれかである。

ディレイテストにおけるＳｈｉｆｔ動作時には、スキャンイン端子ＳＩＮからのテストパターンや被テスト回路２１０の動作結果がスキャンＦ／Ｆ２００に入力され、スキャンクロックＳＣＫに従って、スキャンシフトされる。

Ｌａｕｎｃｈ動作時には、スキャンＦ／Ｆ２００の入力信号がディレイテスト用クロックＳＣＫ０に従って、被テスト回路２１０へ出力され、Ｃａｐｔｕｒｅ動作時には、被テスト回路２１０の動作結果がディレイテスト用クロックＳＣＫ０に従って、スキャンＦ／Ｆ２００のラッチされる。

尚、図２のスキャンＦ／Ｆ２００は、スキャンシフト用のクロックと通常動作用のクロックとを兼用するマルチプレクサタイプのスキャンＦ／Ｆの例であるが、これに限らず、その他のタイプのスキャンＦ／Ｆでも同様にディレイテストを実施することができる。例えば、スキャンシフト用のクロックと通常動作用のクロックとが個別に与えられるＬＳＳＤ（Ｌｅｖｅｌ Ｓｅｎｓｉｔｉｖｅ Ｓｃａｎ Ｄｅｓｉｇｎ）タイプのスキャンＦ／Ｆ等でもよい。

次に、図３の回路図を用いて、本実施形態にかかるパルス発生回路の構成について説明する。このパルス発生回路５は、図に示されるように、パルス数制御回路８とパルス選択回路９を備えている。

パルス数制御回路８は、パルス発生回路が出力すべきクロックパルス数を記憶する回路である。パルス数制御回路８には、外部からの制御信号であるＣｏｎｔｒｏｌ信号とスキャンクロックＳＣＫが入力される。パルス数制御回路８は、スキャンクロックＳＣＫのパルス数をカウントするカウンタ回路であり、Ｃｏｎｔｒｏｌ信号によってこのカウント動作が制御される。

パルス数制御回路８は、図に示されるように、インバータ３０１とＦ／Ｆ３０２，３０３，３０４を備えている。Ｆ／Ｆ３０２，３０３，３０４は、シフトレジスタを構成しており、スキャンクロックＳＣＫにしたがってＣｏｎｔｒｏｌ信号の値をシフトすることで、スキャンクロックＳＣＫの数をカウントしこの値を保持する。

Ｆ／Ｆ３０２，３０３，３０４にラッチされる値によって、１、２又は３のパルス数を表すことができる。Ｆ／Ｆ３０２は１パルス目の有無を示し、Ｆ／Ｆ３０２の出力信号を「ＰＵＬＳＥ＿ＯＮ」と記している。Ｆ／Ｆ３０３は２パルス目の有無を示し、Ｆ／Ｆ３０３の出力信号を「２ＰＵＬＳＥ」と記している。Ｆ／Ｆ３０４は３パルス目の有無を示し、Ｆ／Ｆ３０４の出力信号を「３ＰＵＬＳＥ」と記している。

例えば、パルス数が１の場合、ＰＵＬＳＥ＿ＯＮは「１」、２ＰＵＬＳＥは「０」、３ＰＵＬＳＥは「０」であり、パルス数が２の場合、ＰＵＬＳＥ＿ＯＮは「１」、２ＰＵＬＳＥは「１」、３ＰＵＬＳＥは「０」であり、パルス数が３の場合、ＰＵＬＳＥ＿ＯＮは「１」、Ｆ／Ｆ３０３は「１」、Ｆ／Ｆ３０４は「１」である。

Ｃｏｎｔｒｏｌ信号は、インバータ３０１に入力され、インバータの出力信号はＦ／Ｆ３０２の入力端子（Ｄ端子等）に入力される。Ｆ／Ｆ３０２の出力端子（Ｑ端子等）から出力される信号は、Ｆ／Ｆ３０３の入力端子に入力される。Ｆ／Ｆ３０３の出力端子から出力される信号は、Ｆ／Ｆ３０４の入力端子に入力される。スキャンクロックＳＣＫは、Ｆ／Ｆ３０２，３０３，３０４のクロック端子に入力される。また、Ｆ／Ｆ３０２，３０３，３０４のそれぞれの出力信号はパルス選択回路９へ出力される。例えば、Ｃｏｎｔｒｏｌ信号が「１」から「０」に変化すると、インバータ３０１から「１」が出力される。そして、この「１」がスキャンクロックＳＣＫのパルス数に従ってＦ／Ｆ３０２，３０３，３０４の順にシフトされる。

パルス選択回路９は、ＰＬＬ４によって逓倍されたＰＬＬクロック（ＰＬＬ＿ＣＬＫ）から、ディレイテスト用クロックＳＣＫ０を抽出する回路である。パルス選択回路９は、外部から入力される制御信号であるＳＴＡＲＴ＿ＰＵＬＳＥに応じて、ディレイテスト用クロックＳＣＫ０の出力を開始し、パルス数制御回路８にラッチされている数のクロックを選択し出力する。例えば、ＳＴＡＲＴ＿ＰＵＬＳＥが０から１に変化した後、パルス数制御回路８に設定済みのパルス数分、ディレイテスト用クロックＳＣＫ０を出力する。

パルス選択回路９は、図に示されるように、タイミング調整回路３１０、出力期間検出回路３２０、クロック出力回路３３０を備えている。タイミング調整回路３１０は、ＳＴＡＲＴ＿ＰＵＬＳＥとＰＬＬ＿ＣＬＫとのタイミングを調整する回路である。ＳＴＡＲＴ＿ＰＵＬＳＥとＰＬＬ＿ＣＬＫとのタイミングが保障されていれば設けなくてもよい。

タイミング調整回路３１０は、複数のＦ／Ｆ３１１から構成され、この例では、Ｆ／Ｆ３１１ａ〜３１１ｅの５つを備えている。Ｆ／Ｆ３１１ａ〜３１１ｅはシフトレジスタを構成しており、ＰＬＬ＿ＣＬＫにしたがってＳＴＡＲＴ＿ＰＵＬＳＥの信号をシフトする。Ｆ／Ｆ３１１の数に対応するクロック分、遅延したＳＴＡＲＴ＿ＰＵＬＳＥを出力期間検出回路３２０へ出力する。例えば、ＳＴＡＲＴ＿ＰＵＬＳＥが、「０」から「１」へ変化すると、この「１」がＰＬＬ＿ＣＬＫにしたがってＦ／Ｆ３１１ａ〜３１１ｅの順にシフトされ、５クロック後に、出力期間検出回路３２０へ出力される。

ＳＴＡＲＴ＿ＰＵＬＳＥは、Ｆ／Ｆ３１１ａの入力端子に入力され、Ｆ／Ｆ３１１ａの出力端子から出力される信号は、次段のＦ／Ｆ３１１ｂに入力される。Ｆ／Ｆ３１１ｂ，３１１ｃ，３１１ｅの出力信号も同様に次段のＦ／Ｆ３１１に入力され、Ｆ／Ｆ３１１ｅの出力信号が出力期間検出回路３２０へ出力される。ＰＬＬ＿ＣＬＫは、Ｆ／Ｆ３１１ａ〜３１１ｅのクロック端子に入力される。

出力期間検出回路３２０は、パルス数制御回路８にラッチされている数に応じて、クロックを出力すべき期間を検出する。出力期間検出回路３２０は、Ｆ／Ｆ３２１〜３２４、ＡＮＤ回路３２５，３２６，３２７、ＯＲ回路３２８、ＡＮＤ回路３２９を備えている。

Ｆ／Ｆ３２１〜３２４は、シフトレジスタを構成しており、ＰＬＬ＿ＣＬＫにしたがって、タイミング調整回路３１０によって遅延したＳＴＡＲＴ＿ＰＵＬＥの信号をシフトする。

Ｆ／Ｆ３２１は、パルスの出力開始のタイミングを制御する回路であり、Ｆ／Ｆ３２１の出力信号を「ＰＳＴＡＲＴ」と記している。Ｆ／Ｆ３２２は、１つ目のパルスの終了のタイミングを制御する回路であり、Ｆ／Ｆ３２２の出力信号を「Ｐ１ＥＮＤ」と記している。同様に、Ｆ／Ｆ３２３は、２つ目のパルスの終了のタイミングを制御する回路であり、Ｆ／Ｆ３２３の出力信号を「Ｐ２ＥＮＤ」と記している。Ｆ／Ｆ３２４は、３つ目のパルスの終了のタイミングを制御する回路であり、Ｆ／Ｆ３２４の出力信号を「Ｐ３ＥＮＤ」と記している。

タイミング調整回路３１０の出力信号は、Ｆ／Ｆ３２１の入力端子に入力され、Ｆ／Ｆ３２１の出力端子から出力される信号は、次段のＦ／Ｆ３２２に入力される。Ｆ／Ｆ３２２，３２３の出力信号も同様に次段のＦ／Ｆに入力される。ＰＬＬ＿ＣＬＫは、Ｆ／Ｆ３２１〜３２４のクロック端子に入力される。Ｆ／Ｆ３２１〜３２４の出力信号は、それぞれ、ＡＮＤ回路３２９，３２５，３２６，３２７へ出力される。

ＡＮＤ回路３２５，３２６，３２７、ＯＲ回路３２８、ＡＮＤ回路３２９は、パルス数制御回路８のＦ／Ｆ３０２〜３０４の出力に従って、クロック出力の期間を検出する。ＡＮＤ回路３２５は、Ｆ／Ｆ３０２の出力信号（ＰＵＬＳＥ＿ＯＮ）とＦ／Ｆ３２２の出力信号（Ｐ１ＥＮＤ）に基づき、１パルス目の終了を検出する。ＡＮＤ回路３２５は、Ｆ／Ｆ３０２の出力信号とＦ／Ｆ３２２の出力信号の反転信号との論理積をとり出力する。すなわち、ＡＮＤ回路３２５は、ＰＵＬＳＥ＿ＯＮが「１」でかつＰ１ＥＮＤが「０」ならば「１」を出力し、その他の場合には「０」を出力する。

ＡＮＤ回路３２６は、Ｆ／Ｆ３０３の出力信号（２ＰＵＬＳＥ）とＦ／Ｆ３２３の出力信号（Ｐ２ＥＮＤ）に基づき、２パルス目の終了を検出する。ＡＮＤ回路３２６は、Ｆ／Ｆ３０３の出力信号とＦ／Ｆ３２３の出力信号の反転信号との論理積をとり出力する。すなわち、ＡＮＤ回路３２６は、２ＰＵＬＳＥが「１」でかつＰ２ＥＮＤが「０」ならば「１」を出力し、その他の場合には「０」を出力する。

ＡＮＤ回路３２７は、Ｆ／Ｆ３０４の出力信号（３ＰＵＬＳＥ）とＦ／Ｆ３２４の出力信号（Ｐ３ＥＮＤ）に基づき、３パルス目の終了を検出する。ＡＮＤ回路３２７は、Ｆ／Ｆ３０４の出力信号とＦ／Ｆ３２４の出力信号の反転信号との論理積をとり出力する。すなわち、ＡＮＤ回路３２７は、３ＰＵＬＳＥが「１」でかつＰ３ＥＮＤが「０」ならば「１」を出力し、その他の場合には「０」を出力する。

ＯＲ回路３２８は、ＡＮＤ回路３２５〜３２７の出力に基づき、１〜３パルス目の終了を検出する。ＯＲ回路３２８は、ＡＮＤ回路３２５〜３２７の出力信号の論理和をとり出力する。すなわち、ＯＲ回路３２８は、ＡＮＤ回路３２５〜３２７の出力信号のいずれかが「１」ならば「１」を出力し、その他の場合には「０」を出力する。

ＡＮＤ回路３２９は、Ｆ／Ｆ３２１の出力信号（ＰＳＴＡＲＴ）とＯＲ回路３２８の出力信号に基づき、パルスの出力開始と１〜３パルス目の終了を検出する。ＡＮＤ回路３２９は、Ｆ／Ｆ３２１の出力信号とＯＲ回路３２８の出力信号の論理積をとり出力する。すなわち、ＡＮＤ回路３２９は、ＰＳＴＡＲＴが「１」でかつＯＲ回路３２８の出力信号が「１」ならば「１」を出力し、その他の場合には「０」を出力する。

クロック出力回路３３０は、出力期間検出回路３２０で検出された期間、ＰＬＬ＿ＣＬＫのクロックを出力する。クロック出力回路３３０は、Ｆ／Ｆ３３１とＡＮＤ回路３３２を備えている。

Ｆ／Ｆ３３１は、出力期間検出回路３２０から入力される信号をラッチするラッチ回路であり、この入力信号を「ＬＡＴＣＨ＿ＩＮ」と記している。Ｆ／Ｆ３３１は、ＰＬＬ＿ＣＬＫにしたがって出力期間検出回路３２０の出力信号をラッチする。

出力期間検出回路３２０の出力信号は、Ｆ／Ｆ３３１の入力端子に入力され、Ｆ／Ｆ３３１の出力信号は、ＡＮＤ回路３３２に入力される。ＰＬＬ＿ＣＬＫの反転信号がＦ／Ｆ３３１のクロック端子に入力される。

ＡＮＤ回路３３２は、Ｆ／Ｆ３３１の出力信号とＰＬＬ＿ＣＬＫに基づき、ディレイテスト用クロックＳＣＫ０を出力する。ＡＮＤ回路３３２は、Ｆ／Ｆ３３１の出力信号とＰＬＬ＿ＣＬＫとの論理和をとり出力する。すなわち、ＡＮＤ回路３３２は、Ｆ／Ｆ３３１の出力信号が「１」でかつＰＬＬ＿ＣＬＫが「１」ならば「１」を出力し、その他の場合には「０」を出力する。

次に、図４のタイミングチャートを用いて、本実施形態にかかるパルス発生回路の動作について説明する。図４は、パルス発生回路５において、２パルスを発生させる例を示している。

所望のディレイテスト用クロックＳＣＫ０を発生させる場合、まず、ＰＬＬ４の初期化（Ｉｎｉｔｉａｌｉｚｅ）が行われた後、ＰＬＬ４において、クロック発振器３から入力されたテストクロックを逓倍し、高速なクロックＰＬＬ＿ＣＬＫが生成される。

次いで、パルス発生回路５のＣｏｎｔｒｏｌ信号を「１」から「０」に変更しカウントモードに切替える（図４中（ａ））。次いで、スキャンクロックＳＣＫのパルスを入力し、パルス数制御回路８でシフト動作することにより、入力されたパルス数がカウントされ、パルス数制御回路８に設定される（図４中（ｂ））。すなわち、スキャンクロックＳＣＫの１パルス目に従ってＰＵＬＳＥ＿ＯＮが「１」となり、スキャンクロックＳＣＫの２パルス目に従って２ＰＵＬＳＥが「１」となる。この設定されたパルスの数が、ディレイテスト用クロックＳＣＫ０のパルス数となる。

次いで、ディレイテスト用クロックを出力するために、ＳＴＡＲＴ＿ＰＵＬＳＥを「０」から「１」に変更する。そして、タイミング調整回路３１０によって所定のクロック分遅延した後、ＰＳＴＡＲＴが「１」になる。そして、次のクロックのタイミングでＰ１ＥＮＤが「１」となり、さらに次のクロックのタイミングでＰ２ＥＮＤが「１」になる。

ＰＳＴＡＲＴが「１」になってからＰ２ＥＮＤが「１」になるまでの間、ＬＡＴＣＨ＿ＩＮが「１」になり、このＬＡＴＣＨ＿ＩＮが「１」の期間、ＰＬＬ＿ＣＬＫが抽出されて、ディレイテスト用クロックＳＣＫ０が２パルス出力される（図４中（ｃ））。

さらに、動作を詳述すると、ＳＴＡＲＴ＿ＰＵＬＳＥが「０」のときは、ＰＳＴＡＲＴがまだ「０」のため、ＡＮＤ回路３２９がＬＡＴＨＣＨ＿ＩＮとして「０」を出力する。ＳＴＡＲＴ＿ＰＵＬＳＥが「１」になり、さらにＰＳＴＡＲＴが「１」になると、ＡＮＤ回路３２９は、ＡＮＤ回路３２５〜３２７の出力に応じてＬＡＴＣＨ＿ＩＮを出力する。

ＰＳＴＡＲＴが「１」になったタイミングでは、Ｐ１ＥＮＤ，Ｐ２ＥＮＤは「０」であり、ＰＵＬＳＥ＿ＯＮ，２ＰＵＬＳＥが「１」のため、ＡＮＤ回路３２５，３２６から「１」が出力され、ＬＡＴＣＨ＿ＩＮが「０」から「１」に変化する。このとき、クロック出力回路３３０から１パルス目が出力される。

次にＰ１ＥＮＤが「１」になったタイミングでは、Ｐ１ＥＮＤは「１」、Ｐ２ＥＮＤは「０」であり、ＰＵＬＳＥ＿ＯＮ，２ＰＵＬＳＥが「１」のため、ＡＮＤ回路３２５から「０」、ＡＮＤ回路３２６から「１」が出力され、ＬＡＴＣＨ＿ＩＮが「１」のままになる。このとき、クロック出力回路３３０から２パルス目が出力される。

さらに次にＰ２ＥＮＤが「１」になったタイミングでは、Ｐ１ＥＮＤ，Ｐ２ＥＮＤは「１」であり、ＰＵＬＳＥ＿ＯＮ，２ＰＵＬＳＥが「１」のため、ＡＮＤ回路３２５，３２６から「０」が出力され、ＬＡＴＣＨ＿ＩＮが「１」から「０」に変化する。そして、クロック出力回路３３０からの出力が終了する。

尚、ここでは、２パルスの例について動作を説明したが、１パルスや３パルスでも同様の動作となり、所望のパルス数のクロックが出力される。例えば、図４（ｂ）のスキャンクロックＳＣＫを１パルスにすると、１パルスのディレイテスト用クロックＳＣＫ０が出力され、図４（ｂ）のスキャンクロックＳＣＫを３パルスにすると、３パルスのディレイテスト用クロックＳＣＫ０が出力される。

次に、図５及び図６を用いて、本実施形態にかかるディレイテストの方法について説明する。図５はパルス発生回路５からディレイテスト用クロックＳＣＫ０として２パルス生成した場合を示し、図６はパルス発生回路５からディレイテスト用クロックＳＣＫ０として１パルス生成した場合を示している。

図５に示すように、被テスト回路２１０の入力段と出力段のスキャンＦ／ＦがＰＯＳ−Ｆ／Ｆの場合、２パルスのクロックを用いてディレイテストが行われる。ディレイテストを行なう場合、まず、スキャンイネーブル信号ＳＥによって、スキャンチェーンを構成するスキャンＦ／Ｆ２００をスキャンモードに切替え、スキャンクロックＳＣＫを入力することで、初期値の転送を行なう。この例では、スキャンＦ／Ｆ２００ｂに転送された初期値は、スキャンクロックＳＣＫが「０」の時に保持されると共にＦ／Ｆから出力される。

次いで、スキャンイネーブル信号ＳＥによって、スキャンＦ／Ｆ２００を通常動作モードに切替えた後、図４のように、Ｃｏｎｔｒｏｌ信号、スキャンクロックＳＣＫ、ＳＴＡＲＴ＿ＰＵＬＳＥによって、パルス発生回路５から２パルスのクロックを発生させる。

図５では、２パルスの１クロック目を「ｃｌｏｃｋＡ」、２クロック目を「ｃｌｏｃｋＢ」としている（図５中（ｂ）（ｅ））。スキャンＦ／Ｆ２００ｂは、１クロック目が立ち上がる前にＡ点の信号をラッチし（図５中（ａ））、１クロック目が立ち上がったタイミングで、ラッチしているＡ点の信号をＢ点へ出力する（図５中（ｃ））。尚、ディレイテストにおいて、初期値によってＦ／Ｆ２００ｂから出力されるＢ点の信号値は、テストされるＡ点からＢ点に伝搬される信号値と異なる値が選ばれている。被テスト回路２１０は、Ｂ点の信号を入力として動作し、遅延時間Ｄｅｌａｙの後、動作結果をＣ点へ出力する（図５中（ｄ））。スキャンＦ／Ｆ２００ｃは、２クロック目が立ち上がったタイミングで、Ｃ点の信号をラッチ出力する（図５中（ｆ））。

次いで、スキャンイネーブル信号ＳＥによって、スキャンＦ／Ｆ２００をスキャンモードに切替え、スキャンクロックＳＣＫを入力することで、ラッチした信号をスキャンアウト端子ＳＯＵＴへ転送する。スキャンアウト端子ＳＯＵＴから取り出した動作結果を所定の期待値と照合し、被テスト回路２１０の遅延によって誤動作が発生するかどうかを確認する。

もし、図のＳｐｅｃ期間内に被テスト回路２１０の遅延時間Ｄｅｌａｙが収まっていれば、Ｆ／Ｆ２００ｃからの動作結果は期待値に一致する。収まっていなければ期待値に一致せず、誤動作が発生することを意味している。

図６に示すように、被テスト回路２１０の入力段のスキャンＦ／ＦがＰＯＳ−Ｆ／Ｆ、出力段のスキャンＦ／ＦがＮＥＧ−Ｆ／Ｆの場合、１パルスのクロックを用いてディレイテストが行われる。ディレイテストを行なう場合、図５と同様にして初期値の設定を行い、Ｃｏｎｔｒｏｌ信号、スキャンクロックＳＣＫ、ＳＴＡＲＴ＿ＰＵＬＳＥによって、パルス発生回路５から１パルスのクロックを発生させる。

図６では、１パルスのクロックを「ｃｌｏｃｋ」としている（図６中（ｄ））。スキャンＦ／Ｆ２００ｂは、クロックが立ち上がる前にＡ点の信号をラッチし（図６中（ａ））、立ち上がったタイミングで、ラッチしているＡ点の信号をＢ点へ出力する（図６中（ｂ））。被テスト回路２１０は、Ｂ点の信号を入力として動作し、遅延時間Ｄｅｌａｙの後、動作結果をＣ点へ出力する（図６中（ｃ））。スキャンＦ／Ｆ２００ｃは、クロックが立ち下がったタイミングで、Ｃ点の信号をラッチ出力する（図６中（ｅ））。次いで、図５と同様にして、ラッチした信号をＳＯＵＴ端子へ転送し、期待値と照合する。

このように、ＬＳＩ外部からディレイテスト用クロックのパルス数を指定し、パルス発生器を用いて、ＰＬＬなどで発生した逓倍発振クロックからクロック信号のパルスを切り出してテストに用いるようにしたことにより、ＬＳＩ内部で任意のパルス数のクロックを生成することができる。よって、ＰＯＳ−Ｆ／ＦとＮＥＧ−Ｆ／Ｆ混在回路に対して経路を問わず、ＰＬＬで発生した逓倍クロックを用いたディレイテストが可能となる。すなわち、図９の全てのパターンのテストを所望の周波数のクロックで行なうことができる。従って、本発明により、高性能なテスタを必要としないため、安価にテストを行なうことが可能である。そして、テストコストを下げられるのでデバイスの製造原価を下げることができる。

また、図１の回路構成では、パルス発生回路へのパルス数を設定する”パルス数設定用クロックライン”と、スキャンテストに使用するスキャンクロック(通常動作クロック)を、同じラインにし、且つ、パルス発生回路の出力側に選択回路を含む、回路構成としている。

このような構成により、次のようなメリットがある。まず、テストに使用する端子数を削減することができる。スキャンクロックとパルス発生回路へのパルス設定用クロックラインを同一にすることで、テスト用端子数を削減することができる。実運用上、テストに使用可能な端子数は限定されており、テストに使用する端子数の削減は、常時課題となっている。

また、パルス発生回路へのパルス数設定波形と、パルス発生回路から出力される波形の形状が同じであるため、パルス発生回路の出力側の選択回路（マルチプレクサ）を切替えるように、テストパターンを変更するだけで、テスタから直接ディレイテストを行なうことができる。そうすると、テスタ上で問題が発生した場合の解析が容易になる。テスタによる製品テスト(不良除去)の際に、問題が発生した際には、解析が必要となり、その際、ディレイテスト用クロックＳＣＫ０の周波数の変更などが行われる。ＰＬＬの出力クロック周波数は、通常、限定された周波数帯でしか変化できないため、ＬＳＩ内部で周波数を変更することは困難である。テスタでは、クロック波形形状や周波数を柔軟に設定可能であるため、同一のパターンを用いて、解析が実施可能な点で、本手法は、解析が容易となるというメリットを持つ。

尚、上述の例では、パルス発生回路のカウンタ動作を制御するＣｏｎｔｒｏｌ信号とスキャンイネーブル信号ＳＥを別の信号として説明したが、どちらも同じスキャンモードコントロール端子ＳＭＣから入力される信号としてもよい。この場合、スキャンシフト終了後に印加されたパルス数を、パルス数制御回路へ設定することができる。

また、上述の例では、パルス発生回路によって１、２又は３のパルス数を生成する構成について説明したが、これに限らず任意の数のパルス数を選択し、生成してもよい。これにより、ＡＴＰＧツールによって生成される様々なテストパターンに適用することが可能となる。

本発明にかかる半導体集積回路装置の試験装置の構成を示すブロック図である。 本発明にかかるスキャンパステスト回路の構成を示す回路図である。 本発明にかかるパルス発生回路の構成を示す回路図である。 本発明にかかるパルス発生回路の動作を示すタイミングチャートである。 本発明にかかる半導体集積回路装置の試験方法を説明するための図である。 本発明にかかる半導体集積回路装置の試験方法を説明するための図である。 従来の半導体集積回路装置の構成を示すブロック図である。 従来の半導体集積回路装置の試験方法を説明するための図である。 半導体集積回路装置のスキャンフリップフロップとクロック信号の関係を説明するための図である。

符号の説明

１ テストボード
２ ＬＳＩ
３ クロック発振器
４ ＰＬＬ
５ パルス発生回路
６ マルチプレクサ
７ スキャンパステスト回路
８ パルス数制御回路
９ パルス選択回路

Claims (11)

1. スキャンパス法によるディレイテストを行なう半導体集積回路装置であって、
   ディレイテスト用クロックパルスを生成するパルス発生回路と、
   前記ディレイテスト用クロックパルスによってテストされるスキャンパステスト回路と、を備え、
   前記パルス発生回路は、入力されるパルス数制御信号に基づいたパルス数の前記ディレイテスト用クロックパルスを生成する、
   半導体集積回路装置。
2. 前記パルス発生回路によって生成されるディレイテスト用クロックパルスのパルス数は、１もしくは２である、
   請求項１に記載の半導体集積回路装置。
3. 前記スキャンパステスト回路にスキャンシフト用クロックパルスを入力するクロックパルス入力端子を備え、
   前記パルス数制御信号は、前記クロックパルス入力端子から入力される、
   請求項１又は２に記載の半導体集積回路装置。
4. 前記パルス発生回路は、前記パルス数制御信号のパルス数をカウントし、当該カウント値を前記ディレイテスト用クロックパルスのパルス数とするカウンタ回路を有する、
   請求項１乃至３のいずれか一つに記載の半導体集積回路装置。
5. ディレイテストの動作モードを切替えるためのスキャンイネーブル信号を入力するスキャンモード制御端子を備え、
   前記カウンタ回路のカウンタ動作を制御する制御信号を、前記スキャンモード制御端子から入力する、
   請求項４に記載の半導体集積回路装置。
6. 前記パルス発生回路は、入力される入力クロックパルスの中から、前記パルス数制御信号に基づいたパルス数のパルスを選択し、前記ディレイテスト用クロックパルスを生成するパルス選択回路を有する、
   請求項１乃至５のいずれか一つに記載の半導体集積回路装置。
7. 入力信号の周波数を逓倍するＰＬＬ回路を備え、
   前記入力クロックパルスは、前記ＰＬＬ回路の出力信号である、
   請求項６に記載の半導体集積回路装置。
8. 請求項１乃至６のいずれか一つに記載の半導体集積回路装置を搭載するテストボードと、
   前記テストボードに搭載され、前記パルス発生回路に入力するクロックパルスを生成するクロック発振器と、
   を備える半導体集積回路装置の試験装置。
9. 請求項７に半導体集積回路装置を搭載するテストボードと、
   前記テストボードに搭載され、前記ＰＬＬ回路に入力するクロックパルスを生成するクロック発振器と、
   を備える半導体集積回路装置の試験装置。
10. 内蔵するフリップフロップをスキャンシフトできるように接続したスキャンパステスト回路を用いて、スキャンシフトモードと通常動作モードとを切替えながらテストを行う半導体集積回路装置であって、
    入力されるパルス数制御信号に基づいたパルス数のパルスによって通常モード時の前記フリップフロップを動作させる、
    半導体集積回路装置。
11. 前記入力されるパルス数制御信号に基づいたパルス数のパルスを生成するパルス発生回路を有する、
    請求項１０に記載の半導体集積回路装置。
    

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