JP2011158440A - クロック生成回路、半導体集積回路およびその試験システム - Google Patents

Abstract

【課題】非スキャンセルの試験において、検出率低下、回路規模の増大を防止でき、マルチサイクルパスの影響を低減でき、不具合箇所を的確に特定でき、異周波数の試験対象があっても高速側の周波数で試験をすることが可能な、クロック生成回路、半導体集積回路およびその試験装置を提供する。
【解決手段】外部クロックより周波数が高く高速動作を可能とする内部クロックを発生する発振セル２３０と、クロック選択信号に応じて発振セルによる内部クロックから１または２パルスを抜き出し抽出内部クロックを出力可能なクロック抽出部２４１と、クロック選択信号ＳＥＬ ＣＬＫに応じて外部クロックと抽出内部クロックのいずれかを選択して切り替えて出力可能なクロック選択部２４２とを有し、クロック抽出部２４１は、クロック選択信号が外部クロック側から抽出内部クロック側に切り替えられたことをトリガとして、１ないしは２パルスを抜き出した抽出内部クロックを発生する。
【選択図】図２

Description

本発明は、クロック生成回路、半導体集積回路およびその試験システムに係り、特に、スキャン（ＳＣＡＮ）手法を用いた遅延試験を行う技術の改良に関するものである。

半導体集積回路（ＬＳＩ）は、フリップフロップやメモリなどの順序セルと、ＡＮＤゲートなどの組み合わせ論理ゲートにより構成される。
このフリップフロップを、チェーン状に接続したスキャンテスト手法が広く用いられている。
そのスキャンテストは、シフト状態とキャプチャ状態という２つの状態から構成される。

シフト状態においては、フリップフロップがシフトレジスタ構成になり、外部端子から各々のフリップフロップを任意の値に設定すること（スキャンインと呼ぶ)、また、フリップフロップの値を外部端子へ呼び出す（スキャンアウトと呼ぶ）ことが可能である。

一方、キャプチャ状態においては、スキャンインでフリップフロップに設定した値が組み合わせ論理ゲートを通過し、次段のフリップフロップに到達している状態になる。
この値をキャプチャし、スキャンアウト時に真偽を検証することで、回路の故障を検出することが可能である。

この仕組みを用い、遅延性の故障に対するスキャン試験が行われるようになってきている。
遅延性の故障とは、立ち上がりや立ち下りのデータ遷移が時間内に次段の順序セルに到達できない故障である。
この試験を行う場合には、データ遷移を起こすためにローンチ（Ｌａｕｎｃｈ）クロックを叩き（用い）、次いで結果を取り込むキャプチャ（Ｃａｐｔｕｒｅ）クロックを叩く（用いる）という２パルス試験が基本動作となる。

このＬａｕｎｃｈクロックのエッジと、Ｃａｐｔｕｒｅクロックのエッジとの時間差が、検出できる遅延故障の時間になるため、実動作速度に設定することが望ましいとされる。
そのクロックをテスタ（ＡＴＥ＝Ａｕｔｏ Ｔｅｓｔ Ｅｑｕｉｐｍｅｎｔ）から供給する場合、テスタのクロック供給能力の制限で、ＬＳＩの実動作速度を出せない場合がある。

そこで、ＰＬＬなどの高速発振クロックの中からＬａｕｎｃｈとＣａｐｔｕｒｅクロックを抜き出すクロック生成回路が提案されている（特許文献１〜５参照）。
これらを用いると、ＰＬＬの発振速度で遅延故障試験を行うことができるようになり、テスタの限界速度を超えることができる。

一方、ＬＳＩにはメモリに代表されるスキャン化されない順序セル（以下、非スキャンセルと呼ぶ）も大概存在している。
メモリは、前後をスキャンフリップフロップと組み合わせ論理ゲートで挟まれた構造をとっている場合が多い。
このような構成を採用することにより、スキャンフリップフロップを介して、非スキャンセルを制御し観測することができるため、スキャンテスト手法の一環として試験を行うことができる。

特開２００６-３８７４３号公報 特開２００３-１４８２２号公報 特開２００６-２５０９２３号公報 特開平８-２０１４８１号公報 特開２００３-４３１０９号公報

ところで、非スキャンセルに対して遅延故障を考えた場合も、通常のスキャンテストと同様にＬａｕｎｃｈとＣａｐｔｕｒｅクロック間の２パルスで検出可能である。
ただし、この前後に数パルスのクロックが必要になる。
たとえば、メモリ出力の立ち上がり遅延故障を見るためには、メモリのどこかにデータ「０」と「１」とを書き込んでおき、メモリから一旦「０」を読み出しておく。
その後「１」を読み出してメモリ出力の遷移を起こし（Ｌａｕｎｃｈ）、次段のフリップフロップでＣａｐｔｕｒｅする。
このようにＬａｕｎｃｈ前に準備作業のための数クロックのパルスが必要である。
逆に、メモリの入力側の遅延試験をする場合には、メモリに格納された試験結果を読み出すため、Ｃａｐｔｕｒｅ後に数パルス必要になる。

したがって、テスタ供給能力以上の速度で非スキャンセルに対して遅延試験するためには、ＬａｕｎｃｈとＣａｐｔｕｒｅクロックをＰＬＬから高速に供給するクロック生成回路が必要である。
それに加え、その前後の数パルス分のクロックの供給方法も考慮したクロック生成回路である必要がある。

図１は、ＰＬＬからスキャン用クロックを生成するクロック生成回路を含む半導体集積回路の基本構成を示す図である。

この半導体集積回路１は、ＰＬＬ回路（位相同期発振回路）２、およびテストクロック生成部３を有する。
テストクロック生成部３は、Ｎパルスクロック抽出部３１、およびクロック選択部３２を有する。

Ｎパルスクロック抽出部３１は、トリガ信号ＴＲＧを受けて、ＰＬＬ回路２で生成されるＰＬＬクロックＣＬＫからＮパルスを抜き出し、抜き出した内部抽出クロックＣＬＫ３２をクロック選択部３２に出力する。
クロック選択部３２は、シフト動作などに用いる外部同期クロックであるスキャンクロックＳＣＡＮ＿ＣＬＫと、Ｎパルスクロック抽出部３１が出力する内部抽出クロックＣＬＫ３２とを、クロック選択信号ＳＥＬ ＣＬＯＣＫで選択する。

特許文献３、特許文献４、特許文献５については、２パルス用途の言及しかないため、Ｌａｕｎｃｈ／Ｃａｔｐｕｒｅパルス以外にも数パルスを必要とする非スキャンセルの用途へそのまま用いることはできない。

特許文献１と特許文献２は３パルス以上のクロック出力に言及している。
しかし、ＰＬＬクロックから全パルスを抜き出す手法を採用しているため、波形４のような連続した高速パルスになる。
このような出力波形では、下記の問題を抱える。

（１）テスタと非同期であるパルスが連続して出力されるため、途中の外部データ端子の変更を許容できず、検出率低下の懸念がある。
（２）最大のＮパルスを見据えたクロック生成回路を作り込む必要があり、回路規模増大につながる。
（３）全パルスが高速クロックになるため、マルチサイクルパス（設計上の低速パス）の影響が大きくなる。
（４）限界速度がターゲット以外のパスで決まる可能性が高く、仮にＬＳＩに不具合が生じたとしても箇所の特定が困難である。
（５）ＦＩＦＯ等のメモリで、リードクロックとライトクロック速度が異なる場合、低速側の周波数で試験せざるを得ない。

本発明は、非スキャンセルに対する試験において、検出率低下、回路規模の増大を防止でき、マルチサイクルパスの影響を低減でき、不具合箇所を的確に特定でき、異周波数の試験対象があったとしても高速側の周波数で試験をすることが可能なクロック生成回路、半導体集積回路およびその試験システムを提供することにある。

本発明の第１の観点のクロック生成回路は、外部クロックより周波数が高く高速動作を可能とする内部クロックを発生する発振セルと、クロック選択信号に応じて発振セルによる上記内部クロックから１または２パルスを抜き出し抽出内部クロックを出力可能なクロック抽出部と、上記クロック選択信号に応じて上記外部クロックと上記抽出内部クロックのいずれかを選択して切り替えて出力可能なクロック選択部と、を有し、上記クロック抽出部は、上記クロック選択信号が上記外部クロック側から上記抽出内部クロック側に切り替えられたことをトリガとして、１ないしは２パルスを抜き出した上記抽出内部クロックを発生する。

本発明の第２の観点の半導体集積回路は、外部クロックおよび当該外部クロックより周波数が高く高速動作を可能とする内部クロックに同期してスキャンテストが可能なスキャンセルと、上記内部クロックを生成するクロック生成回路と、が集積化され、上記クロック生成回路は、外部クロックより周波数が高く高速動作を可能とする内部クロックを発生する発振セルと、クロック選択信号に応じて発振セルによる上記内部クロックから１または２パルスを抜き出し抽出内部クロックを出力可能なクロック抽出部と、上記クロック選択信号に応じて上記外部クロックと上記抽出内部クロックのいずれかを選択して切り替えて出力可能なクロック選択部と、を含み、上記クロック抽出部は、上記クロック選択信号が上記外部クロック側から上記抽出内部クロック側に切り替えられたことをトリガとして、１ないしは２パルスを抜き出した上記抽出内部クロックを発生する。

本発明の第３の観点の半導体集積回路の試験システムは、外部クロックおよび当該外部クロックより周波数が高く高速動作を可能とする内部クロックに同期してスキャンテストが可能なスキャンセルと、上記内部クロックを生成するクロック生成回路と、が集積化された半導体集積回路と、上記半導体集積回路に対してスキャンテストのためのスキャンデータ、クロック、および制御信号を供給し、上記半導体集積回路からスキャンテストによりスキャンアウト信号を受信するテスタと、を有し、上記クロック生成回路は、上記テスタによる外部クロックより周波数が高く高速動作を可能とする内部クロックを発生する発振セルと、制御信号としてのクロック選択信号に応じて発振セルによる上記内部クロックから１または２パルスを抜き出し抽出内部クロックを出力可能なクロック抽出部と、上記クロック選択信号に応じて上記外部クロックと上記抽出内部クロックのいずれかを選択して切り替えて出力可能なクロック選択部と、を含み、上記クロック抽出部は、上記クロック選択信号が上記外部クロック側から上記内部クロック側に切り替えられたことをトリガとして、１ないしは２パルスを抜き出した上記抽出内部クロックを発生する。

本発明によれば、非スキャンセルに対する試験において、検出率低下、回路規模の増大を防止でき、マルチサイクルパスの影響を低減でき、しかも不具合箇所を的確に特定でき、異周波数の試験対象があったとしても高速側の周波数で試験をすることができる。

ＰＬＬからスキャン用クロックを生成するクロック生成回路を含む半導体集積回路の基本構成を示す図である。 本発明の第１の実施形態に係るクロック生成回路を採用した半導体集積回路の試験システムの構成例を示す図である。 本実施形態において、クロック選択信号ＳＥＬ＿ＣＬＫを固定にした場合のテストクロック生成部の入出力波形を示す図である。 非スキャンセル（メモリ等）に対して、スキャン遅延試験を実施した場合の波形を示す図である。 本実施形態に係るテストクロック生成部の詳細回路の一例を示す図である。 本実施形態に係るテストパターンを生成するアルゴリズムの１手法について説明するための図である。 本発明の第２の実施形態に係るクロック生成回路を採用した半導体集積回路の試験システムの構成例を示す図である。 本発明の第３の実施形態に係るクロック生成回路を採用した半導体集積回路の試験システムの構成例を示す図である。

以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態
２．第２の実施形態
３．第３の実施形態

＜１．第１の実施形態＞
図２は、本発明の第１の実施形態に係るクロック生成回路を採用した半導体集積回路の試験システムの構成例を示す図である。

本試験システム１００は、試験対象のＬＳＩ（半導体集積回路）２００およびテスタ（ＡＴＥ）３００により構成されている。

非スキャンセル（メモリなど）に対してスキャン遅延試験を行う場合、３パルス以上のクロックが必要になる。
真に高速にしなければならないものは、このうちの１ないしは２パルスの部分（Ｌａｕｎｃｈ／Ｃａｐｔｕｒｅクロック）のみである。
本実施形態では、その高速パルス部分のみを、ＰＬＬなどの発振セルからテストクロックを生成させ、残りのクロックは検出率向上などのためテスタから同期クロックを供給するようにする。
そのために、本試験システム１００は、以下のように構成されている。

ＬＳＩ２００は、試験対象（テスト対象）である主回路部２１０およびクロック生成回路２２０が集積化されている。

主回路部２１０は、スキャン（ＳＣＡＮ）セルとしてのスキャンフリップフロップ２１１，２１２、およびその間に配置されたテスト対象である非スキャンセルとしてのメモリ２１３を含んで構成されている。
すなわち、主回路部２１０は、テスト対象になる非スキャンセルであるメモリ２１３とその前後にスキャンフリップフロップ(図ではＦ／Ｆと略記)２１１，２１２があり、スキャンフリップフロップ２１１，２１２はスキャンチェーンを構築している。
主回路部２１０は、クロック生成回路２２０で選択された抽出内部クロックＥＴＣＬＫまたは外部クロックでスキャンクロック信号ＳＣＡＮ ＣＬＫであるクロックＩＮＴＣＬＫに同期して動作する。

主回路部２１０は、外部のテスタ３００から供給される制御信号としてのスキャンイネーブル信号ＳＣＡＮ ＥＮに応答してスキャンテストが可能となる。
換言すれば、主回路部２１０は、スキャンイネーブル信号ＳＣＡＮ ＥＮをアクティブで受けると、外部のテスタ３００から供給されるテストデータであるスキャンイン信号ＳＣＡＮ ＩＮを受け入れる。
そして、主回路部２１０は、スキャンテスト結果であるスキャンアウト信号ＳＣＡＮ ＯＵＴを外部のテスタ３００に出力する。

クロック生成回路２２０は、主回路部２１０を外部クロックより高速で動作させる内部クロックＩＮＴＣＬＫを生成する機能を有する。

クロック生成回路２２０は、発振セルとしてのＰＬＬ回路２３０、およびテストクロック生成部（Ｔｅｓｔ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）２４０を含んで構成されている。

ＰＬＬ回路２３０は、テスタ３００によるリファレンスクロックＲＥＦＣＬＫに位相同期して、テスタ３００による外部クロックであるスキャンクロックＳＣＡＮ ＣＬＫより周波数が高く高速動作を可能とする内部クロックＰＬＬ ＣＬＫを発生する。
ＰＬＬ回路２３０は、発生した内部クロックＰＬＬ ＣＬＫをテストクロック生成部２４０に供給する。

テストクロック生成部２４０は、テスタ３００からのクロック選択信号ＳＥＬ ＣＬＫに応じてＰＬＬ回路２３０による内部クロックＰＬＬ ＣＬＫから１または２パルスを抜き出し抽出内部クロックＥＴＣＬＫを生成するクロック抽出部２４１を有する。
テストクロック生成部２４０は、クロック選択信号ＳＥＬ ＣＬＫに応じて外部クロックであるスキャンクロックＳＣＡＮ ＣＬＫと抽出内部クロックＥＴＣＬＫのいずれかを選択して切り替えて出力可能なクロック選択部２４２を有する。
テストクロック生成部２４０は、スキャンイネーブル信号ＳＣＡＮ ＥＮをクロック選択用信号として適用可能なようにＯＲゲート２４３を有する。
クロック選択部２４２は、ＯＲゲート２４３の出力がハイレベル「１」のときは、外部クロックである低速のスキャンクロックＳＣＡＮ ＣＬＫを選択してクロック信号ＩＮＴＣＬＫとして主回路部２１０に出力する。
クロック選択部２４２は、ＯＲゲート２４３の出力がローレベル「０」のときは、内部クロックである高速の抽出内部クロックＥＴＣＬＫを選択してクロック信号ＩＮＴＣＬＫとして主回路部２１０に出力する。

クロック抽出部２４１は、クロック選択信号ＳＥＬ ＣＬＫがスキャンクロックＳＣＡＮ ＣＬＫ側から抽出内部クロックＥＴＣＬＫ側に切り替えられたことをトリガとして、１ないしは２パルスを抜き出した抽出内部クロックＥＴＣＬＫを発生する。
クロック抽出部２４１は、スキャンイネーブル信号ＳＣＡＮ ＥＮを抽出内部クロックＥＴＣＬＫの発生制御に寄与可能なようにＮＯＲゲート２４１１を有する。
クロック抽出部２４１は、ＮＯＲゲート２４１１の出力により動作状態が制御される。
クロック抽出部２４１は、ＮＯＲゲート２４１１に出力がたとえばハイレベルの期間のとき動作して、１または２パルスを抜き出すためのイネーブル信号ＰＬＥＮＢをハイレベルで出力する２パルスイネーブラ２４１２を有する。
クロック抽出部２４１は、イネーブル信号ＰＬＥＮＢがハイレベルの期間中のみ内部クロックＰＬＬ ＣＬＫから１または２パルス抽出して抽出内部クロックＥＴＣＬＫとしてクロック選択部２４２に出力するＡＮＤゲート２４１３を有する。

本実施形態において、クロック選択部２４２が低速外部クロックであるスキャンクロックＳＣＡＮ ＣＬＫを選択する条件は、クロック選択信号ＳＥＬ ＣＬＫが外部クロックの選択側に設定されるか、スキャンイネーブル信号ＳＣＡＮ ＥＮがシフト極性になることである。
クロック抽出部２４１は、クロック選択信号ＳＥＬ ＣＬＫが抽出内部クロックの選択側に設定され、かつ、スキャンイネーブル信号ＳＣＡＮ ＥＮがキャプチャ極性側にする状態になったことをトリガとして、抽出内部クロックＥＴＣＬＫを発生する。

上述したように、クロック選択信号ＳＥＬ＿ＣＬＫは、テストクロック生成部２４０の出力ＩＮＴＣＬＫのクロック選択信号、かつ、２パルスイネーブラ２４１２がクロックを抜き出すトリガ信号として用いられている。

テスタ３００は、ＬＳＩ２００に対して、スキャンテストのためのスキャンデータであるスキャンイン信号ＳＣＡＮ ＩＮを供給する機能を有する。
テスタ３００は、ＬＳＩ２００に対して、外部クロックとしてのスキャンクロックＳＣＡＮ＿ＣＬＫ、リファレンスクロックＲＥＦＣＬＫを供給する機能を有する。
テスタ３００は、ＬＳＩ２００に対して、制御信号としてのスキャンイネーブル信号ＳＣＡＮ ＥＮ、クロック選択信号ＳＥＬ ＣＬＫを供給する機能を有する。
テスタ３００は、ＬＳＩ２００からスキャンテストによりスキャンアウト信号ＳＣＡＮ ＯＵＴを受信する機能を有する。

図３（Ａ）および（Ｂ）は、本実施形態において、クロック選択信号ＳＥＬ＿ＣＬＫを固定にした場合のテストクロック生成部の入出力波形を示す図である。
図３（Ａ）は、クロック選択信号ＳＥＬ＿ＣＬＫをハイレベル「１」に固定したときの入出力波形を示している。
図３（Ｂ）は、クロック選択信号ＳＥＬ＿ＣＬＫをローレベル「０」に固定したときの入出力波形を示している。

スキャンイネーブル信号ＳＣＡＮ＿ＥＮが「１」の期間はシフト動作のため、テスタ３００から供給するスキャンクロックＳＣＡＮ＿ＣＬＫがＩＮＴＣＬＫとして出力される。
スキャンイネーブル信号ＳＣＡＮ＿ＥＮを「０」にした状態（キャプチャ状態）では、クロック選択信号ＳＥＬ＿ＣＬＫの値により挙動が変化する。
クロック選択信号ＳＥＬ＿ＣＬＫを「１」に固定にした場合には、テスタ３００から供給されるスキャンクロックＳＣＡＮ＿ＣＬＫがそのままクロックとして出力される（図３中の波形２０１）。
クロック選択信号ＳＥＬ＿ＣＬＫを「０」に固定にした場合には、スキャンイネーブル信号ＳＣＡＮ＿ＥＮの立ち下がりをトリガとして、ＰＬＬクロックから抽出した２パルスのクロックが出力される（図３中の波形２０２）。
非スキャンセル２１０が間に存在しないスキャンフリップフロップ間の論理部分の試験は、このクロック選択信号ＳＥＬ＿ＣＬＫを固定して試験を行うことができる。

図４は、非スキャンセル（メモリ等）に対して、スキャン遅延試験を実施した場合の波形を示す図である。

非スキャンセルを介在する場合、スキャンイネーブル信号ＳＣＡＮ＿ＥＮが「０」の間に３パルス以上のクロックが必要になる。
図４では４パルスが必要であった場合で、２番目がローンチ（Ｌａｕｎｃｈ）クロック、３番目がキャプチャ（Ｃａｐｔｕｒｅ）クロックであった場合を想定している。

クロック選択信号ＳＥＬ＿ＣＬＫを「１」に固定にした場合には、図４中の波形３０１に示すように、スキャンクロックＳＣＡＮ＿ＣＬＫがそのまま出力される。
波形３０１の＜１＞-（Ｌ）-（Ｃ）-＜４＞のパルスのうち、（Ｌ）と（Ｃ)部分の波形を所望の周波数に高速化できればよいが、テスタの限界能力を超える速度で試験を行うことはできない。
そこで、図４中に示す波形３０２のように、（Ｌ）と（Ｃ）の期間の間、クロック選択信号ＳＥＬ＿ＣＬＫを「０」に変更にする。
この立ち下がりをトリガとして、図４中の波形３０３の＜２＞、＜３＞の２パルスの高速内部抽出クロックを供給し、テスタの限界能力を超える速度で遅延試験を行うことができる。
この後、クロック選択信号ＳＥＬ＿ＣＬＫを「１」に戻すことで、再度＜４＞のパルスをテスタ３００からスキャンクロックＳＣＡＮ＿ＣＬＫを経由して供給することができる。

このように、クロック選択信号ＳＥＬ＿ＣＬＫをスキャンイネーブル信号ＳＣＡＮ＿ＥＮとは独立して制御できるようにし、高速が必要な部分を「０」、テスタと同期させたい部分は「１」というように制御することで、この波形を実現することができる。
この波形例は、４パルスの場合であったが、ＡＴＰＧ（テストパターン生成ツール）により、たとえば１０パルスのパターンが生成されることもある。
また、そのＬａｕｎｃｈ／Ｃａｐｔｕｒｅの位置も、必ずしも２／３番目の間とは限らない。
いずれの場合にも、ＬａｕｎｃｈとＣａｐｔｕｒｅの間の部分だけクロック選択信号ＳＥＬ＿ＣＬＫを「０」に変化させれば、その信号変化をトリガとして高速の２パルスクロックが生成される。
残りのパルスはクロック選択信号が切り替わることで、テスタと同期が取れたクロックが出力され、常に理想波形となる。すなわち、テスタと同期が取れたクロックのため外部データ端子の信号変化が許容でき検出率の低下の懸念がなくなり、パルス数の制限がなくなり、低速クロックであるためマルチサイクルパスや所望のパス以外での限界速度の影響がなくなる。

比較技術との用途の差分は発明が解決しようとする課題の項で述べた通りであるが、ここで、図１の基本構成図を用いて比較技術との回路の差分を述べる。
図２のクロック生成回路２２０を図１の基本構成図に当てはめると、スキャンイネーブル信号ＳＣＡＮ ＥＮとは独立して制御可能な信号ＳＥＬ＿ＣＬＫを設け、クロック選択信号ＳＥＬ＿ＣＬＯＣＫとトリガ信号ＴＲＧの双方の機能を連動して制御できるようにしたことになる。
そのことが、図４の波形３０３を生成できるようにする必要条件である。
図１のＳＥＬ＿ＣＬＯＣＫに相当するクロック選択信号について、特許文献１・４・５には記載がなく、特許文献３ではスキャンイネーブル信号が用いられている。特許文献２では、別信号として図示しているが、本文・フローチャートなどでスキャンイネーブルと同じタイミングで制御するように記載している。
このように比較技術において、意図を持って図１のクロック選択信号ＳＥＬ＿ＣＬＯＣＫをスキャンイネーブルと独立して制御する信号にしたものは存在しない。当然、トリガ信号としての機能を併用させ、連動させるような比較技術は存在しない。

図５は、本実施形態に係るテストクロック生成部の詳細回路の一例を示す図である。

図５のテストクロック生成部２４０の２パルスイネーブラ２４１２は、フリップフロップ４０１〜４０５、ＡＮＤゲート４０６、およびラッチ４０７を有する。

フリップフロップ４０１はシフト期間で「０」になる。
それが後段の縦続接続されたフリップフロップ４０２〜４０５により形成されるシフトレジスタに伝搬し、これらはシフト期間中に一様に「０」クリアされる。
その後、スキャンイネーブル信号ＳＣＡＮ＿ＥＮが「０」かつクロック選択信号ＳＥＬ＿ＣＬＫが「０」という条件（トリガ）になった場合のみ、フリップフロップ４０１は「１」を取り込む。
それが、後段のシフトレジスタに「１」をシフトインする過程で、２パルス分のイネーブル信号が生成される。
これは２パルスに限定した回路であるが、ポジティブ（ｐｏｓｉｔｉｖｅ）エッジの順序セルとネガティブ（ｎｅｇａｔｉｖｅ）エッジの順序セルが混在している場合には、１パルスにも対応しておいた方がよい。
その場合には、フリップフロップ４０４の反転出力を１パルスの場合のみＡＮＤゲート４０６に入力できるようにすればよい。
また、図ではＮＯＲゲート２４１１が出力するトリガ信号を一旦スキャンクロックＳＣＡＮ＿ＣＬＫで駆動するフリップフロップ４０１で受けているが、必ずしも必要ではなく、直接ＰＬＬクロックで駆動するシフトレジスタ４０２に入力しても動作する。

図５では、２パルス発生のためにトリガ信号に対するシフトレジスタ構成４０１〜４０５を取っているが、この構成に限定されるものではない。
すなわち、この発明は、パルス発生部の回路構成に限定されるのではなく、トリガ信号とクロック選択信号とを連動させるスキャンイネーブル以外のクロック選択信号ＳＥＬ＿ＣＬＫの存在が重要である。

図６は、本実施形態に係るテストパターンを生成するアルゴリズムの１手法について説明するための図である。

パターンを生成するＡＴＰＧ（自動テストパターン生成ツール）では、３パルス以上のクロックとＰＬＬパルスの併用に対応していない場合が多い。
そのため、たとえば図４の波形３０３のパターンを生成できない場合もある。
また、図４の波形３０２で示すように、意図的にクロック選択信号ＳＥＬ＿ＣＬＫを変更できない場合もある。
図６はそのような制限付きのＡＴＰＧを使用する場合のフローになる。

ＡＴＰＧ上でクロック選択信号ＳＥＬ＿ＣＬＫを「１」に固定した条件を指定することで、外部同期クロックが選択されるようになる（ＳＴ１）。
外部同期クロックの場合には大抵のＡＴＰＧツールはシーケンシャルＡＴＰＧ（非スキャンセル対応）機能を有するためパターンを生成できる。ただし、これで得られるパターンは、図４の波形３０１のような外部同期クロックをＩＮＴＣＬＫとして使用したものである（ＳＴ２）。
その後、パターン中のＬａｕｎｃｈクロックとＣａｐｔｕｒｅクロックを検索する。
その部分のクロック選択信号ＳＥＬ＿ＣＬＫを「０」に変換する（例：図４の波形３０２）ことで（ＳＴ３）、出力波形は図４の波形３０３の例のように、高速にすべき２パルスがＰＬＬパルスから抜き出されるようになる（ＳＴ４）。
このように変換過程を経ることで所望のテストパターンがＡＴＰＧに限定されずに得られるようになる。

＜２．第２の実施形態＞
図７は、本発明の第２の実施形態に係るクロック生成回路を採用した半導体集積回路の試験システムの構成例を示す図である。

図７は、デバッグに対応した試験システムの全体像を示している。
本第２の実施形態のテスタ３００Ａは、スイッチ３１０、コンパレータ３２０、およびパターン格納部３３０を有する。

通常、テスタ（ＡＴＥ）３００Ａのピンはパターンに従って制御が行われる。
ただし、テスタ３００Ａは、クロック選択信号ＳＥＬ＿ＣＬＫについては、パターンの内容を出力するか、１固定にすることができるスイッチ３１０を有する。
通常は図４の波形３０２のようなパターンに格納された信号を出力することで、図４の波形３０３のようなＰＬＬから抽出された内部クロックをＩＮＴＣＬＫとして供給し試験を行う。
スイッチ３１０を操作し、クロック選択信号ＳＥＬ＿ＣＬＫを「１」の固定に変更すると、テストクロック生成部２４０はスキャンクロックＳＣＡＮ＿ＣＬＫを選択するようになる。
予め、クロック選択信号ＳＥＬ＿ＣＬＫが「０」の区間でスキャンクロックＳＣＡＮ＿ＣＬＫが２パルス入るようなパターンにしておけば、テストクロック生成部２４０からは図４の波形３０１のようなクロックが出力されるようになる。
ここで重要な点は波形３０１も波形３０３もどちらも同じ４パルスであり、周波数は違っていてもＬＳＩ２００の論理の挙動としては変わらない。

なお、図７では１固定の方法をテスタ上のスイッチ３１０で記載したが、テストボード上のジャンパーピン、テストプログラムによる固定など実現方法は問わない。

＜３．第３の実施形態＞
図８は、本発明の第３の実施形態に係るクロック生成回路を採用した半導体集積回路の試験システムの構成例を示す図である。

本第３の実施形態に係る試験システム１００Ｂが第１の実施形態に係る試験システム１００と異なる点は次の通りである。

第１の実施形態ではテストクロック生成部２４０のトリガ信号およびクロック選択信号にスキャンイネーブル信号ＳＣＡＮ＿ＥＮも関与していたが、本第３の実施形態ではクロック選択信号ＳＥＬ＿ＣＬＫのみにしている。
この構成でも、図４の波形形状は変わらず、メモリなどの非スキャンセルに適用できる。
クロック選択信号ＳＥＬ＿ＣＬＫを「１」に固定にすることで、図３の波形２０１を生成できることは変わらないが、波形２０２を実現するためには、スキャンイネーブル信号２０３と同じ波形をクロック選択信号ＳＥＬ＿ＣＬＫとして生成する必要がある。
また、図８では図２のトリガ信号部のＮＯＲゲート２４１１、および、クロック選択信号部のＯＲゲート２４３の両方をなくしているが、どちらかを残していても同様に動作する。

以上説明したように、本実施形態によれば、以下の効果を得ることができる。
この発明回路を用いることで、メモリなどの非スキャンセルに対して、図４の波形３０３のような３パルス以上のクロックで、かつ、所望の部分のみを高速化した遅延試験が行えるようになる。
波形３０３はあくまで一例であり、ＡＴＰＧ（自動テストパターン生成ツール）の結果に応じてパルス数や高速パルス位置を追従できる。
本実施形態では、あえて、高速クロック部分をＬａｕｎｃｈ−Ｃａｐｔｕｒｅに限定し、残りを外部同期のクロックにしているため下記の効果が生まれる。
テスタに同期したクロックが供給されている期間は、外部端子の信号制御が許容され、検出率の向上が見込まれる。
チップに遅延故障が見つかった場合に、低速クロック部分は原因から排除できるため、箇所特定が容易である。
マルチサイクルパスなどの低速パスがあっても、その影響を最小化できる。
外部同期クロックはテスタ上から供給されるため、パルス数の上限制限がなくなる。
パルス数制御回路の上限を２パルスに限定できるため、回路がシンプルになる。

図６のパターン生成方法を採用すると、ＡＴＰＧに要求される機能は、シーケンシャルＡＴＰＧ（非スキャンセル対応）であることと、どれがＬａｕｎｃｈ−Ｃａｐｔｕｒｅクロックか明示できること、の２点のみになる。
ＰＬＬ対応性が必要ないことから、ＡＴＰＧツールが限定されるデメリットがなくなる。また、この手法で生成されるパターンは、検出率向上など上記で述べたメリットを享受できるパターンに自動的になる上、図７で述べたデバッグシステムに対応したパターンになる。

図７の試験システムの構成では、デバッグ容易性が増す。通常、ＰＬＬの発振周波数は固定であるか、調整できるレンジに限界がある。
そのため、Ｓｈｍｏｏ特性などの速度依存特性を取ることは難しい。また、ＰＬＬが発振しないなどの問題が生じた場合には、波形３０３のパルス＜２＞や＜３＞が正しく出力されないことになるが、内蔵クロックであるため問題点の切り分けが難しい。
そのような問題に対して、図７のシステムを用いれば、パターンを再生成することなく（変更することなく）、波形３０１のように、テスタ同期クロック波形を得ることが可能である。これをデバッグモードと呼ぶこととする。
デバッグモードで波形３０１の（Ｌ）、（Ｃ）のクロック波形を調整すれば、テスタの限界能力までの範囲の速度依存特性が得られるなど、デバッグに用いることができる。

１００，１００Ａ，１００Ｂ・・・試験システム、２００，２００Ｂ・・・半導体集計回路（ＬＳＩ）、２１０・・・主回路部、２１１，２１２・・・スキャンフリップフロップ、２１３・・・メモリ、２２０，２２０Ｂ・・・クロック生成回路、２，２３０・・・ＰＬＬ回路（発振セル）、３，２４０，２４０Ｂ・・・テストクロック生成部、３００，３００Ａ・・・テスタ。

Claims (12)

1. 外部クロックより周波数が高く高速動作を可能とする内部クロックを発生する発振セルと、
   クロック選択信号に応じて発振セルによる上記内部クロックから１または２パルスを抜き出し抽出内部クロックを出力可能なクロック抽出部と、
   上記クロック選択信号に応じて上記外部クロックと上記抽出内部クロックのいずれかを選択して切り替えて出力可能なクロック選択部と、を有し、
   上記クロック抽出部は、
   上記クロック選択信号が上記外部クロック側から上記抽出内部クロック側に切り替えられたことをトリガとして、１ないしは２パルスを抜き出した上記抽出内部クロックを発生する
   クロック生成回路。
2. 上記クロック選択部が低速外部クロックを選択する条件は、
   上記クロック選択信号が外部クロックの選択側に設定されるか、スキャンイネーブル信号がシフト極性になることである
   請求項１記載のクロック生成回路。
3. 上記クロック抽出部は、
   上記クロック選択信号が上記抽出内部クロックの選択側に設定され、かつ、スキャンイネーブル信号がキャプチャ極性側にする状態になったことをトリガとして、１ないしは２パルスを抜き出した上記抽出内部クロックを発生する
   請求項１記載のクロック生成回路。
4. 上記クロック選択部が低速外部クロックを選択する条件は、
   上記クロック選択信号が外部クロックの選択側に設定されるか、スキャンイネーブル信号がシフト極性になることであり、
   上記クロック抽出部は、
   上記クロック選択信号が上記抽出内部クロックの選択側に設定され、かつ、スキャンイネーブル信号がキャプチャ極性側にする状態になったことをトリガとして、１ないしは２パルスを抜き出した上記抽出内部クロックを発生する
   請求項１記載のクロック生成回路。
5. 外部クロックおよび当該外部クロックより周波数が高く高速動作を可能とする内部クロックに同期してスキャンテストが可能なスキャンセルと、
   上記内部クロックを生成するクロック生成回路と、が集積化され、
   上記クロック生成回路は、
   外部クロックより周波数が高く高速動作を可能とする内部クロックを発生する発振セルと、
   クロック選択信号に応じて発振セルによる上記内部クロックから１または２パルスを抜き出し抽出内部クロックを出力可能なクロック抽出部と、
   上記クロック選択信号に応じて上記外部クロックと上記抽出内部クロックのいずれかを選択して切り替えて出力可能なクロック選択部と、を含み、
   上記クロック抽出部は、
   上記クロック選択信号が上記外部クロック側から上記抽出内部クロック側に切り替えられたことをトリガとして、１ないしは２パルスを抜き出した上記抽出内部クロックを発生する
   半導体集積回路。
6. 上記クロック選択部が低速外部クロックを選択する条件は、
   上記クロック選択信号が外部クロックの選択側に設定されるか、スキャンイネーブル信号がシフト極性になることである
   請求項５記載の半導体集積回路。
7. 上記クロック抽出部は、
   上記クロック選択信号が上記抽出内部クロックの選択側に設定され、かつ、スキャンイネーブル信号がキャプチャ極性側にする状態になったことをトリガとして、１ないしは２パルスを抜き出した上記抽出内部クロックを発生する
   請求項５記載の半導体集積回路。
8. 上記クロック選択部が低速外部クロックを選択する条件は、
   上記クロック選択信号が外部クロックの選択側に設定されるか、スキャンイネーブル信号がシフト極性になることであり、
   上記クロック抽出部は、
   上記クロック選択信号が上記抽出内部クロックの選択側に設定され、かつ、スキャンイネーブル信号がキャプチャ極性側にする状態になったことをトリガとして、１ないしは２パルスを抜き出した上記抽出内部クロックを発生する
   請求項５記載の半導体集積回路。
9. 外部クロックおよび当該外部クロックより周波数が高く高速動作を可能とする内部クロックに同期してスキャンテストが可能なスキャンセルと、
   上記内部クロックを生成するクロック生成回路と、
   が集積化された半導体集積回路と、
   上記半導体集積回路に対してスキャンテストのためのスキャンデータ、クロック、および制御信号を供給し、上記半導体集積回路からスキャンテストによりスキャンアウト信号を受信するテスタと、を有し、
   上記クロック生成回路は、
   上記テスタによる外部クロックより周波数が高く高速動作を可能とする内部クロックを発生する発振セルと、
   制御信号としてのクロック選択信号に応じて発振セルによる上記内部クロックから１または２パルスを抜き出し抽出内部クロックを出力可能なクロック抽出部と、
   上記クロック選択信号に応じて上記外部クロックと上記抽出内部クロックのいずれかを選択して切り替えて出力可能なクロック選択部と、を含み、
   上記クロック抽出部は、
   上記クロック選択信号が上記外部クロック側から上記抽出内部クロック側に切り替えられたことをトリガとして、１ないしは２パルスを抜き出した上記抽出内部クロックを発生する
   半導体集積回路の試験システム。
10. 上記テスタは、
    上記クロック選択信号を、上記外部クロックを選択する信号レベルに選択的に設定可能である
    請求項９記載の半導体集積回路の試験システム。
11. 上記テスタは、
    上記クロック選択信号を、上記外部クロックの選択する側に固定してパターンを生成し、その後、高速のパルスが必要である部分のみ、上記抽出内部クロック側を選択するように変更する
    請求項９または１０記載の半導体集積回路の試験システム。
12. 上記クロック選択部が低速外部クロックを選択する条件は、
    上記クロック選択信号が外部クロックの選択側に設定されるか、スキャンイネーブル信号がシフト極性になることであり、
    上記クロック抽出部は、
    上記クロック選択信号が上記抽出内部クロックの選択側に設定され、かつ、スキャンイネーブル信号がキャプチャ極性側にする状態になったことをトリガとして、１ないしは２パルスを抜き出した上記抽出内部クロックを発生する
    請求項９から１１のいずれか一に記載の半導体集積回路の試験システム。

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